JP2002269982A - 半導体メモリ - Google Patents

Abstract

(57)【要約】 【課題】本発明は、ＤＤＲ−ＳＤＲＡＭにおいて、動作
速度やチップ面積に影響をおよぼすことなく、アクティ
ブ動作時における消費電流を削減できるようにすること
を最も主要な特徴としている。 【解決手段】本発明にかかる半導体メモリは、複数のセ
ル領域に分割され、行列状に配置された複数のメモリセ
ルを有するセルアレイと、前記メモリセルを選択する複
数のワード線と、行アドレス信号にもとづいて、前記セ
ルアレイの行を選択する行デコーダと、列アドレス信号
にもとづいて、前記セル領域を選択するセル領域選択回
路と、前記行デコーダの出力と前記セル領域選択回路の
出力とにもとづいて、前記ワード線を駆動するワード線
駆動回路とを具備することを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体メモリに
関するもので、特に、ワード線選択の方式に関する。

【０００２】

【従来の技術】従来のＤＲＡＭでは、破壊読み出し方式
が一般的となっている。そのため、読み出し動作もしく
は書き込み動作においては、１本のワード線をアクティ
ブ状態にすることにより、そのワード線につながるすべ
てのセル（１ページ＝通常、１Ｋ個程度）のデータをい
ったんセンスアンプ（Ｓ／Ａ）に読み出さなければなら
ない。したがって、読み出し動作もしくは書き込み動作
に際しては、１Ｋ個ものビット線対の充放電を行わなけ
ればならず、このことが、アクティブ動作時における消
費電流の増大を招いている。

【０００３】本来、少数ビットのデータ、たとえば１６
ビットのデータの読み出し動作もしくは書き込み動作を
行いたい場合、非破壊読み出し方式ならば、１６個のビ
ット線対の充放電で済ますことができる。勿論、あらか
じめページ長を短くしておけば（この場合でいえば、１
ページ＝１６個）、上記の問題は生じない。

【０００４】しかし、ページ長を短くするようにした場
合、ロウデコーダやワード線駆動回路を、その分だけ余
分に持たせる必要があるため、ひいてはチップ面積の増
大という大きなペナルティを負うことになる。

【０００５】一方、メモリとＣＰＵとの間のデータ転送
を、クロック信号の立ち上がりエッジおよび立ち下がり
エッジの両方に同期させることで、該データ転送を従来
の倍のスピードで行うＤＤＲ転送技術を用いたＳＤＲＡ
Ｍ（ＤＤＲ−ＳＤＲＡＭ）が開発されている。

【０００６】図４は、ＣＡＳ信号のレイテンシー（Ｌａ
ｔｅｎｃｙ）を２、バースト長（Ｂｕｒｓｔ Ｌｅｎｇ
ｔｈ）を４とした場合の、ＤＤＲ動作を示すものであ
る。なお、同図（ａ）は４バンク（ＢＡＮＫ）のインタ
ーリーブでの読み出し動作を、同図（ｂ）は同じく書き
込み動作を示している。

【０００７】

【発明が解決しようとする課題】上記したように、従来
においては、あらかじめページ長を短くすることによっ
て、ビット線の充放電によるアクティブ動作時の消費電
流の増大を抑えることができるものの、チップ面積の増
大を招くことなく、それを実現するのは困難であった。

【０００８】そこで、この発明は、動作速度やチップ面
積に影響をおよぼすことなく、読み出し動作時および書
き込み動作時に充放電されるビット線の本数を減少で
き、アクティブ動作時における消費電流を削減すること
が可能な半導体メモリを提供することを目的としてい
る。

【０００９】

【課題を解決するための手段】上記の目的を達成するた
めに、この発明の半導体メモリにあっては、複数のセル
領域に分割され、行列状に配置された複数のメモリセル
を有するセルアレイと、前記メモリセルを選択する複数
のワード線と、行アドレス信号にもとづいて、前記セル
アレイの行を選択する行デコーダと、列アドレス信号に
もとづいて、前記セル領域を選択するセル領域選択回路
と、前記行デコーダの出力と前記セル領域選択回路の出
力とにもとづいて、前記ワード線を駆動するワード線駆
動回路とを具備したことを特徴とする。

【００１０】この発明の半導体メモリによれば、データ
転送効率の向上を図りつつ、セルアレイより選択された
１つのセル領域に対応するセンスアンプのみをアクティ
ブ状態に設定できるようになる。これにより、チップ面
積を増大させることなく、アクセススピードの高速化
と、読み出し動作時および書き込み動作時に充放電され
るビット線の本数の減少とが同時に可能となるものであ
る。

【００１１】

【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。

【００１２】図１は、本発明の一実施形態にかかる、セ
グメントワード線（セグメントロウデコード）方式を採
用したＤＤＲ−ＳＤＲＡＭの、チップ構成例を概略的に
示すものである。

【００１３】図１において、メモリセルアレイ１１は、
ロウ方向に複数（この場合、４個）のサブアレイ（セル
領域）ＳＡ０〜ＳＡ３がそれぞれ設けられた、たとえば
ＢＫ０〜ＢＫ３の４バンク（ＢＡＮＫ）１１ａを有して
構成されている。また、本実施形態の場合、メインのメ
インワード線ＭＷＬ０，ＭＷＬ１は、各バンク１１ａに
おいて、サブアレイＳＡ０〜ＳＡ３に共通に設けられて
いる。メインワード線ＭＷＬ０，ＭＷＬ１には、それぞ
れ、ワード線駆動回路（ＷＬＤＶ）１３ａ，１３ｂが接
続されている。

【００１４】ビット線対ＢＬ，ｂＢＬ（ｂは反転信号を
示す）は、サブアレイＳＡ０〜ＳＡ３ごとに、メインワ
ード線ＭＷＬ０，ＭＷＬ１とそれぞれ直交するように設
けられている。ビット線対ＢＬ，ｂＢＬには、それぞ
れ、センスアンプ（Ｓ／Ａ）１５が接続されている。

【００１５】たとえば、サブアレイＳＡ０の各センスア
ンプ１５は、それぞれ、アンド回路（活性化回路）１７
ａの出力端に接続されて、アクティブ信号（ＳＡＬＯＮ
＿０）が供給されるようになっている。サブアレイＳＡ
１，ＳＡ２の各センスアンプ１５は、それぞれ、アンド
回路（活性化回路）１７ｂの出力端に共通に接続され
て、アクティブ信号（ＳＡＬＯＮ＿１）が供給されるよ
うになっている。サブアレイＳＡ３の各センスアンプ１
５は、それぞれ、アンド回路（活性化回路）１７ｃの出
力端に接続されて、アクティブ信号（ＳＡＬＯＮ＿２）
が供給されるようになっている。

【００１６】アンド回路１７ａ〜１７ｃの入力端の一方
には、ドライバ回路１９が共通に接続されて、アクティ
ブ信号（ＳＡＧＯＮ）がそれぞれ供給されるようになっ
ている。アンド回路１７ａ〜１７ｃの入力端の他方に
は、それぞれ、センスアンプセグメント選択線ドライバ
２１ａ〜２１ｃが接続されて、アクティブ信号（ＲＣＳ
Ｌ＿０〜ＲＣＳＬ＿２）が供給されるようになってい
る。このアクティブ信号（ＲＣＳＬ＿０〜ＲＣＳＬ＿
２）は、サブアレイＳＡ０〜ＳＡ３のうち、活性化する
サブアレイを選択するための信号である。

【００１７】さらに、サブアレイＳＡ０〜ＳＡ３には、
ワード線としてのサブのサブワード線ＳＷＬ０，ＳＷＬ
１が、それぞれ、メインワード線ＭＷＬ０，ＭＷＬ１と
平行するように設けられている。なお、サブアレイＳＡ
１，ＳＡ２のサブワード線ＳＷＬ０，ＳＷＬ１は、互い
に共有されている。

【００１８】サブアレイＳＡ０のサブワード線ＳＷＬ０
は、アンド回路（選択回路）２３ａの出力端に接続され
て、サブワード線選択信号（ＳＷＬ０＿０）が供給され
るようになっている。サブアレイＳＡ１，ＳＡ２のサブ
ワード線ＳＷＬ０は、アンド回路（選択回路）２３ｂの
出力端に共通に接続されて、サブワード線選択信号（Ｓ
ＷＬ０＿１）が供給されるようになっている。サブアレ
イＳＡ３のサブワード線ＳＷＬ０は、アンド回路（選択
回路）２３ｃの出力端に接続されて、サブワード線選択
信号（ＳＷＬ０＿２）が供給されるようになっている。

【００１９】アンド回路２３ａ〜２３ｃの入力端の一方
には、メインワード線ＭＷＬ０が共通に接続されてい
る。アンド回路２３ａ〜２３ｃの入力端の他方にはセン
スアンプセグメント選択線ドライバ２１ａ〜２１ｃが接
続されて、アクティブ信号（ＲＣＳＬ＿０〜ＲＣＳＬ＿
２）がそれぞれ供給されるようになっている。

【００２０】サブアレイＳＡ０のサブワード線ＳＷＬ１
は、アンド回路（選択回路）２５ａの出力端に接続され
て、サブワード線選択信号（ＳＷＬ１＿０）が供給され
るようになっている。サブアレイＳＡ１，ＳＡ２のサブ
ワード線ＳＷＬ１は、アンド回路（選択回路）２５ｂの
出力端に共通に接続されて、サブワード線選択信号（Ｓ
ＷＬ１＿１）が供給されるようになっている。サブアレ
イＳＡ３のサブワード線ＳＷＬ１は、アンド回路（選択
回路）２５ｃの出力端に接続されて、サブワード線選択
信号（ＳＷＬ１＿２）が供給されるようになっている。

【００２１】アンド回路２５ａ〜２５ｃの入力端の一方
には、メインワード線ＭＷＬ１が共通に接続されてい
る。アンド回路２５ａ〜２５ｃの入力端の他方にはセン
スアンプセグメント選択線ドライバ２１ａ〜２１ｃが接
続されて、アクティブ信号（ＲＣＳＬ＿０〜ＲＣＳＬ＿
２）がそれぞれ供給されるようになっている。

【００２２】なお、本構成におけるメモリセルアレイ１
１の場合、サブアレイＳＡ０，ＳＡ１，ＳＡ３について
は、ビット線ＢＬとサブワード線ＳＷＬ０との各交点、
および、ビット線ｂＢＬとサブワード線ＳＷＬ１との各
交点に、それぞれメモリセルが配置されている。サブア
レイＳＡ２については、ビット線ｂＢＬとサブワード線
ＳＷＬ０との各交点、および、ビット線ＢＬとサブワー
ド線ＳＷＬ１との各交点に、それぞれメモリセルが配置
されている。

【００２３】一方、アドレスピン３１には、カラム系の
アドレス信号であるカラムアドレスとロウ系のアドレス
信号であるロウアドレスとを含む、アドレス信号が供給
される。アドレスピン３１に供給されたアドレス信号の
うち、ロウ系のアドレス信号は、アドレス部３２を介し
て、上記ワード線駆動回路１３ａ，１３ｂにつながるロ
ウデコーダ３３ａ，３３ｂ、および、上記ドライバ回路
１９につながるデコーダ３５に、それぞれ供給される。

【００２４】カラム系のアドレス信号は、上記アドレス
部３２を介して、上記センスアンプセグメント選択線ド
ライバ２１ａ〜２１ｃにつながるセンスアンプセグメン
ト選択線デコーダ３７ａ〜３７ｃに、それぞれ供給され
る。センスアンプセグメント選択線デコーダ３７ａ〜３
７ｃには、上記アクティブ信号（ＲＣＳＬ＿０〜ＲＣＳ
Ｌ＿２）のすべてを活性化させるための活性化信号（Ｒ
ＣＳＬＡＬＬＯＮ）が、それぞれ供給されるようになっ
ている。

【００２５】すなわち、リフレッシュ動作時やバーンイ
ン（Ｂｕｒｎ−Ｉｎ）動作などのテストモード時のよう
な、カラム系のアドレス信号が入力されない場合および
サブワード線ＳＷＬ０，ＳＷＬ１をすべて活性化させる
ことが望まれる場合には、ＲＣＳＬＡＬＬＯＮ信号がア
クティブ状態にされる。これにより、アクティブ信号
（ＲＣＳＬ＿０〜ＲＣＳＬ＿２）のすべてが強制的に活
性化されて、すべてのサブワード線ＳＷＬ０，ＳＷＬ１
およびセンスアンプ１５を活性化させることが可能とな
っている。

【００２６】また、上記カラム系のアドレス信号は、上
記アドレス部３２を介して、カラムデコーダ３９に供給
される。このカラムデコーダ３９には、カラム駆動回路
４１が接続されている。たとえば、上記カラム駆動回路
４１からのカラム選択信号（ＣＳＬ）によってトランジ
スタ対４３がオンされることにより、センスアンプ１５
がローカルデータ線ｌｄｑ，ｂｌｄｑに接続される。な
お、便宜上、本図には詳細に示していないが、カラム選
択信号（ＣＳＬ）がハイレベル状態とされることによっ
て、各サブアレイＳＡ０〜ＳＡ３のそれぞれのセンスア
ンプ１５が、ローカルデータ線ｌｄｑ，ｂｌｄｑと接続
されるようになっている。

【００２７】アドレス部３２は、たとえば、上記アドレ
ス信号を取り込むアドレスバッファ３２ａ、カラムアド
レスラッチ回路３２ｂ、および、ロウアドレスラッチ回
路３２ｃを有して構成されている。カラムアドレスラッ
チ回路３２ｂは、上記アドレス信号のうち、カラム系の
アドレス信号をクロック信号（ＣＬＫ）の立ち上がりエ
ッジ（もしくは、立ち下がりエッジ）に同期してラッチ
する。ロウアドレスラッチ回路３２ｃは、上記アドレス
信号のうち、ロウ系のアドレス信号をクロック信号（Ｃ
ＬＫ）の立ち下がりエッジ（もしくは、立ち上がりエッ
ジ）に同期してラッチする。

【００２８】ここで、セグメントロウデコード方式を採
用したＤＤＲ−ＳＤＲＡＭにおいて、アクセス時間に影
響をおよぼさないようにするためには、ロウ系のアドレ
ス信号およびカラム系のアドレス信号の入力に時間差を
設けず、できるだけ同時に近い状態で入力することが望
ましい。そこで、本実施形態のＤＤＲ−ＳＤＲＡＭにあ
っては、クロック信号（ＣＬＫ）の、同一クロックの立
ち上がりエッジもしくは立ち下がりエッジの一方に同期
してカラム系のアドレス信号を入力し、同一クロック信
号の立ち上がりエッジもしくは立ち下がりエッジの他方
に同期してロウ系のアドレス信号を入力するようにして
いる。なお、このようなＤＤＲ動作を行うことによっ
て、データ転送上でのデータのすき間をなくし、データ
転送効率を上げること、および、アドレスストローブ信
号を一本化して回路の簡素化、高速化、低消費電力化を
可能とする半導体メモリとしては、たとえば特願２００
０−２００２５３号に既に開示されており、その技術を
用いて、上記アドレス部３２のアドレスバッファ３２
ａ、カラムアドレスラッチ回路３２ｂおよびロウアドレ
スラッチ回路３２ｃは構成されている。

【００２９】次に、上記した構成における動作について
簡単に説明する。

【００３０】たとえば、アドレスピン３１に供給された
アドレス信号は、アドレス部３２のアドレスバッファ３
２ａに取り込まれる。その後、カラム系のアドレス信号
が、クロック信号（ＣＬＫ）の立ち上がりエッジに同期
して、カラムアドレスラッチ回路３２ｂでラッチされ
る。また、ロウ系のアドレス信号が、クロック信号（Ｃ
ＬＫ）の立ち下がりエッジに同期して、ロウアドレスラ
ッチ回路３２ｃでラッチされる。

【００３１】上記ロウ系のアドレス信号は、ロウデコー
ダ３３ａ，３３ｂおよびデコーダ３５でデコードされ、
これにより、ワード線駆動回路１３ａ，１３ｂの出力の
いずれかがハイレベル状態に設定されて、メインワード
線ＭＷＬ０，ＭＷＬ１のどちらかがアクティブ状態に設
定されるとともに、ドライバ回路１９の出力であるアク
ティブ信号（ＳＡＧＯＮ）がハイレベル状態に設定され
る。

【００３２】一方、上記カラム系のアドレス信号は、セ
ンスアンプセグメント選択線デコーダ３７ａ〜３７ｃお
よびカラムデコーダ３９でデコードされ、これにより、
センスアンプセグメント選択線ドライバ２１ａ〜２１ｃ
の出力であるアクティブ信号（ＲＣＳＬ＿０〜ＲＣＳＬ
＿２）のいずれかがハイレベル状態に設定されるととも
に、カラム駆動回路４１の出力であるカラム選択信号
（ＣＳＬ）がハイレベル状態に設定される。

【００３３】すると、カラム選択信号（ＣＳＬ）で選択
されたセンスアンプ１５が、ローカルデータ線ｌｄｑ，
ｂｌｄｑに接続される。また、共にハイレベル状態に設
定された、上記ワード線駆動回路１３ａ，１３ｂの各出
力と上記センスアンプセグメント選択線ドライバ２１ａ
〜２１ｃの各出力（ＲＣＳＬ＿０〜ＲＣＳＬ＿２）とに
対応する、上記アンド回路２３ａ〜２３ｃ，２５ａ〜２
５ｃの出力であるサブワード線選択信号（ＳＷＬ０＿０
〜ＳＷＬ０＿２，ＳＷＬ１＿０〜ＳＷＬ１＿２）のいず
れかがハイレベル状態に設定される。これによって、所
定のサブアレイＳＡ０〜ＳＡ３の、サブワード線ＳＷＬ
０またはサブワード線ＳＷＬ１のいずれかのみがアクテ
ィブ状態に設定される。

【００３４】同様に、共にハイレベル状態に設定され
た、上記ドライバ回路１９の出力（ＳＡＧＯＮ）と上記
センスアンプセグメント選択線ドライバ２１ａ〜２１ｃ
の各出力（ＲＣＳＬ＿０〜ＲＣＳＬ＿２）とに対応す
る、上記アンド回路１７ａ〜１７ｃの出力であるアクテ
ィブ信号（ＳＡＬＯＮ＿０〜ＳＡＬＯＮ＿２）のいずれ
かがハイレベル状態に設定される。これによって、所定
のサブアレイＳＡ０〜ＳＡ３の、センスアンプ１５のみ
がアクティブ状態に設定される。

【００３５】すなわち、ロウデコーダ３３ａ，３３ｂに
よってロウアドレスをデコードすることによりアクティ
ブ状態になるメインワード線ＭＷＬ０，ＭＷＬ１と、セ
ンスアンプセグメント選択線デコーダ３７ａ〜３７ｃに
よってカラムアドレスをデコードすることによりアクテ
ィブ状態になるアクティブ信号（ＲＣＳＬ＿０〜ＲＣＳ
Ｌ＿２）との論理積（ＡＮＤ出力）を、アンド回路２３
ａ〜２３ｃ，２５ａ〜２５ｃにより求める。そして、そ
のＡＮＤ出力（ＳＷＬ０＿０〜ＳＷＬ０＿２，ＳＷＬ１
＿０〜ＳＷＬ１＿２）により、任意のサブアレイＳＡ０
〜ＳＡ３のサブワード線ＳＷＬ０，ＳＷＬ１のいずれか
のみをアクティブ状態にする。

【００３６】また、センスアンプ１５についても、任意
のサブアレイＳＡ０〜ＳＡ３のビット線対ＢＬ，ｂＢＬ
に接続されたセンスアンプ１５のみがアクティブ状態に
なるように、デコーダ３５によってロウアドレスをデコ
ードすることによりアクティブ状態になるアクティブ信
号（ＳＡＧＯＮ）と、センスアンプセグメント選択線デ
コーダ３７ａ〜３７ｃによってカラムアドレスをデコー
ドすることによりアクティブ状態になるアクティブ信号
（ＲＣＳＬ＿０〜ＲＣＳＬ＿２）との論理積（ＡＮＤ出
力）を、アンド回路１７ａ〜１７ｃにより求める。そし
て、そのＡＮＤ出力である、任意のサブアレイＳＡ０〜
ＳＡ３のセンスアンプ１５のみを活性化させるための、
センスアンプ活性化信号としてのアクティブ信号（ＳＡ
ＬＯＮ＿０〜ＳＡＬＯＮ＿２）のいずれかを活性化させ
る。

【００３７】これにより、データの読み出し動作時およ
び書き込み動作時には、所定のサブアレイＳＡ０〜ＳＡ
３に対応するセンスアンプ１５のみを活性化できるよう
になる結果、チップ面積を増大させることなく、アクセ
ススピードの高速化と、読み出し動作時および書き込み
動作時に充放電されるビット線ＢＬ，ｂＢＬの本数の減
少とが同時に可能となる。

【００３８】上記の状態において、所定のサブアレイＳ
Ａ０〜ＳＡ３のメモリセルに対するデータの書き込みま
たは読み出しが、図示していないコマンド部に供給され
るコマンド信号にしたがって、クロック信号（ＣＬＫ）
の立ち上がりおよび立ち下がりの両方のエッジに同期し
て行われる。

【００３９】図２は、本発明の動作波形を示すものであ
る。なお、同図（ａ）は、ＣＡＳ信号のレイテンシー
（Ｌａｔｅｎｃｙ）を２、バースト長（Ｂｕｒｓｔ Ｌ
ｅｎｇｔｈ）を４とした場合の、４バンク（ＢＡＮＫ）
のインターリーブでの読み出し動作を、同図（ｂ）は、
同じく書き込み動作を示している。

【００４０】本発明の方式では、カラムアドレス（Ｃ）
が同一クロックの立ち上がりエッジに同期して入力さ
れ、ロウアドレス（Ｒ）が同一クロックの立ち下がりエ
ッジに同期して入力される。

【００４１】このような方式を採用することにより、従
来のＤＤＲ−ＳＤＲＡＭ（図４参照）のようなデータ転
送上でのデータのすき間をなくすことができ、結果とし
て、データ転送効率の向上が可能となる。

【００４２】また、アドレス信号の入力用トリガ信号と
してはｂＲＡＳＣＡＳの一種類ですみ、従来のように、
ｂＲＡＳ（ロウアドレス用のストローブ信号）およびｂ
ＣＡＳ（カラムアドレス用のストローブ信号）の２種類
のトリガ信号を設ける必要がなくなる。そのため、アド
レスラッチ回路３２ｂ，３２ｃの簡素化、高速化、低消
費電力化が可能となる。

【００４３】上記したように、データ転送効率の向上を
図りつつ、セルアレイより選択された１つのサブアレイ
に対応するセンスアンプのみをアクティブ状態に設定で
きるようにしている。

【００４４】すなわち、ＤＤＲ−ＳＤＲＡＭにおいて、
セグメントロウデコード方式を採用するとともに、同一
クロックの立ち上がりおよび立ち下がりの両方のエッジ
に同期して、メモリセルのアドレスを指定するためのア
ドレス信号を入力するようにしている。これにより、チ
ップ面積を増大させることなく、アクセススピードの高
速化と、読み出し動作時および書き込み動作時に充放電
されるビット線の本数の減少とが同時に可能となる。し
たがって、動作速度やチップ面積に影響をおよぼすこと
なく、読み出し動作時および書き込み動作時に充放電さ
れるビット線の本数を減少でき、アクティブ動作時にお
ける消費電流を削減することが可能な半導体メモリを実
現できるものである。

【００４５】なお、上述の実施形態においては、カラム
アドレス（Ｃ）を同一クロックの立ち上がりエッジに同
期して入力し、ロウアドレス（Ｒ）を同一クロックの立
ち下がりエッジに同期して入力するように構成した場合
を例に説明したが、これに限らず、たとえば図３に示す
ように、ロウアドレス（Ｒ）を同一クロックの立ち上が
りエッジに同期して入力し、カラムアドレス（Ｃ）を同
一クロックの立ち下がりエッジに同期して入力するよう
に構成することも可能である。

【００４６】その他、本願発明は、上記（各）実施形態
に限定されるものではなく、実施段階ではその要旨を逸
脱しない範囲で種々に変形することが可能である。さら
に、上記（各）実施形態には種々の段階の発明が含まれ
ており、開示される複数の構成要件における適宜な組み
合わせにより種々の発明が抽出され得る。たとえば、
（各）実施形態に示される全構成要件からいくつかの構
成要件が削除されても、発明が解決しようとする課題の
欄で述べた課題（の少なくとも１つ）が解決でき、発明
の効果の欄で述べられている効果（の少なくとも１つ）
が得られる場合には、その構成要件が削除された構成が
発明として抽出され得る。

【００４７】

【発明の効果】以上、詳述したようにこの発明によれ
ば、動作速度やチップ面積に影響をおよぼすことなく、
読み出し動作時および書き込み動作時に充放電されるビ
ット線の本数を減少でき、アクティブ動作時における消
費電流を削減することが可能な半導体メモリを提供でき
る。

【図面の簡単な説明】

【図１】本発明の一実施形態にかかるセグメントロウデ
コード方式を採用したＤＤＲ−ＳＤＲＡＭの構成例を示
す概略図。

【図２】同じく、動作波形の一例を示すタイミングチャ
ート。

【図３】本発明にかかる動作波形の他の一例を示すタイ
ミングチャート。

【図４】従来技術とその問題点を説明するために示す、
動作波形のタイミングチャート。

【符号の説明】

１１…メモリセルアレイ １１ａ…バンク １３ａ，１３ｂ…ワード線駆動回路 １５…センスアンプ １７ａ，１７ｂ，１７ｃ…アンド回路 １９…ドライバ回路 ２１ａ〜２１ｃ…センスアンプセグメント選択線ドライ
バ ２３ａ，２３ｂ，２３ｃ，２５ａ，２５ｂ，２５ｃ…ア
ンド回路 ３１…アドレスピン ３２…アドレス部 ３２ａ…アドレスバッファ ３２ｂ…カラムアドレスラッチ回路 ３２ｃ…ロウアドレスラッチ回路 ３３ａ，３３ｂ…ロウデコーダ ３５…デコーダ ３７ａ，３７ｂ，３７ｃ…センスアンプセグメント選択
線デコーダ ３９…カラムデコーダ ４１…カラム駆動回路 ４３…トランジスタ対 ＳＡ０〜ＳＡ３…サブアレイ ＭＷＬ０，ＭＷＬ１…メインワード線 ＢＬ，ｂＢＬ…ビット線対 ＳＷＬ０，ＳＷＬ１…サブワード線 ｌｄｑ，ｂｌｄｑ…ローカルデータ線

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5M024 AA04 AA49 CC39 CC40 CC82 DD73 DD79 DD85 JJ03 LL01

Claims (6)

【特許請求の範囲】
1. 【請求項１】 複数のセル領域に分割され、行列状に配
   置された複数のメモリセルを有するセルアレイと、 前記メモリセルを選択する複数のワード線と、 行アドレス信号にもとづいて、前記セルアレイの行を選
   択する行デコーダと、 列アドレス信号にもとづいて、前記セル領域を選択する
   セル領域選択回路と、 前記行デコーダの出力と前記セル領域選択回路の出力と
   にもとづいて、前記ワード線を駆動するワード線駆動回
   路とを具備したことを特徴とする半導体メモリ。
2. 【請求項２】 前記列アドレス信号はクロック信号の立
   ち上がりエッジもしくは立ち下がりエッジの一方に同期
   して取り込まれ、前記行アドレス信号は前記クロック信
   号の立ち上がりエッジもしくは立ち下がりエッジの他方
   に同期して取り込まれることを特徴とする請求項１記載
   の半導体メモリ。
3. 【請求項３】 前記ワード線駆動回路は、前記行デコー
   ダの出力と前記セル領域選択回路の出力との論理積を求
   めるアンド回路によって構成されることを特徴とする請
   求項１または２記載の半導体メモリ。
4. 【請求項４】 前記セル領域選択回路で選択された前記
   セル領域に対応して設けられるセンスアンプのみを活性
   化させる活性化回路をさらに具備することを特徴とする
   請求項１乃至３記載の半導体メモリ。
5. 【請求項５】 前記メモリセルに対するデータの書き込
   みおよび読み出しは、前記クロック信号の立ち上がりお
   よび立ち下がりの両方のエッジに同期して行われること
   を特徴とする請求項１乃至４記載の半導体メモリ。
6. 【請求項６】 前記列アドレス信号のトリガ信号および
   前記行アドレス信号のトリガ信号は、互いに共用される
   ことを特徴とする請求項１乃至５記載の半導体メモリ。