KR100790446B1 - 스택뱅크 구조를 갖는 반도체 메모리 장치 - Google Patents

스택뱅크 구조를 갖는 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 스택뱅크 구조를 갖는 반도체 메모리 장치에 관하여 개시한다. 개시된 본 발명은 복수의 데이터 입출력 패드, 데이터 입출력 패드에 연결되는 글로벌 입출력 라인 및 글로벌 입출력 라인에 연결되는 스택된 서로 다른 복수 개의 뱅크를 포함하며, 복수 개의 뱅크는 글로벌 입출력 라인에 대응하는 로컬 입출력 라인을 공통으로 하고, 컬럼 선택 신호가 인가되는 컬럼 선택 신호 라인을 공통으로 할 수 있다.

Description

스택뱅크 구조를 갖는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE WITH STACK BANK ARCHITECTURE}
도 1은 종래 4 뱅크 구조를 가지는 반도체 메모리 장치의 개략적 블록 구성도,
도 2는 도 1의 뱅크의 코어 블록 구성도,
도 3은 도 2의 서브홀부의 블록 및 비트라인 센스 앰프부의 블록 구성도,
도 4는 도 1의 4 뱅크 구조를 가지는 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도,
도 5는 종래 8 뱅크 스택 구조를 가지는 반도체 메모리 장치의 개략적 블록 구성도,
도 6은 도 5의 뱅크의 코어 블록 구성도,
도 7은 본 발명의 일실시예에 따른 8 뱅크 스택 구조를 가지는 반도체 메모리 장치의 개략적 블록 구성도,
도 8은 도 7의 스택된 뱅크의 코어 블록 구성도,
도 9는 도 8의 서브홀부의 구성도,
도 10은 도 9의 컬럼 선택 제어 신호 발생부의 예시 회로도,
도 11은 도 9의 입출력 라인 연결 신호 발생부의 예시 회로도,
도 12는 도 8의 비트라인 센스 앰프부의 예시 회로도 및
도 13은 도 7의 8 뱅크 스택 구조를 가지는 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
본 발명은 반도체 메모리 장치에 관한 것으로서, 보다 상세하게는 스택뱅크 구조를 갖는 반도체 메모리 장치에 관한 것이다.
일반적으로 반도체 메모리 장치는 개별 메모리 셀들의 어레이로 구성된다. 메모리 어레이는 다수의 로우(row)와 컬럼(column)으로 구성되고, 각 로우와 컬럼의 교차점은 메모리 셀 어드레스로 정의된다. 메모리 셀은 전하를 저장하는 커패시터와 커패시터에 접근하여 전하를 변경하거나 감지하는 트랜지스터로 구성된다. 전하는 데이터 비트의 표현이며, 논리 "1"을 나타내는 고전압이거나 논리 "0"을 나타내는 저전압일 수 있다. 데이터는 라이트 동작 동안 메모리에 저장되고 리드 동작 동안 메모리로부터 읽혀질 수 있다.
종래 반도체 메모리 장치에서 리드 동작은 워드라인을 활성화시켜 워드라인에 대응하는 메모리 셀들을 비트라인에 연결한다. 워드라인이 활성화되면, 센스앰프는 활성화된 비트라인에 있는 데이터를 검출하고 증폭한다. 메모리 셀을 액세스 하기 위해 반도체 메모리 장치는 그 비트에 대응하는 로우와 컬럼을 선택한다. 센스앰프는 그 메모리 위치에 "1"이 저장되어 있는지 "0"이 저장되어 있는지를 결정한다.
한편 반도체 메모리 장치의 액세스 속도와 사이클 타임을 개선하기 위해, 워드라인의 길이를 줄여 워드라인의 커패시턴스 로드를 줄이는 뱅크(Bank) 구조가 채택되고 있다. 즉 반도체 메모리 장치의 메모리 셀을 뱅크 단위로 배치하여 다중 뱅크 구조를 형성하고 뱅크 단위로 동작시킨다.
도 1은 종래 4 뱅크 구조의 반도체 메모리 장치의 개략적 블록 구성도로서, 16개의 DQ 패드를 가지는 반도체 메모리 장치를 도시한다.
도 1을 참조하면, 종래 4 뱅크 구조의 반도체 메모리 장치(100)는, 하나의 뱅크가 하프(Half) 뱅크로 분할되어 DQ 패드 DQ<0> 내지 DQ<15>를 기준으로 대칭되게 배치된 구조를 가진다. 하나의 하프 뱅크(110)는 두 개의 코어 블록(116, 118)으로 구성된다.
4 뱅크 중 하나의 뱅크, 예를 들면, 뱅크 0이 액세스(Access)되면, DQ 패드DQ<0> 내지 DQ<15> 상부에 위치한 하프 뱅크(110)는 글로벌 입출력 라인(Global Input Output Line: GIO)(112,114))을 통해 DQ 패드 DQ <0> 내지 DQ <7>과 데이터를 주고 받는다. DQ 패드 DQ<0> 내지 DQ<15> 하부에 위치한 하프 뱅크(120)는 글로벌 입출력 라인(Global Input Output Line: GIO)(122, 124)을 통해 DQ 패드 DQ <8> 내지 DQ<15>을 통해 데이터를 주고 받는다.
도 2는 도 1의 뱅크의 코어 블록 구성도로서, 4 비트(Bit) 프리페 치(Prefetch)를 지원하는 뱅크의 코어 블록 구조를 도시한다. 도 2를 참조하면, 4 비트 프리페치를 뱅크는 이븐 0 블록(EVEN0), 오드 0 블록(ODD0), 이븐 1 블록(EVEN1) 및 오드 1 블록(ODD1)을 포함한다.
이븐 0 블록(EVEN0), 오드 0 블록(ODD0), 이븐 1 블록(EVEN1) 및 오드 1 블록(ODD1)은 각각 복수 개의 서브 블록으로 구성된다. 이븐 0 블록(EVEN 0), 오드 0 블록(ODD 0), 이븐 1 블록(EVEN 1) 및 오드 1 블록(ODD 1)의 서브 블록은 하나의 매트를 구성한다. 예를 들면, 이븐 0 블록(EVEN 0)의 서브블록(210), 오드 0 블록(ODD 0)의 서브블록(220), 이븐 1 블록(EVEN 1)의 서브블록(230) 및 오드 1 블록(ODD 1)의 서브 블록(240)은 매트 MAT<0>가 된다.
코어 블록에 포함된 이븐 0 블록(EVEN0), 오드 0 블록(ODD0), 이븐 1 블록(EVEN1) 및 오드 1 블록(ODD1) 각각은 DQ 패드와 데이터를 주고 받기 위하여 로컬 입출력 라인(Local Input Output Line: LIO), 라이트 드라이버(Write Driver: WDRV) 또는 입출력 센스 앰프(Input Output Sense AMP.: IOSA)(212, 222, 232, 242)를 통해 네 개씩의 글로벌 입출력 라인(GIO)에 연결된다. 또한 이븐 0 블록(EVEN0), 오드 0 블록(ODD0), 이븐 1 블록(EVEN1) 및 오드 1 블록(ODD1)은 컬럼 선택 신호 YI<0> 내지 YI<n-1>을 공유한다.
종래 4 비트 프리페치를 지원하는 뱅크 구조에서 DQ <0> 패드는 GIO_EV0<0>, GIO_EV1<0>, GIO_OD0<0> 및 GIO_OD1<0> 글로벌 입출력 라인을 통하여 각 메모리 블록과 데이터를 주고 받고, DQ <1> 패드는 GIO_EV0<1>, GIO_EV1<1>, GIO_OD0<1> 및 GIO_OD1<1> 글로벌 입출력 라인을 통하여 각 메모리 블록과 데이터를 주고 받는다.
또한 DQ <2> 패드는 GIO_EV0<2>, GIO_EV1<2>, GIO_OD0<2> 및 GIO_OD1<2> 글로벌 라인을 통하여 각 메모리 블록과 데이터를 주고 받고, DQ <3> 패드는 GIO_EV0<3>, GIO_EV1<3>, GIO_OD0<3> 및 GIO_OD1<3> 글로벌 입출력 라인을 통하여 각 메모리 블록과 데이터를 주고 받는다.
상기 구조의 4 비트 프리페치를 지원하는 뱅크 구조에서 데이터를 라이트하는 경우 라이트 드라이버(242)가 인에이블되고 글로벌 입출력 라인(GIO)에 실린 데이터는 서브홀부(246)의 제어에 따라 로컬 입출력 라인(LIO), 비트라인 센스앰프부(244) 등을 통하여 메모리 셀에 저장된다. 또한 데이터를 리드하는 경우 메모리 셀에 저장된 데이터는 서브홀부(246)의 제어에 따라 비트라인 센스앰프부(244), 로컬 입출력 라인 등을 통하여 입출력 센스 앰프(Input Output Sense AMP.)(242)에 전달되어 증폭된 후 글로벌 입출력 라인에 실리게 된다.
도 3은 도 2의 서브홀부 및 비트라인 센스앰프부의 블록 구성도이며, 도 4는 종래 4 뱅크 구조를 가지는 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다. 도 3과 도 4를 참조하여 종래 4 뱅크 구조를 가지는 반도체 메모리 장치의 뱅크 0, 4에 대한 액티브 동작 및 뱅크 0, 4에 대한 리드 동작을 설명한다.
먼저 액티브(Active) 동작이 진행되기 전에 비트라인 센스앰프(340)는 비트 라인 BL, /BL을 프리차지 레벨(Precharge Level)로 이퀄라이즈(equalize) 시킨다.
이때 매트 제어부(310)는 "하이" 상태로 인에이블된 비트라인 이퀄라이즈 신호 BLEQ_M<n>_B<i>를 프리차지부(350)로 출력한다. 프리차지부(350)는 턴온되어 세그멘트 입출력 라인(Segment Input Output: SIO, /SIO)을 비트라인 프리차지 레벨 로 이퀄라이즈 시킨다. 또한 매트 제어부(310)는 "로우" 상태로 디스에이블된 입출력 라인 연결 신호 BS_IO_M<n>_B<i>을 입출력 연결부(370)로 출력한다. 입출력 연결부(370)는 턴온되어 세그멘트 입출력 라인 SIO, /SIO과 로컬 입출력 라인LIO, /LIO의 연결을 분리시킨다.
로컬 입출력 라인 리셋 신호 생성부(320)는 "하이" 상태로 인에이블된 로컬 입출력 라인 리셋 신호 LIO_RST_M<n>_B<i>를 리셋부(360)로 출력한다. 리셋부(360)는 턴온되어 로컬 입출력 라인 LIO와 /LIO를 로컬 입출력 라인의 프리차지 레벨로 이퀄라이즈 시킨다. 컬럼 어드레스 디코더부(330)는 디스에이블된 컬럼 선택 신호 YI<n-1>_B<i>를 비트라인 센스 앰프부(340)으로 출력한다. 출력된 어드레스 신호는 비트라인 센스 앰프부(340)의 컬럼 선택 게이트(342)를 턴오프시킨다.
다음으로 외부로부터 뱅크 0에 대해 액티브 명령 ACT0이 입력되면, 내부 액티브 명령 신호 RACT_B<0>가 인에이블된다. 그리고 로우 어드레스 GAX<0:xn>에 의해 선택된 매트의 비트라인 센스앰프(340)가 메모리 셀에 저장된 데이터를 증폭한다. 이때 매트 제어부(310)는 비트라인 이퀄라이즈 신호 BLEQ_M<0>_B<0>를 "로우" 상태로 디스에이블 시켜 세그먼트 입출력 라인 SIO와 /SIO를 이퀄라이즈시키는 동작을 중지시킨다. 또한 매트 제어부(310)는 입출력 라인 연결 신호 BS_IO_M<0>_B<0>를 "하이" 상태로 인에이블시켜 세그먼트 입출력 라인 SIO와 /SIO를 로컬 입출력 라인 LIO와 /LIO 각각에 연결시켜 증폭된 데이터가 이동할 수 있도록 한다.
다음으로 뱅크 0에 대한 리드 명령 READ0이 외부로부터 입력되면, 내부 카스 명령 신호 CAS_B<0>가 인에이블된다. 컬럼 어드레스 디코더부(330)는 리드라이트스트로브펄스 RDWTSTBP에 동기시켜 컬럼 어드레스 GAY<0:yn>에 대응하는 컬럼 선택 신호 YI<0>_B<0>를 인에이블시킨다.
그러면 비트라인 센스앰프(340)는 비트라인 BL과 /BL에 실린 증폭된 데이터를 세그멘트 입출력 라인 SIO와 /SIO로 전달한다. 세그멘트 입출력 라인 SIO와 /SIO로 전달된 데이터는 로컬 입출력 라인 LIO와 /LIO를 거쳐 입출력 센스 앰프로 입력되고, 입출력 센스앰프(도시되지 않음)에서 증폭되어 글로벌 입출력 라인에 실리게 된다.
이때 매트 제어부(310)는 컬럼 선택 신호 YI<0>_B<0>가 인에이블되는 동안 "로우" 상태의 로컬 입출력 라인 리셋 신호 LIO_RST_M<0>_B<0>를 리셋부(360)로 출력한다. 리셋부(36)는 턴오프되어 로컬 입출력 라인 LIO와 /LIO의 이퀄라이즈를 중단한다. 따라서 세그먼트 입출력 라인 SIO와 /SIO의 데이터는 로컬 입출력 라인 LIO와 /LIO로 안정적으로 이동할 수 있게 한다. 뱅크 4에 대한 액티브 동작 및 리드 동작은 뱅크 0에 대한 액티브 동작 및 리드 동작과 동일하다.
한편 해당 뱅크와 로우를 액티브 시킨 후, 라이트 명령이 입력되면 해당 라이트 드라이버(WDRV)를 인에이블시켜 글로벌 입출력 라인에 실린 데이터를 각각의 해당 로컬 입출력 라인에 실어준다. 이때 로우 액세스시에 선택된 매트의 입출력 연결 신호가 인에이블되어 로컬 입출력 라인에 실린 데이터는 세그멘트 입출력 라인으로 전달된다. 세그먼트 입출력 라인에 실린 데이터는 컬럼 선택 신호에 의해 인에이블된 비트라인 센스앰프로 전달된다. 비트라인 센스 앰프는 전달된 데이터를 증폭하여 비트라인 BL과 /BL에 연결된 메모리 셀에 저장한다.
도 5는 종래 8 뱅크 스택 구조를 가지는 반도체 메모리 장치의 개략적 블록 구성도로서, 16개의 DQ 패드를 가지는 반도체 메모리 장치를 도시한다.
도 5를 참조하면, 종래 8 뱅크 구조의 반도체 메모리 장치는, 하프(Half) 뱅크로 분할되어 스택된 8개의 뱅크가 DQ 패드 DQ<0> 내지 DQ<15>를 기준으로 4개씩나누어져 배치된 구조를 가진다. 하나의 하프 뱅크는 두 개의 코어 블록으로 구성된다. 즉 하나의 하프뱅크인 다운 뱅크(DN BANK)(410)는 두 개의 코어 블록(416, 418)로 구성되고, 또 하나의 하프뱅크인 업 뱅크(UP BANK)(420)는 두 개의 코어 블록(426, 428)으로 구성된다.
8 뱅크 중 하나의 뱅크, 예를 들면, 뱅크 0가 액세스(Access)되면, 다운 뱅크(410)는 글로벌 입출력 라인(Global Input Output Line: GIO)(412,414)을 통해 DQ 패드 DQ <0> 내지 DQ <7>과 데이터를 주고 받고, 다운 뱅크(410)에 스택된 업 뱅크(420)는 글로벌 입출력 라인(Global Input Output Line: GIO)(422, 424)을 통해 DQ 패드 DQ <8> 내지 DQ<15>와 통해 데이터를 주고 받는다.
이러한 8 뱅크 스택 구조는 뱅크 0에 속하는 다운 뱅크(410)와 업 뱅크(420)가 스택된 구조이므로 컬럼 선택 신호를 공통으로 사용할 수 있다. 그러나 두 개의 하프 뱅크(410, 420)가 DQ 패드를 기준으로 상부 또는 하부에 모여있어 각 뱅크와 16개의 DQ 패드를 연결하는 글로벌 라인이 증가하게 된다. 즉 글로벌 입출력 라인이 도 1의 뱅크 구조에 비해 두 배로 늘어난다. 또한 DQ 패드를 기준으로 양방향에 배치된 뱅크를 모두 액세스하기 위해 업다운 뱅크 제어 로직(UP_우 CONTROL)이 필 요하다.
또한 글로벌 입출력 라인에 대응하는 로컬 입출력 라인, 라이트 드라이버 및 입출력 센스 앰프도 두 배로 늘어난다. 도 6은 종래 8 뱅크 구조에서 스택된 뱅크의 코어 블록 구성도이다. 도 6을 참조하면, 동일 뱅크가 스택된 구조를 가지는 경우 두 배로 늘어난 글로벌 입출력 라인에 대응하여 로컬 입출력 라인, 라이트 드라어버 및 입출력 센스 앰프도 두 배로 늘어남을 알 수 있다.
본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 서로 다른 뱅크가 스택된 뱅크 구조를 제공함을 그 목적으로 한다.
또한 본 발명은 서로 다른 뱅크가 스택된 뱅크 구조를 가지면서도 선택된 비트라인 센스 앰프만을 동작시킬 수 있도록 함을 다른 목적으로 한다.
또한 본 발명은 서로 다른 뱅크가 스택된 뱅크 구조를 가지면서도 선택된 입출력 연결부만 동작시킬 수 있도록 함을 또 다른 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명은 복수의 데이터 입출력 패드; 상기 데이터 입출력 패드에 연결되는 글로벌 입출력 라인; 및 상기 글로벌 입출력 라인에 연결되는 스택된 서로 다른 복수 개의 뱅크;를 포함하며, 상기 복수 개의 뱅크는 글로벌 입출력 라인에 대응하는 로컬 입출력 라인을 공통으로 하고, 컬럼 선택 신호가 인가되는 컬럼 선택 신호 라인을 공통으로 할 수 있다.
여기서 상기 뱅크는 두 개의 하프 뱅크를 포함하고, 상기 하프 뱅크는 상기 데이터 입출력 패드를 기준으로 대칭되게 배치되는 것이 바람직하다.
또한 상기 뱅크는 2n(n= 자연수)개 데이터 프리페치를 지원하기 위해 하나의 상기 컬럼 선택 신호를 공통으로 사용하는 2n개의 블록으로 구분될 수 있다.
또한 상기 글로벌 입출력 라인은 2n개의 서브 라인을 포함하고, 상기 서브 라인은 2n(n= 자연수)개의 프리페치된 데이터 를 하나의 상기 데이터 입출력 패드로 입출력할 수 있다.
또한 상기 n은 4이고, 상기 4개의 블록은 이븐 0 블록, 오드 0 블록, 이븐 1 블록 및 오드 1 블록인 것이 바람직하다.
또한 상기 뱅크는, 비트 라인과 세그멘트 입출력 라인에 연결되며, 제어신호에 응답하여 상기 비트 라인과 상기 세그멘트 입출력 라인을 연결하는 비트 라인 센스앰프부, 상기 비트 라인 센스 앰프부를 구동하는 제어신호를 생성하고, 상기 세그멘트 입출력 라인을 로컬 입출력 라인과 연결하는 서브홀부를 포함한다.
또한 상기 제어신호는 컬럼 선택 제어 신호와 상기 컬럼 선택 신호를 포함한다.
또한 상기 비트 라인 센스 앰프부는, 비트라인과 세그멘트 입출력 라인 사이에 위치하여 비트라인과 세그멘트 입출력 라인의 연결을 스위칭 하는 스위칭부와 상기 컬럼 선택 신호와 컬럼 선택 제어 신호에 응답하여 상기 스위칭부 제어신호를 생성하는 컬럼 선택부를 포함하는 복수의 비트라인 센스 앰프를 포함한다.
또한 상기 복수의 비트라인 센스 앰프는 상기 컬럼 선택 신호를 공통으로 사용할 수 있다.
또한 상기 스위칭부는 상기 스위칭부 제어 신호에 의해 턴온 턴오프되는 모스 트랜지스터인 것이 바람직하다.
또한 상기 컬럼 선택부는 상기 컬럼 선택 신호와 컬럼 선택 제어 신호가 인에이블될 때, 상기 스위칭부 제어 신호를 인에이블 시켜 상기 스위칭부로 출력하는 것이 바람직하다.
또한 상기 컬럼 선택부는 PMOS 트랜지스터와 NMOS 트랜지스터를 포함한다.
또한 상기 PMOS 트랜지스터의 드레인과 상기 NMOS 트랜지스터의 드레인은 서로 연결되어 공통되며 상기 스위칭부 제어신호를 출력하는 출력단으로 동작하고, 상기 PMOS 트랜지스터의 게이트와 상기 NMOS 트랜지스터의 게이트는 서로 연결되어 공통되며 상기 컬럼 선택 신호가 인가되는 입력단으로 동작하며, 상기 PMOS 트랜지스터의 소오스에 상기 컬럼 선택 제어 신호가 인가되며, 상기 NMOS 트랜지스터의 소오스에 접지전압이 인가되는 것이 바람직하다.
또한 상기 서브홀부는 로우 액티브 신호, 로우 어드레스 신호 및 내부 카스 명령 신호에 응답하여 비트라인 이퀄라이즈 신호, 입출력 라인 연결신호 및 상기 컬럼 선택 제어 신호를 생성하는 매트 제어부, 컬럼 어드레스 신호와 상기 내부 카스 명령에 응답하여 상기 컬럼 선택 신호를 생성하는 컬럼 어드레스 디코딩부를 포 함한다.
또한 상기 비트라인 이퀄라이즈 신호는, 로우 어드레스에 의해 선택된 뱅크 및 매트 정보를 포함하고, 상기 내부 카스 명령 신호는 상기 컬럼 어드레스 신호에 의해 선택된 뱅크 정보를 포함한다.
또한 상기 매트 제어부는 상기 비트라인 이퀄라이즈 신호의 위상을 반전한 신호와 상기 내부 카스 명령 신호을 입력받아 낸드 연산하는 낸드게이트와 상기 낸드 게이트의 출력 신호의 위상을 반전하여 상기 컬럼 선택 제어 신호로 출력하는 인버터를 포함한다.
또한 상기 서브홀부는, 상기 비트라인 이퀄라이즈 신호와 상기 내부 카스 명령 신호에 응답하여 로컬 입출력 라인 리셋 신호를 발생시키는 로컬 입출력 라인 리셋 신호 생성부를 더 포함한다.
또한 상기 서브홀부는 상기 로컬 입출력 라인 리셋 신호에 응답하여 상기 로컬 입출력 라인을 로컬 입출력 라인의 프리차지 레벨로 이퀄라이즈 시키는 로컬 입출력 라인 리셋부를 더 포함한다.
또한 상기 로컬 입출력 라인 리셋부는 상기 로컬 입출력 라인 리셋 신호에 응답하여 상기 로컬 입출력 라인을 이퀄라이즈 시키는 모스 트랜지스터를 포함한다.
또한 상기 서브홀부는, 상기 비트라인 이퀄라이즈 신호에 응답하여 상기 로컬 입출력 라인을 비트라인 프리차지 레벨로 이퀄라이즈 시키는 세그멘트 입출력 라인 프리차지부를 더 포함한다.
또한 상기 서브홀부는, 상기 입출력 라인 연결 신호에 응답하여 상기 세그멘트 입출력 라인과 로컬 입출력 라인을 연결하는 입출력 라인 연결부를 더 포함한다.
또한 상기 입출력 라인 연결 신호는 상기 로우 어드레스에 의해 선택된 뱅크 및 매트 정보와 상기 컬럼 어드레스에 의해 선택된 뱅크 정보를 포함한다.
또한 상기 입출력 라인 연결부는 상기 세그멘트 입출력 라인과 상기 로컬 입출력 라인 사이에 위치되고, 상기 입출력 라인 연결 신호에 응답하여 상기 세그멘트 입출력 라인과 상기 로컬 입출력 라인의 연결을 스위칭하는 모스 트랜지스터를 포함한다.
이하 도면을 참조하여 본 발명의 실시예에 대하여 보다 구체적으로 설명한다.
도 7은 본 발명의 일실시예에 따른 8 뱅크 스택 구조를 가지는 반도체 메모리 장치의 개략적 블록 구성도이다. 도 7에 도시된 바와 같이, 본 발명의 일실시예에 따른 8 뱅크 구조의 반도체 메모리 장치는, 8 개 뱅크 중 두 개씩의 뱅크가 스택되어 글로벌 입출력 라인을 공통으로 사용하는 구조를 가진다. 그리고 각 뱅크는 하프(Half) 뱅크로 분할되어 DQ 패드 DQ<0> 내지 DQ<15>를 기준으로 대칭되게 배치된다.
즉, 뱅크 0과 뱅크 4가 스택되고, 뱅크 1과 뱅크 5가 스택되며, 뱅크 2와 뱅크 6이 스택되며, 뱅크 3과 뱅크 7이 스택되어 서로 다른 뱅크가 글로벌 입출력 라 인을 공통으로 사용하는 구조이다. 예를 들면, DQ 패드DQ<0> 내지 DQ<15>를 기준으로 상부에 위치한 뱅크 0의 하프뱅크(510)는 뱅크 4의 하프뱅크(520)와 GIO_EV0<0:3>, GIO_OD0<0:3>, GIO_EV1<0:3> 및 GIO_OD1<0:3>의 글로벌 입출력 라인(512)와 GIO_EV0<4:7>, GIO_OD0<4:7>, GIO_EV1<4:7> 및 GIO_OD1<4:7>의 글로벌 입출력 라인(514)을 공유한다.
그리고 DQ 패드((DQ<0> 내지 DQ<15>)를 기준으로 하부에 위치한 뱅크0의 하프뱅크(515)는 뱅크4의 하프뱅크(525)와 GIO_EV0<8:11>, GIO_OD0<8:11>, GIO_EV1<8:11> 및 GIO_OD1<8:11>의 글로벌 입출력 라인(517)과 GIO_EV0<12:15>, GIO_OD0<12:15>, GIO_EV1<12:15> 및 GIO_OD1<12:15>의 글로벌 입출력 라인(519)을 공유한다. 8개의 각 뱅크는 GIO_EV0<0:15>, GIO_OD0<0:15>, GIO_EV1<0:15> 및 GIO_EV1<0:15> 글로벌 입출력 라인을 통하여 DQ 패드 DQ <0:15>와 데이터를 주고 받는다.
도 8은 도 7의 뱅크 0의 하프뱅크와 뱅크 4의 하프뱅크가 스택된 코어 블록(도 7에서 빗금친 부분)으로서, 4 비트 프리페치를 지원하는 코어 블록의 구성을 도시한다. 도 8에 도시된 바와 같이, 뱅크 0의 코어 블록(610)과 뱅크 4의 코어 블록(620)은 글로벌 입출력 라인 GIO_EV0<0:3>, GIO_OD0<0:3>, GIO_EV1<0:3> 및 GIO_OD1<0:3>을 공통으로 사용하는 구조를 가진다. 또한 글로벌 입출력 라인에 대응하는 로컬 입출력 라인 LIO와 /LIO, 라이트 드라이버(또는 입출력 센스 앰프)(630)를 공유하는 구조이다. 하나의 코어 블록(610)은 메모리 셀 어레이 부(612), 비트라인 센스앰프부(614) 및 서브홀부(616)을 포함하며 컬럼 선택 신호/YI<0:n-1>를 생성하는 컬럼 어드레스 디코더부(618)에 연결된다. 스택된 서로 다른 뱅크인 뱅크 0(610)와 뱅크 4(620)는 컬럼 선택 신호 라인을 공통으로 사용한다.
본 발명의 일실시예에 따른 8 뱅크 스택 구조에서 하나의 뱅크는 하프 뱅크로 분할되어 DQ 패드를 기준으로 상부와 하부에 각각 배치되기 때문에 DQ 패드와 연결되는 글로벌 입출력 라인이 종래에 비하여 1/2만큼 줄어들게 된다. 또한 글로벌 입출력 라인에 대응하는 로컬 입출력 라인, 라이트 드라이버(또는 입출력 센스 앰프)도 종래에 비하여 1/2만큼 줄어들게 되며 DQ 패드를 기준으로 양방향에 배치된 뱅크를 액세스하기 위한 업다운 뱅크 제어 로직을 필요로 하지 않는다.
그러나 본 발명의 일실시예에 따른 8 뱅크 스택 구조의 반도체 메모리 장치가 종래 서브홀부의 구성과 비트라인 센스앰프부의 제어를 받게되면, 스택된 서로 다른 2개의 뱅크가 동시에 액티브된 경우 리드 또는 라이트 동작이 정확하게 일어나지 않을 수 있다
예를 들면, 스택된 뱅크 0과 뱅크 4가 모두 액티브된 상태에서 뱅크 4의 메모리 셀 데이터를 읽기 위해 해당 컬럼 선택 신호 YI를 인에이블 시키면, 컬럼 선택 신호 라인을 공유하는 뱅크 0의 비트라인 센스앰프가 비트라인에 실린 신호를 증폭하여 세그멘트 입출력 라인으로 전달한다. 그리고 입출력 연결 신호가 인에이블되어 로컬 입출력 라인과 세그멘트 입출력 라인이 서로 연결된다. 즉 뱅크 0와 뱅크 4가 모두 액티브되면, 공유된 로컬 입출력 라인은 뱅크 0과 뱅크 4의 세그멘 트 입출력 라인에 공통으로 연결되어 뱅크 4와 뱅크 0의 해당 메모리 셀 데이터의 충돌이 발생할 수 있다.
또한 스택된 뱅크 0과 뱅크 4가 모두 액티브된 상태에서 뱅크 4의 메모리 셀에 데이터를 라이트하기 위해 해당 컬럼 선택 신호를 인에이블 시키면 뱅크 4와 뱅크 0의 해당 메모리 셀에 원하지 않는 데이터(invalid data)가 라이트될 수 있다.
또한 뱅크 0가 액티브되고 컬럼 선택 신호 YI가 인에이블되어 데이터가 로컬 입출력 라인으로 전달되고 있는 중 뱅크 4가 액티브되고 입출력 연결 신호가 인에이블되면, 뱅크 4의 세그멘트 입출력 라인(비트라인 프리차지 레벨)과 뱅크 0의 리드 데이터가 실린 로컬 입출력 라인이 연결되어 원하는 데이터를 정상적으로 전달하지 못할 수 있다.
다음으로 본 발명의 일실시예에 따른 8 뱅크 스택 구조에서 스택된 두 개의 뱅크가 동시에 액티브되어도 리드나 라이트가 정상적으로 이루어질 수 있는 반도체 메모리 장치에 대하여 설명한다.
도 9는 본 발명의 일실시예에 따른 반도체 메모리 장치의 서브홀부의 구성 블록도이다. 도 9에 도시된 바와 같이, 본 발명의 일실시예에 따른 반도체 메모리 장치의 서브홀부(700)는 매트 제어부(710), 로컬 입출력 라인 리셋 신호 생성부(720), 컬럼 어드레스 디코딩부(730), 세그멘트 입출력 라인 프리차지부(740), 로컬 입출력 라인 리셋부(750) 및 입출력 라인 연결부(760)를 포함한다.
상기 매트 제어부(710)는 로우 액티브 신호 RACT_B<i>, 로우 어드레스 신호 GAX<0:xn> 및 내부 카스 명령 신호 CAS_B<i>를 입력받아 비트라인 이퀄라이즈 신호 BLEQ_M<n>_B<i>, 입출력 라인 연결 신호 BS_IO_M<n>_B<i> 및 컬럼 선택 제어 신호 YIEN_M<n>_B<i>를 생성한다. 매트 제어부(710)는 비트라인 이퀄라이즈 신호 생성부(712), 컬럼 선택 제어 신호 생성부(714)와 입출력 라인 연결 신호 생성부(716)를 포함한다. 컬럼 선택 제어 신호 생성부(714)와 입출력 라인 연결 신호 생성부(716)는 아래 도10 및 도 11에서 좀 더 상세하게 설명한다. 비트라인 이퀄라이즈 신호 생성부(712)는 본 발명의 기술분야에서 통상의 지식을 가진자에게 널리 알려진 것이므로 상세한 설명은 생략한다.
여기서 비트라인 이퀄라이즈 신호 BLEQ_M<n>_B<i>는 로컬 입출력 라인 프리차지부(740)를 동작시켜 세그멘트 입출력 라인 SIO와 /SIO을 비트라인 프리차지 레벨로 이퀄라이즈시키는 신호이다. 입출력 라인 연결 신호 LIO_RST_M<n>_B<i>는 입출력 라인 연결부(750)를 동작시켜 세그멘트 입출력 라인 SIO와 /SIO를 로컬 입출력 라인 LIO와 /LIO에 연결시키는 신호이다. 컬럼 선택 제어신호 YIEN_M<n>_B<i>은 컬럼 선택 신호 /YI<0:n-1>_B<i> 라인에 연결된 비트라인 센스 앰프 중 하나의 비트라인 센스앰프를 선택하여 동작시키는 신호이다.
상기 로컬 입출력 라인 리셋 신호 생성부(720)는 비트라인 이퀄라이즈 신호 BLEQ_M<n>_B<i>, 내부 카스 명령 신호 CAS_B<i> 및 리드라이트 스트로브 신호 RDWTSTBP를 입력받아 로컬 입출력 라인 리셋 신호 LIO_RST_M<n>_B<i>를 발생한다.
상기 컬럼 어드레스 디코딩부(730)는 내부 카스 명령 신호 CAS_B<i>, 리드라이트스트로브 신호 RDWTSTBP 및 컬럼 어드레스 신호 GAX<0:xn>를 입력받아 컬럼 선 택 신호 /YI<0:n-1>_B<i>를 생성한다. 여기서 컬럼 선택 신호 /YI<0:n-1>_B<i>는 종래 컬럼 선택 신호 YI의 위상을 반전시킨 신호이다.
상기 세그멘트 입출력 라인 프리차지부(740)는 비트라인 이퀄라이즈 신호 BLEQ에 응답하여 로컬 입출력라인 LIO와 /LIO를 비트라인 프리차지 레벨로 이퀄라이즈 시킨다. 세그멘트 입출력 라인 프리차지부(740)는 세그멘트 입출력 라인 SIO와 /SIO에 각각 연결되고, 비트라인 이퀄라이즈 신호 BLEQ_M<n>_B<i>에 응답하여 비트라인프리차지 전압(VBLP)의 인가를 스위칭하는 두 개의 모스 트랜지스터 T1, T2와 세그멘트 입출력 라인 SIO와 /SIO 양 라인에 연결되고 비트라인 이퀄라이즈 신호 BLEQ_M<n>_B<i>에 응답하여 세그멘트 입출력 라인 SIO와 /SIO를 이퀄라이즈 시키는 모스 트랜지스터(T3)를 포함한다.
상기 로컬 입출력 라인 리셋부(750)는 로컬 입출력 라인 리셋 신호 LIO_RST_M<n>_B<i>에 응답하여 로컬 입출력 라인 LIO와 /LIO를 로컬 입출력 라인의 프리차지 레벨로 이퀄라이즈 시킨다. 로컬 입출력 라인 리셋부(750)는 로컬 입출력 라인 LIO와 /LIO 양 라인에 연결되고 로컬 입출력 라인 리셋 신호 LIO_RST_M<n>_B<i>에 응답하여 로컬 입출력 라인 LIO와 /LIO를 이퀄라이즈 시키는 모스 트랜지스터 T4를 포함한다.
상기 입출력 라인 연결부(760)는 입출력 라인 연결신호 BS_IO_M<n>_B<i>에 응답하여 세그멘트 입출력 라인 SIO와 /SIO를 로컬 입출력 라인 LIO와 /LIO에 연결시킨다. 입출력 라인 연결부(760)는 세그멘트 입출력 라인 SIO와 로컬 입출력 라인 LIO 사이, 세그멘트 입출력 라인 /SIO와 로컬 입출력 라인 /LIO 사이에 각각 위치 되고, 입출력 라인 연결신호 BS_IO_M<n>_B<i>에 응답하여 세그멘트 입출력 라인 SIO와 /SIO를 로컬 입출력 라인 LIO와 /LIO에 연결시킴을 스위칭하는 모스 트랜지스터 T5, T6를 포함한다.
도 10은 도 9의 컬럼 선택 제어 신호 발생부의 예시 회로도이다. 도 10에 도시된 바와 같이, 본 발명의 일실시예에 따른 컬럼 선택 제어 신호 발생부(800)는 비트라인 이퀄라이즈 신호 BLEQ_M<n>_B<i>의 위상을 반전한 신호 /BLEQ_M<n>_B<i>와 내부 카스 명령 신호 CAS_B<i>를 입력받아 낸드연산하는 낸드 게이트(ND1)와 낸드 게이트(ND1)의 출력신호의 위상을 반전하여 컬럼 선택 제어 신호 YIEN<0:n-1>_B<i>로 출력하는 인버터(INV1)를 포함한다. 여기서 비트라인 이퀄라이즈 신호 BLEQ_M<n>_B<i>는 로우 어드레스 GAX<0:xn>에 의해 선택된 뱅크 및 매트 정보를 포함한다. 또한 내부 카스 명령 신호 CAS_B<i>는 라이트 또는 리드 동작을 위해 선택된 뱅크 정보를 포함한다.
상기 구성의 컬럼 선택 제어 신호 발생부(800)는 해당 뱅크가 액티브되어 세그멘트 입출력 라인 SIO와 /SIO의 이퀄라이즈가 중단되고 라이트 또는 리드를 위해 해당 뱅크에 대한 내부 카스 명령 신호 CAS_B<i>가 인에이블 되는 구간에서 인에이블되는 컬럼 선택 제어 신호 YIEN_M<n>_B<i>을 발생할 수 있다. 따라서 컬럼 선택 제어 신호 YIEN_M<n>_B<i>은 컬럼 선택 신호 라인을 공통으로 사용하는 비트라인 센스 앰프, 예를 들면, 뱅크 0의 비트라인 센스 앰프와 뱅크 4의 비트라인 센스 앰프 중 라이트 또는 리드를 위해 선택된 뱅크의 비트라인 센스 앰프만을 동작시키는 신호로 사용될 수 있다.
컬럼 선택 제어 신호 발생부(800)는 인버터(INV1)의 출력신호의 지연정도를 조절하는 지연부(802)를 더 포함할 수 있다. 지연부(802)는 인버터(INV1)의 출력신호를 입력받아 출력하는 짝수개의 인버터로 구성될 수 있다.
미설명 부호 810은 비트라인 이퀄라이즈 신호 발생부로서, 로우 액티브 신호 RACT_B<i>와 로우 어드레스 GAX<0:xn>를 입력받아 비트라인 이퀄라이즈 신호 BLEQ_M<n>_B<i>를 출력한다. 따라서 비트라인 이퀄라이즈 신호 발생부(810)는 비트라인 이퀄라이즈 신호 BLEQ_M<n>_B<i>를 출력하는 인버터(INV11)의 입력신호를 컬럼 선택 제어 신호 발생부(800)로 제공할 수 있다.
도 11은 도 9의 입출력 라인 연결신호 발생부의 예시 회로도이다. 도 11에 도시된 바와 같이, 본 발명의 일실시예에 따른 입출력 라인 연결신호 발생부(900)는 종전 입출력 라인 연결 신호 BS_IO_PRE_M<n>_B<i>와 내부 카스 명령 신호 CAS_B<i>를 입력받아 낸드 연산하는 낸드 게이트(ND2)와 낸드 게이트(ND2)의 출력신호의 위상을 반전하여 입출력 라인 연결 신호 BS_IO_M<n>_B<i>로 출력하는 인버터(INV2)를 포함한다.
입출력 라인 연결 신호 발생부(900)는 종전 입출력 라인 연결 신호 BS_IO_PRE_M<n>_B<i>를 발생하는 종전 입출력 라인 연결 신호 발생부(910)를 더 포함하는 것이 바람직하다. 종전 입출력 라인 연결 신호 발생부(910)는 본 발명의 기술분야에서 통상의 지식을 가진자에게 널리 알려진 것이므로 상세한 설명은 생략한 다.
입출력 라인 연결 신호 BS_IO_M<n>_B<i>는 로우 어드레스 GAX<0:xn>에 의해 선택된 뱅크 및 매트 정보를 포함한다. 내부 카스 명령 신호 CAS_B<i>는 라이트 또는 리드 동작을 위해 선택된 뱅크 정보를 포함한다.
상기 구성의 입출력 라인 연결 신호 발생부(900)는 종래 입출력 라인 연결 신호 BS_IO_PRE_M<n>_B<i>가 인에이블되고 라이트 또는 리드를 위해 해당 뱅크에 대한 내부 카스 명령 신호 CAS_B<i>가 인에이블 되는 구간에서 인에이블되는 입출력 라인 연결 신호 BS_IO_M<n>_B<i>를 발생할 수 있다. 따라서 입출력 라인 연결 신호 BS_IO_M<n>_B<i>는, 액티브된 후 리드 또는 라이트 동작을 위해 선택되는 뱅크의 입출력 라인 연결부만 동작시키는 신호로 사용될 수 있다.
입출력 라인 연결 신호 발생부(900) 인버터(INV2)의 출력신호의 지연정도를 조절하는 지연부(902)를 더 포함할 수 있다. 지연부(902)는 인버터(INV2)의 출력신호를 입력받아 출력하는 짝수개의 인버터로 구성될 수 있다.
도 12는 본 발명의 일실시예에 따른 비트라인 센스앰프의 블록 구성도이다. 도 12에 도시된 바와 같이, 본 발명의 일실시예에 따른 비트라인 센스앰프부(1000)는 비트라인 BL, /BL에 실린 데이터 신호를 증폭하고, 컬럼 선택 신호 /YI<0:n-1>_B<i>와 컬럼 선택 제어 신호 YIEN_M<n>_B<i>에 응답하여 비트라인 BL과 /BL을 세그멘트 입출력 라인 SIO와 /SIO에 연결하여 증폭된 데이터 신호를 세그멘트 입출력라인 SIO와 /SIO로 전달하는 복수의 비트라인 센스 앰프(1100, 1200, 1300)를 포 함한다.
이를 위하여 본 발명의 일실시예에 따른 비트라인 센스앰프(1100)는, 비트라인 BL과 세그멘트 입출력 라인 SIO 사이, 비트라인 /BL과 세그멘트 입출력 라인 /SIO 사이 각각에 위치하여 비트라인 BL과 /BL을 세그멘트 입출력 라인 SIO와 /SIO에 연결하는 스위칭부(1110)와 컬럼 선택 신호 /YI<0:n-1>_B<i>와 컬럼 선택 제어 신호 YIEN_M<n>_B<i>에 응답하여 스위칭부 제어신호를 생성하는 컬럼 선택부(1120)를 포함한다. 여기서 컬럼 선택 신호 /YI<0:n-1>_B<i>는 종래 컬럼 선택 신호의 위상을 반전한 신호이다. 종래 컬럼 선택 신호의 발생은 본 발명의 기술분야에서 통상의 지식을 가진자에게 널리 알려진 것이며, 종래 컬럼 선택 신호로부터 컬럼 선택 신호 /YI<0:n-1>_B<i>의 생성은 용이한 것이므로 컬럼 선택 신호 /YI<0:n-1>_B<i>의 생성에 관한 상세한 설명은 생략한다.
스위칭부(1110)는 스위칭부 제어신호에 의해 턴온 턴오프되는 모스 트랜지스터(T9, T10)인 것이 바람직하다.
컬럼 선택부(1120)는 하나의 PMOS 트랜지스터(T7)와 하나의 NMOS 트랜지스터(T8)를 포함하여 구성될 수 있다. PMOS 트랜지스터(T7)의 드레인과 NMOS 트랜지스터(T8)의 드레인은 서로 연결되어 공통되며 스위칭부 제어신호를 출력하는 출력단으로 동작한다. PMOS 트랜지스터(T7)의 게이트와 NMOS 트랜지스터(T8)의 게이트는 서로 연결되어 공통된다. 컬럼 선택 신호 /YI<0:n-1>_B<i>는 PMOS 트랜지스터(T7)의 게이트와 NMOS 트랜지스터(T8)의 게이트에 인가된다. 컬럼 선택 제어 신호 YIEN_M<n>_B<i>은 PMOS 트랜지스터(T7)의 소오스에 인가된다. 접지전압은 NMOS 트랜지스터(T8)의 소오스에 인가된다.
상기 구성의 비트라인 센스 앰프부(1000)는 컬럼 선택 신호 /YI<0:n-1>_B<i>와 컬럼 선택 제어 신호 YIEN_M<n>_B<i>에 응답하여 비트라인 BL과 /BL을 세그멘트 입출력 라인 SIO와 /SIO에 연결하기 때문에 컬럼 선택 신호 라인 /YI<0:n-1>_B<i>을 공통으로 사용하는 다른 비트라인 센스 앰프는 동작되지 않는다. 따라서 본 발명의 일실시예에 따른 8 뱅크 스택 구조의 메모리 장치가 본 발명의 일실시예에 따른 서브홀부와 비트라인 센스앰프부의 제어를 받게 되면 원하는 뱅크에 대해 정확한 리드 또는 라이트 동작을 수행할 수 있게 된다.
도 13은 본 발명의 일실시예에 따른 서브 홀의 블록 구성과 비트라인 센스앰프의 제어를 받는 경우, 도 7의 8 뱅크 스택 구조를 가지는 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 13을 참고하여, 외부 액티브 명령 ACT0, ACT4에 의해 로우 어드레스 GAX<0:xn>에 해당하는 뱅크 0와 뱅크 4의 로우가 액티브 된 후, 외부 리드 명령 READ0, READ4가 순차적으로 입력되어 컬럼 어드레스 GAY<0:yn>에 해당하는 내부 카스 커맨드 CAS_B<0>, CAS_B<4>가 인에이블되는 경우를 예시하여 본 발명의 일실시예에 따른 8 뱅크 스택 구조를 가지는 반도체 메모리 장치의 동작을 설명한다.
여기서 뱅크 0와 뱅크 4는 컬럼 선택 신호 라인, 로컬 입출력 라인 및 글로벌 입출력 라인을 공통으로 사용하도록 스택된 뱅크이다. 참고적으로 도 13의 타이밍도에서 실선으로 나타난 신호는 뱅크 0에 관련된 신호이며 점선으로 나타난 신호 는 뱅크 4에 관련된 신호이다.
본 발명의 일실시예에 따른 8 뱅크 스택 구조를 가지는 반도체 메모리 장치는 서로 스택된 두 개의 뱅크가 동시에 액티브된 상태에서 스택된 두 개의 뱅크에 대해 리드 동작을 수행하는 경우에도 정확하게 데이터를 읽을 수 있다.
이를 좀 더 자세하게 설명한다. 본 발명의 일실시예에 따른 비트라인 센스 앰프 중 뱅크 0의 매트 0에 해당하는 비트라인 센스 앰프는 컬럼 선택 제어 신호 YIEN_M<0>_B<0>가 "하이" 상태이고 컬럼 선택 신호 /YI<0>_B<0>가 "로우" 상태일 때 비트 라인 BL, /BL에 실린 증폭된 데이터 신호를 세그멘트 입출력 라인 SIO와 /SIO로 전달한다. 이때 디스에이블되는 로컬 입출력 라인 리셋 신호 LIO_RST_M<0>_B<0>는 데이터의 전달을 용이하게 한다.
그런데 컬럼 선택 제어 신호 YIEN_M<0>_B<0>는 뱅크 정보와 매트 정보를 포함하는 반전된 비트라인 이퀄라이즈 신호 /BLEQ_M<0>_B<0>와 뱅크 정보를 포함하는 내부 카스 명령 신호 CAS_B<0>가 "하이"인 공통 구간에 인에이블되는 신호이다.
그러므로 컬럼 선택 신호 라인을 공통으로 사용하는 다른 비트 라인 센스 앰프, 예를 들면 뱅크 4의 비트라인 센스 앰프는 동작하지 않는다. 컬럼 선택 제어 신호 YIEN_M<0>_B<0>이 "하이"로 인에이블되는 구간동안 컬럼 선택 제어 신호 YIEN_M<0>_B<4>가 "로우"로 디스에이블 되어 있음은 이를 나타낸다.
따라서 뱅크 0의 로컬 입출력 라인에 정상적으로 증폭된 LIO_M<0>_B<0>, /LIO_M<0>_B<0> 데이터 신호가 실리고 뱅크 4의 로컬 입출력 라인에 비정상적인 데이터 신호가 실리지 않는다. 즉 스택된 두 개의 뱅크가 동시에 액티브된 상태에서 도 정확하게 데이터를 리드할 수 있다.
또한 본 발명의 일실시예에 따른 입출력 라인 연결부 중 뱅크 0의 매트 0에 해당하는 입출력 라인 연결부는 입출력 라인 연결 신호 BS_IO_M<0>_B<0>가 "하이" 상태일때 세그멘트 입출력 라인 SIO와 /SIO을 로컬 입출력 라인 LIO와 /LIO에 연결한다. 그런데 입출력 라인 연결 신호 BS_IO_M<0>_B<0>는 뱅크 정보와 매트 정보를 포함하는 종래 입출력 라인 연결 신호 BS_IO_PRE_M<0>_B<0>와 뱅크 정보를 포함하는 내부 카스 명령 신호 CAS_B<0>가 "하이"인 공통 구간에 인에이블되는 신호이다.
그러므로 로컬 입출력 라인을 공통으로 사용하는 다른 입출력 라인 연결부, 예를 들면 뱅크 4의 입출력 라인 연결부는 동작하지 않는다. 로컬 입출력 라인 연결 신호 BS_IO_M<0>_B<0>이 "하이"로 인에이블되는 구간 동안 로컬 입출력 라인 연결 신호 BS_IO_M<0>_B<4>가 "로우"로 디스에이블 되어 있음을 이를 나타낸다.
따라서 스택된 뱅크 0과 뱅크 4가 동시에 액티브된 상태된 상태에서 뱅크 0과 뱅크 4에 대한 리드 명령이 수행되어도 로컬 입출력 라인에서 데이터가 충돌하는 문제점이 발생하지 않는다.
기타 뱅크 4에 대한 리드 동작 및 신호에 대한 설명은 상술한 뱅크 0에 대한 리드 동작 및 신호에 대한 설명으로부터 용이하게 유추할 수 있으므로 상세한 설명은 생략한다.
이상에서 설명한 바와 같이, 본 발명의 스택뱅크 구조를 갖는 반도체 메모리 장치는 서로 다른 뱅크가 스택된 뱅크 구조를 제공함으로써, 글로벌 입출력 라인, 로컬 입출력 라인, 라이트 드라이버(또는 입출력 센스 앰프) 수를 감소 시킬 수 있는 효과가 있다.
또한 본 발명은 서로 다른 뱅크가 스택된 뱅크 구조를 가지면서도 선택된 비트라인 센스 앰프만을 동작시킬 수 있도록 함으로써, 스택된 뱅크가 컬럼 선택 신호 라인을 공통으로 사용할 수 있도록 하는 다른 효과가 있다.
또한 서로 다른 뱅크가 스택된 뱅크 구조를 가지면서도 선택된 입출력 연결부만 동작시킬 수 있도록 함으로써, 스택된 뱅크가 글로벌 입출력 라인과 로컬 입출력 라인을 공통으로 사용할 수 있도록 하는 또 다른 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (26)

  1. 데이터 입출력 패드;
    상기 데이터 입출력 패드에 연결되는 글로벌 입출력 라인; 및
    상기 글로벌 입출력 라인에 연결되는 스택된 서로 다른 복수 개의 뱅크;를 포함하며,
    상기 복수 개의 뱅크는 상기 글로벌 입출력 라인에 대응하는 로컬 입출력 라인 및 컬럼 선택 신호가 인가되는 컬럼 선택 신호 라인을 공통으로 사용하는
    스택뱅크 구조를 갖는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 뱅크는,
    두 개의 하프 뱅크를 포함하는
    스택뱅크 구조를 갖는 반도체 메모리 장치.
  3. 제 2 항에 있어서, 상기 하프 뱅크는,
    상기 데이터 입출력 패드를 기준으로 대칭되게 배치되는
    스택뱅크 구조를 갖는 반도체 메모리 장치.
  4. 제 2 항에 있어서, 상기 뱅크는,
    2n(n= 자연수)개 데이터 프리페치를 지원하기 위해 하나의 상기 컬럼 선택 신호를 공통으로 사용하는 2n개의 블록으로 구분되는
    스택뱅크 구조를 갖는 반도체 메모리 장치.
  5. 제 4 항에 있어서, 상기 글로벌 입출력 라인은,
    2n개의 서브 라인을 포함하는
    스택뱅크 구조를 갖는 반도체 메모리 장치.
  6. 제 5 항에 있어서, 상기 서브 라인은,
    2n(n= 자연수)개의 프리페치된 데이터를 하나의 상기 데이터 입출력 패드로 입출력하는
    스택뱅크 구조를 갖는 반도체 메모리 장치.
  7. 제 5 항에 있어서, 상기 n은 4인
    스택뱅크 구조를 갖는 반도체 메모리 장치.
  8. 제 7 항에 있어서, 상기 16개의 블록 중, 4개의 블록 단위로
    이븐 0 블록, 오드 0 블록, 이븐 1 블록을 이루는
    스택뱅크 구조를 갖는 반도체 메모리 장치.
  9. 제 1 항에 있어서, 상기 뱅크는,
    비트 라인과 세그멘트 입출력 라인에 연결되며, 제어신호에 응답하여 상기 비트 라인과 상기 세그멘트 입출력 라인을 연결하는 비트 라인 센스앰프부 및
    상기 비트 라인 센스 앰프부를 구동하는 제어신호를 생성하고, 상기 세그멘트 입출력 라인을 로컬 입출력 라인과 연결하는 서브홀부를 포함하는
    스택뱅크 구조를 갖는 반도체 메모리 장치.
  10. 제 9 항에 있어서, 상기 제어신호는,
    컬럼 선택 제어 신호와 상기 컬럼 선택 신호를 포함하는
    스택뱅크 구조를 갖는 반도체 메모리 장치.
  11. 제 10 항에 있어서, 상기 비트 라인 센스 앰프부는,
    비트라인과 세그멘트 입출력 라인 사이에 위치하여 비트라인과 세그멘트 입출력 라인의 연결을 스위칭 하는 스위칭부 및 상기 컬럼 선택 신호와 컬럼 선택 제어 신호에 응답하여 상기 스위칭부 제어신호를 생성하는 컬럼 선택부를 포함하는 복수의 비트라인 센스 앰프를 포함하는
    스택뱅크 구조를 갖는 반도체 메모리 장치.
  12. 제 11 항에 있어서, 상기 복수의 비트라인 센스 앰프는,
    상기 컬럼 선택 신호를 공통으로 사용하는
    스택뱅크 구조를 갖는 반도체 메모리 장치.
  13. 제 11 항에 있어서, 상기 스위칭부는,
    상기 스위칭부 제어 신호에 의해 턴온 또는 턴오프되는 모스 트랜지스터를 포함하는
    스택뱅크 구조를 갖는 반도체 메모리 장치.
  14. 제 13 항에 있어서, 상기 컬럼 선택부는,
    상기 컬럼 선택 신호와 컬럼 선택 제어 신호가 인에이블될 때, 상기 스위칭부 제어 신호를 인에이블 시켜 상기 스위칭부로 출력하는
    스택뱅크 구조를 갖는 반도체 메모리 장치.
  15. 제 14 항에 있어서, 상기 컬럼 선택부는,
    PMOS 트랜지스터와 NMOS 트랜지스터를 포함하는
    스택뱅크 구조를 갖는 반도체 메모리 장치.
  16. 제 15 항에 있어서,
    상기 PMOS 트랜지스터의 드레인과 상기 NMOS 트랜지스터의 드레인은 서로 연결되어 공통되며 상기 스위칭부 제어신호를 출력하는 출력단으로 동작하고, 상기 PMOS 트랜지스터의 게이트와 상기 NMOS 트랜지스터의 게이트는 서로 연결되어 공통되며 상기 컬럼 선택 신호가 인가되는 입력단으로 동작하며, 상기 PMOS 트랜지스터의 소오스에 상기 컬럼 선택 제어 신호가 인가되며, 상기 NMOS 트랜지스터의 소오스에 접지전압이 인가되는
    스택뱅크 구조를 갖는 반도체 메모리 장치.
  17. 제 10 항에 있어서, 상기 서브홀부는,
    로우 액티브 신호, 로우 어드레스 신호 및 내부 카스 명령 신호에 응답하여 비트라인 이퀄라이즈 신호, 입출력 라인 연결신호 및 상기 컬럼 선택 제어 신호를 생성하는 매트 제어부 및
    컬럼 어드레스 신호와 상기 내부 카스 명령에 응답하여 상기 컬럼 선택 신호를 생성하는 컬럼 어드레스 디코딩부를 포함하는
    스택뱅크 구조를 갖는 반도체 메모리 장치.
  18. 제 17 항에 있어서, 상기 비트라인 이퀄라이즈 신호는,
    로우 어드레스에 의해 선택된 뱅크 및 매트 정보를 포함하고, 상기 내부 카스 명령 신호는 상기 컬럼 어드레스 신호에 의해 선택된 뱅크 정보를 포함하는
    스택뱅크 구조를 갖는 반도체 메모리 장치.
  19. 제 18 항에 있어서, 상기 매트 제어부는,
    상기 비트라인 이퀄라이즈 신호의 위상을 반전한 신호와 상기 내부 카스 명령 신호을 입력받아 낸드 연산하는 낸드게이트와 상기 낸드 게이트의 출력 신호의 위상을 반전하여 상기 컬럼 선택 제어 신호로 출력하는 인버터를 포함하는
    스택뱅크 구조를 갖는 반도체 메모리 장치.
  20. 제 17 항에 있어서, 상기 서브홀부는,
    상기 비트라인 이퀄라이즈 신호와 상기 내부 카스 명령 신호에 응답하여 로컬 입출력 라인 리셋 신호를 발생시키는 로컬 입출력 라인 리셋 신호 생성부를 더 포함하는
    스택뱅크 구조를 갖는 반도체 메모리 장치.
  21. 제 20 항에 있어서, 상기 서브홀부는,
    상기 로컬 입출력 라인 리셋 신호에 응답하여 상기 로컬 입출력 라인을 로컬 입출력 라인의 프리차지 레벨로 이퀄라이즈 시키는 로컬 입출력 라인 리셋부를 더 포함하는
    스택뱅크 구조를 갖는 반도체 메모리 장치.
  22. 제 21 항에 있어서, 상기 로컬 입출력 라인 리셋부는,
    상기 로컬 입출력 라인 리셋 신호에 응답하여 상기 로컬 입출력 라인을 이퀄라이즈 시키는 모스 트랜지스터를 포함하는
    스택뱅크 구조를 갖는 반도체 메모리 장치.
  23. 제 17 항에 있어서, 상기 서브홀부는,
    상기 비트라인 이퀄라이즈 신호에 응답하여 상기 로컬 입출력 라인을 비트라인 프리차지 레벨로 이퀄라이즈 시키는 세그멘트 입출력 라인 프리차지부를 더 포함하는
    스택뱅크 구조를 갖는 반도체 메모리 장치.
  24. 제 17 항에 있어서, 상기 서브홀부는,
    상기 입출력 라인 연결 신호에 응답하여 상기 세그멘트 입출력 라인과 로컬 입출력 라인을 연결하는 입출력 라인 연결부를 더 포함하는
    스택뱅크 구조를 갖는 반도체 메모리 장치.
  25. 제 24 항에 있어서, 상기 입출력 라인 연결 신호는,
    상기 로우 어드레스에 의해 선택된 뱅크 및 매트 정보와 상기 컬럼 어드레스에 의해 선택된 뱅크 정보를 포함하는
    스택뱅크 구조를 갖는 반도체 메모리 장치.
  26. 제 25 항에 있어서, 상기 입출력 라인 연결부는,
    상기 세그멘트 입출력 라인과 상기 로컬 입출력 라인 사이에 위치되고, 상기 입출력 라인 연결 신호에 응답하여 상기 세그멘트 입출력 라인과 상기 로컬 입출력 라인의 연결을 스위칭하는 모스 트랜지스터를 포함하는
    스택뱅크 구조를 갖는 반도체 메모리 장치.
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