KR100790446B1 - 스택뱅크 구조를 갖는 반도체 메모리 장치 - Google Patents
스택뱅크 구조를 갖는 반도체 메모리 장치 Download PDFInfo
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Abstract
Description
Claims (26)
- 데이터 입출력 패드;상기 데이터 입출력 패드에 연결되는 글로벌 입출력 라인; 및상기 글로벌 입출력 라인에 연결되는 스택된 서로 다른 복수 개의 뱅크;를 포함하며,상기 복수 개의 뱅크는 상기 글로벌 입출력 라인에 대응하는 로컬 입출력 라인 및 컬럼 선택 신호가 인가되는 컬럼 선택 신호 라인을 공통으로 사용하는스택뱅크 구조를 갖는 반도체 메모리 장치.
- 제 1 항에 있어서, 상기 뱅크는,두 개의 하프 뱅크를 포함하는스택뱅크 구조를 갖는 반도체 메모리 장치.
- 제 2 항에 있어서, 상기 하프 뱅크는,상기 데이터 입출력 패드를 기준으로 대칭되게 배치되는스택뱅크 구조를 갖는 반도체 메모리 장치.
- 제 2 항에 있어서, 상기 뱅크는,2n(n= 자연수)개 데이터 프리페치를 지원하기 위해 하나의 상기 컬럼 선택 신호를 공통으로 사용하는 2n개의 블록으로 구분되는스택뱅크 구조를 갖는 반도체 메모리 장치.
- 제 4 항에 있어서, 상기 글로벌 입출력 라인은,2n개의 서브 라인을 포함하는스택뱅크 구조를 갖는 반도체 메모리 장치.
- 제 5 항에 있어서, 상기 서브 라인은,2n(n= 자연수)개의 프리페치된 데이터를 하나의 상기 데이터 입출력 패드로 입출력하는스택뱅크 구조를 갖는 반도체 메모리 장치.
- 제 5 항에 있어서, 상기 n은 4인스택뱅크 구조를 갖는 반도체 메모리 장치.
- 제 7 항에 있어서, 상기 16개의 블록 중, 4개의 블록 단위로이븐 0 블록, 오드 0 블록, 이븐 1 블록을 이루는스택뱅크 구조를 갖는 반도체 메모리 장치.
- 제 1 항에 있어서, 상기 뱅크는,비트 라인과 세그멘트 입출력 라인에 연결되며, 제어신호에 응답하여 상기 비트 라인과 상기 세그멘트 입출력 라인을 연결하는 비트 라인 센스앰프부 및상기 비트 라인 센스 앰프부를 구동하는 제어신호를 생성하고, 상기 세그멘트 입출력 라인을 로컬 입출력 라인과 연결하는 서브홀부를 포함하는스택뱅크 구조를 갖는 반도체 메모리 장치.
- 제 9 항에 있어서, 상기 제어신호는,컬럼 선택 제어 신호와 상기 컬럼 선택 신호를 포함하는스택뱅크 구조를 갖는 반도체 메모리 장치.
- 제 10 항에 있어서, 상기 비트 라인 센스 앰프부는,비트라인과 세그멘트 입출력 라인 사이에 위치하여 비트라인과 세그멘트 입출력 라인의 연결을 스위칭 하는 스위칭부 및 상기 컬럼 선택 신호와 컬럼 선택 제어 신호에 응답하여 상기 스위칭부 제어신호를 생성하는 컬럼 선택부를 포함하는 복수의 비트라인 센스 앰프를 포함하는스택뱅크 구조를 갖는 반도체 메모리 장치.
- 제 11 항에 있어서, 상기 복수의 비트라인 센스 앰프는,상기 컬럼 선택 신호를 공통으로 사용하는스택뱅크 구조를 갖는 반도체 메모리 장치.
- 제 11 항에 있어서, 상기 스위칭부는,상기 스위칭부 제어 신호에 의해 턴온 또는 턴오프되는 모스 트랜지스터를 포함하는스택뱅크 구조를 갖는 반도체 메모리 장치.
- 제 13 항에 있어서, 상기 컬럼 선택부는,상기 컬럼 선택 신호와 컬럼 선택 제어 신호가 인에이블될 때, 상기 스위칭부 제어 신호를 인에이블 시켜 상기 스위칭부로 출력하는스택뱅크 구조를 갖는 반도체 메모리 장치.
- 제 14 항에 있어서, 상기 컬럼 선택부는,PMOS 트랜지스터와 NMOS 트랜지스터를 포함하는스택뱅크 구조를 갖는 반도체 메모리 장치.
- 제 15 항에 있어서,상기 PMOS 트랜지스터의 드레인과 상기 NMOS 트랜지스터의 드레인은 서로 연결되어 공통되며 상기 스위칭부 제어신호를 출력하는 출력단으로 동작하고, 상기 PMOS 트랜지스터의 게이트와 상기 NMOS 트랜지스터의 게이트는 서로 연결되어 공통되며 상기 컬럼 선택 신호가 인가되는 입력단으로 동작하며, 상기 PMOS 트랜지스터의 소오스에 상기 컬럼 선택 제어 신호가 인가되며, 상기 NMOS 트랜지스터의 소오스에 접지전압이 인가되는스택뱅크 구조를 갖는 반도체 메모리 장치.
- 제 10 항에 있어서, 상기 서브홀부는,로우 액티브 신호, 로우 어드레스 신호 및 내부 카스 명령 신호에 응답하여 비트라인 이퀄라이즈 신호, 입출력 라인 연결신호 및 상기 컬럼 선택 제어 신호를 생성하는 매트 제어부 및컬럼 어드레스 신호와 상기 내부 카스 명령에 응답하여 상기 컬럼 선택 신호를 생성하는 컬럼 어드레스 디코딩부를 포함하는스택뱅크 구조를 갖는 반도체 메모리 장치.
- 제 17 항에 있어서, 상기 비트라인 이퀄라이즈 신호는,로우 어드레스에 의해 선택된 뱅크 및 매트 정보를 포함하고, 상기 내부 카스 명령 신호는 상기 컬럼 어드레스 신호에 의해 선택된 뱅크 정보를 포함하는스택뱅크 구조를 갖는 반도체 메모리 장치.
- 제 18 항에 있어서, 상기 매트 제어부는,상기 비트라인 이퀄라이즈 신호의 위상을 반전한 신호와 상기 내부 카스 명령 신호을 입력받아 낸드 연산하는 낸드게이트와 상기 낸드 게이트의 출력 신호의 위상을 반전하여 상기 컬럼 선택 제어 신호로 출력하는 인버터를 포함하는스택뱅크 구조를 갖는 반도체 메모리 장치.
- 제 17 항에 있어서, 상기 서브홀부는,상기 비트라인 이퀄라이즈 신호와 상기 내부 카스 명령 신호에 응답하여 로컬 입출력 라인 리셋 신호를 발생시키는 로컬 입출력 라인 리셋 신호 생성부를 더 포함하는스택뱅크 구조를 갖는 반도체 메모리 장치.
- 제 20 항에 있어서, 상기 서브홀부는,상기 로컬 입출력 라인 리셋 신호에 응답하여 상기 로컬 입출력 라인을 로컬 입출력 라인의 프리차지 레벨로 이퀄라이즈 시키는 로컬 입출력 라인 리셋부를 더 포함하는스택뱅크 구조를 갖는 반도체 메모리 장치.
- 제 21 항에 있어서, 상기 로컬 입출력 라인 리셋부는,상기 로컬 입출력 라인 리셋 신호에 응답하여 상기 로컬 입출력 라인을 이퀄라이즈 시키는 모스 트랜지스터를 포함하는스택뱅크 구조를 갖는 반도체 메모리 장치.
- 제 17 항에 있어서, 상기 서브홀부는,상기 비트라인 이퀄라이즈 신호에 응답하여 상기 로컬 입출력 라인을 비트라인 프리차지 레벨로 이퀄라이즈 시키는 세그멘트 입출력 라인 프리차지부를 더 포함하는스택뱅크 구조를 갖는 반도체 메모리 장치.
- 제 17 항에 있어서, 상기 서브홀부는,상기 입출력 라인 연결 신호에 응답하여 상기 세그멘트 입출력 라인과 로컬 입출력 라인을 연결하는 입출력 라인 연결부를 더 포함하는스택뱅크 구조를 갖는 반도체 메모리 장치.
- 제 24 항에 있어서, 상기 입출력 라인 연결 신호는,상기 로우 어드레스에 의해 선택된 뱅크 및 매트 정보와 상기 컬럼 어드레스에 의해 선택된 뱅크 정보를 포함하는스택뱅크 구조를 갖는 반도체 메모리 장치.
- 제 25 항에 있어서, 상기 입출력 라인 연결부는,상기 세그멘트 입출력 라인과 상기 로컬 입출력 라인 사이에 위치되고, 상기 입출력 라인 연결 신호에 응답하여 상기 세그멘트 입출력 라인과 상기 로컬 입출력 라인의 연결을 스위칭하는 모스 트랜지스터를 포함하는스택뱅크 구조를 갖는 반도체 메모리 장치.
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