JP4744777B2 - 分割されたセルアレーを有する半導体メモリ装置及びこの装置のメモリセルアクセス方法 - Google Patents
分割されたセルアレーを有する半導体メモリ装置及びこの装置のメモリセルアクセス方法 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に分割されたセルアレーを有するダイナミックランダムアクセスメモリ（DRAM;dynamic random access memory）装置及びこの装置のメモリセルアクセス方法に関する。
【０００２】
【従来の技術】
一般的にＤＲＡＭのメモリセル内にデータを書き込んだりまたはメモリセルからデータを読出すためには３個の命令語が必要である。すなわち、アクティブ命令と、読出し／書込み命令と、プリチャージ命令である。
【０００３】
アクティブ命令がローアドレスと一緒にメモリ装置内部に入力されるとワードラインが選択される。読出し／書込み命令がカラムアドレスと一緒に印加されるとビットラインが選択されて、選択されたワードラインとビットラインとの間に連結されたメモリセル内にデータが書込まれたりメモリセルからデータが読出される。プリチャージ命令が印加されると現在の読出し／書込み動作が終了して次の読出し／書込み動作を準備するようになる。
【０００４】
ＤＲＡＭにおいて、高速のデータ伝送率を得るために最近ではＤＲＡＭのコアを変更させるだけではなく、インタフェース性能を改善することにも重点が置かれている。その結果として、ローアドレスが頻繁に変わる場合、メモリアクセスタイムｔＲＣは大きく改善されず、実効バンド幅は急激に落ちる。メモリアレーを複数のバンクに分割することによって性能が多少改善されるが、同一のバンク内でアドレス遷移が致命的な性能低下を起こすという問題点がある。
【０００５】
メモリアクセスタイムｔＲＣを減らすためにファストサイクルランダムアクセスメモリ（FCRAM;fast cycle random access memory）が提案された。ＦＣＲＡＭにおいて、メモリセルアレーは複数の小規模ブロックに分けられて、各ブロックは独立して活性化される。分割されたブロック内の一つのワードラインに連結されたセルの数が減るために選択されたワードラインの活性化時間が縮まるようになる。
【０００６】
図１は、従来技術によるＦＣＲＡＭのピン構成を示す平面図である。図１に示したＦＣＲＡＭは電源電圧ピンＶＣＣ、接地電圧ピンＧＮＤ、アドレスピンＡ１〜Ａ１２、ブロックアドレスピンＡ１３、Ａ１４、バンクアドレスピンＢ０、データ入出力ピンＤＱ１〜ＤＱ８、及び命令語ＣＭＤピンを含む。命令語ＣＭＤピンを通してクロック信号ＣＬＫ、反転チップ選択信号ＣＳＢ、及び信号ＦＮを印加する。
【０００７】
命令語ＣＭＤピンに読出し／書込み命令が印加される場合、アドレスピンＡ１−Ａ１２を通してローアドレスが、バンクアドレスピンＢ０を通してバンクアドレスが、ブロックアドレスピンＡ１３、Ａ１４を通してブロックアドレス信号が図１のメモリ装置内に入力される。
【０００８】
命令語ＣＭＤピンに下位アドレスラッチ信号が入力される場合、アドレスピンＡ１−Ａ１０を通してカラムアドレス信号が、アドレスピンＡ１２を通してオフプリチャージ制御信号が、バンクアドレスピンＢ０を通してバンクアドレス信号が各々図１のメモリ装置内に入力される。
【０００９】
図２は、従来のファストサイクル同期型動的半導体メモリ装置の構成を示すブロック図であって、４個のメモリセルアレーブロック３１−１〜３１−４を各々備えた２個のメモリセルアレーバンク３０−１、３０−２、命令語バッファ３２、命令語デコーダ３４、バンクアドレスバッファ３６、ローアドレスバッファ３８、プリチャージ制御信号発生回路４０、ブロックアドレスバッファ４２、ブロック選択信号発生回路４４、カラムアドレスバッファ４６、ローデコーダ４８−１、４８−２、及びカラムデコーダ５０−１、５０−２で構成されている。
【００１０】
図２に示したブロック各々の機能を説明すると次のとおりである。
【００１１】
命令語バッファ３２は、外部から印加されるクロック信号ＣＬＫ、反転チップ選択信号ＣＢＳ、及び信号ＦＮで構成された命令語ＣＭＤをバッファする。
【００１２】
命令語デコーダ３４は、バッファされた命令語ＣＭＤをデコーディングしてアクティブ命令ＡＣＴ、及び読出し／書込み命令ＲＤ／ＷＲを発生する。
【００１３】
バンクアドレスバッファ３６は、アクティブ命令ＡＣＴに応答してバンクアドレスＢ０をバッファしてバンク選択信号ＢＡ、ＢＢを発生して、アクティブ命令ＡＣＴに応答してローアドレスがバッファされる期間に活性化されるバンクを選択して、読出し／書込み命令ＲＤ／ＷＲに応答してカラムアドレスがバッファされる期間に読出し／書込み動作が実行されるバンクを選択する。
【００１４】
ローアドレスバッファ３８は、アクティブ命令ＡＣＴに応答してアドレスＡ１〜Ａ１２をバッファする。ローデコーダ４８−１、４８−２はローアドレスバッファ３８から出力されるバッファされたローアドレスをデコーディングすることによって、バンクアドレスバッファ３６から出力されるバンク選択信号ＢＡ、ＢＢの各々に応答してワードライン選択信号ＷＬ１−ＷＬｍを発生させる。
【００１５】
ブロックアドレスバッファ４２は、アクティブ命令ＡＣＴに応答してブロックアドレスＡ１３、Ａ１４をバッファする。ブロック選択信号発生回路（ブロックアドレスデコーダ）４４はアクティブ命令ＡＣＴに応答して常時ブロック選択信号ＢＫ１−ＢＫ４を発生させるためにブロックアドレスバッファ４２から出力されてバッファされたブロックアドレスをデコードする。
【００１６】
従って、一つのセルアレーブロック内のワードラインは、アクティブ命令と一緒にピンＢ０を通して入力されたバンクアドレス信号、ピンＡ１−Ａ１２を通して入力されたローアドレス信号、ピンＡ１３−Ａ１４を通して入力されたブロックアドレス信号によって活性化される。
【００１７】
カラムアドレスバッファ４６は、読出し命令に応答してアドレスＡ１−Ａ１０をバッファする。カラムデコーダ５０−１と５０−２はバンクアドレスバッファ３６から出力されるバンク選択信号ＢＡ、ＢＢに応答してカラム選択信号Ｙ１−Ｙｎを発生させるためにカラムアドレスをバッファする。
【００１８】
プリチャージ制御信号発生回路４０は、オートプリチャージ命令に応答してメモリセルアレーバンク３０−１、３０−２の各々のプリチャージ動作を実行するためにオートプリチャージ制御信号ＰＲＥＡ、ＰＲＥＢを各々発生する。オートプリチャージ命令はアドレスＡ１２をロジック“ハイ”に遷移させることによって読出し命令と同時に発生する。一旦オートプリチャージ命令が発生すれば、オートプリチャージ動作をする期間に特定バンクに対して新しい命令を遂行できない。他のブロック内の同一のローアドレスに位置したメモリセルのデータをアクセスしようとする場合でもも、“ハイ”状態のプリチャージ命令は他の動作の実行を禁止する。言い替えれば、他のブロックアドレスのようなローアドレスを有するメモリセルアレーに対しても、プリチャージ命令による現在の動作の終了前にはメモリコントローラは新しい動作を開始することが出来ない。したがって新しいブロックのローアドレスを活性化することにおいて二番目の動作のための新しいアクティブ命令が最初の動作が完了された後に初めて発生する。したがってメモリセルを複数のブロックセルアレーに分ける利点が減少したり、失われたりする。
【００１９】
図２のメモリ装置は、米国特許番号第６、１０８、２４３号に詳細に記述されているのでこれを参考とすれば容易に理解されよう。
【００２０】
図３は、図２に示した半導体メモリ装置で同一のメモリセルアレーバンク内のメモリセルをアクセスする場合の読出し動作を説明するための動作タイミング図として、バースト長が２であって、ＣＡＳ待ち時間が２の場合のタイミング図である。
【００２１】
図３で、ＣＬＫはクロック信号を、ＣＭＤは命令語を、Ｂ０はバンクアドレスを指す。Ａ１〜Ａ１１はアクティブ命令印加時にはローアドレスを、読出し命令印加時にはカラムアドレスを示して、Ａ１２はアクティブ命令印加時にはローアドレスを、読出し命令印加時にはオートプリチャージ制御信号を示して、ＤＱはデータ出力信号を、アドレスＡ１３、Ａ１４はブロックアドレスを各々示す。
【００２２】
図４は、図３に示したタイミング図によるメモリセルアレー内部の動作を図式化して示したものである。
【００２３】
図３及び図４を利用して図２に示した半導体メモリ装置でブロックアドレスが異なってローアドレスが同一のメモリセルに対する読出し動作を説明すると次のとおりである。
【００２４】
すべての読出し命令ＲＤＡ及び下位アドレスラッチ命令ＬＡＬはクロック信号ＣＬＫの上昇エッジで入力される。
【００２５】
最初の読出し動作で、バンクアドレスＢＡ、ローアドレスＲＡ１、ブロックアドレスＢＫ１が最初の読出し命令ＲＤＡと一緒に印加されると、メモリセルアレーバンク３０−１のメモリセルアレーブロック３１−１のワードライン▲１▼が選択される。
【００２６】
最初の下位アドレスラッチ命令ＬＡＬと一緒にバンクアドレスＢＡ、カラムアドレスＣＡ１、及び“ハイ”レベルのオートプリチャージ制御信号Ａ１２が印加されると、メモリセルアレーバンク３０−１のビットライン▲２▼が選択される。したがって、ワードライン▲１▼とビットライン▲２▼との間に連結されたメモリセルＭＣ１からデータが読出される。そして、“ハイ”レベルのオートプリチャージ制御信号Ａ１２に応答してメモリセルアレーバンク３０−１に対するプリチャージ動作を遂行する。
【００２７】
後続する二番目の読出し動作は前記プリチャージ動作が終了した後に開始される。
【００２８】
最初の読出し命令ＲＤＡと最初の下位アドレスラッチ命令ＬＡＬが印加された後に同一のメモリセルアレーバンク３０−１内の同一のワードラインを選択する場合にも必ずメモリセルアレーバンク３０−１に対するプリチャージ動作を完了しなければならない。したがって、最初の読出し命令ＲＤＡが印加された後、時間ｔＲＣほど遅延した後に２番目の読出し命令ＲＤＡが印加される。
【００２９】
二番目の読出し命令ＲＤＡと一緒にバンクアドレスＢＡ、ローアドレスＲＡ２、及びブロックアドレス（ＢＫ３）が印加されると、メモリセルアレーバンク３０−１のメモリセルアレーブロック３１−３のワードライン▲３▼が選択される。
【００３０】
二番目の下位アドレスラッチ命令ＬＡＬと一緒にバンクアドレスＢＡ、カラムアドレスＣＡ１、及び“ハイ”レベルのオートプリチャージ制御信号Ａ１２が印加されると、メモリセルアレーバンク３０−１のビットライン▲４▼が選択される。したがって、ワードライン▲３▼とビットライン▲４▼との間に連結されたメモリセルＭＣ２からデータが読出される。そして、“ハイ”レベルのオートプリチャージ制御信号Ａ１２に応答してメモリセルアレーバンク３０−１に対するプリチャージ動作を実行する。
【００３１】
各々の読出し命令ＲＤＡに応答して出力される２個ずつの出力データＱＡ１１、ＱＡ１２とＱＡ２１、ＱＡ２２は読出し命令ＲＤが印加された後、２サイクル後に連続的に外部に出力される。メモリコントローラは最初の読出し動作でデータＱＡ１１、ＱＡ１２が出力された後に二番目の動作のデータＱＡ２１、ＱＡ２２を読み出すために所定時間（タイムギャップ）待機する。
【００３２】
したがって、セルアレーを複数のブロックセルアレーに分割する利点を維持して、システムの性能を改善するためには他のブロックアドレスのようなローアドレスを有するメモリセルを連続的にアクセスするためにギャップレス動作（gapless operation）をさせることが望ましい。
【００３３】
【発明が解決しようとする課題】
本発明の目的は時間ｔＲＣを減らして高速動作を遂行することができる半導体メモリ装置を提供することにある。
【００３４】
本発明の他の目的はギャップレスでデータを出力することができる半導体メモリ装置を提供することにある。
【００３５】
本発明のさらに他の目的は前記目的と他の目的を達成するための半導体メモリ装置のメモリセルアクセス方法を提供することにある。
【００３６】
【課題を解決するための手段】
本発明による半導体メモリ装置のメモリセルアクセス方法は、異なるブロックの連続読出しまたは書込み動作を検出する段階と、前記連続読出しまたは書込み動作の最初の動作期間に、読出されたり書込まれたりする次のメモリブロックのアドレスを予め取得する段階と、前記最初の動作後に連続的に読出されたりまたは書込まれたりするメモリブロックを有するメモリバンクのプリチャージを、前記連続読出しまたは書込み動作が終了するる時まで保留する段階とを含む。
【００３７】
本発明による半導体メモリ装置は、共通のローアドレスとブロックローアドレスによってアクセスされる複数のメモリブロックと、前記複数のメモリブロック内の各々の各メモリセルから読出されるデータをセンシングするために、前記各メモリセルに対応するビットライン及びセンス増幅器と、連続メモリアクセス動作が最初のローアドレス及び最初のメモリブロックで最初のメモリアクセス動作と一緒に遂行されて、次のメモリアクセス動作が最初のローアドレスと同一のローアドレスと前記最初のメモリブロックとは異なるブロックアドレスとを有する二番目のメモリブロックで遂行される場合に、最初のメモリアクセス動作の終了時にプリチャージ信号の活性化を禁止するためのヒドンプリチャージ制御回路とを含む。
【００３８】
本発明による半導体メモリ装置は、一つのグロ−バルワードラインを共有し、各々のブロックワードラインを有する複数のメモリブロックで構成されたメモリセルアレーと、ブロックアドレスによって前記複数のメモリブロック中の一つのメモリブロックを活性化するために同一のグロ−バルワードラインを有するブロックアドレスを発生させるためにギャップレス連続読出し動作を示す第１状態のギャップレス動作制御信号に応答するブロックアドレス発生回路とを含み、前記活性化されたメモリブロックはプリチャージ命令が発生する時までアクセス可能である。
【００３９】
【発明の実施の形態】
以下、添付した図面を参考しながら本発明の半導体メモリ装置及びこの装置のメモリセルアクセス方法を説明すると、図面中で同一の図面符号は同様の構成要素を指す。
【００４０】
図５は、２個のメモリセルアレーバンクと８個のデータ入出力ピンを有する６４Ｍｂｉｔ半導体メモリ装置の外部ピンの構成を示す図である。図５に示した半導体メモリ装置の外部ピンは電源電圧ＶＣＣピン、接地電圧ＧＮＤピン、アドレスＡ１〜Ａ１２ピン、ブロックアドレスＡ１３、Ａ１４ピン、バンクアドレスＢ０ピン、データ（ＤＱ１〜ＤＱ８）ピン及び命令語ＣＭＤピンで構成される。命令語ＣＭＤピンはクロック信号ＣＬＫ、反転ローアドレスストローブ信号ＲＡＳＢ、反転カラムアドレスストローブ信号ＣＡＳＢ、反転チップ選択信号ＣＳＢ、及び反転書込みイネーブル信号ＷＥＢで構成される。
【００４１】
一つの動作で用いられるブロック及びバンク内のアクティブローを選択するためのアクティブ命令はシステムクロック信号ＣＬＫの立上りエッジでロジック“ハイ”状態でＲＡＳＢ信号を印加することによって発生する。
【００４２】
読出し命令は、アクティブ命令によって選択されたアクティブローからデータをアクセスするために用いられる。読出し命令はシステムクロックＣＬＫの立上りエッジでロジック“ハイ”状態のＷＥＢと一緒にＣＳピンとＣＡＳピンにロジック“ロー”を印加することによって発生する。
【００４３】
上記のメモリ装置は、内部的にヒドン（hidden）プリチャージ命令を発生させる。このヒドンプリチャージ命令は読出し命令期間にＡ１２ピンにロジック“ハイ”を印加することによって発生する。ヒドンプリチャージ動作のためのバンクアドレス信号は読出し命令期間にピンＡ１１を通して入力される。ギャップレス動作は読出し命令に応答してＡ１２ピンにロジック“ロー”を印加することによって実行される。
【００４４】
下の表１はギャップレス読出し動作（Gapless read operation）の実行のためにアクティブ命令ＡＣＴ、及び読出し／書込み命令ＲＤ／ＷＲに応答してアドレスピンに印加される信号を示す。
【００４５】
【表１】
【００４６】
表１から分かるように、最初の読出し動作のためのアクティブ命令ＡＣＴ印加時にアドレスＡ１〜Ａ１２ピンにローアドレス信号ＲＡ１−ＲＡ１２が入力されて、バンクアドレスＢ０ピンにバンクアドレス信号が入力されて、アドレスＡ１３、Ａ１４ピンにブロックアドレス信号が入力される。
【００４７】
最初の動作の読出し命令が印加されると、カラムアドレス信号とバンクアドレス信号がアドレスピンＡ１−Ａ１０とバンクアドレスピンＢ０を通して各々入力される。連続的なギャップレスメモリアクセス動作信号のためのフラグとして用いられるギャップレス動作制御信号がアドレスピンＡ１２を通して入力される。ローアドレス信号ＲＡ１−ＲＡ１０とカラムアドレス信号ＣＡ１−ＣＡ１０は同一のピンＡ１−Ａ１０に入力されて多重化される。ローアドレス信号ＲＡ１２とギャップレス動作制御信号は同一のピンＡ１２に入力されて多重化される。
【００４８】
第１状態（例えばロジック“ロー”）のアクティブギャップレス動作制御信号がアドレスピンＡ１２に印加される場合、後続するギャップレス動作のための第２動作のためのブロックアドレスとバンクアドレスがギャップレス動作モードの第１動作の読出し命令に応答してアドレスピンＡ１３、Ａ１４、Ａ１１に入力される。第２動作のバンクアドレスと第１動作のローアドレス信号ＲＡ１１は同一のピンＡ１１に印加されて多重化される。
【００４９】
一方、第２状態（例えばロジック“ハイ”）の非アクティブギャップレス動作制御信号が第１動作の読出し命令時にアドレスピンＡ１２に印加される場合、ヒドンプリチャージ動作がアドレスピンＡ１１を通して入力されるバンクアドレスによって選択されたバンクで実行されて、前記ヒドンプリチャージ動作期間に前記選択されたバンクに対する他の命令の実行は禁止される。
【００５０】
図６は、本発明の望ましい実施形態によるメモリ装置を図示している。この半導体メモリ装置はメモリセルアレー６１０、命令発生回路６２０、アドレス発生回路６３０、ブロックアドレス発生回路６４０、バンクアドレス発生回路６５０、ヒドンプリチャージ回路６６０を含んで構成される。
【００５１】
メモリセル６１０は、二個のバンク、すなわちバンクＡ、バンクＢで構成されて、バンクＡ及びバンクＢの各々は４個のブロックＢＫ１、ＢＫ２、ＢＫ３、ＢＫ４に分けられる。
【００５２】
命令発生回路６２０は、システムクロック信号ＣＬＫ、ローアドレスストローブ信号ＲＡＳＢ、カラムアドレスストローブ信号ＣＡＳＢ及びチップ選択信号ＣＳＢの組合せによってアクティブ命令及び読出し命令を発生させる。
【００５３】
アドレス発生回路６３０は、ローバッファ６３１とローデコーダ６３２を含んで構成されて、第１動作のアクティブ命令に応答してグロ−バルワードラインを選択する。カラムアドレスバッファ６３３とカラムアドレスデコーダ６３４は第１動作の読出し命令に応答してカラムアドレスを選択する。
【００５４】
バンクアドレス発生回路６５０は、Ｃ−バンク選択回路６５１とＮ−バンク選択回路６５２を含む。Ｃ−バンク選択回路６５１はアクティブ命令と読出し命令に応答して第１動作のためのバンクアドレスを発生する。Ｎ−バンク選択回路６５２はアドレスピンＡ１１からバンクアドレス信号の入力を受けて、第１動作の読出し命令及びピンＡ１２に印加された第１状態を有するギャップレス動作制御信号に応答してギャップレス動作モードの第２動作のためのバンクを選択する。
【００５５】
ブロックアドレス発生回路６４０は、ブロックアドレスバッファ６４１とブロックデコーダ６４２を含んで構成される。ブロックアドレスバッファ６４１は前記アクティブ命令と前記読出し命令に応答してブロックアドレス信号Ａ１３及びＡ１４の入力を受ける。
【００５６】
読出し命令と一緒にピンＡ１２にロジック“ロー”を印加する場合、すなわち表１に図示されたように第１状態を有するギャップレス動作制御信号を印加する場合、ブロックアドレスバッファ６４１はピンＡ１３、Ａ１４を通してブロックアドレス信号の入力を受けて、ブロックアドレスデコーダ６４２は第１動作の読出し命令に応答してブロックアドレスによって第２動作のためのブロックを選択する。
【００５７】
ヒドンプリチャージ回路６６０は、第１動作の読出し命令に応答してピンＡ１１に入力されたバンクアドレス信号によって選択されたバンクにヒドンプリチャージ命令を伝送する。ヒドンプリチャージ命令は当業者によく知られたオートプリチャージ命令を発生させるために用いられる回路構成によって発生させることが望ましい。
【００５８】
図７は、第１ブロックアドレスと第２ブロックアドレスがセルアレーをアクセスするために如何に用いられているかを図示している。図示されているように、複数のグロ−バルワードラインＧＷＬ０〜ＧＷＬＮ（Ｎは整数を示す）がロー方向にメモリセルアレー７１０を横断して配置されている。各グロ−バルワードラインＧＷＬ０〜ＧＷＬＮは４個のブロックワードラインで構成されていて、各ブロックワードラインは同一のロー方向にブロックセルアレーを横断するように配置されている。スイッチングトランジスタが各グロ−バルワードラインＧＷＬ０〜ＧＷＬＮ−１と各ブロックワードライン７１１−ａ〜７１４−ａとの間に連結されている。ブロックセルアレー内にあるブロックワードラインはバンクアドレス信号、ローアドレス信号ＲＡ１〜ＲＡ１２、ブロックアドレス信号と一緒に入力されるアクティブ命令によって活性化される。ギャップレス動作モード期間に、他のブロック内の同一のバンクアドレス及びローアドレスを有するワードラインが読出し命令に応答してブロックアドレス信号によって活性化されうる。
【００５９】
図８は、本発明の実施形態による半導体メモリ装置の第１及び第２読出し動作とギャップレス読出し動作モードのタイミング図である。図示されたように、図８はバースト長が２、ＣＡＳ（column address strobe）待ち時間が２の場合の半導体メモリ装置を図示している。当業者であれば、本発明が異なるバースト長が、例えば４または８で動作する場合もあるということが容易に理解されよう。
【００６０】
図９は、ギャップレス動作モードにおけるメモリセルアクセス動作を図示している。図８及び図９を参照すると、アクティブ命令のＴ１で、前記メモリ装置はピンＢ０からバンクアドレス信号ＢＡの入力を受けて、クロック信号ＣＬＫの上昇エッジでローアドレス信号ＲＡ１とブロックアドレス信号ＢＫ１の入力を受ける。メモリセルアレーバンクＢＡのメモリセルアレーブロックＢＫ１のブロックワードライン▲１▼が活性化されて、ブロックワードライン▲１▼に属する各メモリセルのデータが各々の対応するセンス増幅器（図示せず）によって一時的に貯蔵される。時間ｔＲＣＤが経過した後にＴ２で、バンクアドレス信号ＢＡ及びカラムアドレス信号ＣＡ１と一緒に第１の読出し動作のための読出し命令が前記メモリ装置に入力される。一方、第１の読出し命令と一緒に、第２の動作のために、ピンＡ１２を通して第１状態（例えばロジック“ロー”）を有するギャップレス動作制御信号が、ピンＡ１３及びＡ１４を通してブロックアドレス信号ＢＫ３が、ピンＡ１１を通してバンクアドレス信号ＢＡが各々メモリ装置に入力される。
【００６１】
メモリセルアレーバンクＢＡのメモリセルアレーブロックＢＫ１のビットライン▲２▼が選択されて、対応するセンス増幅器に貯蔵されていたデータがＤＱに出力される。このとき、メモリセルアレーバンクＢＫのメモリセルアレーブロックＢＫ３のブロックワードライン▲３▼が第１状態を有する前記ギャップレス動作制御信号に応答して選択される。
【００６２】
Ｔ３で、第２の動作のための読出し命令と一緒にカラムアドレス信号ＣＡ２とバンクアドレス信号ＢＡがクロック信号ＣＬＫの立上りエッジでメモリ装置に入力される。第２状態（例えばロジック“ハイ”）を有する前記ギャップレス動作制御信号がピンＡ１２に印加されるので前記カラムアドレス信号とブロックアドレス信号が無効となる。代わりに、ピンＡ１２に入力されたバンクアドレス信号は、第２状態を有するギャップレス動作制御信号がピンＡ１２に印加される時にバンクＡがプリチャージされるということを示す。
【００６３】
メモリセルアレーバンクＢＡのメモリセルアレーブロックＢＫ３のビットライン▲４▼が選択されて対応するセンス増幅器に貯蔵されたデータがＤＱに出力される。このとき、メモリ装置はヒドンプリチャージ命令の入力を受ける。
【００６４】
このようにして、４個のデータ出力グループＱＡ１１〜ＱＡ１４（ブロック１）、…、ＱＡ４１〜ＱＡ４４（ブロック４）は連続的に読出し命令が印加された後、２サイクル後に各読出し命令に応答してタイムギャップなく出力される。
【００６５】
図１０は、バンクインタリーブモードでデータが読み出される場合の、半導体メモリ装置のギャップレス動作を示すタイミング図である。
【００６６】
図１１は、図１０のタイミング図によるメモリセルアレーのメモリセルアクセス動作を記述するためのものであってメモリセルアレーのバンクＡとバンクＢを図示している。
【００６７】
図１０で奇数番号目のタイミングＴ１、Ｔ３、Ｔ５は、バンクＡに対するギャップレス動作モードの最初及び３番目の動作であって、偶数番号目のタイミングＴ２、Ｔ４、Ｔ６は、バンクＢに対するギャップレス動作モードの二番目及び四番目の動作である。
【００６８】
図１０及び図１１を参照すると、タイミングＴ１とＴ２で、バンクＡとバンクＢの第１の読出し動作及び第３の読出し動作のアクティブ命令がメモリ装置内に入力される。▲１▼と▲２▼のブロックワードラインが活性化されて、各ブロックワードラインに属する各セルのデータが各々の対応するセンス増幅器に一時的に貯蔵される。
【００６９】
タイミングＴ１から時間ｔＲＣＤが経過した後にタイミングＴ３で、メモリ装置は第１の動作の読出し命令と一緒にピンＢ０からバンクアドレスＢＡとピンＡ１〜Ａ１０からカラムアドレスＣＡ１の入力を受ける。前記メモリ装置はまたピンＡ１１からバンクアドレスＢＢの入力を受けて、ピンＡ１３〜Ａ１４からバンクＢのブロックアドレスＢＫ１の入力を受けて、第１の動作の読出し命令と一緒に予め第３の動作のためにピンＡ１２から第１状態を有するギャップレス動作制御信号の入力を受ける。したがって、メモリセルアレーバンクＢＡのメモリセルアレーブロックＢＫ１のビットライン▲３▼が選択されて各センス増幅器（図示せず）に貯蔵されたデータがＤＱと判読される。同時に、メモリセルアレーバンクＢＢのメモリセルアレーブロックＢＫ１のブロックワードライン▲２▼がピンＡ１２に印加された第１状態のギャップレス動作制御信号に応答して選択される。
【００７０】
タイミングＴ２から時間ｔＲＣＤが経過したタイミングＴ４で、メモリ装置は二番目の動作の読出し命令と一緒に、ピンＢ０からバンクアドレス信号ＢＢとピンＡ１−Ａ１０からカラムアドレス信号ＣＢ１の入力を受ける。また前記メモリ装置はバンクアドレス信号ＢＡ、バンクＡのブロックアドレス信号ＢＫ３と二番目の動作の読出し命令と一緒に予め第４の動作のためにピンＡ１２から第１状態のギャップレス動作制御信号の入力を受ける。
【００７１】
メモリセルアレーバンクＢのメモリセルアレーブロックＢＫ１のビットライン▲４▼が選択されて、各対応するセンス増幅器に貯蔵されたデータがＤＱと判読される。同時にメモリセルアレーバンクＡのメモリセルアレーブロックＢＫ３のブロックワードライン▲５▼がピンＡ１２に印加された第１状態のギャップレス動作制御信号に応答して選択される。
【００７２】
Ｔ５で、メモリ装置は第３の動作の読出し命令と一緒に、ピンＢ０からバンクアドレス信号ＢＡとピンＡ１−Ａ１０からカラムアドレス信号ＣＡ２の入力を受ける。また、メモリ装置はピンＡ１１からバンクアドレス信号ＢＢの入力を受けて、バンクＢのブロックアドレス信号ＢＫ３の入力を受けて、第３の動作の読出し命令と一緒に予め第４の動作のためにピンＡ１２から第１状態のギャップレス動作制御信号の入力を受ける。
【００７３】
メモリセルアレーバンクＡのメモリセルアレーブロックＢＫ３のビットライン▲６▼が選択されて、各対応するセンス増幅器に貯蔵されたデータがＤＱと判読される。同時にメモリセルアレーバンクＢのメモリセルアレーブロックＢＫ３のブロックワードライン▲７▼がピンＡ１２に印加された第１状態のギャップレス動作制御信号に応答して選択される。
【００７４】
第４の動作のための読出し命令のタイミングＴ６で、メモリ装置はクロック信号ＣＬＫの立上りエッジでバンクアドレス信号ＢＢとカラムアドレス信号の入力を受ける。ピンＡ１１に入力されたバンクアドレス信号ＢＡはピン１２から第２状態のギャップレス動作制御信号が印加される場合バンクＡがプリチャージされるということを示す。
【００７５】
メモリセルアレーバンクＢＢのメモリセルアレーブロックＢＫ３のビットライン▲８▼が選択されて、各対応するセンス増幅器に貯蔵されたデータがＤＱと判読される。このとき、メモリ装置は読出し命令と一緒にバンクＢＡのためのヒドンプリチャージ命令の入力を受ける。このようにして、第１及び第３の読出し動作のギャップレス動作が終了する。
【００７６】
以上のように、本発明の望ましい実施形態を参照して説明したが、当業者であれば特許請求の範囲に記載された本発明の思想及び領域から逸脱しない範囲で、本発明から多様な修正及び変更等が可能であるという点が理解されるであろう。また、当業者であれば上述のメモリセルアクセス方法を、書込み動作にも適用することができる。
【００７７】
【発明の効果】
上に記述したように、同一のグロ−バルワードラインに対する読出しまたは書込み動作が実行される場合、現在動作中のメモリセルアレーブロックのビットラインのみならず次に動作するメモリセルアレーブロックのワードラインが一緒に選択されるので、メモリアクセスタイムが縮まる。また現在活性化されたバンクとは異なるバンクに対してヒドンプリチャージ動作を（現在活性化されたバンクの）読出し命令と一緒に実行するので、インタリーブモードでプリチャージのためにバンクを変える時間を縮めることができる。したがって本発明によるとヒドンプリチャージ動作とインタリーブ読出し動作がさらに効率的でギャップレスした方法で実行される。
【図面の簡単な説明】
【図１】分割されたセルアレーを有する６４Ｍｂｉｔ ＤＲＡＭのピン構成を示す図である。
【図２】従来のファストサイクル同期型動的半導体メモリ装置の構成を示すブロック図である。
【図３】図２に示した半導体メモリ装置の同一のメモリセルアレーバンク内のメモリセルをアクセスする場合の読出し動作を説明するための動作タイミング図である。
【図４】図３に示したタイミング図によるメモリセルアレー内部の動作を図式化して示したものである。
【図５】本発明の実施形態による半導体メモリ装置のピン構成を示す図である。
【図６】本発明の望ましい実施形態によるメモリ装置のブロック図である。
【図７】メモリバンクにおける図６のブロックアドレスの使用について示す図である。
【図８】本発明の実施形態による半導体メモリ装置の読出し動作を示すタイミング図である。
【図９】メモリセルアクセス動作を示す図である。
【図１０】本発明による半導体メモリ装置でデータがインタリーブモードで読出される時の半導体メモリ装置の読出し動作を示したタイミング図である。
【図１１】図１０のタイミング図によるメモリセルアレーのメモリセルアクセス動作及びメモリセルアレーの二個のバンクを示す図である。
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に分割されたセルアレーを有するダイナミックランダムアクセスメモリ（DRAM;dynamic random access memory）装置及びこの装置のメモリセルアクセス方法に関する。
【０００２】
【従来の技術】
一般的にＤＲＡＭのメモリセル内にデータを書き込んだりまたはメモリセルからデータを読出すためには３個の命令語が必要である。すなわち、アクティブ命令と、読出し／書込み命令と、プリチャージ命令である。
【０００３】
アクティブ命令がローアドレスと一緒にメモリ装置内部に入力されるとワードラインが選択される。読出し／書込み命令がカラムアドレスと一緒に印加されるとビットラインが選択されて、選択されたワードラインとビットラインとの間に連結されたメモリセル内にデータが書込まれたりメモリセルからデータが読出される。プリチャージ命令が印加されると現在の読出し／書込み動作が終了して次の読出し／書込み動作を準備するようになる。
【０００４】
ＤＲＡＭにおいて、高速のデータ伝送率を得るために最近ではＤＲＡＭのコアを変更させるだけではなく、インタフェース性能を改善することにも重点が置かれている。その結果として、ローアドレスが頻繁に変わる場合、メモリアクセスタイムｔＲＣは大きく改善されず、実効バンド幅は急激に落ちる。メモリアレーを複数のバンクに分割することによって性能が多少改善されるが、同一のバンク内でアドレス遷移が致命的な性能低下を起こすという問題点がある。
【０００５】
メモリアクセスタイムｔＲＣを減らすためにファストサイクルランダムアクセスメモリ（FCRAM;fast cycle random access memory）が提案された。ＦＣＲＡＭにおいて、メモリセルアレーは複数の小規模ブロックに分けられて、各ブロックは独立して活性化される。分割されたブロック内の一つのワードラインに連結されたセルの数が減るために選択されたワードラインの活性化時間が縮まるようになる。
【０００６】
図１は、従来技術によるＦＣＲＡＭのピン構成を示す平面図である。図１に示したＦＣＲＡＭは電源電圧ピンＶＣＣ、接地電圧ピンＧＮＤ、アドレスピンＡ１〜Ａ１２、ブロックアドレスピンＡ１３、Ａ１４、バンクアドレスピンＢ０、データ入出力ピンＤＱ１〜ＤＱ８、及び命令語ＣＭＤピンを含む。命令語ＣＭＤピンを通してクロック信号ＣＬＫ、反転チップ選択信号ＣＳＢ、及び信号ＦＮを印加する。
【０００７】
命令語ＣＭＤピンに読出し／書込み命令が印加される場合、アドレスピンＡ１−Ａ１２を通してローアドレスが、バンクアドレスピンＢ０を通してバンクアドレスが、ブロックアドレスピンＡ１３、Ａ１４を通してブロックアドレス信号が図１のメモリ装置内に入力される。
【０００８】
命令語ＣＭＤピンに下位アドレスラッチ信号が入力される場合、アドレスピンＡ１−Ａ１０を通してカラムアドレス信号が、アドレスピンＡ１２を通してオフプリチャージ制御信号が、バンクアドレスピンＢ０を通してバンクアドレス信号が各々図１のメモリ装置内に入力される。
【０００９】
図２は、従来のファストサイクル同期型動的半導体メモリ装置の構成を示すブロック図であって、４個のメモリセルアレーブロック３１−１〜３１−４を各々備えた２個のメモリセルアレーバンク３０−１、３０−２、命令語バッファ３２、命令語デコーダ３４、バンクアドレスバッファ３６、ローアドレスバッファ３８、プリチャージ制御信号発生回路４０、ブロックアドレスバッファ４２、ブロック選択信号発生回路４４、カラムアドレスバッファ４６、ローデコーダ４８−１、４８−２、及びカラムデコーダ５０−１、５０−２で構成されている。
【００１０】
図２に示したブロック各々の機能を説明すると次のとおりである。
【００１１】
命令語バッファ３２は、外部から印加されるクロック信号ＣＬＫ、反転チップ選択信号ＣＢＳ、及び信号ＦＮで構成された命令語ＣＭＤをバッファする。
【００１２】
命令語デコーダ３４は、バッファされた命令語ＣＭＤをデコーディングしてアクティブ命令ＡＣＴ、及び読出し／書込み命令ＲＤ／ＷＲを発生する。
【００１３】
バンクアドレスバッファ３６は、アクティブ命令ＡＣＴに応答してバンクアドレスＢ０をバッファしてバンク選択信号ＢＡ、ＢＢを発生して、アクティブ命令ＡＣＴに応答してローアドレスがバッファされる期間に活性化されるバンクを選択して、読出し／書込み命令ＲＤ／ＷＲに応答してカラムアドレスがバッファされる期間に読出し／書込み動作が実行されるバンクを選択する。
【００１４】
ローアドレスバッファ３８は、アクティブ命令ＡＣＴに応答してアドレスＡ１〜Ａ１２をバッファする。ローデコーダ４８−１、４８−２はローアドレスバッファ３８から出力されるバッファされたローアドレスをデコーディングすることによって、バンクアドレスバッファ３６から出力されるバンク選択信号ＢＡ、ＢＢの各々に応答してワードライン選択信号ＷＬ１−ＷＬｍを発生させる。
【００１５】
ブロックアドレスバッファ４２は、アクティブ命令ＡＣＴに応答してブロックアドレスＡ１３、Ａ１４をバッファする。ブロック選択信号発生回路（ブロックアドレスデコーダ）４４はアクティブ命令ＡＣＴに応答して常時ブロック選択信号ＢＫ１−ＢＫ４を発生させるためにブロックアドレスバッファ４２から出力されてバッファされたブロックアドレスをデコードする。
【００１６】
従って、一つのセルアレーブロック内のワードラインは、アクティブ命令と一緒にピンＢ０を通して入力されたバンクアドレス信号、ピンＡ１−Ａ１２を通して入力されたローアドレス信号、ピンＡ１３−Ａ１４を通して入力されたブロックアドレス信号によって活性化される。
【００１７】
カラムアドレスバッファ４６は、読出し命令に応答してアドレスＡ１−Ａ１０をバッファする。カラムデコーダ５０−１と５０−２はバンクアドレスバッファ３６から出力されるバンク選択信号ＢＡ、ＢＢに応答してカラム選択信号Ｙ１−Ｙｎを発生させるためにカラムアドレスをバッファする。
【００１８】
プリチャージ制御信号発生回路４０は、オートプリチャージ命令に応答してメモリセルアレーバンク３０−１、３０−２の各々のプリチャージ動作を実行するためにオートプリチャージ制御信号ＰＲＥＡ、ＰＲＥＢを各々発生する。オートプリチャージ命令はアドレスＡ１２をロジック“ハイ”に遷移させることによって読出し命令と同時に発生する。一旦オートプリチャージ命令が発生すれば、オートプリチャージ動作をする期間に特定バンクに対して新しい命令を遂行できない。他のブロック内の同一のローアドレスに位置したメモリセルのデータをアクセスしようとする場合でもも、“ハイ”状態のプリチャージ命令は他の動作の実行を禁止する。言い替えれば、他のブロックアドレスのようなローアドレスを有するメモリセルアレーに対しても、プリチャージ命令による現在の動作の終了前にはメモリコントローラは新しい動作を開始することが出来ない。したがって新しいブロックのローアドレスを活性化することにおいて二番目の動作のための新しいアクティブ命令が最初の動作が完了された後に初めて発生する。したがってメモリセルを複数のブロックセルアレーに分ける利点が減少したり、失われたりする。
【００１９】
図２のメモリ装置は、米国特許番号第６、１０８、２４３号に詳細に記述されているのでこれを参考とすれば容易に理解されよう。
【００２０】
図３は、図２に示した半導体メモリ装置で同一のメモリセルアレーバンク内のメモリセルをアクセスする場合の読出し動作を説明するための動作タイミング図として、バースト長が２であって、ＣＡＳ待ち時間が２の場合のタイミング図である。
【００２１】
図３で、ＣＬＫはクロック信号を、ＣＭＤは命令語を、Ｂ０はバンクアドレスを指す。Ａ１〜Ａ１１はアクティブ命令印加時にはローアドレスを、読出し命令印加時にはカラムアドレスを示して、Ａ１２はアクティブ命令印加時にはローアドレスを、読出し命令印加時にはオートプリチャージ制御信号を示して、ＤＱはデータ出力信号を、アドレスＡ１３、Ａ１４はブロックアドレスを各々示す。
【００２２】
図４は、図３に示したタイミング図によるメモリセルアレー内部の動作を図式化して示したものである。
【００２３】
図３及び図４を利用して図２に示した半導体メモリ装置でブロックアドレスが異なってローアドレスが同一のメモリセルに対する読出し動作を説明すると次のとおりである。
【００２４】
すべての読出し命令ＲＤＡ及び下位アドレスラッチ命令ＬＡＬはクロック信号ＣＬＫの上昇エッジで入力される。
【００２５】
最初の読出し動作で、バンクアドレスＢＡ、ローアドレスＲＡ１、ブロックアドレスＢＫ１が最初の読出し命令ＲＤＡと一緒に印加されると、メモリセルアレーバンク３０−１のメモリセルアレーブロック３１−１のワードライン▲１▼が選択される。
【００２６】
最初の下位アドレスラッチ命令ＬＡＬと一緒にバンクアドレスＢＡ、カラムアドレスＣＡ１、及び“ハイ”レベルのオートプリチャージ制御信号Ａ１２が印加されると、メモリセルアレーバンク３０−１のビットライン▲２▼が選択される。したがって、ワードライン▲１▼とビットライン▲２▼との間に連結されたメモリセルＭＣ１からデータが読出される。そして、“ハイ”レベルのオートプリチャージ制御信号Ａ１２に応答してメモリセルアレーバンク３０−１に対するプリチャージ動作を遂行する。
【００２７】
後続する二番目の読出し動作は前記プリチャージ動作が終了した後に開始される。
【００２８】
最初の読出し命令ＲＤＡと最初の下位アドレスラッチ命令ＬＡＬが印加された後に同一のメモリセルアレーバンク３０−１内の同一のワードラインを選択する場合にも必ずメモリセルアレーバンク３０−１に対するプリチャージ動作を完了しなければならない。したがって、最初の読出し命令ＲＤＡが印加された後、時間ｔＲＣほど遅延した後に２番目の読出し命令ＲＤＡが印加される。
【００２９】
二番目の読出し命令ＲＤＡと一緒にバンクアドレスＢＡ、ローアドレスＲＡ２、及びブロックアドレス（ＢＫ３）が印加されると、メモリセルアレーバンク３０−１のメモリセルアレーブロック３１−３のワードライン▲３▼が選択される。
【００３０】
二番目の下位アドレスラッチ命令ＬＡＬと一緒にバンクアドレスＢＡ、カラムアドレスＣＡ１、及び“ハイ”レベルのオートプリチャージ制御信号Ａ１２が印加されると、メモリセルアレーバンク３０−１のビットライン▲４▼が選択される。したがって、ワードライン▲３▼とビットライン▲４▼との間に連結されたメモリセルＭＣ２からデータが読出される。そして、“ハイ”レベルのオートプリチャージ制御信号Ａ１２に応答してメモリセルアレーバンク３０−１に対するプリチャージ動作を実行する。
【００３１】
各々の読出し命令ＲＤＡに応答して出力される２個ずつの出力データＱＡ１１、ＱＡ１２とＱＡ２１、ＱＡ２２は読出し命令ＲＤが印加された後、２サイクル後に連続的に外部に出力される。メモリコントローラは最初の読出し動作でデータＱＡ１１、ＱＡ１２が出力された後に二番目の動作のデータＱＡ２１、ＱＡ２２を読み出すために所定時間（タイムギャップ）待機する。
【００３２】
したがって、セルアレーを複数のブロックセルアレーに分割する利点を維持して、システムの性能を改善するためには他のブロックアドレスのようなローアドレスを有するメモリセルを連続的にアクセスするためにギャップレス動作（gapless operation）をさせることが望ましい。
【００３３】
【発明が解決しようとする課題】
本発明の目的は時間ｔＲＣを減らして高速動作を遂行することができる半導体メモリ装置を提供することにある。
【００３４】
本発明の他の目的はギャップレスでデータを出力することができる半導体メモリ装置を提供することにある。
【００３５】
本発明のさらに他の目的は前記目的と他の目的を達成するための半導体メモリ装置のメモリセルアクセス方法を提供することにある。
【００３６】
【課題を解決するための手段】
本発明による半導体メモリ装置のメモリセルアクセス方法は、異なるブロックの連続読出しまたは書込み動作を検出する段階と、前記連続読出しまたは書込み動作の最初の動作期間に、読出されたり書込まれたりする次のメモリブロックのアドレスを予め取得する段階と、前記最初の動作後に連続的に読出されたりまたは書込まれたりするメモリブロックを有するメモリバンクのプリチャージを、前記連続読出しまたは書込み動作が終了するる時まで保留する段階とを含む。
【００３７】
本発明による半導体メモリ装置は、共通のローアドレスとブロックローアドレスによってアクセスされる複数のメモリブロックと、前記複数のメモリブロック内の各々の各メモリセルから読出されるデータをセンシングするために、前記各メモリセルに対応するビットライン及びセンス増幅器と、連続メモリアクセス動作が最初のローアドレス及び最初のメモリブロックで最初のメモリアクセス動作と一緒に遂行されて、次のメモリアクセス動作が最初のローアドレスと同一のローアドレスと前記最初のメモリブロックとは異なるブロックアドレスとを有する二番目のメモリブロックで遂行される場合に、最初のメモリアクセス動作の終了時にプリチャージ信号の活性化を禁止するためのヒドンプリチャージ制御回路とを含む。
【００３８】
本発明による半導体メモリ装置は、一つのグロ−バルワードラインを共有し、各々のブロックワードラインを有する複数のメモリブロックで構成されたメモリセルアレーと、ブロックアドレスによって前記複数のメモリブロック中の一つのメモリブロックを活性化するために同一のグロ−バルワードラインを有するブロックアドレスを発生させるためにギャップレス連続読出し動作を示す第１状態のギャップレス動作制御信号に応答するブロックアドレス発生回路とを含み、前記活性化されたメモリブロックはプリチャージ命令が発生する時までアクセス可能である。
【００３９】
【発明の実施の形態】
以下、添付した図面を参考しながら本発明の半導体メモリ装置及びこの装置のメモリセルアクセス方法を説明すると、図面中で同一の図面符号は同様の構成要素を指す。
【００４０】
図５は、２個のメモリセルアレーバンクと８個のデータ入出力ピンを有する６４Ｍｂｉｔ半導体メモリ装置の外部ピンの構成を示す図である。図５に示した半導体メモリ装置の外部ピンは電源電圧ＶＣＣピン、接地電圧ＧＮＤピン、アドレスＡ１〜Ａ１２ピン、ブロックアドレスＡ１３、Ａ１４ピン、バンクアドレスＢ０ピン、データ（ＤＱ１〜ＤＱ８）ピン及び命令語ＣＭＤピンで構成される。命令語ＣＭＤピンはクロック信号ＣＬＫ、反転ローアドレスストローブ信号ＲＡＳＢ、反転カラムアドレスストローブ信号ＣＡＳＢ、反転チップ選択信号ＣＳＢ、及び反転書込みイネーブル信号ＷＥＢで構成される。
【００４１】
一つの動作で用いられるブロック及びバンク内のアクティブローを選択するためのアクティブ命令はシステムクロック信号ＣＬＫの立上りエッジでロジック“ハイ”状態でＲＡＳＢ信号を印加することによって発生する。
【００４２】
読出し命令は、アクティブ命令によって選択されたアクティブローからデータをアクセスするために用いられる。読出し命令はシステムクロックＣＬＫの立上りエッジでロジック“ハイ”状態のＷＥＢと一緒にＣＳピンとＣＡＳピンにロジック“ロー”を印加することによって発生する。
【００４３】
上記のメモリ装置は、内部的にヒドン（hidden）プリチャージ命令を発生させる。このヒドンプリチャージ命令は読出し命令期間にＡ１２ピンにロジック“ハイ”を印加することによって発生する。ヒドンプリチャージ動作のためのバンクアドレス信号は読出し命令期間にピンＡ１１を通して入力される。ギャップレス動作は読出し命令に応答してＡ１２ピンにロジック“ロー”を印加することによって実行される。
【００４４】
下の表１はギャップレス読出し動作（Gapless read operation）の実行のためにアクティブ命令ＡＣＴ、及び読出し／書込み命令ＲＤ／ＷＲに応答してアドレスピンに印加される信号を示す。
【００４５】
【表１】
表１から分かるように、最初の読出し動作のためのアクティブ命令ＡＣＴ印加時にアドレスＡ１〜Ａ１２ピンにローアドレス信号ＲＡ１−ＲＡ１２が入力されて、バンクアドレスＢ０ピンにバンクアドレス信号が入力されて、アドレスＡ１３、Ａ１４ピンにブロックアドレス信号が入力される。
【００４７】
最初の動作の読出し命令が印加されると、カラムアドレス信号とバンクアドレス信号がアドレスピンＡ１−Ａ１０とバンクアドレスピンＢ０を通して各々入力される。連続的なギャップレスメモリアクセス動作信号のためのフラグとして用いられるギャップレス動作制御信号がアドレスピンＡ１２を通して入力される。ローアドレス信号ＲＡ１−ＲＡ１０とカラムアドレス信号ＣＡ１−ＣＡ１０は同一のピンＡ１−Ａ１０に入力されて多重化される。ローアドレス信号ＲＡ１２とギャップレス動作制御信号は同一のピンＡ１２に入力されて多重化される。
【００４８】
第１状態（例えばロジック“ロー”）のアクティブギャップレス動作制御信号がアドレスピンＡ１２に印加される場合、後続するギャップレス動作のための第２動作のためのブロックアドレスとバンクアドレスがギャップレス動作モードの第１動作の読出し命令に応答してアドレスピンＡ１３、Ａ１４、Ａ１１に入力される。第２動作のバンクアドレスと第１動作のローアドレス信号ＲＡ１１は同一のピンＡ１１に印加されて多重化される。
【００４９】
一方、第２状態（例えばロジック“ハイ”）の非アクティブギャップレス動作制御信号が第１動作の読出し命令時にアドレスピンＡ１２に印加される場合、ヒドンプリチャージ動作がアドレスピンＡ１１を通して入力されるバンクアドレスによって選択されたバンクで実行されて、前記ヒドンプリチャージ動作期間に前記選択されたバンクに対する他の命令の実行は禁止される。
【００５０】
図６は、本発明の望ましい実施形態によるメモリ装置を図示している。この半導体メモリ装置はメモリセルアレー６１０、命令発生回路６２０、アドレス発生回路６３０、ブロックアドレス発生回路６４０、バンクアドレス発生回路６５０、ヒドンプリチャージ回路６６０を含んで構成される。
【００５１】
メモリセル６１０は、二個のバンク、すなわちバンクＡ、バンクＢで構成されて、バンクＡ及びバンクＢの各々は４個のブロックＢＫ１、ＢＫ２、ＢＫ３、ＢＫ４に分けられる。
【００５２】
命令発生回路６２０は、システムクロック信号ＣＬＫ、ローアドレスストローブ信号ＲＡＳＢ、カラムアドレスストローブ信号ＣＡＳＢ及びチップ選択信号ＣＳＢの組合せによってアクティブ命令及び読出し命令を発生させる。
【００５３】
アドレス発生回路６３０は、ローバッファ６３１とローデコーダ６３２を含んで構成されて、第１動作のアクティブ命令に応答してグロ−バルワードラインを選択する。カラムアドレスバッファ６３３とカラムアドレスデコーダ６３４は第１動作の読出し命令に応答してカラムアドレスを選択する。
【００５４】
バンクアドレス発生回路６５０は、Ｃ−バンク選択回路６５１とＮ−バンク選択回路６５２を含む。Ｃ−バンク選択回路６５１はアクティブ命令と読出し命令に応答して第１動作のためのバンクアドレスを発生する。Ｎ−バンク選択回路６５２はアドレスピンＡ１１からバンクアドレス信号の入力を受けて、第１動作の読出し命令及びピンＡ１２に印加された第１状態を有するギャップレス動作制御信号に応答してギャップレス動作モードの第２動作のためのバンクを選択する。
【００５５】
ブロックアドレス発生回路６４０は、ブロックアドレスバッファ６４１とブロックデコーダ６４２を含んで構成される。ブロックアドレスバッファ６４１は前記アクティブ命令と前記読出し命令に応答してブロックアドレス信号Ａ１３及びＡ１４の入力を受ける。
【００５６】
読出し命令と一緒にピンＡ１２にロジック“ロー”を印加する場合、すなわち表１に図示されたように第１状態を有するギャップレス動作制御信号を印加する場合、ブロックアドレスバッファ６４１はピンＡ１３、Ａ１４を通してブロックアドレス信号の入力を受けて、ブロックアドレスデコーダ６４２は第１動作の読出し命令に応答してブロックアドレスによって第２動作のためのブロックを選択する。
【００５７】
ヒドンプリチャージ回路６６０は、第１動作の読出し命令に応答してピンＡ１１に入力されたバンクアドレス信号によって選択されたバンクにヒドンプリチャージ命令を伝送する。ヒドンプリチャージ命令は当業者によく知られたオートプリチャージ命令を発生させるために用いられる回路構成によって発生させることが望ましい。
【００５８】
図７は、第１ブロックアドレスと第２ブロックアドレスがセルアレーをアクセスするために如何に用いられているかを図示している。図示されているように、複数のグロ−バルワードラインＧＷＬ０〜ＧＷＬＮ（Ｎは整数を示す）がロー方向にメモリセルアレー７１０を横断して配置されている。各グロ−バルワードラインＧＷＬ０〜ＧＷＬＮは４個のブロックワードラインで構成されていて、各ブロックワードラインは同一のロー方向にブロックセルアレーを横断するように配置されている。スイッチングトランジスタが各グロ−バルワードラインＧＷＬ０〜ＧＷＬＮ−１と各ブロックワードライン７１１−ａ〜７１４−ａとの間に連結されている。ブロックセルアレー内にあるブロックワードラインはバンクアドレス信号、ローアドレス信号ＲＡ１〜ＲＡ１２、ブロックアドレス信号と一緒に入力されるアクティブ命令によって活性化される。ギャップレス動作モード期間に、他のブロック内の同一のバンクアドレス及びローアドレスを有するワードラインが読出し命令に応答してブロックアドレス信号によって活性化されうる。
【００５９】
図８は、本発明の実施形態による半導体メモリ装置の第１及び第２読出し動作とギャップレス読出し動作モードのタイミング図である。図示されたように、図８はバースト長が２、ＣＡＳ（column address strobe）待ち時間が２の場合の半導体メモリ装置を図示している。当業者であれば、本発明が異なるバースト長が、例えば４または８で動作する場合もあるということが容易に理解されよう。
【００６０】
図９は、ギャップレス動作モードにおけるメモリセルアクセス動作を図示している。図８及び図９を参照すると、アクティブ命令のＴ１で、前記メモリ装置はピンＢ０からバンクアドレス信号ＢＡの入力を受けて、クロック信号ＣＬＫの上昇エッジでローアドレス信号ＲＡ１とブロックアドレス信号ＢＫ１の入力を受ける。メモリセルアレーバンクＢＡのメモリセルアレーブロックＢＫ１のブロックワードライン▲１▼が活性化されて、ブロックワードライン▲１▼に属する各メモリセルのデータが各々の対応するセンス増幅器（図示せず）によって一時的に貯蔵される。時間ｔＲＣＤが経過した後にＴ２で、バンクアドレス信号ＢＡ及びカラムアドレス信号ＣＡ１と一緒に第１の読出し動作のための読出し命令が前記メモリ装置に入力される。一方、第１の読出し命令と一緒に、第２の動作のために、ピンＡ１２を通して第１状態（例えばロジック“ロー”）を有するギャップレス動作制御信号が、ピンＡ１３及びＡ１４を通してブロックアドレス信号ＢＫ３が、ピンＡ１１を通してバンクアドレス信号ＢＡが各々メモリ装置に入力される。
【００６１】
メモリセルアレーバンクＢＡのメモリセルアレーブロックＢＫ１のビットライン▲２▼が選択されて、対応するセンス増幅器に貯蔵されていたデータがＤＱに出力される。このとき、メモリセルアレーバンクＢＫのメモリセルアレーブロックＢＫ３のブロックワードライン▲３▼が第１状態を有する前記ギャップレス動作制御信号に応答して選択される。
【００６２】
Ｔ３で、第２の動作のための読出し命令と一緒にカラムアドレス信号ＣＡ２とバンクアドレス信号ＢＡがクロック信号ＣＬＫの立上りエッジでメモリ装置に入力される。第２状態（例えばロジック“ハイ”）を有する前記ギャップレス動作制御信号がピンＡ１２に印加されるので前記カラムアドレス信号とブロックアドレス信号が無効となる。代わりに、ピンＡ１２に入力されたバンクアドレス信号は、第２状態を有するギャップレス動作制御信号がピンＡ１２に印加される時にバンクＡがプリチャージされるということを示す。
【００６３】
メモリセルアレーバンクＢＡのメモリセルアレーブロックＢＫ３のビットライン▲４▼が選択されて対応するセンス増幅器に貯蔵されたデータがＤＱに出力される。このとき、メモリ装置はヒドンプリチャージ命令の入力を受ける。
【００６４】
このようにして、４個のデータ出力グループＱＡ１１〜ＱＡ１４（ブロック１）、…、ＱＡ４１〜ＱＡ４４（ブロック４）は連続的に読出し命令が印加された後、２サイクル後に各読出し命令に応答してタイムギャップなく出力される。
【００６５】
図１０は、バンクインタリーブモードでデータが読み出される場合の、半導体メモリ装置のギャップレス動作を示すタイミング図である。
【００６６】
図１１は、図１０のタイミング図によるメモリセルアレーのメモリセルアクセス動作を記述するためのものであってメモリセルアレーのバンクＡとバンクＢを図示している。
【００６７】
図１０で奇数番号目のタイミングＴ１、Ｔ３、Ｔ５は、バンクＡに対するギャップレス動作モードの最初及び３番目の動作であって、偶数番号目のタイミングＴ２、Ｔ４、Ｔ６は、バンクＢに対するギャップレス動作モードの二番目及び四番目の動作である。
【００６８】
図１０及び図１１を参照すると、タイミングＴ１とＴ２で、バンクＡとバンクＢの第１の読出し動作及び第３の読出し動作のアクティブ命令がメモリ装置内に入力される。▲１▼と▲２▼のブロックワードラインが活性化されて、各ブロックワードラインに属する各セルのデータが各々の対応するセンス増幅器に一時的に貯蔵される。
【００６９】
タイミングＴ１から時間ｔＲＣＤが経過した後にタイミングＴ３で、メモリ装置は第１の動作の読出し命令と一緒にピンＢ０からバンクアドレスＢＡとピンＡ１〜Ａ１０からカラムアドレスＣＡ１の入力を受ける。前記メモリ装置はまたピンＡ１１からバンクアドレスＢＢの入力を受けて、ピンＡ１３〜Ａ１４からバンクＢのブロックアドレスＢＫ１の入力を受けて、第１の動作の読出し命令と一緒に予め第３の動作のためにピンＡ１２から第１状態を有するギャップレス動作制御信号の入力を受ける。したがって、メモリセルアレーバンクＢＡのメモリセルアレーブロックＢＫ１のビットライン▲３▼が選択されて各センス増幅器（図示せず）に貯蔵されたデータがＤＱと判読される。同時に、メモリセルアレーバンクＢＢのメモリセルアレーブロックＢＫ１のブロックワードライン▲２▼がピンＡ１２に印加された第１状態のギャップレス動作制御信号に応答して選択される。
【００７０】
タイミングＴ２から時間ｔＲＣＤが経過したタイミングＴ４で、メモリ装置は二番目の動作の読出し命令と一緒に、ピンＢ０からバンクアドレス信号ＢＢとピンＡ１−Ａ１０からカラムアドレス信号ＣＢ１の入力を受ける。また前記メモリ装置はバンクアドレス信号ＢＡ、バンクＡのブロックアドレス信号ＢＫ３と二番目の動作の読出し命令と一緒に予め第４の動作のためにピンＡ１２から第１状態のギャップレス動作制御信号の入力を受ける。
【００７１】
メモリセルアレーバンクＢのメモリセルアレーブロックＢＫ１のビットライン▲４▼が選択されて、各対応するセンス増幅器に貯蔵されたデータがＤＱと判読される。同時にメモリセルアレーバンクＡのメモリセルアレーブロックＢＫ３のブロックワードライン▲５▼がピンＡ１２に印加された第１状態のギャップレス動作制御信号に応答して選択される。
【００７２】
Ｔ５で、メモリ装置は第３の動作の読出し命令と一緒に、ピンＢ０からバンクアドレス信号ＢＡとピンＡ１−Ａ１０からカラムアドレス信号ＣＡ２の入力を受ける。また、メモリ装置はピンＡ１１からバンクアドレス信号ＢＢの入力を受けて、バンクＢのブロックアドレス信号ＢＫ３の入力を受けて、第３の動作の読出し命令と一緒に予め第４の動作のためにピンＡ１２から第１状態のギャップレス動作制御信号の入力を受ける。
【００７３】
メモリセルアレーバンクＡのメモリセルアレーブロックＢＫ３のビットライン▲６▼が選択されて、各対応するセンス増幅器に貯蔵されたデータがＤＱと判読される。同時にメモリセルアレーバンクＢのメモリセルアレーブロックＢＫ３のブロックワードライン▲７▼がピンＡ１２に印加された第１状態のギャップレス動作制御信号に応答して選択される。
【００７４】
第４の動作のための読出し命令のタイミングＴ６で、メモリ装置はクロック信号ＣＬＫの立上りエッジでバンクアドレス信号ＢＢとカラムアドレス信号の入力を受ける。ピンＡ１１に入力されたバンクアドレス信号ＢＡはピン１２から第２状態のギャップレス動作制御信号が印加される場合バンクＡがプリチャージされるということを示す。
【００７５】
メモリセルアレーバンクＢＢのメモリセルアレーブロックＢＫ３のビットライン▲８▼が選択されて、各対応するセンス増幅器に貯蔵されたデータがＤＱと判読される。このとき、メモリ装置は読出し命令と一緒にバンクＢＡのためのヒドンプリチャージ命令の入力を受ける。このようにして、第１及び第３の読出し動作のギャップレス動作が終了する。
【００７６】
以上のように、本発明の望ましい実施形態を参照して説明したが、当業者であれば特許請求の範囲に記載された本発明の思想及び領域から逸脱しない範囲で、本発明から多様な修正及び変更等が可能であるという点が理解されるであろう。また、当業者であれば上述のメモリセルアクセス方法を、書込み動作にも適用することができる。
【００７７】
【発明の効果】
上に記述したように、同一のグロ−バルワードラインに対する読出しまたは書込み動作が実行される場合、現在動作中のメモリセルアレーブロックのビットラインのみならず次に動作するメモリセルアレーブロックのワードラインが一緒に選択されるので、メモリアクセスタイムが縮まる。また現在活性化されたバンクとは異なるバンクに対してヒドンプリチャージ動作を（現在活性化されたバンクの）読出し命令と一緒に実行するので、インタリーブモードでプリチャージのためにバンクを変える時間を縮めることができる。したがって本発明によるとヒドンプリチャージ動作とインタリーブ読出し動作がさらに効率的でギャップレスした方法で実行される。
【図面の簡単な説明】
【図１】分割されたセルアレーを有する６４Ｍｂｉｔ ＤＲＡＭのピン構成を示す図である。
【図２】従来のファストサイクル同期型動的半導体メモリ装置の構成を示すブロック図である。
【図３】図２に示した半導体メモリ装置の同一のメモリセルアレーバンク内のメモリセルをアクセスする場合の読出し動作を説明するための動作タイミング図である。
【図４】図３に示したタイミング図によるメモリセルアレー内部の動作を図式化して示したものである。
【図５】本発明の実施形態による半導体メモリ装置のピン構成を示す図である。
【図６】本発明の望ましい実施形態によるメモリ装置のブロック図である。
【図７】メモリバンクにおける図６のブロックアドレスの使用について示す図である。
【図８】本発明の実施形態による半導体メモリ装置の読出し動作を示すタイミング図である。
【図９】メモリセルアクセス動作を示す図である。
【図１０】本発明による半導体メモリ装置でデータがインタリーブモードで読出される時の半導体メモリ装置の読出し動作を示したタイミング図である。
【図１１】図１０のタイミング図によるメモリセルアレーのメモリセルアクセス動作及びメモリセルアレーの二個のバンクを示す図である。
Claims (15)
- 複数のメモリセルを含む複数のメモリブロック、及び前記複数のメモリブロックを含む複数のメモリバンクを有する半導体メモリ装置のメモリセルにアクセスする方法において、
読み出し命令とともに印加されるギャップレス動作制御信号が、第１、第２のメモリブロックに配置された複数のメモリセルを同一のローアドレスで連続的にアクセスするギャップレス動作を指定するか又はギャップレス動作終了を指定する段階と、
前記ギャップレス動作が指定されると、前記第１のメモリブロックの第１のアクセス動作の期間に前記ギャップレス動作制御信号とともに、外部から印加されるバンクアドレス及びブロックアドレスに対応する第２のメモリブロックの第２のアクセス動作を実行する前記ギャップレス動作を実行し、前記複数のメモリバンクに対するヒドンプリチャージ動作を保留する段階と、
前記ギャップレス動作終了が指定されると、前記第２のメモリブロック内のビットラインを選択して読み出しを行う動作を実行し、前記ギャップレス動作制御信号とともに、外部から印加されるバンクアドレスに対応するメモリバンクに対するヒドンプリチャージ動作を実行する段階と、
を含み、第１のメモリブロックと第２のメモリブロックとは、ブロックアドレスが異なり、
前記第１のアクセス動作はビットラインを選択して読み出しを行う動作であり、前記第２のアクセス動作はブロックワードラインを選択する動作であることを特徴とする半導体メモリ装置のメモリセルアクセス方法。 - 前記ギャップレス動作制御信号と読み出し動作とに基づいて有効なフラグを発生させる段階をさらに含むことを特徴とする請求項１に記載の半導体メモリ装置のメモリセルアクセス方法。
- 前記有効なフラグ入力を受信して前記ヒドンプリチャージ動作を保留する段階をさらに含むことを特徴とする請求項２に記載の半導体メモリ装置のメモリセルアクセス方法。
- 前記ギャップレス動作制御信号、前記ブロックアドレス、及びバンクアドレスが空いているアドレスピンを通して印加される段階をさらに含むことを特徴とする請求項１に記載の半導体メモリ装置のメモリセルアクセス方法。
- 前記ギャップレス動作制御信号及び前記ブロックアドレスとともに、外部から印加されるバンクアドレスに対応するメモリバンクの前記第２のメモリブロックの前記第２のアクセス動作を実行する前記ギャップレス動作を実行し、前記複数のメモリバンクに対するヒドンプリチャージ動作を保留する段階をさらに含むことを特徴とする請求項１に記載の半導体メモリ装置のメモリセルアクセス方法。
- 前記第１のアクセス動作はビットラインを選択して読み出しを行うことであり、前記第２のアクセス動作はブロックワードラインを選択することを特徴とする請求項１に記載の半導体メモリ装置のメモリセルアクセス方法。
- 前記有効フラグがオフされる場合に、前記ギャップレス動作制御信号とともに外部から印加されるバンクアドレスに対応するメモリバンクに対するヒドンプリチャージ動作を実行することを特徴とする請求項２に記載の半導体メモリ装置のメモリセルアクセス方法。
- 複数のメモリセルを含むメモリブロックをそれぞれ有する複数のメモリバンクと、
前記複数のメモリブロックのそれぞれの各メモリセルから読み出されるデータをセンシングするための前記各メモリセルに対応するビットライン及びセンス増幅器と、
読み出し命令とともに印加されるギャップレス動作制御信号が、第１、第２のメモリブロックに配置された複数のメモリセルを同一のローアドレスで連続的にアクセスするギャップレス動作を指定すると、前記第１のメモリブロックに対する第１のアクセス動作期間に、前記ギャップレス動作制御信号とともに、バンクアドレス端子とは別の空きアドレス端子から印加されるバンクアドレス及びブロックアドレスに対応する第２のメモリブロックに対する第２のアクセス動作を実行する前記ギャップレス動作を実行し、前記複数のメモリバンクに対するヒドンプリチャージ動作を保留し、前記ギャップレス動作制御信号が前記ギャップレス動作終了を指定すると、前記ギャップレス動作制御信号とともにバンクアドレス端子とは別の空きアドレス端子から印加されたバンクアドレスに対応するメモリバンクに対するヒドンプリチャージ動作を実行するヒドンプリチャージ回路と、
を含み、
第１のメモリブロックと第２のメモリブロックとは、ブロックアドレスが異なり、
前記第１のアクセス動作はビットラインを選択して読み出しを行う動作であり、前記第２のアクセス動作はブロックワードラインを選択する動作であることを特徴とする半導体メモリ装置。 - 前記ヒドンプリチャージ回路は、読み出し命令とともに印加される前記ギャップレス動作制御信号が前記ギャップレス動作終了を指定すると、前記ヒドンプリチャージ動作を実行することを特徴とする請求項８に記載の半導体メモリ装置。
- 前記ヒドンプリチャージ回路は、前記読み出し命令とともに印加される前記ギャップレス動作制御信号が前記ギャップレス動作を指定すると、前記ヒドンプリチャージ動作を保留することを特徴とする請求項９に記載の半導体メモリ装置。
- 前記第１のアクセス動作はビットラインを選択して読み出しを行うことであり、前記第２のアクセス動作はブロックワードラインを選択することを特徴とする請求項８に記載の半導体メモリ装置。
- 前記半導体メモリ装置は、
現在バンク選択回路と次のバンク選択回路を備え、
前記現在バンク選択回路は前記第１のメモリブロックの前記第１のアクセス動作のための前記第１のメモリブロックが備えられたメモリバンクを選択し、
前記次のバンク選択回路は、前記第２のメモリブロックの前記第２のアクセスのための前記第２のメモリブロックが備えられたメモリバンクを選択することを特徴とする請求項８に記載の半導体メモリ装置。 - 前記次のバンク選択回路は、
前記第１のメモリブロックの読み出し動作の読み出し命令と前記ギャップレス動作制御信号に応答して外部から印加されるバンクアドレスを入力することを特徴とする請求項１２に記載の半導体メモリ装置。 - 前記バンクアドレスは、空いている（使われない）アドレスピンを通じて印加されることを特徴とする請求項８に記載の半導体メモリ装置。
- 前記半導体メモリは、
前記ギャップレス動作制御信号とともに外部から印加されるブロックアドレスを受信して前記第２のメモリブロックを指定するためのブロック指定信号を発生するブロックデコーダを備えることを特徴とする請求項８に記載の半導体メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0080225A KR100443910B1 (ko) | 2001-12-17 | 2001-12-17 | 반도체 메모리 장치 및 이 장치의 메모리 셀 억세스 방법 |
| KR2001-080225 | 2001-12-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003217279A JP2003217279A (ja) | 2003-07-31 |
| JP4744777B2 true JP4744777B2 (ja) | 2011-08-10 |
Family
ID=19717139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002365793A Expired - Fee Related JP4744777B2 (ja) | 2001-12-17 | 2002-12-17 | 分割されたセルアレーを有する半導体メモリ装置及びこの装置のメモリセルアクセス方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6862244B2 (ja) |
| JP (1) | JP4744777B2 (ja) |
| KR (1) | KR100443910B1 (ja) |
| DE (1) | DE10258131B4 (ja) |
| TW (1) | TW574710B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI682887B (zh) | 2017-11-28 | 2020-01-21 | 日商中洲電機股份有限公司 | 搬送裝置及搬送系統 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100614640B1 (ko) * | 2003-09-26 | 2006-08-22 | 삼성전자주식회사 | 워드라인 부분활성화 커맨드를 갖는 반도체메모리장치 |
| KR100607332B1 (ko) * | 2004-04-20 | 2006-08-01 | 주식회사 하이닉스반도체 | 라이트/프리차지 플래그 발생 회로 및 이를 이용한 센스증폭기의 비트라인 분리 구동 회로 |
| KR20050112973A (ko) * | 2004-05-28 | 2005-12-01 | 삼성전자주식회사 | 다중 쓰레드 파이프라인 버스 시스템의 메모리 컨트롤러및 메모리 제어 방법 |
| JP4769548B2 (ja) | 2005-11-04 | 2011-09-07 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 半導体記憶装置 |
| JP5212100B2 (ja) * | 2006-03-30 | 2013-06-19 | 富士通セミコンダクター株式会社 | 半導体メモリおよびメモリシステム |
| KR101673233B1 (ko) * | 2010-05-11 | 2016-11-17 | 삼성전자주식회사 | 트랜잭션 분할 장치 및 방법 |
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| US10141042B1 (en) | 2017-05-23 | 2018-11-27 | Micron Technology, Inc. | Method and apparatus for precharge and refresh control |
| KR102570454B1 (ko) | 2018-04-06 | 2023-08-25 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그의 동작 방법 |
| KR102576767B1 (ko) * | 2018-12-03 | 2023-09-12 | 에스케이하이닉스 주식회사 | 반도체장치 |
| KR20210077081A (ko) | 2019-12-16 | 2021-06-25 | 에스케이하이닉스 주식회사 | 반도체시스템 및 반도체장치 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US4969125A (en) * | 1989-06-23 | 1990-11-06 | International Business Machines Corporation | Asynchronous segmented precharge architecture |
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-
2001
- 2001-12-17 KR KR10-2001-0080225A patent/KR100443910B1/ko not_active IP Right Cessation
-
2002
- 2002-05-15 US US10/146,694 patent/US6862244B2/en not_active Expired - Lifetime
- 2002-10-25 TW TW91125051A patent/TW574710B/zh not_active IP Right Cessation
- 2002-12-02 DE DE10258131A patent/DE10258131B4/de not_active Expired - Fee Related
- 2002-12-17 JP JP2002365793A patent/JP4744777B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI682887B (zh) | 2017-11-28 | 2020-01-21 | 日商中洲電機股份有限公司 | 搬送裝置及搬送系統 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003217279A (ja) | 2003-07-31 |
| KR100443910B1 (ko) | 2004-08-09 |
| DE10258131B4 (de) | 2008-09-11 |
| KR20030049893A (ko) | 2003-06-25 |
| US6862244B2 (en) | 2005-03-01 |
| DE10258131A1 (de) | 2003-07-03 |
| US20030112694A1 (en) | 2003-06-19 |
| TW574710B (en) | 2004-02-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050608 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070508 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070521 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070821 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20080201 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080201 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20080501 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20080508 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080529 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20080616 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20081028 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090123 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20090302 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20090403 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110314 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110511 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140520 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |