JPH05342855A - 半導体メモリ回路 - Google Patents

半導体メモリ回路

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JPH05342855A
JPH05342855A JP4143879A JP14387992A JPH05342855A JP H05342855 A JPH05342855 A JP H05342855A JP 4143879 A JP4143879 A JP 4143879A JP 14387992 A JP14387992 A JP 14387992A JP H05342855 A JPH05342855 A JP H05342855A
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JP
Japan
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circuit
data signal
data
signal line
memory cell
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JP4143879A
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Hironori Koike
洋紀 小池
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NEC Corp
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
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  • Databases & Information Systems (AREA)
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Abstract

(57)【要約】 【目的】切換え制御を複雑化することなくチップ面積を
小さくする。 【構成】データ信号線を１組（ＩＯ１，ＩＯ２）とす
る。このデータ信号線（ＩＯ１，ＩＯ２）に対して１組
の書込み回路５，読出し回路６，切換回路７を設ける。
列デコーダ４を、メモリセルアレイ１ａ，１ｂの複数対
のディジット線ＤＬのうちの１対を選択する回路とす
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体メモリ回路に関
し、特にメモリセルアレイを複数備えた構成の半導体メ
モリ回路に関する。
【０００２】
【従来の技術】従来のこの種の半導体メモリ回路、特に
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）の第
１の例を図６に示す。
【０００３】この半導体メモリ回路は、行方向，列方向
に配列された複数のメモリセルＭＣ、これら複数のメモ
リセルＭＣの各列ごとに設けられこれら各列のメモリセ
ルのデータを伝達する複数のディジット線ＤＬ、これら
複数のディジット線ＤＬを互いに隣接する２本ずつの対
に分け選択レベルのときこれら各対をなす２本のディジ
ット線と対応するメモリセルを互いに別々にかつ複数の
メモリセルＭＣを行単位で選択する複数のワード線ＷＬ
１〜ＷＬｍをそれぞれ備えたメモリセルアレイ１ａ，１
ｂと、行アドレス信号ＡＤｒに従って複数のワード線Ｗ
Ｌ１〜ＷＬｍのうちの１つを選択レベルとする行選択回
路２と、メモリセルアレイ１ａ，１ｂの各対をなす２本
のディジット線ＤＬ間のデータをそれぞれ対応して増幅
する複数のセンス増幅器ＳＡと、各メモリセルアレイ１
ａ，１ｂとそれぞれ対応して設けられ対応するメモリセ
ルアレイへの書込み用のデータ及びこのメモリセルアレ
イからのデータを伝達する対をなすデータ信号線（ＩＯ
１−ＩＯ２），（ＩＯ３−ＩＯ４）と、列アドレス信号
ＡＤｃに従って複数のセンス増幅器ＳＡのうちの所定の
センス増幅器を選択し対応するデータ信号線（ＩＯ１，
ＩＯ２），（ＩＯ３．ＩＯ４）と接続する列選択回路の
列デコーダ４及び列スイッチ回路３ａ，３ｂと、データ
信号線（ＩＯ１，ＩＯ２），（ＩＯ３，ＩＯ４）とそれ
ぞれ対応して設けられ、外部からの書込み用のデータを
対応するデータ信号線に供給し、データ信号線（ＩＯ
１，ＩＯ２），（ＩＯ３，ＩＯ４）のデータを外部へ出
力する書込み回路５ａ，５ｂ、読出し回路６ａ，６ｂ、
及び切換回路７ａ，７ｂとを有する構成となっている。
【０００４】図７にセンス増幅器ＳＡ及び列スイッチ回
路３ａ（３ｂ）の具体的な回路例を示す。
【０００５】読出し動作の場合、ワード線ＷＬ１〜ＷＬ
ｍのうちの１本（かりにＷＬ１とする）を選択レベルと
することにより、ワード線ＷＬ１につながるメモリセル
ＭＣから読出されたデータは、それぞれ対応するセンス
増幅器ＳＡで増幅される。これらの増幅されたデータの
うち、列選択信号ＹＳｉｊ（ｉ＝１，２、ｊ＝１〜ｎ）
によって選ばれたものが、データ信号線（ＩＯ１，ＩＯ
２）または（ＩＯ３，ＩＯ４）及び切換回路７ａ，７ｂ
を通して、読出し回路６ａ，６ｂに伝達され増幅されて
外部へ出力される。
【０００６】書込み動作では、外部からのデータが書込
み回路５ａ，５ｂ、切換回路７ａ，７ｂ及びデータ信号
線（ＩＯ１，ＩＯ２），（ＩＯ３，ＩＯ４）を通り、列
選択信号ＹＳｉｊにより選択されたビット線ＢＬを介し
てメモリセルＭＣに書込まれる。
【０００７】この従来例では、メモリセルアレイ１ａ，
１ｂに対して、それぞれデータ信号線（ＩＯ１，ＩＯ
２），（ＩＯ３，ＩＯ４）を設けており、これらデータ
信号線（ＩＯ１，ＩＯ２），（ＩＯ３，ＩＯ４）にはそ
れぞれ対応する書込み回路５ａ，５ｂ、読出し回路６
ａ，６ｂ及び切換回路７ａ，７ｂが設けられているの
で、チップ面積が大きくなるという問題点があった。
【０００８】この問題点を解決するために、図８に示す
ように、２組のデータ信号線（ＩＯ１，ＩＯ２），（Ｉ
Ｏ３，ＩＯ４）に対して１組の書込み回路５，読出し回
路６，切換回路７を設け、切換回路８を新たに設けて２
組のデータ信号線で１組の書込み回路５，読出し回路
６，切換回路７を共用するようにした例もある。
【０００９】
【発明が解決しようとする課題】上述した従来の半導体
メモリ回路は、第１の例では各メモリセルアレイ１ａ，
１ｂとそれぞれ対応するデータ信号線（ＩＯ１，ＩＯ
２），（ＩＯ３，ＩＯ４）、書込み回路５ａ，５ｂ、読
出し回路６ａ，６ｂ、切換回路７ａ，７ｂが設けられて
いるためチップ面積が大きくなるという問題点があり、
第２の例では書込み回路５，読出し回路６，切換回路７
は１組になるが、新たに切換回路８が付加されるため、
切換え制御が複雑になるという問題点があった。
【００１０】本発明の目的は、切換え制御を複雑にする
ことなくチップ面積を小さくすることができる半導体メ
モリ回路を提供することにある。
【００１１】
【課題を解決するための手段】本発明の半導体メモリ回
路は、行方向，列方向に配列された複数のメモリセル、
選択レベルのときこれら複数のメモリセルを各行ごとに
選択状態とする複数のワード線、及び前記複数のメモリ
セルの各列ごとに設けられこれら各列の選択状態のメモ
リセルのデータを伝達する複数のディジット線をそれぞ
れ備え前記ディジット線を介して選択状態の前記メモリ
セルへのデータの書込みこのメモリセルからのデータの
読出しを行う複数のメモリセルアレイと、これら複数の
メモリセルアレイの各ディジット線に対応して設けられ
対応するディジット線のデータを増幅する複数のセンス
増幅器と、前記各メモリセルアレイへの書込み用のデー
タ及びこれらメモリセルからの読出し用のデータを伝達
するためのデータ信号線と、前記複数のメモリセルアレ
イの複数のディジット線のうちの１つを選択して前記デ
ータ信号線と接続する列選択回路と、外部からの前記書
込み用のデータを前記データ信号線へ供給するための書
込み回路と、前記データ信号線からの読出し用のデータ
を外部へ出力するための読出し回路と、前記書込み用の
データを前記書込み回路から前記データ信号線へ、前記
読出し用のデータを前記データ信号線から前記読出し回
路へ供給制御する切換回路とを有している。
【００１２】また、データ信号線が書込み用のデータ信
号線と読出し用のデータ信号線とから成り、前記書込み
用のデータ信号線と書込み回路とが直接接続され、前記
読出し用のデータ信号線と読出し回路とが直接接続され
た構成を有している。
【００１３】
【実施例】次に本発明の実施例について図面を参照して
説明する。
【００１４】図１は本発明の第１の実施例を示すブロッ
ク図である。
【００１５】この実施例が図６に示された従来の半導体
メモリ回路と相違する点は、データ信号線を１組（ＩＯ
１，ＩＯ２）とし、このデータ信号線（ＩＯ１，ＩＯ
２）に対して１組の書込み回路５，読出し回路６，切換
回路７を設け、列デコーダ４を、メモリセルアレイ１
ａ，１ｂの複数対のディジット線ＤＬのうちの１対を選
択する回路とした点にある。
【００１６】次にこの実施例の動作について説明する。
【００１７】読出しは、センス増幅器ＳＡでデータ増幅
器、列選択信号ＹＳｉｊで選択されたセンス増幅器ＳＡ
のデータがデータ信号線ＩＯ１，ＩＯ２に伝達され、切
換回路７を介して読出し回路６へ送られる。ここで、動
作上従来例と異なる点は、従来例では、メモリセルアレ
イ１ａ，１ｂの列選択信号ＹＳ１ｊ，ＹＳ２ｊが、それ
ぞれ１つずつ選択レベルとなっても良かったが、本発明
では、選択レベルとなるのはＹＳ１ｊ，ＹＳ２ｊすべて
のうちから１つだけである。
【００１８】書込みは、書込み回路５，切換回路７を介
して入力されたデータは、読出し時と同じく、選ばれた
１つの列選択信号ＹＳｉｊと対応する１対のディジット
線ＤＬを介してメモリセルＭＣにデータが書込まれる。
【００１９】このように、２つのメモリセルアレイ１
ａ，１ｂに対し、データ信号線ＩＯ１，ＩＯ２、書込み
回路５，読出し回路６，切換回路７は１組となっている
ので、チップ面積を小さくすることができる。しかも切
換回路も１つであるので、切換制御が複雑になることは
ない。
【００２０】図２は本発明の第２の実施例を示すブロッ
ク図である。この実施例は、センス増幅器ＳＡが、メモ
リセルアレイ１ａ，１ｂの両端に、ディジット線対毎に
交互配置されている、いわゆるシェアード型のセンス増
幅器構成の半導体メモリ回路に本発明を適用したもので
ある。センス増幅器ＳＡの列が左右に分かれているた
め、各センス増幅器ＳＡの列に対して、それぞれ一組の
データ信号線，書込み回路，読出し回路，切換回路が設
けられている。基本的な動作及び効果は第１の実施例と
同様である。
【００２１】図３は本発明の第３の実施例を示すブロッ
ク図である。
【００２２】この実施例は、データ信号線が書込み用の
データ信号線ＩＯ３，ＩＯ４と読出し用のデータ信号線
ＩＯ１，ＩＯ２とから成り、書込み用のデータ信号線Ｉ
Ｏ３，ＩＯ４と書込み回路５とが直接接続され、読出し
用のデータ信号線ＩＯ１，ＩＯ２と読出し回路６とが直
接接続された構成となっている。またこれに伴って、列
スイッチ回路３Ａ，３Ｂを図４のように変更している。
【００２３】この実施例は、データ信号線は第１の実施
例より多くなるが（従来例とは同一）、切換回路がなく
なるので、従来例よりチップ面積が小さくなるほか、切
換え制御がない分、制御が単純化されるという利点があ
る。
【００２４】図５は本発明の第４の実施例を示すブロッ
ク図である。
【００２５】この実施例は、各メモリセルアレイ１ａ，
１ｂと対応して行選択回路２ａ，２ｂが設けられた構成
となっている。従って、例えば第２の実施例と組合わせ
ると、メモリセルアレイ１ａ，１ｂの異なるアドレスに
対してアクセスすることができ、この半導体メモリ回路
の適用範囲を拡大できるという利点がある。
【００２６】
【発明の効果】以上説明したように本発明は、複数のメ
モリセルアレイに対しデータ信号線を１組とし、このデ
ータ信号線に対して１組の書込み回路，読出し回路，切
換回路を設け、列デコーダを、複数のメモリセルアレイ
の複数のディジット線のうちの１つを選択する回路とす
ることにより、これらの面積が従来例に対し半減しかつ
切換え制御は１段で済むので、切換え制御が複雑化する
ことなくチップ面積を小さくすることができる効果があ
る。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示すブロック図であ
る。
【図２】本発明の第２の実施例を示すブロック図であ
る。
【図３】本発明の第３の実施例を示すブロック図であ
る。
【図４】図３に示された実施例の列スイッチ回路及びセ
ンス増幅器の具体例を示す回路図である。
【図５】本発明の第４の実施例を示すブロック図であ
る。
【図６】従来の半導体メモリ回路の第１の例を示すブロ
ック図である。
【図７】図６に示された半導体メモリ回路の列スイッチ
回路及びセンス増幅器の具体例を示す回路図である。
【図８】従来の半導体メモリ回路の第２の例を示すブロ
ック図である。
【符号の説明】
１ａ，１ｂ メモリセルアレイ ２，２ａ，２ｂ 行選択回路 ３ａ〜３ｆ，３Ａ，３Ｂ 列スイッチ回路 ４，４ａ，４ｂ，４Ａ 列デコーダ ５，５ａ，５ｂ 書込み回路 ６，６ａ，６ｂ 読出し回路 ７，７ａ，７ｂ，８ 切換回路 ＤＬ ディジット線 ＩＯ１〜ＩＯ４ データ信号線 ＭＣ メモリセル ＳＡ センス増幅器 ＷＬ１〜ＷＬｍ ワード線

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 行方向，列方向に配列された複数のメモ
    リセル、選択レベルのときこれら複数のメモリセルを各
    行ごとに選択状態とする複数のワード線、及び前記複数
    のメモリセルの各列ごとに設けられこれら各列の選択状
    態のメモリセルのデータを伝達する複数のディジット線
    をそれぞれ備え前記ディジット線を介して選択状態の前
    記メモリセルへのデータの書込みこのメモリセルからの
    データの読出しを行う複数のメモリセルアレイと、これ
    ら複数のメモリセルアレイの各ディジット線に対応して
    設けられ対応するディジット線のデータを増幅する複数
    のセンス増幅器と、前記各メモリセルアレイへの書込み
    用のデータ及びこれらメモリセルからの読出し用のデー
    タを伝達するためのデータ信号線と、前記複数のメモリ
    セルアレイの複数のディジット線のうちの１つを選択し
    て前記データ信号線と接続する列選択回路と、外部から
    の前記書込み用のデータを前記データ信号線へ供給する
    ための書込み回路と、前記データ信号線からの読出し用
    のデータを外部へ出力するための読出し回路と、前記書
    込み用のデータを前記書込み回路から前記データ信号線
    へ、前記読出し用のデータを前記データ信号線から前記
    読出し回路へ供給制御する切換回路とを有することを特
    徴とする半導体メモリ回路。
  2. 【請求項２】 データ信号線が書込み用のデータ信号線
    と読出し用のデータ信号線とから成り、前記書込み用の
    データ信号線と書込み回路とが直接接続され、前記読出
    し用のデータ信号線と読出し回路とが直接接続された請
    求項１記載の半導体メモリ回路。
JP4143879A 1992-06-03 1992-06-04 半導体メモリ回路 Pending JPH05342855A (ja)

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