JPH1186541A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 マルチバンク半導体記憶装置のバンク指定の
制御を簡略化する。 【解決手段】 バンク駆動信号発生回路（３０）は、バ
ンク（♯Ａ，♯Ｂ）それぞれに対応して設けられたバン
ク駆動回路（５，６）からのアレイ活性化信号ＡＣＴ♯
ＡおよびＡＣＴ♯Ｂに従って、１つのバンクのみが活性
状態のときには、コマンドデコーダ（２）から与えられ
る動作モード指示信号（φ）に対応する動作モード指定
信号（φＡ，φＢ）を、この活性状態のバンクに対して
設けられたバンク駆動回路に与える。このときバンクア
ドレス信号の状態は任意である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特に、互いに独立に活性／非活性状態へ駆動す
ることのできる複数のバンクを有するマルチバンク半導
体記憶装置に関する。より特定的には、この発明は、ク
ロック信号に同期して動作する同期型半導体記憶装置の
バンク制御の構成に関する。

【０００２】

【従来の技術】クロック信号に同期してデータの入出力
を行なう同期型半導体記憶装置が知られている。この同
期型半導体記憶装置は、クロック信号がデータの入出力
速度を決定しており、したがってたとえばシステムクロ
ックである高速のクロック信号に従ったデータ転送を実
現することができ、高速動作するプロセサに対し必要な
データを短期間で与えることができる。これにより、プ
ロセサの待ち時間が短くなり、処理システムの性能が改
善される。

【０００３】このような同期型半導体記憶装置の１つ
に、シンクロナス・ダイナミック・ランダム・アクセス
・メモリ（ＳＤＲＡＭ）がある。このＳＤＲＡＭは、メ
モリセルに、１トランジスタ／１キャパシタ型のダイナ
ミック型メモリセルが用いられており、また、外部から
の信号、すなわち制御信号およびアドレス信号および書
込データがクロック信号のたとえば立上がりエッジで装
置内部に取込まれ、また読出データはクロック信号の立
上がりエッジで確定状態となる。このＳＤＲＡＭにおい
ては、動作モード指示は、複数の外部制御信号の論理状
態の組合せにより与えられる。この動作モード指示は、
通常、「コマンド」と呼ばれる。このコマンド形態で動
作モードを指示することにより、各クロックサイクルご
とに動作モード指示を与えることが可能となり、したが
って内部で複数のメモリアレイを互いに独立に駆動する
ことができる。このため、通常ＳＤＲＡＭにおいては、
複数のバンクが内部に設けられる。たとえば、１６Ｍビ
ットＳＤＲＡＭについては、内部に２バンク設けるとい
う仕様がＪＥＤＥＣ（ジョイント・エレクトロン・ディ
バイス・エンジニアリング・カウンシル）で標準化され
ている。

【０００４】図２５は、従来のＳＤＲＡＭのデータ読出
時の外部信号の状態を示す図である。以下、図２５を参
照して、従来のＳＤＲＡＭのデータ読出動作について説
明する。

【０００５】クロックサイクル♯０において、外部クロ
ック信号ｅｘｔＣＬＫの立上がりエッジにおいて、外部
のロウアドレスストローブ信号ＺＲＡＳをＬレベルに設
定し、コラムアドレスストローブ信号ＺＣＡＳおよびラ
イトイネーブル信号ＺＷＥをＨレベルに設定する。この
信号の状態は、アクティブコマンドと呼ばれ、アレイ活
性化が指定される。ここで、「アレイ活性化」は、メモ
リセルアレイの行を選択状態へ駆動しかつこの選択行に
接続されるメモリセルのデータのセンスアンプによる検
知、増幅およびラッチを行なう動作を示す。このアクテ
ィブコマンドが与えられると、そのときのアドレス信号
ＡＤＤをロウアドレス信号Ｘとしてバンクアドレス信号
ＢＡが指定するバンクに対する行選択動作が行なわれ
る。今、バンクが２つ設けられている構成を考え、バン
クアドレス信号ＢＡは１ビットの信号であり、クロック
サイクル♯０においては、このバンクアドレス信号ＢＡ
がＨレベルに設定され、バンク♯Ａが指定された場合を
考える。これにより、バンク♯Ａが活性状態へ駆動され
る。

【０００６】クロックサイクル♯１において、外部クロ
ック信号ｅｘｔＣＬＫの立上がりエッジにおいて、ロウ
アドレスストローブ信号ＺＲＡＳおよびライトイネーブ
ル信号ＺＷＥをＨレベルに設定しかつコラムアドレスス
トローブ信号ＺＣＡＳをＬレベルに設定する。この状態
は、リードコマンドと呼ばれ、データの読出が指定され
る。このリードコマンドが与えられると、そのときのバ
ンクアドレス信号ＢＡが指定するバンク♯Ａに対しその
ときのアドレス信号ＡＤＤを列アドレス信号として列選
択動作が行なわれ、この選択メモリセルのデータが読出
される。

【０００７】ＳＤＲＡＭにおいては、リードコマンドが
与えられてから有効データが出力されるまでに必要とさ
れるクロックサイクル期間をＣＡＳレイテンシと呼び、
このＣＡＳレイテンシ経過時に有効データが出力され
る。図２５においては、ＣＡＳレイテンシが２の場合の
データ読出動作を示す。したがって、このバンク♯Ａに
おいて列アドレス信号Ｙによりアドレス指定されたメモ
リセルのデータが、クロックサイクル♯３のクロック信
号ｅｘｔＣＬＫの立上がりエッジで確定状態となる（デ
ータａ０で示す）。

【０００８】ＳＤＲＡＭにおいては、このリードコマン
ドが与えられたときのアドレス信号を先頭アドレスとし
て、内部で所定のシーケンスで列アドレス信号が発生さ
れ、内部で発生された列アドレス信号（バーストアドレ
ス信号）に従って順次メモリセルの選択動作が行なわれ
る。したがって以降クロックサイクル♯４、♯５および
♯６においてこのバンク♯Ａからデータａ１、ａ２、お
よびａ３が順次読出される。

【０００９】このバンク♯Ａからのデータ読出と並行し
て、クロックサイクル♯４においてアクティブコマンド
を与え、このとき、バンクアドレス信号ＢＡをＬレベル
に設定し、別のバンク♯Ｂを指定する。これによりクロ
ックサイクル♯４においては、そのときのアドレス信号
ＡＤＤをロウアドレス信号Ｘとして、バンク♯Ｂの活性
化が行なわれ、行選択動作が行なわれる。

【００１０】クロックサイクル♯５において再びバンク
アドレス信号ＢＡをＬレベルとしてバンク♯Ｂを指定
し、リードコマンドを与える。このリードコマンドによ
り、バンク♯Ｂにおいて列選択動作が行なわれ、この選
択列上のメモリセルのデータの読出が行なわれる。

【００１１】ＣＡＳレイテンシが２であり、このバンク
♯Ｂにおいて、クロックサイクル♯６においてデータの
読出が行なわれ、クロックサイクル♯７の外部クロック
信号ｅｘｔＣＬＫの立上がりエッジにおいて、このバン
ク♯Ｂからのメモリセルデータｂ０が確定状態となる。
このバンク♯Ｂにおいても、内部でバーストアドレス信
号が発生され、順次メモリセルの選択が行なわれて選択
メモリセルのデータの読出が行なわれる。この１つのリ
ードコマンドが与えられたときに連続して読出されるデ
ータの数をバースト長と呼ぶ。図２５においてはバース
ト長が４の場合のデータ読出動作が示される。

【００１２】一方、クロックサイクル♯６において、ロ
ウアドレスストローブ信号ＺＲＡＳおよびライトイネー
ブル信号ＺＷＥをＬレベルに設定し、コラムアドレスス
トローブ信号ＺＣＡＳをＨレベルに設定し、プリチャー
ジコマンドを与える。このプリチャージコマンドは活性
状態のバンクを非活性状態に駆動するコマンドである。
このプリチャージコマンドにおいては、バンクアドレス
信号ＢＡに従ってこのアドレス指定されたバンクに対す
るプリチャージが行なわれる。したがってこのクロック
サイクル♯６の外部クロック信号ｅｘｔＣＬＫの立上が
りエッジにおいて、バンクアドレス信号ＢＡはＨレベル
であり、バンク♯Ａが指定されており、バンク♯Ａの非
活性化が行なわれる。

【００１３】一方、バンク♯Ｂからのデータｂ１、ｂ
２、およびｂ３の読出動作と並行して、クロックサイク
ル♯８において、再びバンクアドレス信号ＢＡをＨレベ
ルに設定し、バンク♯Ａに対するアクティブコマンドを
与える。これにより、バンク♯Ａが再び活性化される。
次いでクロックサイクル♯９においてバンク♯Ａに対す
るリードコマンドを与える。このバンク♯Ａからのデー
タは、バンク♯Ｂからのバースト長データの最後のデー
タｂ３の読出に続いて、読出される（図２５においては
（ａ）で示す）。

【００１４】上述のように、２つのバンクが設けられて
いる場合、バンクを交互に活性／非活性化することによ
り、異なる行（ワード線）へアクセスする場合において
も、いわゆる標準ＤＲＡＭにおけるＲＡＳプリチャージ
時間が不要となり、高速のデータ読出を行なうことがで
きる。

【００１５】図２６は、データ書込時の外部信号の状態
を示すタイミングチャート図である。以下、図２１を参
照して、データ読出動作について説明する。この図２６
においても、バンクが２つ設けられており、これらのバ
ンクに交互にバースト長４でデータを書込む際の動作シ
ーケンスが示される。

【００１６】クロックサイクル♯０においてバンクアド
レス信号ＢＡをＨレベルに設定してアクティブコマンド
を与える。これにより、バンク♯Ａが活性化され、その
ときのアドレス信号ＡＤＤをロウアドレス信号Ｘとして
行選択動作が行なわれる。

【００１７】クロックサイクル♯１の外部クロック信号
ｅｘｔＣＬＫの立上がりエッジで、ロウアドレスストロ
ーブ信号ＺＲＡＳをＨレベルに設定し、かつコラムアド
レスストローブ信号ＺＣＡＳおよびライトイネーブル信
号ＺＷＥをＬレベルに設定してライトコマンドを与え
る。このライトコマンドと同時に与えられるバンクアド
レス信号ＢＡをＨレベルに設定し、バンク♯Ａに対する
データ書込を指示する。このライトコマンドが与えられ
ると、そのときのアドレス信号ＡＤＤを列アドレス信号
として列選択が行なわれてデータの書込が行なわれる。

【００１８】データ書込時においては、ライトコマンド
が与えられたクロックサイクルに与えられたデータがＳ
ＤＲＡＭ内部に取込まれて書込が行なわれる。すなわち
クロックサイクル♯１において与えられたデータｃ０が
装置内部に取込まれる。以降、データ読出時と同様にし
て、バンク♯Ａにおいて、このクロックサイクル♯１に
与えられたアドレス信号ＡＤＤを先頭アドレスとして内
部で所定のシーケンスで列アドレス信号が生成され、ク
ロックサイクル♯２、♯３および♯４においてそれぞれ
列選択動作が行なわれ、そのとき与えられるデータｃ
１、ｃ２およびｃ３が所定のシーケンスで順次選択メモ
リセルに書込まれる。

【００１９】このバンク♯Ａに対するデータ書込動作と
並行して、クロックサイクル♯４において、バンクアド
レス信号ＢＡをＬレベルに設定してアクティブコマンド
を与える。この場合、バンク♯Ｂに対する活性化指示が
与えられ、バンク♯Ｂにおいて、そのときのアドレス信
号ＡＤＤをロウアドレス信号Ｘとしてメモリセル行の選
択動作が行なわれる。次のクロックサイクル♯５におい
て再びバンクアドレス信号ＢＡをＬレベルに設定して、
ライトコマンドを与える。これにより、クロックサイク
ル♯５において与えられたデータｂ０がＳＤＲＡＭ内部
に取込まれ、このバンク♯Ｂに対するデータ書込動作が
行なわれる。以降バンク♯Ｂにおいても、内部でバース
トアドレス信号が所定のシーケンスで発生されて、内部
で列選択動作が行なわれ、クロックサイクル♯６、♯７
および♯８においてそれぞれ与えられたデータｄ１、ｄ
２およびｄ３がそれぞれ装置内部に取込まれて、所定の
シーケンスで選択メモリセルへのデータの書込が行なわ
れる。

【００２０】このバンク♯Ｂに対するデータ書込動作と
並行して、クロックサイクル♯６においてバンクアドレ
ス信号ＢＡをＨレベルに設定してプリチャージコマンド
を与える。これにより、バンク♯Ａが非活性化され、メ
モリセルアレイがプリチャージ状態に復帰する。

【００２１】再び、クロックサイクル♯８において、バ
ンクアドレス信号ＢＡをＨレベルに設定してアクティブ
コマンドを与えると、この非活性状態のバンク♯Ａが再
び活性化され、メモリセル行が選択される。次いでクロ
ックサイクル♯９においてバンクアドレス信号ＢＡをＨ
レベルとして、バンク♯Ａに対するライトコマンドを与
える。これにより、クロックサイクル♯９からバンク♯
Ａに対するデータ書込が行なわれる、以降データｃ４お
よびｃ５…が所定のシーケンスで、このバンク♯Ａの選
択メモリセルへ書込まれる。

【００２２】このデータ書込時においても、バンク♯Ａ
および♯Ｂを交互に活性化／非活性化してデータ書込を
行なうことにより、ページ切換などのときに一旦メモリ
セルアレイをプリチャージ状態に復帰させるとき必要と
されるＲＡＳプリチャージ時間（メモリセルアレイをプ
リチャージ状態に復帰させてから再び活性状態に駆動す
るまでに必要とされる時間）が外部からのアクセスに対
する影響を及ぼすことがなく、各クロックサイクルにお
いて順次データを書込むことができ、高速データ書込が
可能となる。

【００２３】

【発明が解決しようとする課題】図２７は、従来のＳＤ
ＲＡＭの要部の構成を示す図である。図２７において、
従来のＳＤＲＡＭは、外部クロック信号ｅｘｔＣＬＫに
同期して発生される内部クロック信号ＣＬＫの立上がり
エッジで外部からのバンクアドレス信号ＢＡを取込み、
互いに相補な内部バンクアドレス信号ＢＡｉおよび／Ｂ
Ａｉを生成するバンクアドレス入力バッファ１と、内部
クロック信号ＣＬＫの立上がりエッジで、外部からの制
御信号ＺＲＡＳ、ＺＣＡＳおよびＺＷＥを取込み、その
状態を判定し、該判定結果に従って動作モード指示信号
φを生成するコマンドデコーダ２と、このコマンドデコ
ーダ２からの動作モード指示信号φとバンクアドレス入
力バッファ１からの内部バンクアドレス信号ＢＡｉおよ
び／ＢＡｉに従ってバンク♯Ａおよびバンク♯Ｂに対す
る動作モード指定信号を出力するバンク制御回路３を含
む。図２７において、コマンドデコーダ２からの動作モ
ード指示信号φは、先の図２５および図２６に示す各コ
マンドに対応して発生されるが、図２７においては、１
つの信号φで代表的に示す。

【００２４】バンク制御回路３は、内部バンクアドレス
信号ＢＡｉと動作モード指示信号φを受けるＡＮＤ回路
３ａと、内部バンクアドレス信号／ＢＡｉと動作モード
指示信号φを受けるＡＮＤ回路３ｂを含む。ＡＮＤ回路
３ａからバンク♯Ａに対する動作モード指定信号φＡが
出力され、ＡＮＤ回路３ｂからバンク♯Ｂに対する動作
モード指定信号φＢが出力される。

【００２５】バンクアドレス入力バッファ１から生成さ
れる内部バンクアドレス信号ＢＡｉおよび／ＢＡｉの一
方はＨレベル、他方はＬレベルとなる。したがって、こ
のバンクアドレス信号ＢＡが指定するバンクに対しての
み、コマンドデコーダ２からの動作モード指示信号に従
った動作モード指定信号が出力され、アドレス指定され
たバンクに対する動作モード指定信号が活性状態（Ｈレ
ベル）となり、指定された動作が実行される。

【００２６】この図２７に示すように、コマンドをＳＤ
ＲＡＭに与える場合には、その動作を実行するバンクを
指定するバンクアドレス信号ＢＡを与える必要がある。
これは、２つのバンクが同時に活性化されることがある
ため、活性状態のバンクに対する動作モードを確実に指
定するためである。

【００２７】しかしながら、このようなバンクインタリ
ーブ態様での高速アクセスを行なう必要はなく、常時１
つのバンクのみを活性化させてアクセスする場合があ
る。たとえば、画像処理分野において、２つのバンクの
一方のバンクに偶数フィールドの画素データを格納し、
他方のバンクに奇数フィールドのバンクを画素データを
格納する構成の場合、１フィールド期間は、一方のバン
クのみアクセスされるため、１つのバンクへ連続的にア
クセスすることになる。この場合、アクティブコマンド
を与えるときにそのときのバンクアドレス信号に従って
活性化すべきバンクを指定すれば、以後の動作モード指
示は、この活性化されたバンクに対するものであり、リ
ードコマンド、ライトコマンドおよびプリチャージコマ
ンド印加時において特にバンクアドレス信号を用いてバ
ンクを指定する必要はない。しかしながら、従来のＳＤ
ＲＡＭにおいては、一旦バンクを活性化すれば、以後の
そのバンクに対する動作モード指示は、常にバンクアド
レス信号を同時に与えて指定する必要があり、不必要に
バンクアドレス信号を駆動する必要があり、バンクアド
レス信号を駆動するための電力が不必要に消費されシス
テム全体の消費電力を低減することができない。また、
このようなバンクが同時に活性化されない場合において
も、常にコマンドとともにバンクアドレス信号を与える
必要があり、動作が行なわれるバンクが明らかである場
合においても、外部のコントローラはバンクアドレス信
号を与える必要があり、外部コントローラの負荷が大き
くなるという問題があった。

【００２８】それゆえ、この発明の目的は、バンク指定
のための外部コントローラの負荷が軽減される同期型半
導体記憶装置を提供することである。

【００２９】この発明の他の目的は、バンク制御が容易
なマルチバンク半導体記憶装置を提供することである。

【００３０】この発明のさらに他の目的は、複数のバン
クのうち１つのバンクのみが活性状態のとき、容易にこ
の活性状態のバンクに対する動作モードを指定すること
のできるマルチバンク半導体記憶装置を提供することで
ある。

【００３１】

【課題を解決するための手段】請求項１に係る半導体記
憶装置は、複数のバンク各々に対応して設けられ、与え
られた動作モード指定信号に従って対応のバンクを駆動
する複数のバンク駆動手段と、複数のバンク駆動手段に
結合され、これら複数のバンク各々が活性状態にあるか
否かを判定する判定し、判定結果が複数のバンクのうち
１つのバンクのみが活性状態にあることを示すとき、こ
の活性状態の１つのバンクに対して動作モード指示信号
に対応する動作モード指定信号を出力する駆動信号発生
手段とを備える。

【００３２】請求項２に係る半導体記憶装置は、請求項
１の駆動信号発生手段が、複数のバンク各々に対応して
設けられ、対応のバンク以外の他バンクのバンクの活性
／非活性を示すバンク活性化信号を受けるゲート手段と
複数のバンク各々に対応して設けられ、対応のゲート手
段の出力信号が、受けたバンク活性化信号がすべて非活
性状態にあることを示すとき該対応のバンクを指定する
バンク指定信号を活性状態に保持するバンク選択手段
と、複数のバンク各々に対応して設けられ、対応のバン
ク選択手段からの出力信号と動作モード指示信号と対応
のバンクのバンク活性化信号とを受けて対応のバンクへ
動作モード指定信号を出力する手段とを含む。

【００３３】請求項３に係る半導体記憶装置は、請求項
１の装置が、さらに、バンクを指定するバンクアドレス
信号とバンク活性化指示信号とを受け、このバンクアド
レス信号によりアドレス指定されたバンクを活性状態に
駆動するバンク活性化信号を発生する手段をさらに備
え、各バンク駆動手段は、バンク活性化信号に従って対
応のバンクを活性状態に置くアレイ活性化信号を発生す
る手段を含み、駆動信号発生手段は複数のバンク各々の
アレイ活性化信号に従って各バンクの活性／非活性状態
を判定する手段を含む。

【００３４】請求項４に係る半導体記憶装置は、各々が
互いに独立に活性状態および非活性状態へ駆動すること
のできる複数のバンクと、クロック信号に同期して与え
られるバンクアドレス信号を受け、該受けたバンクアド
レス信号が指定するバンクを指示するバンク指示信号を
発生するバンク選択手段と、クロック信号に同期して与
えられるバンク活性化指示信号を受け、バンク選択手段
からのバンク指示信号が指定するバンクへアレイ活性化
信号を出力するバンク活性化手段と、クロック信号に同
期して与えられるバンク活性化指示信号と異なる動作モ
ード指示信号を受け、該受けた動作モード指示信号に対
応する内部指示信号を発生する手段と、複数のバンク各
々に対応して設けられ、バンク選択手段からのバンク指
定信号とバンク活性化手段からの対応のバンクおよび他
バンクのアレイ活性化信号とを受け、他バンクのアレイ
活性化信号がすべて非活性状態にありかつ対応のバンク
アレイ活性化信号が活性状態のとき、バンク選択手段か
らのバンク指定信号を無視して対応のバンクへ内部指示
信号をに従った動作モード活性化信号を与える複数の制
御手段を備える。

【００３５】請求項５に係る半導体記憶装置は、請求項
１の駆動信号発生手段が、判定結果が２以上のバンクが
活性状態にあることを示すとき、動作モード指示信号と
ともに与えられるバンクアドレス信号に従って、このバ
ンクバンクアドレス信号によりアドレス指定されたバン
クに対して動作モード指示信号に対応する動作モード指
定信号を出力する手段をさらに含む。

【００３６】請求項６に係る半導体記憶装置は、請求項
１または４の装置において、動作モード指示信号は、デ
ータの書込を指示する書込モード指示信号である。

【００３７】請求項７に係る半導体記憶装置は、請求項
１または４の装置における動作モード指示信号がデータ
の読出を指示する読出モード指示信号である。

【００３８】請求項８に係る半導体記憶装置は、請求項
１または４の装置において、動作モード指示信号は、活
性状態のバンクを非活性状態に設定するプリチャージ指
示信号である。

【００３９】複数のバンク各々が活性状態にあるか非活
性状態にあるかを常時監視し、動作モード指示信号が与
えられたとき、これら複数のバンクのうち１つのバンク
のみが活性状態のときにはこの活性状態のバンクに対
し、この動作モードを行なわせるための動作モード指定
信号を与えることにより、バンクアドレス信号がこの動
作モード指示信号とともに与えられない場合において
も、活性状態のバンクに対し指定された動作モードを行
なわせることができる。これにより、動作モード指示信
号とともにバンクアドレス信号を与える必要がなく、外
部のコントローラは、常にその動作モードが行なわれる
バンクを監視する必要がなく、また動作モード指示信号
とともに常にバンクアドレス信号を与える必要がなく、
バンク指定のための負荷が軽減され、これにより、バン
ク制御が容易となり、使い勝手のよいマルチバンク半導
体記憶装置を実現することができる。

【００４０】

【発明の実施の形態】

［実施の形態１］図１は、この発明の実施の形態１に従
う半導体記憶装置の全体の構成を概略的に示す図であ
る。図１において、この半導体記憶装置は、２つのバン
ク♯Ａおよび♯Ｂを含む。これらのバンク♯Ａおよび♯
Ｂの構成については後に詳細に説明するが、行列状に配
列される複数のメモリセルと、この行および列をそれぞ
れ選択状態へ駆動するための回路およびデータの書込／
読出を行なうための読出／書込回路を含む。これらのバ
ンク♯Ａおよび♯Ｂそれぞれに対し、バンク駆動信号発
生回路３０からの動作モード指定信号φＡおよびφＢに
従ってバンク♯Ａおよび♯Ｂの動作を制御するバンク駆
動回路５および６が設けられる。

【００４１】バンク駆動回路５および６は、それぞれ対
応のバンク♯Ａおよび♯Ｂを活性状態に保持するアレイ
活性化信号ＡＣＴ♯ＡおよびＡＣＴ♯Ｂを出力する。こ
れらのアレイ活性化信号ＡＣＴ♯ＡおよびＡＣＴ♯Ｂが
活性状態のとき、バンク♯Ａおよびバンク♯Ｂは、それ
ぞれ活性状態にあり、この間データの書込／読出が可能
となる。これらのアレイ活性化信号ＡＣＴ♯ＡおよびＡ
ＣＴ♯Ｂは、バンク駆動信号発生回路３０からの動作モ
ード指定信号により、その活性／非活性が制御される。

【００４２】このバンク駆動信号発生回路３０は、コマ
ンドデコーダ２からの動作モード指示信号に従って各種
動作モード指定信号を出力するが、図１においては、バ
ンク♯Ａに対する動作モード指定信号φＡおよびバンク
♯Ｂに対する動作モード指定信号φＢを代表的に示す。

【００４３】バンク駆動信号発生回路３０は、バンク駆
動回路５および６からのアレイ活性化信号ＡＣＴ♯Ａお
よびＡＣＴ♯Ｂを入力し、これらのアレイ活性化信号Ａ
ＣＴ♯ＡおよびＡＣＴ♯Ｂがともに活性状態のときに
は、バンクアドレス信号入力バッファ１から与えられる
バンクアドレス信号ＢＡｉおよび／ＢＡｉに従ってアド
レス指定されたバンクに対し動作モード指定信号を発生
する。アレイ活性化信号ＡＣＴ♯ＡおよびＡＣＴ♯Ｂの
一方のみが活性状態のときには、このバンク駆動信号発
生回路３０は、コマンドデコーダ２からの動作モード指
示信号φを受けると、この活性状態とされたバンクに対
して、この受けた動作モード指示信号に対する動作モー
ド指定信号を出力する。この場合には、バンクアドレス
信号入力バッファ１からの内部バンクアドレス信号ＢＡ
ｉおよび／ＢＡｉは無視される。

【００４４】アレイ活性化信号ＡＣＴ♯ＡおよびＡＣＴ
♯Ｂがともに非活性状態のときには、バンク♯Ａおよび
バンク♯Ｂがともに非活性状態にあり、この場合におい
ては、バンク駆動信号発生回路３０は、コマンドデコー
ダ２からバンク活性化指示信号が与えられたとき、すな
わちアクティブコマンドが与えられたときのみ対応のバ
ンクを活性化するための動作モード指定信号を出力す
る。

【００４５】これにより、１つのバンクのみが活性状態
のときには、バンクアドレス信号を与える必要がなく、
バンクに対するデータの書込／読出時およびプリチャー
ジ動作時において、バンクアドレス信号を与える必要が
なく、外部コントローラのバンク制御のための負荷が軽
減される。

【００４６】この半導体記憶装置は、さらに、外部から
のアドレス信号ＡＤを取込み内部ロウアドレス信号Ｘお
よび内部列アドレス信号Ｙを生成してバンク♯Ａおよび
♯Ｂへ与えるアドレス信号入力バッファ４と、バンク♯
Ａおよび♯Ｂに共通内部データバス８を介して結合さ
れ、バンク駆動信号発生回路３０の制御の下に、選択さ
れた（アドレス指定された）バンクと装置外部との間で
データの入出力を行なう入出力回路７と、外部クロック
信号ｅｘｔＣＬＫに同期して内部クロック信号ＣＬＫを
発生するクロック発生回路９を含む。このクロック発生
回路９からの内部クロック信号ＣＬＫが各回路へ与えら
れ、この内部クロック信号ＣＬＫに同期して内部動作が
行なわれる。次に各部の構成について説明する。

【００４７】［バンクアドレス信号入力バッファの構
成］図２は、図１に示すバンクアドレス信号入力バッフ
ァ１の構成の一例を示す図である。図２において、バン
クアドレス信号入力バッファ１は、内部クロック信号Ｃ
ＬＫの反転信号／ＣＬＫがＨレベルのとき導通し、外部
からのバンクアドレス信号ＢＡを通過させるｎチャネル
ＭＯＳトランジスタで構成されるトランスファーゲート
１ａと、トランスファーゲート１ａからのバンクアドレ
ス信号を受けて内部バンクアドレス信号ＢＡｉを生成す
る２段の縦続接続されるインバータ１ｂおよび１ｃと、
インバータ１ｂの出力信号を反転してインバータ１ｂの
入力部へ伝達するインバータ１ｄを含む。インバータ１
ｂから、補の内部バンクアドレス信号／ＢＡｉが生成さ
れる。

【００４８】この図２に示すバンクアドレス信号入力バ
ッファ１の構成においては、内部クロック信号ＣＬＫが
Ｈレベルとなると、反転内部クロック信号／ＣＬＫはＬ
レベルとなり、トランスファーゲート１ａが非導通状態
となる。これにより、外部からのバンクアドレス信号Ｂ
Ａが取込まれ、インバータ１ｂおよび１ｄによりラッチ
され、内部バンクアドレス信号ＢＡｉおよび／ＢＡｉが
確定状態となる。これにより、各クロックサイクルごと
に、クロック信号に同期して外部からのバンクアドレス
信号ＢＡを取込み内部バンクアドレス信号ＢＡｉおよび
／ＢＡｉを生成することができる。

【００４９】図１に示すアドレス信号入力バッファ４も
この図２に示すバンクアドレス信号入力バッファ１と同
様の構成を備える。

【００５０】［コマンドデコーダの構成］図３は、図１
に示すコマンドデコーダ２の構成を概略的に示す図であ
る。図３において、コマンドデコーダ２は、内部クロッ
ク信号ＣＬＫ、ロウアドレスストローブ信号ＺＲＡＳ、
コラムアドレスストローブ信号ＺＣＡＳおよびライトイ
ネーブル信号ＺＷＥの組をそれぞれ受けるゲート回路２
ａａ、２ｐａ、２ｒａおよび２ｗａを含む。

【００５１】ゲート回路２ａａは、ロウアドレスストロ
ーブ信号ＺＲＡＳがＬレベルにありかつ内部クロック信
号ＣＬＫ、コラムアドレスストローブ信号ＺＣＡＳおよ
びライトイネーブル信号ＺＷＥがＨレベルのときにＨレ
ベルの信号を出力する。

【００５２】ゲート回路２ｐａは、ロウアドレスストロ
ーブ信号ＺＲＡＳおよびライトイネーブル信号ＺＷＥが
ともにＬレベルにありかつ内部クロック信号ＣＬＫおよ
びコラムアドレスストローブ信号ＺＣＡＳがＨレベルの
ときにＨレベルの信号を出力する。

【００５３】ゲート回路２ｒａは、内部クロック信号Ｃ
ＬＫ、ロウアドレスストローブ信号ＺＲＡＳおよびライ
トイネーブル信号ＺＷＥがＨレベルにありかつコラムア
ドレスストローブ信号ＺＣＡＳがＬレベルのときにＨレ
ベルの信号を出力する。

【００５４】ゲート回路２ｗａは、内部クロック信号Ｃ
ＬＫおよびロウアドレスストローブ信号ＺＲＡＳがとも
にＨレベルにありかつコラムアドレスストローブ信号Ｚ
ＣＡＳおよびライトイネーブル信号ＺＷＥがともにＬレ
ベルのときにＨレベルの信号を出力する。

【００５５】すなわち、ゲート回路２ａａはアクティブ
コマンドが与えられるとＨレベルの信号を出力し、ゲー
ト回路２ｐａはプリチャージコマンドが与えられるとＨ
レベルの信号を出力し、ゲート回路２ｒａはリードコマ
ンドが与えられたときにＨレベルの信号を出力し、ゲー
ト回路２ｗａはライトコマンドが与えられたときにＨレ
ベルの信号を出力する。

【００５６】これらのゲート回路２ａａ、２ｐａ、２ｒ
ａおよび２ｗａそれぞれに対応して、対応のゲート回路
の出力信号の立上がりに応答して所定の時間幅のワンシ
ョットのパルス信号を出力するパルス発生回路２ａｂ、
２ｐｂ、２ｒｂ、および２ｗｂが設けられる。パルス発
生回路２ａｂからアレイ活性化指示信号φａが出力さ
れ、パルス発生回路２ｐｂからプリチャージ指示信号φ
ｐが出力され、パルス発生回路２ｒｂからリード動作指
示信号φｒが出力され、パルス発生回路２ｗｂからライ
ト動作指示信号φｗが出力される。

【００５７】これらの信号φａ、φｐ、φｒ、φｗを動
作モード指示信号として、指示された動作が活性化され
る。

【００５８】図４は、図３に示すコマンドデコーダの動
作を示すタイミングチャート図である。以下、図４を参
照して図３に示すコマンドデコーダの動作について説明
する。

【００５９】クロックサイクル♯１においてアクティブ
コマンドを与えると、図３に示すゲート回路２ａａの出
力信号がＨレベルとなり、パルス発生回路２ａｂからの
アレイ活性化指示信号φａが所定期間Ｈレベルとなる。
他の信号φｐ、φｒおよびφｗはＬレベルの非活性状態
を維持する。

【００６０】クロックサイクル♯２においてリードコマ
ンドを与えると、図３に示すゲート回路２ｒａの出力信
号がＨレベルとなり、パルス発生回路２ｒｂからのリー
ド動作指示信号φｒが所定期間Ｈレベルとなる。他の信
号φａ、φｗおよびφｐはＬレベルの非活性状態を維持
する。

【００６１】クロックサイクル♯３においてライトコマ
ンドを与えると、ゲート回路２ｗａの出力信号がＨレベ
ルとなり、パルス発生回路２ｗｂからのライト動作指示
信号φｗが所定期間Ｈレベルの活性状態となる。残りの
信号φａ、φｒおよびφｐはＬレベルの非活性状態を維
持する。

【００６２】クロックサイクル♯４においてプリチャー
ジコマンドを与えると、ゲート回路２ｐａの出力信号が
Ｈレベルに立上がり、パルス発生回路２ｐｂからのプリ
チャージ指示信号φｐが所定期間Ｈレベルとなる。信号
φａ、φｒおよびφｗはＬレベルの非活性状態を維持す
る。

【００６３】図３に示すコマンドデコーダを用いて内部
クロック信号ＣＬＫの対上がりエッジにおける制御信号
の論理状態の組合せに従って内部動作モード指定信号を
出力することにより、内部動作モードは、内部クロック
信号ＣＬＫの立上がりエッジを基準として指定され、外
部の制御信号ＺＲＡＳ、ＺＣＡＳおよびＺＷＥのスキュ
ーに対するマージンなどを考慮する必要がなく、高速で
内部動作を開始することができる。またパルス発生回路
２ａｂ、２ｐｂ、２ｒｂおよび２ｗｂを用いてワンショ
ットのパルス信号の形で動作モード指示信号を出力する
ことにより、確実に所定の時間幅を有する動作モード指
示信号を生成することができる。

【００６４】［コマンドデコーダの変更例］図５は、図
１に示すコマンドデコーダの変更例の構成を示す図であ
る。図５においては、プリチャージ動作指定信号を発生
する部分の構成のみを示す。アレイ活性化指示信号φ
ａ、リード動作指示信号φｒおよびライト動作指示信号
φｗを発生する部分の構成は、図３に示すコマンドデコ
ーダの構成と同じである。

【００６５】図５において、このコマンドデコーダは、
内部クロック信号ＣＬＫとロウアドレスストローブ信号
ＺＲＡＳとコラムアドレスストローブ信号ＺＣＡＳと特
定のアドレス信号ビットＡ１０を受けるゲート回路２ｐ
ｃと、ゲート回路２ｐｃの出力信号の活性化に応答して
起動され、バースト長期間をカウントするバースト長カ
ウンタ２ｐｄと、内部クロック信号ＣＬＫ、ロウアドレ
スストローブ信号ＺＲＡＳ、コラムアドレスストローブ
信号ＺＣＡＳおよびライトイネーブル信号ＺＷＥを受け
るゲート回路２ｐａと、ゲート回路２ｐａの出力信号φ
ｐｐとバースト長カウンタ２ｐｄのカウントアップ信号
φａｐを受けるＯＲ回路２ｐｅと、ＯＲ回路２ｐｅの出
力信号の活性化に応答して所定の時間幅を有するプリチ
ャージ指示信号φｐを出力するパルス発生回路２ｐｂを
含む。

【００６６】ゲート回路２ｐａおよびパルス発生回路２
ｐｂは、図３に示す構成と同じである。ゲート回路２ｐ
ｃは、内部クロック信号ＣＬＫおよびロウアドレススト
ローブ信号ＺＲＡＳがＨレベルにありかつコラムアドレ
スストローブ信号ＺＣＡＳがＬレベルにありかつアドレ
ス信号ビットＡ１０がＨレベルのときにＨレベルの活性
状態の信号を出力する。このゲート回路２ｐｃは、した
がってリードコマンドまたはライトコマンドが与えられ
かつアドレス信号ビットＡ１０がＨレベルに設定された
とき（オートプリチャージコマンドが与えられたとき）
にＨレベルの信号を出力する。バースト長カウンタ２ｐ
ｄは、このゲート回路２ｐｃの出力信号をバースト長期
間シフトして（遅延して）バースト長期間経過時に、プ
リチャージ指示信号φａｐを出力する。ＯＲ回路２ｐｅ
は、ゲート回路２ｐａからの信号φｐｐとバッファ長カ
ウンタ２ｐｄからの信号φａｐの一方が活性状態となる
とＨレベルの活性状態の信号を出力する。

【００６７】したがって、プリチャージトリガ信号φｐ
は、プリチャージコマンドまたはオートプリチャージコ
マンドが与えられたときに活性状態とされる。次に、図
５に示すコマンドデコーダの動作を図６に示すタイミン
グチャート図を参照して説明する。

【００６８】クロックサイクル♯ａにおいてプリチャー
ジコマンドを与えると、ゲート回路２ｐａの出力信号φ
ｐｐがＨレベルに立上がり、応じてＯＲ回路２ｐｅの出
力信号がＨレベルとなる。パルス発生回路２ｐｂがこの
ＯＲ回路２ｐｅの出力信号の活性化に応答して所定の時
間幅を有するプリチャージ指示信号φｐを出力する。

【００６９】一方、クロックサイクル♯ｂにおいて、ロ
ウアドレスストローブ信号ＺＲＡＳおよびアドレス信号
ビットＡ１０をＨレベルに設定し、コラムアドレススト
ローブ信号ＺＣＡＳをＬレベルに設定する。ライトイネ
ーブル信号ＺＷＥは、リードコマンドまたはライトコマ
ンドに合わせてＨレベルまたはＬレベルに設定される。
この信号の組合せ状態は、オートプリチャージコマンド
であり、ゲート回路２ｐｃの出力信号がＨレベルとな
り、バースト長カウンタ２ｐｄが起動される。今、バー
スト長が４であるとすると、４クロックサイクル経過後
のクロックサイクル♯ｃにおいてこのバースト長カウン
タ２ｐｄからのカウントアップ信号φａｐがＨレベルと
なり、ＯＲ回路２ｐｅを介してパルス発生回路２ｐｂか
らのプリチャージ指示信号φｐが所定期間Ｈレベルとな
る。このオートプリチャージコマンドを用いることによ
り、リードコマンドまたはライトコマンド印加時と同時
にプリチャージコマンドを与えることができ、このクロ
ックサイクル♯ｃにおいて別のコマンドを印加すること
ができ、また外部のコントローラは、リード動作または
ライト動作を行なった後に新たにプリチャージコマンド
を印加する必要がなく、コマンド印加シーケンスが簡略
化される。

【００７０】［バンク駆動信号発生回路の構成１］図７
は、図１に示すバンク駆動信号発生回路３０のアレイ活
性化に関連するアレイ活性化指定信号を発生する部分の
構成を概略的に示す図である。図７において、バンク駆
動信号発生回路３０は、バンクアドレス信号ビットＢＡ
ｉがＨレベルのとき、ワンショットのパルス信号のバン
ク指定信号φｂａを発生するワンショットパルス発生回
路３０ａａと、バンクアドレス信号／ＢＡｉがＨレベル
のときにワンショットのパルス信号のバンク指定信号φ
ｂｂを出力するワンショットパルス発生回路３０ａｂ
と、ワンショットパルス発生回路３０ａａからのバンク
指定信号φｂａと、コマンドデコーダからのアレイ活性
化指示信号φａとを受け、バンク♯Ａに対するアレイ活
性化指定信号φａａを出力するＮＡＮＤ回路３０ａｃ
と、ワンショットパルス発生回路３０ａｂからのバンク
指定信号φｂｂとアレイ活性化指示信号φａとを受け、
バンク♯Ｂに対するアレイ活性化トリガ信号φａｂを出
力するＮＡＮＤ回路３０ａｄを含む。次に、この図７に
示すアレイ活性化トリガ信号発生部の動作を図８に示す
タイミングチャート図を参照して説明する。

【００７１】図８において、まずクロックサイクル♯ａ
において、バンク♯Ａに対するアクティブコマンドが与
えられる。バンク♯Ａは、バンクアドレス信号ＢＡｉが
Ｈのときに指定される。これにより、ワンショットパル
ス発生回路３０ａａからのバンク指定信号φｂａが所定
期間Ｈレベルとなる。一方、ワンショットパルス発生回
路３０ａｂからのバンク指定信号φｂｂはＬレベルを維
持する。アクティブコマンドが与えられているため、コ
マンドデコーダからのアレイ活性化指示信号φａに従っ
て、ＮＡＮＤ回路３０ａｃからのアレイ活性化トリガ信
号φａａがＬレベルの活性状態へ駆動される。ここで、
アレイ活性化トリガ信号の活性状態をＬレベルに設定し
ているのは、バンク駆動回路におけるアレイ活性化を行
なうための回路部の構成の論理に合わせるためである。

【００７２】一方、クロックサイクル♯ｂにおいてバン
ク♯Ｂに対するアクティブコマンドを与える。このバン
ク♯Ｂは、バンクアドレス信号ＢＡｉがＬのときに指定
される。したがって、ワンショットパルス発生回路３０
ａｂが、Ｈレベルの補のバンクアドレス信号／ＢＡｉに
従ってバンク指定信号φｂｂをＨレベルへ駆動する。ま
たコマンドデコーダは、このアクティブコマンドに従っ
てアレイ活性化指示信号φａを所定期間Ｈレベルに駆動
する。したがってＮＡＮＤ回路３０ａｄからのアレイ活
性化トリガ信号φａｂが所定期間Ｌレベルの活性状態と
なる。

【００７３】アクティブコマンドは、常にバンクアドレ
ス信号と同時に与えられる。後に詳細に示すように、活
性状態とされたバンクに対して与えられる動作モード指
示に対し、活性状態とされるバンクの数に応じて、バン
クアドレス信号の有効／無効が決定される。

【００７４】［バンクの行系回路部の構成］図９は、図
１に示すバンク駆動回路５および６、バンク♯Ａおよび
バンク♯Ｂの行選択に関連する部分の構成を概略的に示
す図である。バンク♯Ａおよびバンク♯Ｂは同じ構成を
備えるため、図９においては、バンク♯Ａに対する構成
を具体的に示す。図９において、バンク♯Ａは、行列状
に配列される複数のメモリセルＭＣを有するメモリセル
アレイ５０を含む。このメモリセルアレイ５０は、メモ
リセルＭＣの各行に対応して配置され、各々に対応の行
のメモリセルが接続するワード線ＷＬとメモリセルの各
列に対応して配置され、各々に対応の列のメモリセルが
接続する複数のビット線対ＢＬＰを含む。図９において
は、１つのビット線対ＢＬＰと１つのワード線ＷＬと、
このビット線対ＢＬＰとワード線ＷＬの交差部に対応し
て配置されるメモリセルＭＣを代表的に示す。このメモ
リセルＭＣは、１トランジスタ／１キャパシタ型のダイ
ナミック型メモリセルの構成を備える。

【００７５】バンク♯Ａは、さらに、図１に示すアドレ
ス信号入力バッファから与えられるロウアドレス信号Ｘ
を活性化時ラッチする行アドレスラッチ５２と、活性化
時この行アドレスラッチ５２にラッチされた内部ロウア
ドレス信号に従ってメモリセルアレイ５０のアドレス指
定された行に対するワード線を選択状態へ駆動する行選
択回路５４と、活性化時この選択ワード線に接続される
メモリセルのデータの検知、増幅およびラッチを行なう
センスアンプ回路５８と、活性化時ビット線対ＢＬＰの
各ビット線の電位を所定電位にプリチャージしかつイコ
ライズするビット線イコライズ回路５６を含む。

【００７６】行選択回路５４は、行アドレスラッチ５２
にラッチされた内部行アドレス信号をデコードするデコ
ード回路と、このデコード回路の出力信号に従って対応
のワード線を選択状態へ駆動するワード線ドライブ回路
とを含む。センスアンプ回路５８は、各ビット線対に対
応して設けられ、対応のビット線対の電位を差動的に増
幅する複数のセンスアンプを含む。ビット線イコライズ
回路５６は、各ビット線対に対応して設けられ、対応の
ビット線対の各ビット線を所定電位にプリチャージしか
つイコライズするビット線プリチャージ／イコライズ回
路を含む。

【００７７】このバンク♯Ａに対して設けられたバンク
駆動回路５は、図１に示すバンク駆動信号発生回路から
与えられるアレイ活性化トリガ信号φａａの活性化に応
答してセットされ、かつプリチャージトリガ信号φｐａ
に応答してリセットされてアレイ活性化信号ＡＣＴ♯Ａ
を出力するセット／リセットフリップフロップ５ａと、
このセット／リセットフリップフロップ５ａからのアレ
イ活性化信号ＡＣＴ♯Ａの活性化に従って、バンク♯Ａ
の行系回路の動作を制御する制御信号を出力する行系制
御回路５ｂを含む。この行系制御回路５ｂは、行アドレ
スラッチ５２、行選択回路５４、ビット線イコライズ回
路５６およびセンスアンプ回路５８の活性／非活性を制
御する。この行系制御回路５ｂの構成は、標準ＤＲＡＭ
において、内部ロウアドレスストローブ信号ＲＡＳの活
性化に従って所定のシーケンスでロウアドレス信号のラ
ッチ、ロウアドレス信号のデコード、ワード線の選択状
態への駆動、おびセンスアンプの活性化を行なう構成と
等価である。ビット線イコライズ回路５６は、このアレ
イ活性化信号ＡＣＴ♯Ａの活性化時非活性状態に保持さ
れる。

【００７８】セット／リセットフリップフロップ５ａ
は、アレイ活性化トリガ信号φａａを一方入力に受け
て、アレイ活性化信号ＡＣＴ♯Ａを出力するＮＡＮＤ回
路ＮＡ１と、インバータＩＶを介して与えられるプリチ
ャージトリガ信号φｐａおよびアレイ活性化信号ＡＣＴ
♯Ａを受け、その出力信号をＮＡＮＤ回路ＮＡ１の他方
入力に与えるＮＡＮＤ回路ＮＡ２を含む。

【００７９】バンク♯Ｂに対するバンク駆動回路６は、
アレイ活性化トリガ信号φａｂをセット入力Ｓに受けか
つプリチャージトリガ信号φｐｂをリセット入力Ｒに受
け、その出力Ｑからアレイ活性化信号ＡＣＴ♯Ｂを出力
するセット／リセットフリップフロップ６ａと、このセ
ット／リセットフリップフロップ６ａからのアレイ活性
化信号ＡＣＴ♯Ｂの活性化に従って、バンク♯Ｂの行系
回路を所定のシーケンスで活性化する行系制御回路６ｂ
を含む。次に、この図９に示すバンク駆動回路の動作を
図１０に示すタイミングチャート図を参照して説明す
る。

【００８０】ここで、バンク駆動回路５および６は、単
に与えられるトリガ信号が異なるだけであり、図１０に
おいては、バンク♯Ａに対するバンク駆動回路５の動作
を示す。クロックサイクル♯ａにおいて、バンク♯Ａに
対するアクティブコマンドが与えられ、図７に示すバン
ク駆動信号発生回路３０からのアレイ活性化トリガ信号
φａａが所定期間Ｌレベルの活性状態となる。このアレ
イ活性化トリガ信号φａａがＬレベルとなると、バンク
駆動回路５に含まれるセット／リセットフリップフロッ
プ５ａにおいて、ＮＡＮＤ回路ＮＡ１から出力されるア
レイ活性化信号ＡＣＴ♯ＡがＨレベルの活性状態とな
る。これにより、行系制御回路５ｂが活性化され、行ア
ドレスラッチ５２に与えられたロウアドレス信号Ｘをラ
ッチさせ、次いで行選択回路５４を活性化し、次いでセ
ンスアンプ回路５８を活性化する。ビット線イコライズ
回路５６は、このアレイ活性化信号ＡＣＴ♯Ａの活性化
に従って非活性状態に駆動される。

【００８１】アレイ活性化トリガ信号φａａがＬレベル
からＨレベルに復帰しても、プリチャージトリガ信号φ
ｐａは非活性状態のＬレベルであり、ＮＡＮＤ回路ＮＡ
２の出力信号はＨレベルであり、したがってアレイ活性
化信号ＡＣＴ♯Ａはこのセット／リセットフリップフロ
ップ５ａによりラッチされてＨレベルを保持する。

【００８２】クロックサイクル♯ｂにおいて、バンク♯
Ａに対するプリチャージコマンドが与えられるかまた
は、先のサイクルにおいてオートプリチャージコマンド
が与えられ、後に説明するように、バンク駆動信号発生
回路３０からのプリチャージトリガ信号φｐａが所定期
間Ｈレベルとなる。これにより、インバータＩＶの出力
信号がＬレベルとなり、ＮＡＮＤ回路ＮＡ２の出力信号
がＨレベルとなり、応じてＮＡＮＤ回路ＮＡ１からのア
レイ活性化信号ＡＣＴ♯ＡがＬレベルの非活性状態へ駆
動される。このアレイ活性化信号ＡＣＴ♯Ａの非活性化
に応答して行系制御回路５ｂが、行選択回路５４および
センスアンプ回路５８を非活性状態へ駆動しかつビット
線イコライズ回路５６を活性状態へ駆動する。行アドレ
スラッチ５２は、リセットされる。これにより、バンク
♯Ａが非活性化される。

【００８３】バンク♯Ｂの活性化のときには、アレイ活
性化トリガ信号φａｂの活性化に従ってアレイ活性化信
号ＡＣＴ♯Ｂが活性化される。このバンク♯Ｂのアレイ
活性化の終了は、プリチャージトリガ信号φｐｂの活性
化により実現される。

【００８４】ここで、メモリセルアレイ５０においてワ
ード線が選択状態に駆動されて、選択行に接続されるメ
モリセルのデータがセンスアンプ回路５８により検知、
増幅およびラッチされている状態を「バンクの活性化」
と称す。

【００８５】この図９に示すように、アレイ活性化トリ
ガ信号が与えられると、次にプリチャージ指示信号が与
えられるまで、バンクは活性状態を維持する。アレイ活
性化トリガ信号φａおよびプリチャージ指示信号φｐは
ワンショットのパルス信号の形で発生される。したがっ
て各クロックサイクルにおいてバンク♯Ａおよび♯Ｂを
互いに独立に活性／非活性化することができる。

【００８６】［列系回路のためのバンク駆動信号発生回
路の構成］図１１は、図１に示すバンク駆動信号発生回
路３０のアレイ活性化トリガ信号を発生する部分以外の
部分の構成を概略的に示す図である。図１１において、
バンク駆動信号発生回路３０は、図９に示すバンク駆動
回路５および６からのアレイ活性化信号ＡＣＴ♯Ａおよ
びＡＣＴ♯Ｂを受け、バンク♯Ａおよび♯Ｂがともに活
性状態にあるか否かを判定し、該判定結果を示す信号を
出力する判定回路３０ｂと、判定回路３０ｂからの判定
結果を示す信号とバンク指定信号φｂａおよびφｂｂを
受け、該判定結果に従って、選択すべきバンクを決定す
るバンク決定回路３０ｃと、コマンドデコーダからの動
作モード指示信号φとバンク決定回路３０ｃからのバン
ク指定信号とに従って、バンク♯Ａおよび♯Ｂに対し動
作モード指定信号φＡおよびφＢを出力する動作モード
指定信号発生回路３０ｄおよび３０ｅを含む。動作モー
ド指定信号φＡおよびφＢは、それぞれ代表的に示す
が、以下に詳細に説明するが、リード動作指定信号、ラ
イト動作指定信号、およびプリチャージ動作指定信号を
含む。

【００８７】バンク決定回路３０ｃは、判定回路３０ｂ
が両バンク♯Ａおよび♯Ｂがともに活性状態にあること
を示すときには、バンク指定信号φｂａおよびφｂｂに
従って、動作モード指定信号発生回路３０ｄおよび３０
ｅの一方を選択する。判定回路３０ｂが、１つのバンク
のみが活性状態にあることを示すときには、バンク決定
回路３０ｃは、この活性状態にあるバンクに対して設け
られた動作モード指定信号発生回路を選択する。さら
に、このバンク決定回路３０ｃは、判定回路３０ｂが、
バンク♯Ａおよび♯Ｂがともに非活性状態にあることを
示すときには、動作モード指定信号発生回路３０ｄおよ
び３０ｅをともに非選択状態とする。バンク♯Ａおよび
♯Ｂに対し、非活性状態にあるバンクに対し動作モード
指定信号を与えても、有意の動作は行なわれないためで
ある。

【００８８】［バンク駆動信号発生回路の具体的構成］
図１２は、図１１に示すバンク駆動信号発生回路３０の
具体的構成を示す図である。図１２において、判定回路
３０ｂは、アレイ活性化信号ＡＣＴ♯ＡおよびＡＣＴ♯
Ｂを受けるＮＡＮＤ回路３０ｂａと、ＮＡＮＤ回路３０
ｂａの出力信号を受けるインバータ３０ｂｂを含む。こ
の判定回路３０ｂから、バンク♯Ａおよび♯Ｂがともに
活性状態にあるか否かを示す選択信号ＺＢＡＳおよびＢ
ＡＳが出力され、また活性状態にあるバンクを示すアレ
イ活性化信号ＡＣＴ♯ＡおよびＡＣＴ♯Ｂが出力され、
これらの判定回路３０ｂからの信号が、バンク決定回路
３０ｃへ与えられる。

【００８９】バンク決定回路３０ｃは、判定回路３０ｂ
からの選択信号ＺＢＡＳおよびＢＡＳが非活性状態にあ
り、少なくとも１つのバンクは非活性状態にあることを
示すときに導通し、この判定回路３０ｂからのアレイ活
性化信号ＡＣＴ♯Ａを通過させるＣＭＯＳトランスミッ
ションゲートＴａａと、選択信号ＺＢＡＳおよびＢＡＳ
が活性状態にあり、両バンクがともに活性状態にあるこ
とを示すとき導通し、バンク♯Ａを指定するバンク指定
信号φｂａを通過させるＣＭＯＳトランスミッションゲ
ートＴａｂと、選択信号ＺＢＡＳおよびＢＡＳの非活性
状態に応答して導通し、判定回路３０ｂからのアレイ活
性化信号ＡＣＴ♯Ｂを通過させるＣＭＯＳトランスミッ
ションゲートＴｂａと、選択信号ＺＢＡＳおよびＢＡＳ
の活性状態のとき導通し、バンク♯Ｂを指定するバンク
指定信号φｂｂを通過させるＣＭＯＳトランスミッショ
ンゲートＴｂｂを含む。

【００９０】選択信号ＺＢＡＳおよびＢＡＳは、アレイ
活性化信号ＡＣＴ♯ＡおよびＡＣＴ♯Ｂがともに活性状
態のＨレベルのときに、それぞれ活性状態のＬレベルお
よびＨレベルに設定される。

【００９１】動作モード指定信号発生回路３０ｄは、コ
マンドデコーダからの動作モード指示信号φとＣＭＯＳ
トランスミッションゲートＴａａおよびＴａｂの一方か
ら与えられる信号とに従ってバンク♯Ａに対する動作モ
ード指定信号φＡを出力するＡＮＤ回路３０ｄａを含
む。動作モード指定信号発生回路３０ｅは、コマンドデ
コーダからの動作モード指示信号φとＣＭＯＳトランス
ミッションゲートＴｂａおよびＴｂｂの一方から与えら
れる信号とに従ってバンク♯Ｂに対する動作モード指定
信号φＢを出力する。次に、この図１２に示すバンク駆
動信号発生回路の動作を図１３および図１４に示すタイ
ミングチャート図を参照して説明する。

【００９２】まず、図１３を参照して、１つのバンクの
みが活性状態にあるときのこのバンク駆動信号発生回路
３０の動作について説明する。

【００９３】まず、クロックサイクル♯０においては、
バンク♯Ａおよびバンク♯Ｂはともに非活性状態にあ
り、アレイ活性化信号ＡＣＴ♯ＡおよびＡＣＴ♯Ｂはと
もにＬレベルにある。

【００９４】クロックサイクル♯１においてバンク♯Ａ
に対するアクティブコマンドが与えられる。このバンク
♯Ａは、バンクアドレス信号ＢＡがＨレベルのときに指
定されるため、バンク♯Ａを指定するバンク指定信号φ
ｂａがＨレベルとなり、またコマンドデコーダからのア
レイ活性化指示信号φａが所定期間Ｈレベルの活性状態
となる。これにより、先に図９および図１０を参照して
説明したように、バンク♯Ａに対するアレイ活性化トリ
ガ信号φａａがＨレベルとなり、応じてアレイ活性化信
号ＡＣＴ♯ＡがＨレベルとなる。

【００９５】クロックサイクル♯３においてアクティブ
コマンド以外のコマンドを与える。このクロックサイク
ル♯３において、図１２に示す判定回路３０ｂからの選
択信号ＺＢＡＳはＬレベル、選択信号ＢＡＳはＨレベル
であり、このバンク決定回路３０ｃにおいては、アレイ
活性化信号ＡＣＴ♯ＡおよびＡＣＴ♯Ｂを選択するＣＭ
ＯＳトランスミッションゲートＴａａおよびＴｂａが導
通状態にある。アレイ活性化信号ＡＣＴ♯ＡがＨレベル
であり、アレイ活性化信号ＡＣＴ♯ＢがＬレベルである
ため、このアクティブコマンド以外のコマンドに対し
て、動作モード指定信号発生回路３０ｄからの動作モー
ド指定信号φＡが所定期間Ｈレベルの活性状態となる。
これによりバンク♯Ａにおいて、指定された動作モード
が実行される。このクロックサイクル♯３において与え
られたコマンドが、プリチャージコマンドの場合、図１
３において破線で示すように、アレイ活性化信号ＡＣＴ
♯ＡがＬレベルに駆動される。

【００９６】次に、バンク♯Ａおよび♯Ｂが同時に活性
状態にあるときの動作について図１４を参照して説明す
る。

【００９７】クロックサイクル♯０においては、バンク
♯Ａおよび♯Ｂはともに非活性状態にある。

【００９８】クロックサイクル♯１においてバンク♯Ａ
に対してアクティブコマンドを与える。これにより、先
の図１３に示す動作と同様にして、アレイ活性化信号Ａ
ＣＴ♯Ａが活性状態となる。

【００９９】次いで、クロックサイクル♯３において、
バンク♯Ｂに対するアクティブコマンドを与え、バンク
活性化信号ＡＣＴ♯Ｂを活性状態へ駆動する。アレイ活
性化信号ＡＣＴ♯ＡおよびＡＣＴ♯ＢがともにＨレベル
であるため、判定回路３０ｂからの選択信号ＺＢＡＳが
Ｌレベルの活性状態となり、また選択信号ＢＡＳがＨレ
ベルの活性状態となる。これにより、バンク決定回路３
０ｃにおいては、ＣＭＯＳトランスミッションゲートＴ
ａｂおよびＴｂｂが導通状態となり、バンク指定信号φ
ｂａおよびφｂｂが動作モード指定信号発生回路３０ｄ
および３０ｅへ与えられる。

【０１００】クロックサイクル♯６において、バンク♯
Ａに対しアクティブコマンド以外のコマンド（図１４に
おいてはリードまたはライトコマンド）を与える。この
とき、バンクアドレス信号ＢＡはＨレベルであり、バン
ク♯Ａが指定され、バンク指定信号φｂａが所定期間Ｈ
レベルの活性状態となる。また、このクロックサイクル
♯６において与えられたコマンドに従って動作モード指
示信号φがＨレベルの活性状態となり、応じて、動作モ
ード指定信号発生回路３０ｄからの動作モード指定信号
φＡがＨレベルとなり、バンク♯Ａにおいて、指定され
た動作モードが実行される。

【０１０１】このクロックサイクル♯６におけるコマン
ドは、アクティブコマンドおよびプリチャージコマンド
以外のコマンドであり、アレイ活性化信号ＡＣＴ♯Ａお
よびＡＣＴ♯Ｂがともに活性状態を維持する。

【０１０２】次いで、クロックサイクル♯１０におい
て、バンク♯Ｂに対しアクティブコマンドおよびプリチ
ャージコマンド以外のコマンド（リードまたはライトコ
マンド）を与え、またバンクアドレス信号ＢＡをＬレベ
ルに設定して、バンク♯Ｂを指定する。この場合には、
バンク指定信号φｂｂがＨレベルの活性状態となり、指
定された動作モードに従って活性状態とされた動作モー
ド指示信号φに従ってバンク♯Ｂに対する動作モード指
定信号φＢがＨレベルの活性状態となる。

【０１０３】したがってバンク♯Ａおよび♯Ｂがともに
活性状態のときには、そのコマンドと同時に与えられた
バンクアドレス信号ＢＡが指定するバンクに対して動作
モード指定信号が出力される。１つのバンクのみが活性
状態のときには、その活性状態のバンクに対し、動作モ
ード指定信号が与えられる。バンク♯Ａおよび♯Ｂはと
もに非活性状態のときには、選択信号ＺＢＡＳがＨレベ
ルとなり、バンク決定回路３０ｃは、アレイ活性化信号
ＡＣＴ♯ＡおよびＡＣＴ♯Ｂを選択して動作モード指定
信号発生回路３０ａおよび３０ｅへそれぞれ与える。こ
の状態においては、アレイ活性化信号ＡＣＴ♯Ａおよび
ＡＣＴ♯ＢはＬレベルであり、誤ってアクティブコマン
ド以外のコマンドが与えられて動作モード指示信号φが
活性状態となっても、動作モード指定信号φＡおよびφ
Ｂは非活性状態を維持し、バンク♯Ａおよび♯Ｂは何ら
動作は行なわない。これにより、不要な電力が消費され
るのを防止することができる。

【０１０４】以上のように、１つのバンクのみが活性状
態のときには、アクティブコマンド以外のコマンドが与
えられたときには、バンクアドレス信号にかかわらず、
自動的にこの活性状態とされたバンクに対し動作モード
指定信号を与える構成とすることにより、外部のコント
ローラは、バンクアドレス信号をコマンドとともに同時
に与える必要がなく、バンク選択のための負荷が軽減さ
れる。

【０１０５】［バンク駆動信号発生回路の変更例１］図
１５は、図１１に示すバンク駆動信号発生回路３０の変
更例の構成を示す図である。図１５においては、バンク
決定回路３０ｃと、動作モード指定信号発生回路３０ｄ
および３０ｅの構成を示す。判定回路の構成は、図１２
に示す構成と同じである。

【０１０６】図１５において、このバンク決定回路３０
ｃは、図１２に示す判定回路３０ｂからの選択信号ＢＡ
Ｓとインバータ３０ｃｆを介して与えられるバンク指定
信号φｂａを受けるＮＡＮＤ回路３０ｃａと、選択信号
ＢＡＳとインバータ３０ｃｇを介して与えられるバンク
指定信号φｂｂを受けるＮＡＮＤ回路３０ｃｂと、アレ
イ活性化信号ＡＣＴ♯ＡとＮＡＮＤ回路３０ｃａの出力
信号とを受けるＡＮＤ回路３０ｃｄと、ＮＡＮＤ回路３
０ｃｂの出力信号とアレイ活性化信号ＡＣＴ♯Ｂを受け
るＡＮＤ回路３０ｃｅを含む。

【０１０７】動作モード指定信号発生回路３０ｄは、動
作モード指示信号φとＡＮＤ回路３０ｃｄの出力信号と
を受けるＮＡＮＤ回路３０ｄｂと、ＮＡＮＤ回路３０ｄ
ｂの出力信号を受けて動作モード指定信号φＡを出力す
るインバータ３０ｅｃを含む。動作モード指定信号発生
回路３０ｅは、動作モード指示信号φとＡＮＤ回路３０
ｃｅの出力信号とを受けるＮＡＮＤ回路３０ｅａと、Ｎ
ＡＮＤ回路３０ｅａの出力信号を受けて動作モード指定
信号φＢを出力するインバータ３０ｅｂを含む。これら
の動作モード指定信号発生回路３０ｄおよび３０ｅは、
実質的にそれぞれＡＮＤ回路と等価であり、図１２に示
す構成と等価である。

【０１０８】この図１５に示す構成においては、ＣＭＯ
Ｓトランスミッションゲートに代えて論理回路が用いら
れる。アレイ活性化信号ＡＣＴ♯ＡおよびＡＣＴ♯Ｂが
ともにＨレベルの活性状態のときには、選択信号ＢＡＳ
がＨレベルの活性状態にあり（図１２参照）、ＮＡＮＤ
回路３０ｃａおよび３０ｃｂがインバータとして動作す
る。バンク指定信号φｂａがＨレベルとなると、インバ
ータ３０ｃｆの出力信号がＬレベルとなり、ＮＡＮＤ回
路３０ｃａの出力信号がＨレベルとなり、応じてＡＮＤ
回路３０ｃｂの出力信号がＨレベルとなる。これによ
り、動作モード指示信号φに従って、動作モード指定信
号φＡが活性状態のＨレベルとなる。

【０１０９】一方、少なくとも１つのバンクが非活性状
態のときには、選択信号ＢＡＳはＬレベルになり、ＮＡ
ＮＤ回路３０ｃａおよび３０ｃｂの出力信号はＨレベル
に固定される。したがってこの状態においては、バンク
指定信号φｂａおよびφｂｂの状態にかかわらず、アレ
イ活性化信号ＡＣＴ♯ＡおよびＡＣＴ♯Ｂの状態に従っ
て、ＡＮＤ回路３０ｃｄおよび３０ｃｅの出力信号の論
理レベルが決定される。アレイ活性化信号ＡＣＴ♯Ａが
活性状態にあれば、ＡＮＤ回路３０ｃｄの出力信号がＨ
レベルとなり、動作モード指示信号φに従って動作モー
ド指定信号φＡが活性状態へ駆動される。一方、アレイ
活性化信号ＡＣＴ♯Ｂが活性状態のＨレベルにあれば、
ＡＮＤ回路３０ｃｅの出力信号がＨレベルとなり、動作
モード指示信号φに従って、動作モード指定信号φＢが
活性状態へ駆動される。アレイ活性化信号ＡＣＴ♯Ａお
よびＡＣＴ♯Ｂがともに非活性状態のときには、ＡＮＤ
回路３０ｃｄおよび３０ｃｅの出力信号はともにＬレベ
ルの非活性状態にあり、動作モード指定信号φＡおよび
φＢはＬレベルの非活性状態に保持される。

【０１１０】この図１５に示すように、バンク決定回路
を論理ゲートで構成しても、１つのバンクのみが活性状
態のときには、バンクアドレス信号の状態にかかわら
ず、この活性状態のバンクに対し動作モード指定信号を
与えることができる。

【０１１１】［バンク駆動信号発生回路の変更例２］図
１６は、図１に示すバンク駆動信号発生回路３０の変更
例２の構成を示す図である。この図１６においても、バ
ンク駆動信号発生回路３０は、アクティブコマンド以外
のコマンドに従って動作モード指定信号φＡおよびφＢ
を出力する。図１６において、バンク駆動信号発生回路
３０は、アレイ活性化信号ＡＣＴ♯ＡおよびＡＣＴ♯Ｂ
とバンク指定信号φｂａおよびφｂｂとを受け、バンク
♯Ａおよび♯Ｂがともに活性状態にあるか否かを判定
し、該判定結果に従ってバンク指定信号φｂａおよびφ
ｂｂの有効／無効を決定し、選択すべきバンクを決定す
るバンク判定／決定回路３０ｆと、このバンク判定／決
定回路３０ｆの出力信号に従ってバンク♯Ａおよび♯Ｂ
それぞれに対し動作モード指定信号φＡおよびφＢを出
力する動作モード指定信号発生回路３０ｄおよび３０ｅ
を含む。

【０１１２】バンク判定／決定回路３０ｆは、バンク指
定信号φｂａを受けるインバータ３０ｆａと、アレイ活
性化信号ＡＣＴ♯Ｂとインバータ３０ｆａの出力信号を
受けるＮＡＮＤ回路３０ｆｂと、アレイ活性化信号ＡＣ
Ｔ♯ＡおよびＮＡＮＤ回路３０ｆｂの出力信号を受ける
ＡＮＤ回路３０ｆｃと、バンク指定信号φｂｂを受ける
インバータ３０ｆｄと、インバータ３０ｆｄの出力信号
とアレイ活性化信号ＡＣＴ♯Ａを受けるＮＡＮＤ回路３
０ｆｅと、ＮＡＮＤ回路３０ｆｅの出力信号とアレイ活
性化信号ＡＣＴ♯Ｂを受けるＡＮＤ回路３０ｆｆを含
む。

【０１１３】動作モード指定信号発生回路３０ｄは、Ａ
ＮＤ回路３０ｆｃの出力信号と動作モード指示信号φを
受けるＮＡＮＤ回路３０ｄｂと、ＮＡＮＤ回路３０ｄｂ
の出力信号を反転して動作モード指定信号φＡを出力す
るインバータ３０ｄｃを含む。動作モード指定信号発生
回路３０ｅは、ＡＮＤ回路３０ｆｆの出力信号と動作モ
ード指示信号φを受けるＮＡＮＤ回路３０ｅａと、ＮＡ
ＮＤ回路３０ｅａの出力信号を反転して動作モード指定
信号φＢを出力するインバータ３０ｅｂを含む。

【０１１４】アレイ活性化信号ＡＣＴ♯Ｂが非活性状態
のＬレベルのときには、ＮＡＮＤ回路３０ｆｂの出力信
号はＨレベルに固定され、ＡＮＤ回路３０ｆｃがバッフ
ァとして動作し、アレイ活性化信号ＡＣＴ♯Ａに従って
バンク♯Ａに対するバンク指定信号が出力される。一
方、アレイ活性化信号ＡＣＴ♯Ｂが活性状態のときに
は、ＮＡＮＤ回路３０ｆｂがインバータとして動作し、
バンク指定信号φｂａとアレイ活性化信号ＡＣＴ♯Ａと
に従ってバンク♯Ａに対するバンク指定信号が出力され
る。

【０１１５】バンク♯Ｂについては、アレイ活性化信号
ＡＣＴ♯Ａが活性状態にあり、バンク♯Ａが活性状態の
ときには、ＮＡＮＤ回路３０ｆｅがインバータとして動
作し、バンク指定信号φｂｂとアレイ活性化信号ＡＣＴ
♯Ｂとに従ってバンク♯Ｂに対するバンク指定信号が出
力される。一方、アレイ活性化信号ＡＣＴ♯Ａが非活性
状態のＬレベルのときには、ＮＡＮＤ回路３０ｆｅの出
力信号がＨレベルに固定され、アレイ活性化信号ＡＣＴ
♯Ｂに従ってバンク♯Ｂに対するバンク指定信号が出力
される。

【０１１６】したがって、この図１６に示すバンク判定
／決定回路の構成においては、アレイ活性化信号ＡＣＴ
♯ＡおよびＡＣＴ♯Ｂがともに活性状態のＨレベルにあ
り、バンク♯Ａおよび♯Ｂがともに活性状態のときに
は、バンク指定信号φｂａおよびφｂｂに従ってバンク
♯Ａおよび♯Ｂに対するバンク指定信号が出力される。
一方、アレイ活性化信号ＡＣＴ♯ＡおよびＡＣＴ♯Ｂの
一方が非活性状態にありかつ他方のバンクが活性状態の
ときには、活性状態のバンクに対するバンク指定信号φ
ｂａまたはφｂｂは無効（ドントケア）とされ、その活
性状態のバンクのアレイ活性化信号に従ってバンク指定
信号が出力される。

【０１１７】アレイ活性化信号ＡＣＴ♯ＡおよびＡＣＴ
♯Ｂがともに非活性状態のときには、ＡＮＤ回路３０ｆ
ｃおよび３０ｆｆの出力信号はＬレベルに固定され、動
作モード指定信号φＡおよびφＢはＬレベルの非活性状
態に固定され、動作モードの指定は行なわれない。

【０１１８】２バンク構成において、一方のバンクが活
性状態のとき、他方のバンクのバンク指定信号を有効と
し、この有効とされたバンク指定信号と他方バンクのア
レイ活性化信号とに従って他方バンクに対するバンク選
択信号を出力する。したがって、複数バンクが同時に活
性状態にあればバンク指定信号に従ってバンクが選択さ
れる。一方のバンクが非活性状態のときには、他方バン
クのバンク指定信号を無効とし、他方バンクのアレイ活
性化信号に従ってこの他方バンクに対するバンク選択信
号を生成する。したがって、１つのバンクのみが活性状
態のときには、この活性状態とされたバンクが常に選択
される。

【０１１９】したがって、この図１６に示す構成におい
ては、複数のバンクが同時に活性状態にあるか否かを判
定する判定動作と、この判定結果に従ってバンク指定信
号の有効／無効を決定して、１つのバンクのみが活性状
態のときにはこの活性状態のバンクに対してバンク選択
信号を出力する動作が同時に行なわれている。

【０１２０】この図１６に示すようなバンク判定／決定
回路を用いることにより、バンク判定回路と、バンク決
定回路とを別々に設ける必要がなく、信号伝播遅延を低
減することができ、高速でバンク選択信号を生成するこ
とができる。

【０１２１】［バンク駆動信号発生回路の具体的構成］
図１７は、バンク駆動信号発生回路の具体的構成を示す
図である。図１７において、このバンク駆動信号発生回
路３０は、バンク指定信号φｂａとアレイ活性化信号Ａ
ＣＴ♯Ｂとに従ってバンク指定信号φｂａの有効／無効
を制御するバンク選択制御回路３０ｇと、アレイ活性化
信号ＡＣＴ♯Ａとバンク指定信号φｂｂとに従ってこの
バンク指定信号φｂｂの有効／無効を決定するバンク選
択制御回路３０ｈと、バンク選択制御回路３０ｇの出力
信号とアレイ活性化信号ＡＣＴ♯Ａとプリチャージ動作
指示信号φｐとに従ってバンク♯Ａに対するプリチャー
ジ動作指定信号（プリチャージトリガ信号）φｐａを出
力するプリチャージトリガ信号発生回路３０ｉと、読出
動作モード指示信号φｒとアレイ活性化信号ＡＣＴ♯Ａ
とバンク選択制御回路３０ｇの出力信号とに従ってバン
ク♯Ａに対する読出動作トリガ信号φｒａを出力するリ
ードトリガ信号発生回路３０ｊと、書込動作指示信号φ
ｗとアレイ活性化信号ＡＣＴ♯Ａとバンク選択制御回路
３０ｇの出力信号とに従ってバンク♯Ａに対するデータ
書込動作を指定するライトトリガ信号φｗａを出力する
ライトトリガ信号発生回路３０ｋを含む。これらのトリ
ガ信号発生回路３０ｉ、３０ｊおよび３０ｋは、アレイ
活性化信号ＡＣＴ♯Ａが活性状態にありかつバンク選択
制御回路３０ｇの出力信号がＨレベルの活性状態のとき
に能動化され、与えられた動作モード指示信号に従って
動作モードを指定するトリガ信号を出力する。

【０１２２】このバンク駆動信号発生回路３０は、さら
に、プリチャージ動作指示信号φｐとバンク選択制御回
路３０ｈの出力信号とアレイ活性化信号ＡＣＴ♯Ｂとに
従ってバンク♯Ｂに対するプリチャージ動作を指定する
プリチャージトリガ信号φｐｂを出力するプリチャージ
トリガ信号発生回路３０ｍと、読出動作指示信号φｒと
アレイ活性化信号ＡＣＴ♯Ｂとバンク選択制御回路３０
ｈの出力信号とに従ってバンク♯Ｂに対するデータ読出
動作を指定するリードトリガ信号φｒｂを出力するリー
ドトリガ信号発生回路３０ｎと、書込動作指示信号φｗ
とアレイ活性化信号ＡＣＴ♯Ｂとバンク選択制御回路３
０ｈの出力信号とに従ってバンク♯Ｂに対するデータ読
出動作を指定するリードトリガ信号φｒｂを出力するリ
ードトリガ信号発生回路３０ｐを含む。これらのトリガ
信号発生回路３０ｍ，３０ｎおよび３０ｐは、バンク選
択制御回路３０ｈの出力信号がＨレベルの活性の状態に
ありかつアレイ活性化信号ＡＣＴ♯Ｂが活性状態のとき
に能動化され、与えられた動作モード指示信号に従って
対応の動作モード指定信号（トリガ信号）を出力する。

【０１２３】バンク選択制御回路３０ｇは、バンク指定
信号φｂａを受けるインバータ３０ｇａと、インバータ
３０ｇａの出力信号とアレイ活性化信号ＡＣＴ♯Ｂを受
けるＮＡＮＤ回路３０ｇｂを含む。バンク選択制御回路
３０ｈは、バンク指定信号φｂｂを受けるインバータ３
０ｈａと、インバータ３０ｈａの出力信号とアレイ活性
化信号ＡＣＴ♯Ａを受けるＮＡＮＤ回路３０ｈｂを含
む。ＮＡＮＤ回路３０ｇｂおよび３０ｈｂからそれぞれ
バンクを選択する信号が出力される。このバンク選択制
御回路３０ｇおよび３０ｈは、図１６に示す構成のイン
バータ３０ｆａおよびＮＡＮＤ回路３０ｆｂと、インバ
ータ３０ｆｄおよびＮＡＮＤ回路３０ｆｅの構成にそれ
ぞれ対応する。

【０１２４】プリチャージトリガ信号発生回路３０ｉ
は、プリチャージ指示信号φｐとアレイ活性化信号ＡＣ
Ｔ♯ＡとＮＡＮＤ回路３０ｇｂの出力信号とを受ける３
入力ＮＡＮＤ回路３０ｉａと、ＮＡＮＤ回路３０ｉａの
出力信号を反転してバンク♯Ａに対するプリチャージト
リガ信号φｐａを出力するインバータ３０ｉｂを含む。

【０１２５】バンク♯Ａに対するリードトリガ信号発生
回路３０ｊは、読出動作指示信号φｒとアレイ活性化信
号ＡＣＴ♯ＡとＮＡＮＤ回路３０ｇｂの出力信号を受け
る３入力ＮＡＮＤ回路３０ｊａと、ＮＡＮＤ回路３０ｊ
ａの出力信号を反転してバンク♯Ａに対するリードトリ
ガ信号φｒａを出力するインバータ３０ｊｂを含む。

【０１２６】ライトトリガ信号発生回路３０ｋは、書込
動作指示信号φｗとアレイ活性化信号ＡＣＴ♯ＡとＮＡ
ＮＤ回路３０ｇｂの出力信号とを受ける３入力ＮＡＮＤ
回路３０ｋａと、ＮＡＮＤ回路３０ｋａの出力信号を反
転してバンク♯Ａに対するライトトリガ信号φｗａを出
力するインバータ３０ｋｂを含む。

【０１２７】バンク♯Ｂに対するプリチャージトリガ信
号発生回路３０ｍは、プリチャージ動作指示信号φｐと
バンク選択制御回路３０ｈに含まれるＮＡＮＤ回路３０
ｈｂの出力信号とアレイ活性化信号ＡＣＴ♯Ｂを受ける
３入力ＮＡＮＤ回路３０ｍａと、ＮＡＮＤ回路３０ｍａ
の出力信号を反転してバンク♯Ｂに対するプリチャージ
トリガ信号φｐｂを出力するインバータ３０ｍｂを含
む。

【０１２８】バンク♯Ｂのリードトリガ信号発生回路３
０ｎは、読出動作指示信号φｒとアレイ活性化信号ＡＣ
Ｔ♯ＢとＮＡＮＤ回路３０ｈｂの出力信号とを受ける３
入力ＮＡＮＤ回路３０ｎａと、ＮＡＮＤ回路３０ｎａの
出力信号を反転してバンク♯Ｂに対する読出動作モード
を指定するリードトリガ信号φｒｂを出力するインバー
タ３０ｎｂを含む。

【０１２９】バンク♯Ｂのプリチャージトリガ信号発生
回路３０ｐは、ＮＡＮＤ回路３０ｈｐの出力信号と書込
動作指示信号φｗとアレイ活性化信号ＡＣＴ♯Ｂを受け
る３入力ＮＡＮＤ回路３０ｐａと、ＮＡＮＤ回路３０ｐ
ａの出力信号を反転してバンク♯Ｂに対する書込動作モ
ードを指定するライトトリガ信号φｗｂを出力するイン
バータ３０ｐｂを含む。

【０１３０】これらのトリガ信号発生回路３０ｍ，３０
ｎおよび３０ｐは、アレイ活性化信号ＡＣＴ♯Ｂが活性
状態にありかつバンク選択制御回路３０ｈの出力信号が
活性状態のときに能動化され、与えられた動作モード指
示信号に従って対応の動作モード指定信号（トリガ信
号）を出力する。これらのトリガ信号発生回路３０ｉ，
３０ｊ，３０ｋ，３０ｍ，３０ｎ，３０ｐは、この図１
６に示す構成のＡＮＤ回路３０ｆｃおよび３０ｆｆと動
作モード指定信号発生回路３０ｄおよび３０ｅの構成に
対応する。

【０１３１】この図１７に示す構成においては、トリガ
信号発生回路３０ｉ〜３０ｋおよび３０ｍ〜３０ｐが、
対応のバンクのみが活性状態にあるか否かを判定する機
能の一部を実現する。バンク選択制御回路３０ｇおよび
３０ｈは、相手方バンクが非活性状態にあるときには、
自身の対応のバンクのみが活性状態にある可能性がある
ため、バンク指定信号を無効化する。相手方のバンクが
活性状態のときには、複数バンクが同時に活性状態にあ
る可能性があるため、このバンク選択制御回路３０ｇお
よび３０ｈは、バンク指定信号φｂａおよびφｂｂをそ
れぞれ有効化し、バンク指定信号φｂａおよびφｂｂに
従ってその出力信号の状態を設定する。

【０１３２】次に、この図１７に示すバンク駆動信号発
生回路の動作を図１８および図１９に示すタイミングチ
ャート図を参照して説明する。

【０１３３】まず、図１８を参照して、１つのバンクの
みが活性状態に駆動されたときにリードコマンドを与え
るときの動作について説明する。

【０１３４】クロックサイクル♯０においては、バンク
♯ＡおよびＢともに非活性状態にあり、アレイ活性化信
号ＡＣＴ♯ＡおよびＡＣＴ♯ＢはともにＬレベルの非活
性状態にある。この状態においては、バンク選択制御回
路３０ｇおよび３０ｈの出力信号はＨレベルである。し
かしながら、トリガ信号発生回路３０ｉ〜３０ｋおよび
３０ｍ〜３０ｐは、それぞれアレイ活性化信号ＡＣＴ♯
ＡおよびＡＣＴ♯Ｂを入力しているため、トリガ信号は
すべてＬレベルの非活性状態にある。

【０１３５】クロックサイクル♯１においてバンクアド
レス信号ＢＡをＨレベルに設定しかつアクティブコマン
ドを与える。これにより、バンク活性化指示信号φａが
所定期間Ｈレベルの活性状態となり、またバンク指定信
号φｂａが所定期間Ｈレベルの活性状態となる。これに
より、先の図１０に示す構成から明らかなように、バン
ク♯Ａに対するアレイ活性化信号ＡＣＴ♯ＡがＨレベル
の活性状態へ駆動される。

【０１３６】クロックサイクル♯４において、リードコ
マンドを与える。アレイ活性化信号ＡＣＴ♯ＡがＨレベ
ルの活性状態にあり、一方、アレイ活性化信号ＡＣＴ♯
ＢはＬレベルの非活性状態にある。したがって、バンク
♯Ｂに対するトリガ信号発生回路３０ｍ〜３０ｐからの
トリガ信号はすべてＬレベルの非活性状態に保持され
る。一方、バンク選択制御回路３０ｇにおいては、その
出力信号がＨレベルであり、またアレイ活性化信号ＡＣ
Ｔ♯ＡがＨレベルの活性状態にあるため、バンク♯Ａに
対するトリガ信号発生回路３０ｉ〜３０ｋがすべて能動
化される。したがってこのリードコマンドが与えられ、
読出動作指示信号φｒが所定期間Ｈレベルの活性状態へ
駆動されると、リードトリガ信号発生回路３０ｊからの
リードトリガ信号φｒａが所定期間Ｈレベルの活性状態
となり、バンク♯Ａに対するデータ読出モードが指定さ
れる。クロックサイクル♯４においては、バンクアドレ
ス信号ＢＡの状態は任意であり、またバンク指定信号φ
ｂａおよびφｂｂの状態は任意である。バンクアドレス
信号ＢＡの状態にかかわらず、バンク♯Ａに対するトリ
ガ信号発生回路のみが能動化されている。クロックサイ
クル♯９において、プリチャージコマンドを与える。こ
の場合においても、バンクアドレス信号ＢＡの状態は任
意である。このプリチャージコマンドに従ってプリチャ
ージ指示信号φｐが所定期間Ｈレベルの活性状態とな
る。このサイクル♯９においても、バンク選択制御回路
３０ｇの出力信号はＨレベルであり、またアレイ活性化
信号ＡＣＴ♯ＡもＨレベルであり、バンク♯Ｂに対する
トリガ信号発生回路３０ｉ〜３０ｋのみが能動化されて
いる。したがって、このプリチャージコマンドに従って
プリチャージ指示信号φｐが所定期間Ｈレベルの活性状
態となると、プリチャージトリガ信号発生信号３０ｉか
らのプリチャージトリガ信号φｐａが所定期間Ｈレベル
の活性状態となり、図６に示す構成に従って、このアレ
イ活性化信号ＡＣＴ♯ＡがＬレベルの非活性状態へ駆動
される。したがって、このサイクル♯９においても、バ
ンクアドレス信号ＢＡの状態は任意である。

【０１３７】上述のように、１つのバンクのみが活性状
態とされているときには、その活性状態とされているバ
ンクに対してコマンドに従った動作モードが指定され
る。クロックサイクル♯１０以降は再びバンク♯Ａおよ
び♯Ｂが非活性状態となり、次のコマンド入力を待ち受
ける状態となる。

【０１３８】次に、図１９を参照して、バンク♯Ａおよ
び♯Ｂが同時に活性状態へ駆動されるときの動作につい
て説明する。

【０１３９】クロックサイクル♯０においては、バンク
♯Ａおよび♯Ｂはともに非活性状態にある。クロックサ
イクル♯１において、バンクアドレス信号ＢＡをＨレベ
ルに設定し、かつアクティブコマンドを与える。これに
より、バンク活性化指示信号φＡが所定期間Ｈレベルの
活性状態となり、バンク♯Ａに対するアレイ活性化指示
信号φｂａが所定期間Ｈレベルとなり、応じてバンク♯
Ａのアレイ活性化信号ＡＣＴ♯ＡがＨレベルの活性状態
へ駆動される。

【０１４０】クロックサイクル♯３において、バンクア
ドレス信号ＢＡをＬレベルに設定し、かつアクティブコ
マンドを与える。このバンクアドレス信号ＢＡがＬレベ
ルの状態は、バンク♯Ｂを指定しており、バンク活性化
指示信号φａの活性化とともに、バンク指定信号φｂｂ
が所定期間Ｈレベルの活性状態へ駆動される。応じて、
バンク♯Ｂに対するアレイ活性化信号ＡＣＴ♯Ｂが活性
状態へ駆動される。このクロックサイクル♯３におい
て、アレイ活性化信号ＡＣＴ♯ＡおよびＡＣＴ♯Ｂがと
もにＨレベルの活性状態となる。この状態においては、
バンク選択制御回路３０ｇおよび３０ｈの出力信号は、
バンク指定信号φｂａおよびφｂｂにより決定される
（ＮＡＮＤ回路３０ｇｂおよび３０ｈｂはインバータと
して動作するため）。

【０１４１】クロックサイクル♯５においてバンクアド
レス信号ＢＡをＨレベルに設定してリードコマンドを与
える。このＨレベルのバンクアドレス信号ＢＡに従っ
て、バンク指定信号φｂａが所定期間Ｈレベルとなり、
またリードコマンドに従って読出動作指示信号φｒが所
定期間Ｈレベルとなる。これにより、バンク選択制御回
路３０ｇの出力信号がＨレベルとなり、バンク♯Ａに対
するトリガ信号発生回路３０ｉ〜３０ｋが能動化され
る。この読出動作指示信号φｒに従って、リードトリガ
信号発生回路３０ｊがバンク♯Ａに対する読出動作モー
ドを指定するリードトリガ信号φｒａを活性状態へ駆動
する。バンク♯Ｂに対しては、バンク指定信号φｂｂが
Ｌレベルであるため、トリガ信号発生回路３０ｍ〜３０
ｐはすべて非活性状態にある。バンク♯Ａにおいて、デ
ータ読出動作が行なわれる。

【０１４２】次いで、クロックサイクル♯９において、
バンクアドレス信号ＢＡをＬレベルに設定しかつリード
コマンドを与える。このＬレベルのバンクアドレス信号
ＢＡに従って、バンク指定信号φｂｂが所定期間Ｈレベ
ルの活性状態となり、応じてバンク選択制御回路３０ｈ
の出力信号がＨレベルとなり、バンク♯Ｂに対するトリ
ガ信号発生回路３０ｍ〜３０ｐが能動化される。リード
コマンドに従って読出動作指示信号φｒが所定期間Ｈレ
ベルの活性状態へ駆動されており、リードトリガ信号発
生回路３０ｎからのリードトリガ信号φｒｂが所定期間
Ｈレベルの活性状態となり、バンク♯Ｂに対するデータ
読出モードが指定される。

【０１４３】このバンク♯Ｂにおけるデータ読出の間に
クロックサイクル♯１１において、バンクアドレス信号
ＢＡをＨレベルに設定してプリチャージコマンドを与え
る。これにより、プリチャージ指示信号φｐおよびバン
ク指定信号φｂａが所定期間Ｈレベルの活性状態とな
り、プリチャージトリガ信号発生回路３０ｉからのプリ
チャージトリガ信号φｐａが所定期間Ｈレベルとなり、
バンク♯Ａに対するプリチャージ動作モードが指定され
る。このプリチャージトリガ信号φｐａの活性化に従っ
て、アレイ活性化信号ＡＣＴ♯ＡがＬレベルの非活性状
態へ駆動される。

【０１４４】このアレイ活性化信号ＡＣＴ♯ＡがＬレベ
ルの非活性状態となると、バンク選択制御回路３０ｈの
出力信号は、バンク指定信号φｂｂの状態にかかわら
ず、Ｈレベルに保持され、バンク♯Ｂに対するトリガ信
号発生回路３０ｍ〜３０ｐが能動化される。

【０１４５】クロックサイクル♯１３において、バンク
♯Ｂのデータ読出が完了し、プリチャージコマンドが与
えられる。このとき、バンクアドレス信号ＢＡの状態は
任意である（１つのバンクのみが活性状態に駆動されて
いるため）。このプリチャージコマンドに従ってプリチ
ャージ指示信号φｐが所定期間Ｈレベルへ駆動される。
アレイ活性化信号ＡＣＴ♯ＡがＬレベルの非活性状態に
あり、またアレイ活性化信号ＡＣＴ♯ＢがＨレベルの活
性状態にあるため、バンク指定信号φｂａおよびφｂｂ
の状態にかかわらず、バンク♯Ｂに対するプリチャージ
トリガ信号発生回路３０ｍが能動化され、このバンク♯
Ｂに対するプリチャージトリガ信号φｐｂが所定期間Ｈ
レベルの活性状態へ駆動され、応じてアレイ活性化信号
ＡＣＴ♯ＢがＬレベルの非活性状態へ駆動される。

【０１４６】上述のように、２バンクが同時に活性状態
になる動作モードにおいては、外部から与えられるバン
クアドレス信号ＢＡにより、コマンドに従った動作を行
なうバンクが指定される。したがって、この動作モード
を常時保持するために、クロックサイクル１３におい
て、バンクアドレス信号ＢＡがＬレベルに設定されてバ
ンク♯Ｂが指定されてもよい。

【０１４７】なお、上述の説明においては、データ読出
動作について説明している。しかしながら、ライトコマ
ンドが与えられても同様に、バンク♯Ａおよび♯Ｂが同
時に活性化されているか否かに従って選択的にバンク指
定信号の有効／無効が判定されて書込動作モードの指定
が行なわれる。

【０１４８】図２０は、図１に示す半導体記憶装置のバ
ンク駆動回路およびバンクのデータ書込／読出（列系回
路）に関連する部分の構成を概略的に示す図である。バ
ンク♯Ａおよび♯Ｂは同一構成を有し、また、バンク♯
Ａのためのバンク駆動回路５およびバンク♯Ｂのための
バンク駆動回路６は同一構成を有するため、図２０にお
いてはバンク♯Ａおよびバンク駆動回路５の構成を示
す。

【０１４９】バンク駆動回路５は、リードトリガ信号φ
ｒａおよびライトトリガ信号φｗａの一方の活性化に応
答して、バンク♯Ａのメモリセルアレイ５０における列
選択動作を制御する列選択制御回路５ｃと、リードトリ
ガ信号φｒａの活性化に応答して活性化され、所定のシ
ーケンスでデータ読出に必要な動作の制御を行なう読出
制御回路５ｄと、ライトトリガ信号φｗａの活性化に応
答してデータ書込に必要な動作を制御する書込制御回路
５ｅを含む。この読出制御回路５ｄおよび書込制御回路
５ｅは、内部にバースト長カウンタを有し、リードトリ
ガ信号φｒａおよびライトトリガ信号φｗａが活性状態
とされると、このバースト長のデータが読出／書込され
るように動作制御を行なう。読出制御回路５ａは、また
ＣＡＳレイテンシカウンタを備え、ＣＡＳレイテンシ経
過後に有効データが出力されるように動作制御を行な
う。

【０１５０】バンク♯Ａは、列選択制御回路５ｃの制御
の下に活性化され、図示しないアドレス信号入力バッフ
ァから与えられる列アドレス信号をラッチする列アドレ
スラッチ６０と、列選択制御回路５ｃの制御の下に活性
化され、メモリセルアレイ５０における列選択を行なう
列選択回路６２と、読出制御回路５ｄの制御の下に活性
化され、列選択回路６２により選択された列上に現れた
メモリセルデータを読出して入出力回路７へ与える読出
回路６４と、書込制御回路５ｅの制御の下に活性化さ
れ、入出力回路７から与えられたデータを列選択回路６
２により選択された列上に伝達する書込回路６６を含
む。

【０１５１】列選択回路６２は、列アドレスラッチ６０
から与えられた内部列アドレス信号をデコードする列デ
コーダと、この列デコーダの出力信号に従ってメモリセ
ルアレイ５０の選択列を内部データバスに接続する列選
択ゲート（ＩＯゲート）と、列選択制御回路５ｃの制御
の下に、列アドレスラッチ６０によりラッチされた列ア
ドレス信号を先頭アドレスとして所定のシーケンスで順
次列アドレス信号を生成するバーストアドレスカウンタ
を含む。

【０１５２】読出回路６４は、読出制御回路５ｄの制御
の下に活性化され、列選択回路６２により選択されたメ
モリセルのデータの増幅を行なうプリアンプと、このプ
リアンプにより増幅されたデータを順次入出力回路７へ
伝達する転送回路を含む。書込回路６６は、入出力回路
７から与えられたデータを順次受けて、活性化時この転
送された書込データを選択メモリセルに書込む書込ドラ
イバを含む。

【０１５３】バンク♯Ｂにおいても、読出回路および書
込回路が共通に入出力回路７に結合される。バンク駆動
回路６は、このバンク駆動回路５と同様の構成を有し、
リードトリガ信号φｒｂおよびライトトリガ信号φｗｂ
の活性化に従って同様のシーケンスで制御を行なう。

【０１５４】入出力回路７へは、またリード動作指示信
号φｒの活性化に従って入出力回路７に含まれる出力バ
ッファ回路をＣＡＳレイテンシ経過後バースト長期間活
性化する出力制御回路７０が設けられる。入出力回路７
における入力回路は、バンク活性化指示信号（アクティ
ブコマンド）が与えられると活性化される。これは、ラ
イトコマンドが与えられるとそのときのデータを内部を
取込む必要があるためである。

【０１５５】この図２０に示すように、リードトリガ信
号φｒａおよびφｒｂならびにライトトリガ信号φｗａ
およびφｗｂに従って、選択バンクにおいて、指定され
た動作モードが実行される。

【０１５６】以上のように、この発明の実施の形態１に
従えば、２つのバンクにおいて、１つのバンクのみが活
性状態のときには、その活性状態のバンクに動作モード
指定信号を与えるように構成しているため、アクティブ
コマンドと異なるコマンド印加時にバンクアドレス信号
を同時に与える必要がなく、バンク指定のための制御が
簡略化される。

【０１５７】［実施の形態２］図２１は、この発明の実
施の形態２に従う半導体記憶装置の全体の構成を概略的
に示す図である。図２１においては、４つのバンク♯
Ａ、♯Ｂ、♯Ｃおよび♯Ｄが設けられる。これらのバン
ク♯Ａ、♯Ｂ、♯Ｃおよび♯Ｄに対し、バンクを指定す
るバンクアドレス信号を受けて内部バンクアドレス信号
を生成するバンクアドレス信号入力バッファ１００と、
行なわれるべき動作モードを指定するコマンドを受け
て、内部動作モード指示信号φを出力するコマンドデコ
ーダ１０２と、選択メモリ位置を指定するアドレス信号
を受けて内部行および列アドレス信号ＸおよびＹを生成
するアドレス信号入力バッファ１０４が設けられる。コ
マンドデコーダ１０２は、実施の形態１と同様の構成を
備え、図示しない外部制御信号ＺＲＡＳ、ＺＣＡＳおよ
びＺＷＥのクロック信号ＣＬＫの立上がりエッジにおけ
る状態の組合せに従って指定された動作モードを判別
し、その判別結果に従って指示された動作モードを示す
動作モード指示信号φを出力する。バンクアドレス信号
入力バッファ１００は、２ビットのバンクアドレス信号
を受け、相補な内部バンクアドレス信号を生成する。こ
の２ビットのバンクアドレス信号により、１つのバンク
が指定される。アドレス信号入力バッファ１０４は、実
施の形態１と同様の構成を備える。

【０１５８】この半導体記憶装置は、さらに、バンク♯
Ａ〜♯Ｄそれぞれに対応して設けられ、対応のバンクを
駆動するバンク駆動回路１１０、１１２、１１４および
１１６と、バンクアドレス信号入力バッファ１００から
の内部バンクアドレス信号ＢＡｉとコマンドデコーダ１
０２からの動作モード指示信号φとに従って、指定され
たバンクに対し、動作モードを指定する動作モード指定
信号φＡ、φＢ、φＣおよびφＤを生成してそれぞれバ
ンク駆動回路１１０、１１２、１１４および１１６へ与
えるバンク駆動信号発生回路１１８を含む。このバンク
駆動信号発生回路１１８は、またバンク駆動回路１１
０、１１２、１１４および１１６からのアレイ活性化信
号ＡＣＴ♯Ａ、ＡＣＴ♯Ｂ、ＡＣＴ♯ＣおよびＡＣＴ♯
Ｄを受け、複数のバンクが同時に活性状態とされている
ときに、バンクアドレス信号に従って、アドレス指定さ
れたバンクに対し動作モード指定信号を出力する。一方
このバンク駆動信号発生回路１１８は、１つのバンクの
みが活性状態のときには、その活性状態のバンクに対し
て、動作モード指示信号に従って動作モード指定信号を
出力する。

【０１５９】図２２は、図２１に示すバンク駆動信号発
生回路１１８の構成を概略的に示す図である。図２２に
おいて、バンク駆動信号発生回路１１８は、バンク指定
信号φｂａ、φｂｂ、φｂｃおよびφｂｄとアレイ活性
化信号ＡＣＴ♯Ａ、ＡＣＴ♯Ｂ、ＡＣＴ♯ＣおよびＡＣ
Ｔ♯Ｄを受け、バンクが複数個活性状態にあるか否かを
判定し、判定結果に従ってバンク指定信号を有効とする
か無効とするかを判定するバンク判定／決定回路１２０
と、このバンク判定／決定回路１２０からの出力信号に
従って選択的に活性化され、動作モード指示信号φに従
って活性化時、指示された動作モードを示す動作モード
指定信号φＡ、φＢ、φＣおよびφＤを出力する動作モ
ード指定信号発生回路１２２ａ、１２２ｂ、１２２ｃお
よび１２２ｄを含む。バンク判定／決定回路１２０は、
１つのバンクのみが活性状態のときには、この活性状態
とされたバンクに対応して設けられた動作モード指定信
号発生回路を活性化する。複数のバンクが活性状態にあ
るときには、このバンク判定／決定回路１２０は、バン
ク指定信号が指定するバンクに対応して設けられた動作
モード指定信号発生回路を活性化する。

【０１６０】図２３は、図２１に示すバンク駆動信号発
生回路１１８の、バンク♯Ａに対する部分の構成の一例
を示す図である。バンク♯Ｂ〜♯Ｄに対しても同様の構
成が設けられる。

【０１６１】図２３において、バンク駆動信号発生回路
１１８は、バンク活性化信号ＡＣＴ♯Ｂ、ＡＣＴ♯Ｃお
よびＡＣＴ♯Ｄを受けるＯＲ回路１１８ａと、バンク指
定信号φｂａを受けるインバータ１１８ｂと、ＯＲ回路
１１８ａの出力信号とインバータ１１８ｂの出力信号と
を受けるＮＡＮＤ回路１１８ｃと、ＮＡＮＤ回路１１８
ｃの出力信号とアレイ活性化信号ＡＣＴ♯Ａと動作モー
ド指示信号φを受ける３入力ＮＡＮＤ回路１１８ｄと、
そのＮＡＮＤ回路１１８ｄの出力信号を反転して動作モ
ード指定信号φＡを出力するインバータ１１８ｅを含
む。バンク指定信号φｂａは、バンク♯Ａが指定された
ときに活性状態のＨレベルに所定期間立上がる。

【０１６２】この図２３に示す構成において、ＯＲ回路
１１８ａ、インバータ１１８ｂ、ＮＡＮＤ回路１１８ｃ
およびＮＡＮＤ回路１１８ｄの一部分とが、図２２に示
すバンク判定／決定部分に対応し、このＮＡＮＤ回路１
１８ｄの一部分とインバータ１１８ｅとが、図２２に示
す動作モード指定信号発生部分に対応する。ＮＡＮＤ回
路１１８ｄは、アレイ活性化信号ＡＣＴ♯ＡおよびＮＡ
ＮＤ回路１１８ｃの出力信号がともにＨレベルのときに
能動化され、動作モード指示信号φに従って、インバー
タ１１８ｅを介して動作モード指定信号φＡを出力す
る。

【０１６３】インバータ１１８ｂ、ＯＲ回路１１８ａお
よびＮＡＮＤ回路１１８ｃが、そのバンク♯Ａに対する
バンク指定信号φｂａの有効／無効を決定する。次に、
この図２３に示すバンク駆動信号発生回路１１８の動作
を図２４に示すタイミングチャート図を参照して説明す
る。

【０１６４】クロックサイクル♯ａにおいて、アクティ
ブコマンドが与えられ、またバンクアドレス信号ＢＡ
が、バンク♯Ａを指定する状態に設定される。このアク
ティブコマンドが与えられたときには、他バンクの状態
にかかわらず、バンクアドレス信号に従ってアドレス指
定されたバンクに対するアレイ活性化信号が活性状態へ
駆動される。したがって、このクロックサイクル♯ａに
おいてアレイ活性化信号ＡＣＴ♯ＡがＨレベルの活性状
態へ駆動される。

【０１６５】今、ＯＲ回路１１８ａの出力信号がＨレベ
ルにあり、アレイ活性化信号ＡＣＴ♯Ｂ、ＡＣＴ♯Ｃお
よびＡＣＴ♯Ｄの少なくとも１つがＨレベルの活性状態
にあり、他バンクの少なくとも１つが活性状態にある状
態を考える。この状態においては、したがってバンク♯
Ａと少なくとも１つの他バンクが活性状態にあり、複数
のバンクが同時に活性状態にある。

【０１６６】クロックサイクル♯ｂにおいて、バンクア
ドレス信号ＢＡがバンク♯Ａを指定する状態に設定され
かつアクティブコマンド以外のコマンドが与えられる。
このバンクアドレス信号ＢＡに従って、バンク指定信号
φｂａが所定期間Ｈレベルの活性状態となり、また与え
られたコマンドに従って動作モード指示信号φが所定期
間Ｈレベルの活性状態となる。ＯＲ回路１１８ａの出力
信号はＨレベルであり、したがってＮＡＮＤ回路１１８
ｃの出力信号が、このバンク指定信号φｂａの活性化に
従ってＨレベルに立上がる。これにより、ＮＡＮＤ回路
１１８ｄが能動化され、動作モード指示信号φに従っ
て、バンク♯Ａに対する動作モード指定信号φＡが出力
される。また、このクロックサイクル♯ｂにおいて与え
られたコマンドは、プリチャージ以外のコマンドである
場合が、図２４において示される。このクロックサイク
ル♯ｂにおいてプリチャージコマンドが与えられると、
アレイ活性化信号ＡＣＴ♯Ａが非活性状態のＬレベルに
駆動される。

【０１６７】次に、ＯＲ回路１１８ａの出力信号がＬレ
ベルに立下った状態を考える。この状態では、アレイ活
性化信号ＡＣＴ♯Ｂ、ＡＣＴ♯ＣおよびＡＣＴ♯Ｄがす
べてＬレベルの非活性状態にあり、他バンクがすべて非
活性状態にある。アレイ活性化信号ＡＣＴ♯Ａが活性状
態にあれば、このバンク♯Ａのみが活性状態になる。

【０１６８】クロックサイクル♯ｃにおいて、アクティ
ブコマンド以外のコマンドを与える。ＯＲ回路１１８ａ
の出力信号はＬレベルであり、ＮＡＮＤ回路１１８ｃの
出力信号は、このバンク指定信号φｂａの論理状態にか
かわらず、Ｈレベルに保持されている。また、アレイ活
性化信号ＡＣＴ♯ＡがＨレベルの活性状態にあれば、Ｎ
ＡＮＤ回路１１８ｄが能動化される。したがってこのク
ロックサイクル♯ｃにおいて与えられたコマンドに従っ
て動作モード指示信号φが所定期間Ｈレベルの活性状態
となると、ＮＡＮＤ回路１１８ｄおよびインバータ１１
８ｅにより、バンク♯Ａに対する動作モード指定信号φ
Ａが所定期間Ｈレベルの活性状態へ駆動される。

【０１６９】したがって、この場合、バンク♯Ａのみが
活性状態のときには、バンクアドレス信号ＢＡをバンク
♯Ａに設定する必要はなく、その状態は任意であり、４
バンク構成の場合においても、１つのバンクのみが活性
状態のときには、この活性状態とされたバンクに対し動
作モード指定信号が与えられる。これにより、４バンク
構成においても、アクティブコマンド以外のコマンドと
同時にバンクアドレス信号を活性状態のバンクを指定す
る状態に設定する必要がなく、実施の形態１と同様、バ
ンクアドレス信号の制御が簡略化される。

【０１７０】以上のように、この発明の実施の形態２の
ように４バンクが設けられている場合においても、１つ
のバンクのみが活性状態のときには、この活性状態のバ
ンクに対し動作モード指定信号を与えるように構成して
いるため、バンク指定のための制御が容易となる。

【０１７１】［他の適用例］上述の説明おいて、バンク
の数は２または４である。しかしながらこのバンクの数
は任意であり、図２３に示す構成において、他バンクに
対するアレイ活性化信号の状態と対応のバンクのアレイ
活性化信号に従って対応のバンクへ与えられるバンクア
ドレス指定信号の有効／無効の判定およびその判定結果
による対応の動作モード指定信号の活性／非活性を判定
する構成を利用することにより、この発明の構成は、容
易に多バンク半導体記憶装置に対し適用することができ
る。

【０１７２】また、上述の実施の形態１および２におい
ては、クロック信号の立上がりエッジで外部からの信号
を取込む同期型半導体記憶装置が述べられている。しか
しながら、クロック信号の立上がりエッジおよび立下が
りエッジを用いる同期型半導体記憶装置であっても本発
明は適用可能である。

【０１７３】また、同期型半導体記憶装置以外の半導体
記憶装置であっても、外部からの動作モード指示信号と
バンクアドレス信号が与えられるマルチバンク構成の半
導体記憶装置であれば本発明は適用可能である（コマン
ドデコーダを設ける必要がないだけである）。

【０１７４】

【発明の効果】以上のように、この発明に従えば、複数
のバンクが設けられている半導体記憶装置において、１
つのバンクのみが活性状態にある場合には、この活性状
態のバンクに対しバンクアドレス信号の状態にかかわら
ず動作モード指定信号を与えるように構成しているた
め、動作モード指示信号印加時に、バンクアドレス信号
を設定する必要がなく、バンクアドレス信号の制御が容
易となる。また、バンクアドレス信号をコマンド印加時
に所定の状態に駆動する必要がなく、バンクアドレス信
号伝達線の充放電は行なわれず、システム全体としての
消費電流が低減される。

【０１７５】請求項１に係る発明に従えば、複数のバン
クそれぞれに対応して設けられたバンク駆動手段からの
出力信号に従ってこれら複数のバンクが活性状態にある
か否かを判定し、その判定結果が１つのバンクが活性状
態にあることを示すときには、この活性状態の１つのバ
ンクに対し与えられた動作モード指示信号に対応する動
作モード指定信号を出力するように構成しているため、
１つのバンクのみが活性状態へ駆動される動作時におい
ては、バンクアドレス信号を指定する必要がなく、バン
クアドレス指定のための制御が容易となる。

【０１７６】請求項２に係る発明に従えば、この駆動信
号発生手段は、他バンクのバンクの活性／非活性を示す
バンク活性化信号を受け、これら受けた他バンクのすべ
てが非活性状態のときには、対応のバンクを指定するバ
ンク指定信号を活性状態に保持し、このバンク指定信号
と対応のバンク活性化信号と動作モード指示信号とに従
って対応のバンクへ動作モード指定信号を出力するよう
に構成しているため、容易に、他バンクの活性／非活性
に従ってバンクアドレス信号の有効／無効を決定するこ
とができ、対応のバンクのみが活性状態のとき、容易に
対応のバンクへ動作モード指示信号に従って動作モード
指定信号を与えることができる。

【０１７７】請求項３に係る発明に従えば、複数のバン
ク駆動手段各々が対応のバンクを活性状態へ駆動するバ
ンク活性化信号に従って各バンクの活性／非活性を判定
しているため、容易に複数のバンクが同時に活性状態に
駆動されているか否かを識別することができる。

【０１７８】請求項４に係る発明に従えば、バンク活性
化指示信号と異なる動作モード指示信号が与えられたと
きにバンク選択手段からのバンク指定信号と他バンクの
バンク活性化信号とを受け、他バンクがすべて非活性状
態のとき、この対応のバンクが活性状態のときには、対
応のバンクへ動作モード指定信号を与えるように構成し
ているため、同期型半導体記憶装置においても、容易に
１つのバンクのみが活性状態のときにはバンクアドレス
信号を指定することなくバンク活性化指示信号と異なる
動作モード指示信号を与えることができ、バンクアドレ
スの制御が容易となる。

【０１７９】請求項５に係る発明に従えば、この駆動信
号発生手段は、２以上のバンクが活性状態にあるときに
は、バンクアドレス信号に従ってこのアドレス指定され
たバンクに対して動作モード指示信号に対応する動作モ
ード指定信号を出力するように構成しているため、複数
のバンクが同時に活性状態にあるときには、正確に、ア
ドレス指定されたバンクへ動作モード指定信号を与える
ことができる。

【０１８０】請求項６に係る発明に従えば、この動作モ
ード指示信号は、データの書込を指示する書込モード指
示信号であり、データ書込時におけるバンクアドレス信
号の制御が簡略化される。

【０１８１】請求項７に係る発明に従えば、動作モード
指示信号はデータの読出を指示する読出モード指示信号
であり、データ読出時において、バンクアドレス信号の
制御が簡略化される。

【０１８２】請求項８に係る発明に従えば、動作モード
指示信号は、活性状態のバンクを非活性状態にするプリ
チャージ指示信号であり、このバンクプリチャージ時に
おけるバンクアドレス信号の制御が簡略化される。

【図面の簡単な説明】

【図１】 この発明の実施の形態１に従う半導体記憶装
置の全体の構成を概略的に示す図である。

【図２】 図１に示すバンクアドレス信号入力バッファ
の構成を概略的に示す図である。

【図３】 図１に示すコマンドデコーダの構成を概略的
に示す図である。

【図４】 図３に示すコマンドデコーダの動作を示すタ
イミングチャート図である。

【図５】 図１に示すコマンドデコーダの変更例の構成
を概略的に示す図である。

【図６】 図５に示すコマンドデコーダの動作を示すタ
イミングチャート図である。

【図７】 図１に示すバンク駆動信号発生回路のアレイ
活性化指示信号発生部の構成の一例を示す図である。

【図８】 図７に示す回路の動作を示すタイミングチャ
ート図である。

【図９】 図１に示す半導体記憶装置の行選択に関連す
る部分の構成を概略的に示す図である。

【図１０】 図９に示すバンク駆動回路の動作を示すタ
イミングチャート図である。

【図１１】 図１に示すバンク駆動信号発生回路のアク
ティブコマンド以外のコマンドに従った動作モード指定
信号を発生する部分の構成を概略的に示す図である。

【図１２】 図１１に示すバンク駆動信号発生回路の構
成の一例を示す図である。

【図１３】 図１２に示すバンク駆動信号発生回路の動
作を示すタイミングチャート図である。

【図１４】 図１２に示すバンク駆動信号発生回路の動
作を示すタイミングチャート図である。

【図１５】 図１１に示すバンク駆動信号発生回路の第
１の変更例の構成を示す図である。

【図１６】 図１１に示すバンク駆動信号発生回路の第
２の変更例の構成を示す図である。

【図１７】 図１１に示すバンク駆動信号発生回路の具
体的構成を示す図である。

【図１８】 図１７に示すバンク駆動信号発生回路の動
作を示すタイミングチャート図である。

【図１９】 図１７に示すバンク駆動信号発生回路の動
作を示すタイミングチャート図である。

【図２０】 図１に示す半導体記憶装置のデータ書込／
読出に関連する部分の構成を概略的に示す図である。

【図２１】 この発明の実施の形態２に従う半導体記憶
装置の全体の構成を概略的に示す図である。

【図２２】 図２１に示すバンク駆動信号発生回路の構
成を概略的に示す図である。

【図２３】 図２２に示すバンク駆動信号発生回路の構
成例を示す図である。

【図２４】 図２３に示すバンク駆動信号発生回路の動
作を示すタイミングチャート図である。

【図２５】 従来の同期型半導体記憶装置のデータ読出
時の動作を示すタイミングチャート図である。

【図２６】 従来の同期型半導体記憶装置のデータ書込
時の動作を示すタイミングチャート図である。

【図２７】 従来の同期型半導体記憶装置の内部動作モ
ード指定信号発生部の構成を概略的に示す図である。

【符号の説明】

１ バンクアドレス信号入力バッファ、２ コマンドデ
コーダ、４ アドレス信号入力バッファ、５，６ バン
ク駆動回路、３０ バンク駆動信号発生回路、♯Ａ，♯
Ｂ バンク、５ａ，６ａ セット／リセットフリップフ
ロップ、５ｂ，６ｂ 行系制御回路、３０ｂ 判定回
路、３０ｃ バンク決定回路、３０ｄ，３０ｅ 動作モ
ード指定信号発生回路、３０ｆ バンク判定／決定回
路、３０ｇ，３０ｈ バンク選択制御回路、３０ｉ，３
０ｍ プリチャージトリガ信号発生回路、３０ｊ，３０
ｎ リードトリガ信号発生回路、３０ｋ，３０ｐ ライ
トトリガ信号発生回路、１００ バンクアドレス信号入
力バッファ、１０２ コマンドデコーダ、１１０，１１
２，１１４，１１６ バンク駆動回路、１１８ バンク
駆動信号発生回路、♯Ａ，♯Ｂ，♯Ｃ，♯Ｄ バンク、
１２０ バンク判定／決定回路、１２２ａ，１２２ｂ，
１２２ｃ，１２２ｄ 動作モード指定信号発生回路、１
１８ａ ＯＲ回路、１１８ｂ インバータ、１１８ｃ
ＮＡＮＤ回路、１１８ｄ ＮＡＮＤ回路、１１８ｅ イ
ンバータ。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 互いに独立に活性および非活性化するこ
   とのできる複数のバンクを有する半導体記憶装置であっ
   て、 前記複数のバンク各々に対応して設けられ、与えられた
   動作モード指定信号に従って対応のバンクを駆動する複
   数のバンク駆動手段、および前記複数のバンク駆動手段
   に結合され、前記複数のバンク各々が活性状態にあるか
   否かを判定し、該判定結果が前記複数のバンクのうち１
   つのバンクのみが活性状態にあることを示すとき、該活
   性状態の１つのバンクに対し与えられた動作モード指示
   信号に対応する前記動作モード指定信号を出力する駆動
   信号発生手段を備える、半導体記憶装置。
2. 【請求項２】 前記駆動信号発生手段は、前記複数のバ
   ンク各々に対応して設けられ、対応のバンク以外の他バ
   ンクの活性／非活性状態を示すバンク活性化信号を受け
   るゲート手段と、 前記複数のバンク各々に対応して設けられ、対応のゲー
   ト手段の出力信号が、該対応のゲート手段が受けたバン
   ク活性化信号がすべて非活性状態であることを示すとき
   該対応のバンクを指定するバンク指定信号を活性状態に
   保持するバンク選択手段、および前記複数のバンク各々
   に対応して設けられ、対応のバンク選択手段の出力信号
   と前記動作モード指示信号と対応のバンクのバンク活性
   化信号とを受けて、対応のバンクへ前記動作モード指定
   信号を発生する手段とを含む、請求項１記載の半導体記
   憶装置。
3. 【請求項３】 前記複数のバンクのうちのバンクを指定
   するバンクアドレス信号と外部からのバンク活性化指示
   信号とを受け、アドレス指定されたバンクを活性状態に
   駆動するバンク活性化信号を発生する手段をさらに備
   え、 各前記バンク駆動手段は前記バンク活性化信号に応答し
   て対応のバンクを活性化するアレイ活性化信号を発生す
   る手段を含み、 前記駆動信号発生手段は、前記複数のバンク各々のアレ
   イ活性化信号に従って各前記バンクの活性／非活性状態
   を判定する手段を含む、請求項１記載の半導体記憶装
   置。
4. 【請求項４】 クロック信号に同期して動作する半導体
   記憶装置であって、 各々が互いに独立に活性状態および非活性状態へ駆動す
   ることのできる複数のバンク、 前記クロック信号に同期して与えられるバンクアドレス
   信号を受け、該受けたバンクアドレス信号が指定するバ
   ンクを指示するバンク指定信号を発生するバンク選択手
   段、 前記クロック信号に同期して前記バンクアドレス信号と
   同時に与えられるバンク活性化指示信号を受け、前記バ
   ンク選択手段からのバンク指示信号が指定するバンクへ
   アレイ活性化信号を出力するバンク活性化手段、 前記クロック信号に同期して与えられる、前記バンク活
   性化指示信号と異なる動作モード指示信号を受け、該受
   けた動作モード指示信号に対応する内部指示信号を発生
   する手段、 前記複数のバンク各々に対応して設けられ、前記バンク
   選択手段からのバンク指定信号と前記バンク活性化手段
   からの対応のバンクおよび他バンクのアレイ活性化信号
   とを受け、前記対応のバンクのアレイ活性化信号が活性
   状態にありかつ前記他バンクのアレイ活性化信号がすべ
   て非活性状態のとき、前記バンク選択手段からのバンク
   指定信号を無視して対応のバンクへ前記内部指示信号に
   従った動作モード活性化信号を与える複数の制御手段を
   備える、半導体記憶装置。
5. 【請求項５】 前記駆動信号発生手段は、前記判定結果
   が２以上のバンクが活性状態にあることを示すとき、前
   記動作モード指示信号とともに与えられるバンクアドレ
   ス信号に従って、アドレス指定されたバンクに対して前
   記動作モード指示信号に対応する動作モード指定信号を
   出力する手段をさらに備える、請求項１記載の半導体記
   憶装置。
6. 【請求項６】 前記動作モード指示信号は、データの書
   込を指示する書込モード指示信号である、請求項１また
   は４記載の半導体記憶装置。
7. 【請求項７】 前記動作モード指示信号は、データの読
   出を指示する読出モード指示信号である、請求項１また
   は４記載の半導体記憶装置。
8. 【請求項８】 前記動作モード指示信号は、活性状態の
   バンクを非活性状態にするプリチャージ指示信号であ
   る、請求項１または４記載の半導体記憶装置。