KR100572320B1 - 동시에 리드와 라이트가 가능한 반도체메모리장치 - Google Patents

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Abstract

본 발명은 반도체메모리장치에 관한 것이다.
본 발명은 리드용 데이터경로와 라이트용 데이터경로 분리함으로써 다수 개의 뱅크를 갖는 반도체메모리장치에서 어느 하나의 뱅크에 데이터를 라이트하면서 동시에 다른 어느 뱅크에 저장되어 있는 데이터를 리드할 수 있는 반도체메모리장치를 개시한다.
어드레스, 뱅크어드레스, 프리디코더, 뱅크, 라이트드라이버

Description

동시에 리드와 라이트가 가능한 반도체메모리장치{SEMICONDUCTOR MEMORY DEVICE ABLE TO READ AND WRITE AT A TIME}
도 1은 종래의 디디알싱크디램(DDR SDRAM)의 라이트명령과 리드명령이 연속하는 경우의 타이밍도,
도 2는 본 발명의 실시예에 따른 동시에 리드와 라이트가 가능한 반도체메모리장치의 구성을 보여주는 블록도,
도 3은 도 2의 뱅크어드레스 버퍼의 구성을 보여주는 도면,
도 4는 도 2의 어드레스 버퍼의 구성을 보여주는 도면,
도 5는 도 2의 컬럼 프리디코더의 구성을 보여주는 도면,
도 6은 도 5의 컬럼 프리디코더의 뱅크A 컬럼프리디코더의 로직을 보여주는 도면,
도 7은 본 발명의 실시예에 따른 반도체메모리장치에서 라이트 명령 후 다른 뱅크의 리드 명령이 인가되는 경우의 동작타이밍도이다.
본 발명에 따른 도면들에서 실질적으로 동일한 구성과 기능을 가진 구성요소들에 대하여는 동일한 참조부호를 사용한다.
*도면의 주요부분에 대한 부호의 설명*
110 : 데이터센스앰프 120 : 데이터출력버퍼
130 : 데이터입력버퍼 140a, 140b : 스위치
150a, 150b : 라이트드라이버 210 : 뱅크어드레스버퍼
220 : 어드레스버퍼 230 : 컬럼프리디코더
240 : 컬럼메인디코더 300 : 메모리셀어레이
본 발명은 반도체메모리장치에 관한 것으로, 더욱 상세하게는 다수 개의 메모리 뱅크를 갖는 메모리장치에 관한 것이다.
다이나믹램(Dynamic Random Access Memory: DRAM)은 스테이틱램(Static Random Access Memory: SRAM)에 비하여 가격이 저렴하여 개인용 컴퓨터나 대형컴퓨터에 대량으로 사용되는 반도체메모리장치이다.
DRAM에서 라이트(Write)와 리드(Read)간의 명령 간격은 매우 중요한 요소이다. 이것을 라이트/리드 전환시간(Write-to-Read Turn around Time)이라고 하며, 이는 라이트동작에서 리드동작으로의 전환시 매우 중요한 파라미터가 되며, 시스템 입장에서는 외부 데이터 입출력핀(DQ Pin)의 버스 효율을 좌우한다.
도 1은 종래의 디디알싱크디램(DDR SDRAM)의 라이트명령과 리드명령이 연속하는 경우의 타이밍도이다.
일반적인 디디알 싱크디램(DDR SDRAM)은 라이트 레이턴시가 1CK이다. 라이트 레이턴시는 라이트 명령에서 첫 데이터(Data)가 입력되는 지연시간이므로, 라이트 명령이 인가된 다음 클럭(Clock)부터 첫 데이터가 입력되기 시작한다.
한 뱅크의 라이트명령이 인가되고, 다음 클럭(Clock)에서 두 개의 데이터(DDR)가 입력된다.
디디알싱크디램(DDR SDRAM)은 내부적으로 2비트 프리펫치 구조(2bit prefetch scheme)을 사용한다. 따라서, 직렬(Serial)로 입력된 두 개의 데이터를 모두 받아들여 이를 병렬(Pararrel)로 정리한 후 라이트 동작을 수행한다.
따라서 라이트명령이 인가된 후 두 번째 클럭에서 내부 정렬된 데이터를 쓰기 위한 모든 동작이 이루어지며, 데이터를 비트라인센스앰프(BL S/A) 및 셀(Cell)에 라이트하기 위한 컬럼선택신호(CSL)도 두번째 클럭(Clock)에서 발생하여 데이터가 라이트된다. 두 번째 클럭에서 발생한 CSL 신호는 세번째 클럭에서 디스에이블(Disable)되며 이 클럭에서 내부 데이터버스(Data Bus) 프리차지동작이 수행된다. 내부 데이터버스가 이전의 라이트명령을 받아 하이/로우로 천이된 것을 한 클럭 동안에 프리차지하는 것이다.
이 내부 데이터버스가 서로 다른 뱅크간에 공유되어 있으므로, 다음에 다른 뱅크의 리드동작을 수행하기 전에 프리차지하는 것이다. 따라서 다른 뱅크의 리드 명령은 라이트 명령이 인가된 클럭에서 네 번째 클럭에서 인가될 수 있다. 도1에서는 리드의 CAS 레이턴시(Latency) 가 3으로 설정되어 예시되어 있다.
도 1에서 볼 수 있는 바와 같이, 서로 다른 뱅크간의 라이트-리드 명령의 간격이 4클럭이며, 데이터 입장으로는 라이트의 마지막 입력 데이터와 리드 명령의 첫 출력 데이터간에 5클럭의 시간적 공백이 발생하며 이는 입출력핀(DQ Pin) 입장 에서 버스의 효율을 떨어뜨리게 된다.
만약 DDR SDRAM 이 사용되는 시스템 응용이 리드-라이트, 라이트-리드간의 전환이 매우 빈번한 응용이라면, 도 1의 종래 DDR SDRAM 은 데이터 핀의 버스 효율 때문에 상당한 성능저하(Performance Degrade)가 발생한다는 문제점이 있다.
본 발명은 상기의 문제점을 해결하기 위하여 창안된 것으로, 본 발명의 목적은 한 뱅크 라이트명령 인가 후 바로 다음 클럭에서도 다른 뱅크의 리드명령을 인가할 수 있는 메모리장치를 제공하는데 있다.
상기의 목적을 달성하기 위한 본 발명의 구성은 다수 개의 뱅크로 이루어진 반도체메모리장치에 있어서, 뱅크어드레스를 래치하는 뱅크어드레스버퍼와; 컬럼어드레스와 로우어드레스를 래치하는 어드레스버퍼와; 각 뱅크별로 구비되어 상기 뱅크어드레스버퍼와 상기 어드레스버퍼의 출력을 이용하여 어드레스를 디코딩하는 디코더와; 다수 개의 뱅크로 이루어지며, 데이터를 저장하기 위한 메모리셀어레이와; 상기 메모리셀어레이에 저장된 데이터를 출력버퍼를 통하여 입출력핀으로 출력하기 위한 출력데이터경로와; 입출력핀을 통하여 외부에서 입력된 입력버퍼의 데이터를 상기 메모리셀어레이에 입력하기 위한 것으로, 상기 출력데이터경로와 분리되어 있는 입력데이터경로;를 구비하는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 뱅크어드레스버퍼는: 상기 메모리셀어레이의 뱅크들 중 저장된 데이터가 출력되는 뱅크의 어드레스를 래치하는 리드 뱅크어 드레스래치와; 상기 메모리셀어레이의 뱅크들 중 외부에서 입력된 데이터가 저장될 뱅크의 어드레스를 래치하는 라이트 뱅크어드레스래치;로 구성되고, 상기 리드 컬럼 뱅크어드레스 래치와 상기 라이트 컬럼 뱅크어드레스 래치들은 각각 뱅크의 개수만큼 구비되며, 상기 리드 컬럼 뱅크어드레스 래치는 리드(READ) 명령신호에 반응하여 뱅크어드레스 입력을 래치하며, 상기 라이트 컬럼뱅크어드레스 래치는 라이트(WRITE) 명령신호에 반응하여 뱅크어드레스 입력을 래치한다.
바람직한 실시예에 있어서, 상기 어드레스버퍼는: 로우어드레스를 래치하는 로우어드레스래치와; 데이터 출력을 위한 리드 컬럼어드레스래치와; 데이터 저장을 위한 라이트 컬럼어드레스래치;로 구성되고, 상기 로우 어드레스 래치는 액티브(ACTIVE) 명령신호에 반응하여 어드레스 신호를 래치하고, 상기 리드 컬럼 어드레스 래치는 리드(READ) 명령신호에 반응하여 어드레스 입력을 래치하며, 상기 라이트 컬럼 어드레스 래치는 라이트(WRITE) 명령신호에 반응하여 어드레스 입력을 래치한다.
바람직한 실시예에 있어서, 상기 입력데이터경로는: 각 뱅크별로 구비되는 라이트드라이버와; 상기 입출력핀에 입력되는 데이터를 래치하는 입력버퍼;를 구비하며, 상기 라이트드라이버에는 상기 입출력핀을 통해 입력된 데이터와 함께 상기 라이트 뱅크어드레스래치에서 래치된 라이트 뱅크어드레스신호가 입력된다.
바람직한 실시예에 있어서, 상기 출력데이터경로는: 각 뱅크별로 구비되는 스위치와; 상기 뱅크에서 출력된 데이터를 증폭하는 데이터센스앰프와; 상기 데이터센스앰프에서 증폭된 데이터신호를 래치하는 출력버퍼;를 구비하며, 상기 스위치 에는 상기 뱅크에서 출력된 데이터와 함께 상기 리드 뱅크어드레스래치에서 래치된 리드 뱅크어드레스신호가 입력된다.
(실시예)
본 발명에서는 서로 다른 뱅크간에 라이트동작 후 리드명령간의 클럭공백수를 줄이거나 제거함으로써 데이터 입출력핀의 버스효율을 도모하고, 이에 따라 시스템에서의 성능향상을 이룰수 있는 반도체메모리장치를 제공한다.
이하 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
본 발명의 실시예에서는 메모리셀어레이가 두 개의 뱅크로 이루어진 반도체메모리장치를 예로 들어 설명한다.
도 2는 본 발명의 실시예에 따른 동시에 리드와 라이트가 가능한 반도체메모리장치의 구성을 보여주는 블럭도이다.
도 2에서 볼 수 있는 바와 같이, 본 발명의 실시예에 따른 반도체메모리장치는 뱅크어드레스버퍼(210)와, 어드레스버퍼(220)와, 컬럼프리디코더(230)와, 컬럼메인디코더(240)와, 로우프리디코더(250)와, 로우메인디코더(260)와, 다수 개의 뱅크를 갖는 메모리셀어레이(300)와, 데이터라인(DATAa, DATAb)과, 리드 데이터 경로(RP)와, 라이트 데이터 경로(WP)를 구비한다.
상기 컬럼 프리디코더(230)와, 컬럼 메인디코더(240)와, 로우 프리디코더(250)와, 로우 메인디코더(260)와, 데이터라인(DATAa, DATAb)은 각 뱅크별로 구비된다.
상기 뱅크어드레스버퍼(210)는 컬럼 뱅크어드레스를 래치하고, 상기 어드레스버퍼(220)는 컬럼 어드레스 및 로우 어드레스를 래치한다.
상기 컬럼 프리디코더(230)는 상기 뱅크어드레스버퍼(210)와 어드레스버퍼(220)에서 출력된 리드/라이트 컬럼 어드레스 신호와 리드/라이트 컬럼 뱅크어드레스 신호를 조합하여 컬럼 어드레스 프리디코딩 신호(DCA)를 발생하고, 상기 컬럼 메인디코더(240)는 상기 뱅크별로 발생되는 컬럼 프리디코딩 신호(DCA)에 의하여 각 뱅크별로 컬럼 선택 신호를 발생한다.
상기 라이트 데이터경로(WP)는 각 뱅크별로 구비되는 라이트드라이버(150a, 150b)와, 상기 입출력핀에 입력되는 데이터를 래치하는 데이터입력버퍼(130)로 구성된다.
상기 리드 데이터경로(RP)는 각 뱅크별로 구비되는 스위치(140a, 140b)와, 상기 뱅크에서 출력된 데이터를 증폭하는 데이터센스앰프(110)와, 상기 데이터센스앰프에서 증폭된 데이터신호를 래치하는 데이터출력버퍼(120)로 구성된다.
상기 리드 데이터경로(RP)와 상기 라이트 데이터경로(WP)는 서로 전기적으로 연결되어 있지 않고 분리되어 있다.
도 3은 도 2의 뱅크어드레스 버퍼의 구성을 보여주는 도면이다.
도 3을 참조하면, 뱅크어드레스버퍼(210)는 리드 컬럼 뱅크 어드레스 래치(211)와 라이트 컬럼 뱅크 어드레스 래치(212)를 구비한다.
상기 리드 컬럼 뱅크어드레스 래치(211)는 리드(READ)신호에 반응하여 뱅크 어드레스 입력을 래치한다.
상기 라이트 컬럼 뱅크어드레스 래치(212)는 라이트(WRITE)신호에 반응하여 뱅크어드레스 입력을 래치한다.
상기 리드 컬럼 뱅크어드레스 래치(211)와 상기 라이트 컬럼 뱅크어드레스 래치들(212)은 각각 뱅크의 개수만큼 구비된다.
도 4는 도 2의 어드레스 버퍼의 구성을 보여주는 도면이다.
도 4를 참조하면, 어드레스버퍼(220)는 로우어드레스 래치(221)와, 리드 컬럼어드레스 래치(222)와, 라이트 컬럼어드레스 래치(223)를 구비한다.
상기 로우어드레스 래치(221)는 액티브(ACTIVE) 명령신호에 반응하여 어드레스 신호를 래치한다.
상기 리드 컬럼어드레스 래치(222)는 리드(READ) 명령신호에 반응하여 어드레스 입력을 래치한다.
상기 라이트 컬럼어드레스 래치(223)는 라이트(WRITE) 명령신호에 반응하여 어드레스 입력을 래치한다.
도 5는 도 2의 컬럼 프리디코더의 구성을 보여주는 도면이고, 도 6은 도 5의 컬럼 프리디코더의 뱅크A 컬럼프리디코더의 로직을 보여주는 도면이다.
도 5에서 볼 수 있는 바와 같이, 상기 컬럼 프리디코더(230)는 뱅크A에 구비되는 뱅크A 컬럼프리디코더(230a)와 뱅크B에 구비되는 뱅크B 컬럼프리디코더(230b) 로 구성된다.
각 컬럼프리디코더(230a, 230b)는 어드레스버퍼(220)의 출력인 리드 컬럼어드레스신호(CARi, CARj)와 라이트 컬럼어드레스신호(CAWi, CAWj), 그리고 뱅크어드레스버퍼(210)의 출력인 리드 컬럼 뱅크어드레스신호(CBARa, CBARb)와 라이트 컬럼 뱅크어드레스신호(CBAWa, CBAWb)를 입력으로 한 후 컬럼어드레스 프리디코딩신호(DCAij_a, DCAij_b)를 출력한다.
즉, 도 6에서 볼 수 있는 바와 같이 컬럼프리디코더는 리드컬럼어드레스신호와 리드컬럼뱅크어드레스신호를 논리곱한 신호와 라이트컬럼어드레스신호와 라이트컬럼뱅크어드레스신호를 논리곱한 신호를 논리합하여 컬럼프리디코딩신호를 출력한다.
도 7은 본 발명의 실시예에 따른 반도체메모리장치에서 라이트 명령 후 다른 뱅크의 리드 명령이 인가되는 경우의 동작타이밍도이다.
도 7에서는 동시간에 내부 라이트용 CSL 과 내부 리드용 CSL 이 활성화될 수 있다는 점을 나타내기 위하여 라이트 명령 후 두 클럭 후에 리드 명령이 오는 경우를 도시하였지만, 본 발명의 구성에 의하면 라이트 명령 후 바로 다음 클럭에서 다른 뱅크의 리드 명령을 인가할 수도 있다.
도 7에서는 라이트 명령과 함께 라이트 컬럼 어드레스가 인가되고 다음 클럭에서 라이트 될 입력 데이터가 입력된다.
내부적으로는 라이트 후 두 번째 클럭에서 실제 사용되는 래치된 컬럼 어드레스 신호들(CAWi, CAWj)이 발생한다.
이 어드레스 신호들은 라이트 명령이 인가된 클럭에서 주어진 어드레스를 래치하고, 내부적으로 두 클럭을 지연하여 발생한 것이다. 그런데, 도 7에서는 라이트 후 두 번째 클럭에서 다른 뱅크의 리드 명령이 인가되므로 상기 클럭에서 입력되는 어드레스를 래치하여 리드용 내부 컬럼 어드레스 신호들(CARi, CARj)이 발생한다.
즉 동일 클럭 구간에 뱅크A의 라이트 컬럼어드레스 신호와, 뱅크B의 리드 컬럼어드레스 신호가 발생한다. 또한 뱅크B 라이트 뱅크어드레스 신호가 활성화되고, 뱅크B 리드 뱅크어드레스 신호가 활성화된다.
뱅크A의 라이트 컬럼어드레스 신호와 라이트 뱅크어드레스 신호를 조합하여 뱅크A의 컬럼 어드레스 프리디코딩 신호들(DCAij_a)이 발생하고, 뱅크B의 리드용 컬럼 어드레스 신호와 리드용 컬럼 뱅크어드레스 신호들이 조합되어 뱅크B의 컬럼 어드레스 프리디코딩 신호들(DCAij_b)이 발생한다.
상기 각 뱅크의 컬럼 어드레스 프리디코딩 신호들(DCAij_a, DCAij_b)에 응답하여 뱅크A의 컬럼선택신호(CSLa)와 뱅크B의 컬럼선택신호(CSLb)가 발생한다.
뱅크B의 컬럼 선택 신호(CSLb) 에 반응하여 비트라인센스앰프(B/L S/A)의 데이터가 뱅크B용 데이터라인(DATAb)에 실리고 데이터라인(DATAb)에 전송된 신호는 스위치에 의하여 리드데이터경로(RP)에 실린다.
리드데이터경로(RP)는 리드용 데이터 버스이며 각 뱅크간에 존재하는 데이터라인(DATAa, DATAb)이 리드용 컬럼 뱅크어드레스 신호(CBARa, CBARb)에 제어되어 스위치를 통하여 리드데이터경로(RP)에 연결된다.
즉 데이터라인(DATAa, DATAb)은 각 뱅크별로 존재하고, 각 뱅크의 데이터라인은 스위치를 통하여 리드데이터경로(RP)에 연결된다.
데이터 센스앰프의 출력신호(DOUT)는 미리 설정된 카스레이턴시(CL)에 의하여 제어되는 레이턴시 제어신호에 의하여 적당한 시점(본 발명의 실시예에서는 CL=3이므로 리드 후 세 번째 클럭)에서 출력되어 데이터 출력버퍼(DATA OUTPUT BUFFER; 120)를 통하여 입출력핀(DQ Pin)으로 리드데이터를 출력한다.
한편 라이트 명령 후 외부에서 인가되는 입력데이터는 리드 데이터경로(RP)와 분리된 라이트 데이터경로(WP)를 통하여 각 뱅크의 데이터라인(DATAa, DATAb)으로 전달되며, 각 뱅크의 데이터라인은 라이트드라이버(150a, 150b)를 통하여 라이트 데이터경로(WP)에 연결된다. 입력된 데이터는 상기 라이트드라이버들 중 라이트 컬럼 뱅크어드레스 신호에 반응하여 활성화된 뱅크의 라이트드라이버가 작동되어 비트라인센스앰프(320a, 320b) 및 메모리셀어레이(310a, 310b)에 라이트된다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
특히, 본 발명의 실시예에서는 두 개의 뱅크로 이루어진 메모리셀어레이를 갖는 반도체메모리장치를 예로 들어 설명하였으나, 본 발명의 기술적 사상의 범위가 이에 한정되는 것은 아니며 그 이상의 개수의 뱅크로 이루어진 메모리셀어레이 를 갖는 반도체메모리장치 역시 본 발명의 기술적 사상의 범위에 속하는 것은 자명하다 할 것이다.
상술한 바와 같이 본 발명에서는 리드/라이트용 컬럼 어드레스 래치 및 컬럼 뱅크 래치를 따로 두어, 동시에 서로 다른 뱅크의 CSL 을 활성화하고, 데이터라인 이후의 데이터 경로를 리드/라이트 경로로 분리하여, 서로 다른 뱅크에 동시에 라이트/리드하는 기능을 갖는 반도체메모리장치를 제공한다. 리드/라이트 경로를 분리함으로써 라이트 후 다른 뱅크 리드시 발생하는 명령간의 간격 및 이에 의하여 발생되는 DQ 핀에서의 버스 효율 저하를 감소시키는 효과가 있다.

Claims (9)

  1. 다수 개의 뱅크로 이루어지며, 데이터를 저장하기 위한 메모리셀어레이와;
    리드용 컬럼뱅크어드레스와 라이트용 컬럼뱅크어드레스를 래치하는 뱅크어드레스버퍼와;
    리드용 컬럼어드레스와 라이트용 컬럼어드레스를 래치하는 어드레스버퍼와;
    상기 리드용 컬럼어드레스와 상기 리드용 컬럼뱅크어드레스를 논리곱한 제1신호와, 상기 라이트용 컬럼어드레스와 상기 라이트용 컬럼뱅크어드레스를 논리곱한 제2신호를 논리합하고, 상기 논리합 결과를 근거로 하여 서로 다른 뱅크에 대응되는 컬럼들을 동시에 활성화시키는 제 1 및 제 2 컬럼선택신호들을 발생하는 디코더와;
    상기 제 1 컬럼선택신호에 응답해서 상기 메모리셀어레이에 저장된 데이터를 리드하고, 상기 리드 결과를 입출력핀으로 출력하는 출력데이터경로; 그리고
    상기 제 2 컬럼선택신호에 응답해서 상기 입출력핀을 통하여 외부에서 입력된 데이터를 상기 메모리셀어레이에 입력하기 위한 것으로, 상기 출력데이터경로와 분리되어 있는 입력데이터경로를 포함하는 것을 특징으로 하는 반도체메모리장치.
  2. 제 1 항에 있어서,
    상기 뱅크어드레스버퍼는,
    상기 리드용 컬럼뱅크어드레스를 래치하는 리드 뱅크어드레스래치; 그리고
    상기 라이트용 컬럼뱅크어드레스를 래치하는 라이트 뱅크어드레스래치를 포함하며,
    상기 리드 컬럼뱅크어드레스래치와 상기 라이트 컬럼뱅크어드레스래치는 상기 뱅크의 개수만큼 구비되며,
    상기 리드 컬럼뱅크어드레스래치는 리드 명령에 응답하여 상기 리드용 컬럼뱅크어드레스를 래치하고, 상기 라이트 컬럼뱅크어드레스래치는 라이트 명령에 응답하여 상기 라이트용 컬럼뱅크어드레스를 래치하는 것을 특징으로 하는 반도체메모리장치.
  3. 제 1 항에 있어서,
    상기 어드레스버퍼는,
    로우어드레스를 래치하는 로우어드레스래치와;
    상기 리드용 컬럼어드레스를 래치하는 리드 컬럼어드레스래치; 그리고
    상기 라이트용 컬럼어드레스를 래치하는 라이트 컬럼어드레스래치를 포함하며,
    상기 로우어드레스래치는 액티브 명령에 응답하여 상기 로우어드레스를 래치하고,
    상기 리드 컬럼어드레스래치는 리드 명령에 응답하여 상기 리드용 컬럼어드레스를 래치하며,
    상기 라이트 컬럼어드레스래치는 라이트 명령에 응답하여 상기 라이트용 컬럼어드레스를 래치하는 것을 특징으로 하는 반도체메모리장치.
  4. 제 1 항에 있어서,
    상기 입력데이터경로는,
    상기 입출력핀에 입력되는 데이터를 래치하는 입력버퍼; 그리고
    각 뱅크별로 구비되고, 상기 제 2 컬럼선택신호에 응답해서 상기 입출력핀을 통해 입력된 데이터를 상기 메모리셀어레이에 라이트하는 라이트드라이버를 포함하는 것을 특징으로 하는 반도체메모리장치.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 출력데이터경로는,
    상기 제 1 컬럼선택신호에 응답해서 상기 메모리셀어레이에 저장된 데이터를 감지 및 증폭하는 데이터센스앰프; 그리고
    각 뱅크별로 구비되고, 상기 데이터센스앰프에서 증폭된 결과를 상기 입출력핀으로 출력하는 출력버퍼를 포함하는 것을 특징으로 하는 반도체메모리장치.
  7. 삭제
  8. 삭제
  9. 삭제
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