DE10227806B4 - Halbleiterspeichereinrichtung mit Hochgeschwindigkeitsbetrieb und Verfahren zum Verwenden und Entwerfen derselben - Google Patents

Halbleiterspeichereinrichtung mit Hochgeschwindigkeitsbetrieb und Verfahren zum Verwenden und Entwerfen derselben Download PDF

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Abstract

Verfahren zum Steuern eines Speicherchips (300), der mehrere Bänke aufweist, umfassend:Erzeugen eines Datenschreibbefehls zum Schreiben von Daten auf eine Zielbank und eines Datenlesebefehls zum Lesen von Daten von einer Zielbank, wobei die Zielbänke durch einen Aktivierungsbefehl aktiviert wurden;Feststellen, ob eine Speicherbank, welche die Zielbank des Datenschreibbefehls ist, mit einer Speicherbank, welche die Zielbank des Datenlesebefehls ist, übereinstimmt; undAusgeben des Datenschreibbefehls und danach des Datenlesebefehls an den Speicherchip (300), wobei der Datenlesebefehl nach einem ersten Zeitintervall ausgegeben wird, wenn die Zielbänke des Datenschreibbefehls und des Datenlesebefehls übereinstimmen, und nach einem zweiten Zeitintervall, das sich vom ersten Zeitintervall unterscheidet, wenn die Zielbänke des Datenschreibbefehls und des Datenlesebefehls nicht übereinstimmen.

Description

  • Die vorliegende Erfindung bezieht sich auf eine Halbleiterspeichereinrichtung und insbesondere auf Verfahren zum Verwenden und Entwerfen einer dynamischen Random Access Memory (DRAM) Einrichtung.
  • Es ist bekannt, daß DRAM-Einrichtungen zu den dominantesten Speichereinrichtungen gehören und aufgrund ihrer hohen Dichte und relativ geringen Herstellungskosten derzeit für den Großteil von Speicheranwendungen verwendet werden. Beispielsweise werden DRAM-Einrichtungen als Hauptspeicher in Computersystemen, Graphikspeicher auf Graphikkarten, Pufferspeicher auf Netzwerkkarten od. dgl. verwendet.
  • Bei derzeitigen Mikroprozessoren, die bei 1 GHz und darüber betrieben werden, werden ebenfalls DRAM-Einrichtungen benötigt, um mit schnelleren Raten zu arbeiten. Um die hochratige Operation zu erhalten, insbesondere um Befehlsintervalle in DRAM-Einrichtungen zu verkürzen, teilt der Stand der Technik gemeinsame I/O-Leitungen in mehrere gemeinsame I/O-Leitungen, entsprechend der Einteilung der Speicherzellen-Arrays. Der Stand der Technik verkleinert eine „R“-Komponente der Zeitkonstante „CR“, in Relation zu jeder der gemeinsamen I/O-Leitungen, um somit die hochratige Operation zu erhalten.
  • Der obige Stand der Technik verursacht jedoch, daß die Chipgröße einer DRAM-Einrichtung groß wird. Gemäß dem Stand der Technik wird die Länge von jeder der gemeinsamen I/O-Leitungen kurz, um eine „R“-Komponente klein zu machen, während die Anzahl der gemeinsamen I/O-Leitungen ansteigt. Da die gemeinsamen I/O-Leitungen mit den jeweiligen spaltenbezogenen Schaltungen („column-related circuits“), beispielsweise Schreibverstärker, Leseverstärker und Vorladungsschaltungen („precharge circuits“), verbunden sind, benötigt der Stand der Technik mehrere spaltenbezogene Schaltungen, da die Anzahl der gemeinsamen I/O-Leitungen ansteigt. Daher steigt die Anzahl von spaltenbezogenen Schaltungen ebenfalls an, wodurch physikalisch mehr Fläche benötigt wird.
  • Zusätzlich betrachtet der obige Stand der Technik nicht Kennzeichen von „Speicheranwendungen“. Datenlese- /Schreiboperationen sind in Speicheranwendungen nicht dieselben und Datensequenzen werden auf unterschiedliche Weise gehandhabt. Trotzdem ist der obige Stand der Technik kein anwendungsspezifischer Stand der Technik, sondern ein zu allen Speicheranwendungen gemeinsamer Stand der Technik. Daher könnte der Stand der Technik für einige Speicheranwendungen nicht durchführbar sein.
  • Weiterhin beschreibt die US 5,903,509 ein seitenorientiertes, synchrones DRAM-Gerät mit innerhalb von Sub-Datenbereichen in Reihen und Spalten organisierten Speicherzellen. Befehle betreffen alle Sub-Datenbereiche gleichermaßen, aber nach inneren Vorgaben des Speichergeräts zeitversetzt. Dies ermöglicht kontinuierliche Datenübertragung zu und vom Speichergerät und reduziert Leerlaufzeiten des Datenbusses.
  • Die US 2001/0033514 A1 stellt einen Halbleiterspeicher mit einer Vielzahl von Speicherbänken bereit, welcher Daten nach einem Vergleich der Spannungsniveaus von Lesespannungen von einer Speicherzelle und einer Referenzspannung liest. Das Vergleichsergebnis wird zu einer Beeinflussung der Ladungskapazität von Leitungen herangezogen.
  • Um die Anzahl der Datenleitungen und der elektronischen Bauelemente in einem Speichergerät zu verkleinern, sieht die US 6,327,214 B1 Speicherbänke vor, die sich einen I/O-Fühlverstärker und verschiedene I/O-Leitungen teilen.
  • Des Weiteren beschreibt der JEDEC Standard JESD79, „DDR SDRAM Specification“, Juni 2000, die Merkmale und den Betrieb von JEDEC-DDR-Einheiten. Der JEDEC Standard JED79 beschreibt, dass einen Speicherbank innerhalb des DDR SDRAM „geöffnet“ bzw. aktiviert werden muss, bevor ein Datenlese- oder Datenschreibbefehl betreffend die Speicherbank ausgegeben werden kann. Hierfür beschreibt der JEDEC Standard JED79 einen Aktivierungsbefehl („ACTIVE command“) zum Öffnen bzw. Aktivieren der Speicherbank für nachfolgenden Zugriff, den Datenlesebefehl („READ command“) zum Veranlassen eines Lesezugriffs auf die aktivierte Speicherbank und den Datenschreibbefehl („WRITE command“) zum Veranlassen eines Schreibzugriffs auf die aktivierte Speicherbank.
  • Es ist wünschenswert, schnellere DRAM-Einrichtungen bereitzustellen, die insbesondere eine kleine Chipgröße haben.
  • Zusammenfassung der Erfindung
  • Die vorliegende Erfindung stellt ein Verfahren nach Anspruch 1, eine Schaltung nach Anspruch 4 sowie ein System nach Anspruch 8 bereit. Die abhängigen Ansprüche betreffen bevorzugte Ausführungsbeispiele. Die Erfindung stellt insbesondere eine DRAM-Einrichtung bereit, die für zumindest einige Speicheranwendungen machbar ist und eine hochratige Operation erreichen kann.
  • Bei einigen Speicheranwendungen, beispielsweise einem Graphikspeicher auf einer Graphikkarte oder einem Pufferspeicher auf einer Netzwerkkarte, werden Daten sequentiell in eine Speichereinrichtung geschrieben und ebenfalls sequentiell aus der Speichereinrichtung ausgelesen. In diesem Fall kann eine Speichersteuerung für die Speichereinrichtung für jede vordefinierte Datenlänge bewusst eine von in der Speichereinrichtung enthaltenen Speicherbänken unterschiedliche Datenbank auswählen und kann einfach die Speicherbank vorhersagen, die gesucht wird, um Daten hineinzuschreiben oder gesucht wird um Daten auszulesen.
  • Die Erfinder der vorliegenden Erfindung richten ihre Aufmerksamkeit auf die Charakteristiken der Datenlese- /Schreiboperationen in einigen Speicheranwendungen und definierten dann zwei Arten von Befehlsintervallspezifikationen. Insbesondere wird eine der Befehlsintervallspezifikationen definiert als die Beziehung zwischen einem vorangehenden Befehl und einem folgenden Befehl, die für dieselbe Bank ausgegeben wird, während die andere der Befehlsintervallspezifikationen definiert wird als die Beziehung zwischen einem vorangehenden Befehl und einem folgenden Befehl, die jeweils für unterschiedliche Bänke ausgegeben werden. Das erstgenannte wird bezeichnet als eine erste Befehlsintervallspezifikation, während das letztgenannte bezeichnet wird als eine zweite Befehlsintervallspezifikation. Die erste und zweite Befehlsintervallspezifikation unterscheiden sich voneinander. Was die zweite Befehlsintervallspezifikation betrifft kann, da die Zielbänke unterschiedlich sind, zwischen einem vorhergehenden Befehl und einem folgenden Befehl der folgende Befehl ausgeführt werden, während der Spaltenschaltungen-Vorladung (beispielsweise eine Vorladung einer gemeinsamen I/O-Leitung) nach dem vorhergehenden Befehl. Daher kann ein in der zweiten Befehlsintervallspezifikation definiertes Zeitintervall kürzer sein als ein anderes Zeitintervall, das in der ersten Befehlsintervallspezifikation definiert ist, in Übereinstimmung mit einigen Befehlen, beispielsweise mit Befehlen die im Zusammenhang stehen mit der Vorladung der Spaltenschaltungen.
  • Des Weiteren können Paare von Banken als Bankpaare definiert werden und darüber hinaus die erste und zweite Befehlsintervallspezifikation auf die Bankpaare angewendet werden. Im Falle des Bankpaares bedeutet dies, dass die ersten Befehlsintervallspezifikationen als die Beziehung zwischen einem vorangehenden Befehl und einem folgenden Befehl, die für dasselbe Bankpaar ausgegeben werden, definiert werden, während die zweiten Befehlsintervallspezifikationen als die Beziehung zwischen einem vorangehenden Befehl und einem folgenden Befehl, die jeweils für unterschiedliche Bankpaare ausgegeben werden, definiert werden.
  • Weil die Speichersteuerung die Datenzuweisung in Übereinstimmung mit einigen Anwendungen einfach steuern kann, kann die Speichersteuerung zusätzlich die Wahrscheinlichkeit einfach reduzieren, daß die erste Befehlsintervallspezifikation verwendet wird. Dies ermöglicht, daß die Bänke, die zu demselben Bankpaar gehören, die jeweils spaltenbezogenen Schaltungen gemeinsam benutzen und die Speichergeschwindigkeit erhöhen, weil die Wahrscheinlichkeit, daß die zweite Befehlsintervallspezifikation verwendet wird, höher ist. Somit stellt ein Aspekt der vorliegenden Erfindung einen DRAM bereit, der eine kleine Chipgröße hat, aufgrund des gemeinsamen Benutzens der spaltenbezogenen Schaltungen, und der für einige Speicheranwendungen schneller ist.
  • Figurenliste
  • Die begleitenden Zeichnungen stellen Ausführungsformen der vorliegenden Erfindung dar. In den Zeichnungen ist:
    • 1 ein schematisches Blockdiagramm eines Systemaufbaus gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung;
    • 2 ein schematisches Blockdiagramm des in 1 dargestellten Graphikchips und des Speicherchips;
    • 3 stellt schematisch ein Layout des gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung aufgebauten Speicherchips dar;
    • 4 eine vergrößerte beispielhafte Ansicht der Speicherfelder 111, 121, 141, 151 und des spaltenbezogenen Schaltungsblocks 401, die in 3 dargestellt sind;
    • 5 ein Beispiel einer Befehlssequenz, bei der zwei Befehle ausgegeben werden für die Bänke, die zu demselben Bankpaar gehören;
    • 6 ein Beispiel einer Befehlssequenz, bei der zwei Befehle ausgegeben werden für die Bänke, die jeweils zu unterschiedlichen Bankpaaren gehören;
    • 7 ein Ablaufdiagramm zur Verwendung der Beschreibung einer Erzeugung von TG1 und TG2, in dem Fall eines Schreiben-zu-Lesen Zugriffs auf dasselbe Bankpaar;
    • 8 ein Ablaufdiagramm zur Verwendung der Beschreibung einer Erzeugung von TG1 und TG2, in dem Fall eines Schreiben-zu-Lesen Zugriffs auf unterschiedliche Bankpaare;
    • 9 ein Ablaufdiagramm der Schreiben-zu-Lesen Operation in Bezug zu demselben Bankpaar;
    • 10 ein Ablaufdiagramm der Schreiben-zu-Lesen Operation in Bezug zu den unterschiedlichen Bankpaaren;
    • 11 ein Ablaufdiagramm der Lesen-zu-Lesen Operation;
    • 12 ein Ablaufdiagramm der Schreiben-zu-Schreiben Operation;
    • 13 ein Ablaufdiagramm der Lesen-zu-Schreiben Operation in Bezug zu den unterschiedlichen Bankpaaren; und
    • 14 stellt schematisch ein Layout eines Speicherchips dar, der gemäß einer weiteren bevorzugten Ausführungsform der vorliegenden Erfindung hergestellt ist.
  • Detaillierte Beschreibung der bevorzugten Ausfuhrungsformen
  • [Konzeptionelle Ausführungsform]
  • Es wird zunächst eine Beschreibung über eine konzeptionelle Ausführungsform der vorliegenden Erfindung, noch vor einer konkreten Ausführungsform der vorliegenden Erfindung gegeben.
  • Beim derzeitigen DRAM-Schema enthält eine DRAM-Einrichtung eine Vielzahl von Bänken. Jede Bank hat denselben Aufbau und ist zusammengesetzt aus einer Anzahl von Ablagezellen (storage cells) oder Speicherzellen (memory cells), die in Zeilen und Spalten organisiert sind. Die DRAM-Einrichtung hat Bänke, die ein Verschachteln bzw. Zusammenfassen (interleaving) von Daten zwischen Bänken erlauben, um Zugriffszeiten zu reduzieren, und kann daher mit einer hohen Geschwindigkeit betrieben werden. Im allgemeinen wird eine Befehlsintervallspezifikation für eine DRAM-Einrichtung definiert, und eine Speichersteuerung führt einen Bank-Zugriff und Lese-zu-Schreiben Operationen für die DRAM-Einrichtung in Übereinstimmung zu der Befehlsintervallspezifikation aus.
  • Gemäß dieser konzeptionellen Ausführungsform sind zwei Arten von Befehlsintervallspezifikationen definiert: eine erste und eine zweite Befehlsintervallspezifikation. Die erste und zweite Befehlsintervallspezifikation werden in einer Speichersteuerung gehalten und die Speicheroperation für eine DRAM-Einrichtung wird entsprechend der ersten und zweiten Befehlsintervallspezifikation unter der Steuerung der Speichersteuerung ausgeführt. Die erste Befehlsintervallspezifikation bezieht sich auf die Beziehung zwischen einem vorangehenden Befehl und einem folgenden Befehl, die für dieselbe Bank ausgegeben werden, während sich die zweite Befehlsintervallspezifikation auf die Beziehung zwischen einem vorangehenden Befehl und einem folgenden Befehl, die jeweils für unterschiedliche Bänke ausgegeben werden, bezieht. Die erste und zweite Befehlsintervallspezifikation unterscheiden sich voneinander. Beispielsweise kann ein in der zweiten Befehlsintervallspezifikation definiertes Zeitintervall kürzer sein als ein anderes, in der ersten Befehlsintervallspezifikation definiertes Zeitintervall, für einige Kombinationen der vorangehenden Befehle in Verbindung mit einer Vorladung von Spaltenschaltungen (beispielsweise eine Vorladung von gemeinsamen I/O-Leitungen) und den folgenden Befehlen.
  • Im Speziellen sind die erste und zweite Befehlsintervallspezifikation gemäß dieser konzeptionellen Ausführungsform wie in den folgenden Tabellen 1 und 2 gezeigt definiert.
    Figure DE000010227806B4_0001
    Figure DE000010227806B4_0002
  • Hierbei bedeutet: tCK „Takt“, tCCD „Spaltenbefehl-zu-Spaltenbefehl Verzögerungszeit“ und tWRD „Schreibbefehl-zu-Lesebefehl Verzögerungszeit“. Die weiteren Symbole werden auf dieselbe Art und Weise benutzt, wie bei der herkömmlichen Technik verwendet.
  • Bezugnehmend auf Tabellen 1 und 2 unterscheiden sich die erste und zweite Befehlsspezifikation in einem Intervall zwischen einem Schreibbefehl eines vorangehenden Befehls und einem Lesebefehl eines folgenden Befehls, und in einem anderen Intervall zwischen einem Lesebefehl eines vorangehenden Befehls und einem Schreibbefehl eines folgenden Befehls. Die in der ersten Befehlsintervallspezifikation enthaltenen gekennzeichneten Intervalle sind um „1“ länger als die in der zweiten Befehlsintervallspezifikation enthaltenen gekennzeichneten Intervalle, wobei „1“ eine. „Spaltenschaltungen-Vorladung“ Zeit ist. Das Intervall zwischen Lesebefehl und Schreibbefehl könnte dasselbe Intervall zwischen der ersten und zweiten Befehlsintervallspezifikation sein, in Abhängigkeit von Speicherumgebungen, beispielsweise die Art und Weise der Verwendung einer Speichereinrichtung und die Architektur der Speichereinrichtung.
  • In der zweiten Befehlsintervallspezifikation unterscheiden sich Zielbänke zwischen einem vorangehenden Befehl und einem folgenden Befehl. In dem Fall, in dem die Operationen übereinstimmen mit der zweiten Befehlsintervallspezifikation, kann der folgende Befehl daher während der Vorladung der Spaltenschaltungen, (beispielsweise die Vorladung von gemeinsamen I/O-Leitungen), nach dem vorangehenden Befehl ausgeführt werden, so daß die Intervalle in der zweiten Befehlsintervallspezifikation verkürzt werden. Daraus resultierend operiert die DRAM-Einrichtung bei einer höheren Rate, wenn das Ereignis, auf das die zweite Befehlsintervallspezifikation angewendet wird, eintritt.
  • Zusätzlich werden gemäß einer weiteren konzeptionellen Ausführungsform Paare von Bänken als Bankpaare definiert und die vorausgehende erste und zweite Befehlsintervallspezifikation werden auf die Bankpaare angewendet. In dieser konzeptionellen Ausführungsform bedeutet dies, daß die erste Befehlsintervallspezifikation definiert wird als die Beziehung zwischen einem vorangehenden Befehl und einem folgenden Befehl, die für dasselbe Bankpaar ausgegeben werden, während die zweite Befehlsintervallspezifikation definiert wird als die Beziehung zwischen einem vorangehenden Befehl und einem folgenden Befehl, die jeweils für unterschiedliche Bankpaare ausgegeben werden. In diesem Fall werden die Befehlsintervalle wesentlich verkürzt, wenn die mit der zweiten Befehlsintervallspezifikation übereinstimmenden Ereignisse in der DRAM-Einrichtung auftreten.
  • In dieser Ausführungsform kann, da die Speichersteuerung die Datenzuweisung für einige Speicheranwendungen, beispielsweise ein Graphikspeicher oder ein Pufferspeicher der für eine Netzwerkkarte verwendet wird, einfach speichern kann, die Wahrscheinlichkeit, daß die erste Befehlsintervallspezifikation verwendet wird, ebenfalls einfach so gesteuert werden, daß sie geringer ist. Dies ermöglicht den Bänken, die zu demselben Bankpaar gehören, die jeweiligen spaltenbezogenen Schaltungen, beispielsweise ein Leseverstärker, ein Schreibverstärker, und eine Vorladungsschaltung zu teilen. Somit kann die DRAM-Einrichtung gemäß dieser Ausführungsform klein dimensioniert werden.
  • [Konkrete Ausführungsform]
  • Im folgenden wird eine Beschreibung über die konkrete Ausführungsform der vorliegenden Erfindung, die auf der o.g. konzeptionelle Ausführungsform basiert, gegeben.
  • [Aufbau]
  • Bezugnehmend auf 1 enthält ein System gemäß dieser Ausführungsform eine CPU 100, einen Graphikchip 200, einen Speicherchip 300, eine Displayeinrichtung 400, eine Speichersteuerung 500 und einen Hauptspeicher 600. Bei dieser konkreten Ausführungsform operieren die Speichersteuerung 500 und der Hauptspeicher 600 in ähnlicher Weise wie beim Stand der Technik. Eine Erläuterung derer wird daher in dieser Ausführungsform ausgelassen, die vorliegende Erfindung ist jedoch nicht auf die konkrete Ausführungsform beschränkt.
  • Die CPU 100 sendet einfache Instruktionen an den Graphikchip 200. Der Graphikchip 200 wertet die einfachen Instruktionen aus und gibt Befehle und Datenbits, die den einfachen Instruktionen entsprechen, an den Speicherchip 300 aus. Zusätzlich steuert der Graphikchip 200 die Displayeinrichtung 400 über einen DAC (nicht gezeigt), so daß die Displayeinrichtung 400 daraufhin die aus dem Speicherchip 300 ausgelesenen Daten anzeigt. Wenn beispielsweise die CPU 100 an den Graphikchip 200 eine Instruktion zum Zeichnen einer Linie sendet, die eine Angabe eines Startpunktes und eines Endpunktes enthält, berechnet der Graphikchip 200 die gerade Linie, die den Startpunkt und den Endpunkt verbindet und gibt für den Speicherchip 300 einen Schreibbefehl aus zum Schreiben von Datenbits der geraden Linie in den Speicherchip 300. Andererseits gibt der Graphikchip 200 für den Speicherchip 300 einen Lesebefehl aus, zum Auslesen der Datenbits der geraden Linie aus dem Speicherchip 300, während der Steuerung der Displayeinrichtung 400, zum Darstellen der geraden Linie auf der Displayeinrichtung 400.
  • Wie aus der obigen Beschreibung im Zusammenhang mit 1 deutlich wird, wird in dieser Ausführungsform eine Speicheranwendung als ein Rahmenpuffer (frame buffer) oder ein Videospeicher in dem Speicherchip 300 implementiert. Für die Speicheranwendung dient der Speicherchip 300 als eine Halbleiterspeichereinrichtung, während der Graphikchip 200 als eine Speichersteuerung für den Speicherchip 300 dient. Das bedeutet, daß der Graphikchip 200 Befehle für den Speicherchip 300 ausgibt, in Übereinstimmung zu den o.g. ersten und zweiten Befehlsintervallspezifikationen, während der Speicherchip 300 gesteuert wird unter der Steuerung gemäß ihren Spezifikationen.
  • Bezogen auf 2 enthält der Graphikchip 200 eine Graphikmaschine 201 (graphic engine), einen Befehlserzeuger 202, ein Latch 203, einen Bank-Paar-Detektor 204 und einen Zeitgenerator 205.
  • Wenn der Graphikchip 200 eine einfache Instruktion empfängt, erzeugt die Graphikmaschine 201 Graphikdaten, beispielsweise Punktzuweisung und Farbzuweisung. In Antwort darauf erzeugt der Befehlsgenerator 202 einen Befehl zum Schreiben von Daten in den Speicherchip 300, die den Graphikdaten entsprechen. Der erzeugte Befehl wird in das Latch 203, den Bank-Paar-Detektor 204 und den Zeitgenerator 205 übertragen. Das Latch 203 hält den erzeugten Befehl für das vordefinierte Zeitintervall unter der Steuerung des Bank-Paar-Detektors 204 und des Zeitgenerators 205. In Antwort auf den erzeugten Befehl als ein aktueller Befehl, erkennt der Bank-Paar-Detektor 204, ob der aktuelle Befehl demselben Bank-Paar des zu dem aktuellen Befehl vorangegangenen Befehls ausgegeben wird, oder nicht. Wenn das Bank-Paar des aktuellen Befehls übereinstimmt mit dem Bank-Paar des vorangegangenen Befehls, erzeugt der Bank-Paar-Detektor 204 ein Übereinstimmungssignal. Wenn andererseits das Bank-Paar des aktuellen Befehls nicht übereinstimmt mit dem Bank-Paar des vorangegangenen Befehls, erzeugt der Bank-Paar-Detektor 204 ein Nicht-Übereinstimmungssignal. Der Zeitgenerator 205 hält die o.g. erste und zweite Befehlsintervallspezifikation und wählt eine von ihnen in Übereinstimmung zu den durch den Bank-Paar-Detektor 204 erzeugten Übereinstimmungssignal oder dem Nicht-Übereinstimmungssignal aus. Genauer gesagt, wählt der Zeitgenerator 205 die erste Befehlsintervallspezifikation in Antwort auf das Übereinstimmungssignal aus und bestimmt ein Ausgabe-Timing, in Übereinstimmung zu dem aktuellen Befehl und dem vorangegangenen Befehl, und zwar dem folgenden Befehl und dem vorangegangenen Befehl. Andererseits wählt der Zeitgenerator 205 die zweite Befehlsintervallspezifikation in Antwort auf das Nicht-Übereinstimmungssignal aus und bestimmt ein Ausgabe-Timing in Übereinstimmung zu dem aktuellen Befehl und dem vorangegangenen Befehl, und zwar dem folgenden Befehl und dem vorangegangenen Befehl. Beim Bestimmen des Ausgabetimings informiert der Zeitgenerator 204 das Ausgabetiming durch Senden eines Triggerimpulssignals an das Latch 203, so daß das Latch 203 zum Ausgabezeitpunkt (issuance timing) den aktuellen Befehl für den Speicherchip 300 ausgibt.
  • Der in 2 dargestellte Speicherchip 300 enthält eine DRAM-Einrichtung mit X-Decodern 301, einem Zeitgenerator 302, Speicherzellenarrays 303 und Y-Decodern 304. Jedes der Speicherzellenarrays 303 enthält mehrere Speicherzellen, die mit Bitleitungen und Wortleitungen verbunden sind. Die X-Decoder 301 sind mit den Wortleitungen verbunden, während die Y-Decoder 304 mit den Bitleitungen verbunden sind. Die X-Decoder 301 decodieren den durch das Latch 203 ausgegebenen aktuellen Befehl und aktivieren dann die jeweiligen Wortleitungen. Die Y-Decoder 304 decodieren ebenfalls den aktuellen Befehl und aktivieren dann die jeweiligen Bitleitungen. Der Zeitgenerator 302 spezifiziert das Bankpaar entsprechend zu dem aktuellen Befehl und gibt dann ein erstes Zeiterzeugungssignal TG1 oder ein zweites Zeiterzeugungssignal TG2 für einen von zwei Schaltern entsprechenden Schalter aus, welches in 2 nicht gezeigt ist, und welches später mit 4 beschrieben wird. In dieser Ausführungsform sind die X-Decoder 301 in Übereinstimmung zu den Speicherbänken angeordnet, während die Y-Decoder 304 in Übereinstimmung zu den Bankpaaren angeordnet sind, so daß zwei Speicherbänke, die zu demselben Bankpaar gehören, gemeinsam einen Y-Decoder teilen. Somit ist in dieser Ausführungsform die Anzahl der Y-Decoder 304 halb so groß wie die der X-Decoder 301.
  • Das DRAM-Layout des Speicherchips 300 ist schematisch in 3 gezeigt.
  • Die dargestellte DRAM-Einrichtung enthält Speicherzellenarrays 101 bis 104 und 131 bis 134, Leseverstärker 211 bis 214 und 221 bis 224, gemeinsame I/O-Leitungen 311 bis 314 und 321 bis 324, spaltenbezogene Schaltungsblöcke 401 bis 404 und I/O-Schaltungen 50. Unter ihnen enthalten die Speicherzellenarrays 101 und 131, die Leseverstärker 211 und 221, die gemeinsamen I/O-Leitungen 311 und 321 und der spaltenbezogene Schaltungsblock 401 konzeptionell eine Speicherkomponente, deren I/O-Fähigkeit 32 Bit, nämlich x32 ist. Die verbleibenden Speicherkomponenten sind wiederholend auf dieselbe Art und Weise der vorhergenannten Speicherkomponenten gemustert, enthaltend die Speicherzellenarrays 101 und 131, die Leseverstärker 211 und 221, die gemeinsamen I/O-Leitungen 311 und 321 und den spaltenbezogenen Schaltungsblock 401. Das bedeutet, daß die dargestellte DRAM-Einrichtung von einem 4-Fetch-Typ ist und eine gesamte I/O-Fähigkeit von 128 Bit, nämlich x128 hat. Hiernach wird aus Gründen der Verdeutlichung eine Erläuterung nur über die Speicherkomponente gegeben, die die Speicherzellenarrays 101 und 131, die Leseverstärker 211 und 221, die gemeinsamen I/O-Leitungen 311 und 321 und den spaltenbezogenen Schaltungsblock 401 enthalten.
  • In der dargestellten DRAM-Einrichtung enthält das Speicherzellenarray 101 ein Paar von Speicherfeldern 111 und 121, während das Speicherzellenarray 131 ein Paar von Speicherfeldern 141 und 151 enthält. Das Paar von Speicherfeldern 111 und 121 entspricht einem Bankpaar A, das zusammengesetzt wird aus einem Paar von Bänken (Bank 0, Bank 1), während das Paar von Speicherfeldern 141 und 151 einem anderen Bankpaar B entspricht, das zusammengesetzt ist aus einem Paar von Bänken (Bank 2, Bank 3). Das bedeutet, daß das Speicherzellenarray 101 und das Speicherzellenarray 131 konzeptionell geteilt sind in das Paar von Speicherfeldern 111 und 121 bzw. das Paar von Speicherfeldern 141 und 151. Zusätzlich werden die Leseverstärker 211 und 221 mit den Speicherzellenarrays 101 und 131 bereitgestellt, und die gemeinsamen I/O-Leitungen 311 und 321 werden mit den Leseverstärkern 211 und 221 verbunden. Somit teilen in dieser Ausführungsform von 3 die Paare von Speicherfeldern 111 und 121, und 141 und 151 gemeinsam die entsprechenden der gemeinsamen I/O-Leitungen 311 und 321.
  • Bezugnehmend auf 4 sind die in 3 gezeigten Speicherfelder 111, 121, 141, 151 und der spaltenbezogene Schaltungsblock 401 im Detail dargestellt. In 4 ist zu jeder Speicherbank (Bank 0, Bank 1, Bank 2, Bank 3) nur eine Speicherzelle oder Ablagezelle (MC01, MC11, MC21, MC31) und eine Wortleitung (W01, W11, W21, W31) und zwei Bitleitungen (B01, B11, B21, B31) damit verbunden dargestellt, obwohl eigentlich mehrere Speicherzellen in Matrixform angeordnet sind und mehrere Wortleitungen und Bitleitungen mit den Speicherzellen verbunden sind. Die Bitleitungen B01 und B11 sind ferner mit den gemeinsamen I/O-Leitungen 311 durch die Leseverstärker und Transfergate-Transistoren verbunden. Genauso sind die Bitleitungen B21 und B31 ferner mit den gemeinsamen I/O-Leitungen 321 durch die Leseverstärker und Transfergate-Transistoren verbunden.
  • Die gemeinsamen I/O-Leitungen 311 sind mit einer Vorladungsschaltung 411, einem Leseverstärker 421 und einem Schreibverstärker 431 in dem spaltenbezogenen Schaltungsblock 401 verbunden. Die Aktivität/Inaktivität der Vorladungsschaltung 411, des Leseverstärkers 421 und des Schreibverstärkers 431 werden durch ein Vorladung-Steuerungssignal, Leseverstärker-Steuerungssignal bzw. ein Schreibverstärker-Steuerungssignal, die nicht gezeigt sind, gesteuert. Diese Signale werden beispielsweise in Übereinstimmung mit einem Lese- oder Schreibbefehl aktiviert. Genauso werden die gemeinsamen I/O-Leitungen 321 mit einer Vorladungsschaltung 412, einem Leseverstärker 422 und einem Schreibverstärker 432 in dem spaltenbezogenen Schaltungsblock 401 auf dieselbe Art und Weise wie bei der Vorladungsschaltung 411, dem Leseverstärker 421 und dem Schreibverstärker 431 verbunden. Zusätzlich sind die Leseverstärker 421, 422 und die Schreibverstärker 431, 432 über einen ersten bzw. zweiten Schalter (SW1, SW2) 441, 442 mit einer globalen I/O-Leitung 45 verbunden. Der erste Schalter 441 schaltet ein in Antwort auf das erste Zeiterzeugungssignal TG1, das durch den Zeitgenerator 302 ausgegeben wird, während der zweite Schalter 442 in Antwort auf das zweite Zeiterzeugungssignal TG2 einschaltet.
  • Wie aus der Figur deutlich wird, teilen sich das Paar von Speicherfeldern 111 und 121 die Gruppe aus der Vorladungsschaltung 411, dem Leseverstärker 421 und dem Schreibverstärker 431. Ebenfalls teilen sich das Paar von Speicherfeldern 141 und 151 die Gruppe aus der Vorladungsschaltung 412, dem Leseverstärker 422 und dem Schreibverstärker 432. Da das Paar von Speicherfeldern 111 und 121 dem Bankpaar A entspricht, das aus zwei Bänken (Bank 0, Bank 1) zusammengesetzt ist, teilt das Bankpaar A gemeinsam die Gruppe aus der Vorladungsschaltung 411, dem Leseverstärker 421 und dem Schreibverstärker 431. Genauso entspricht das Paar von Speicherfeldern 141 und 151 dem Bankpaar B, das aus zwei Bänken (Bank 2, Bank 3) zusammengesetzt ist, wobei das Bankpaar B gemeinsam die Gruppe aus der Vorladungsschaltung 412, dem Leseverstärker 422 und dem Schreibverstärker 432 teilt. Zusätzlich teilen das Bankpaar A und das Bankpaar B die globale I/O-Leitung 45 und den I/O-Puffer 46 miteinander. In Abhängigkeit der Stellung der Schalter 441, 442, verwendet eines der Bankpaare unter dem Bankpaar A und dem Bankpaar B die globale I/O-Leitungen 45 und den I/O-Puffer 46.
  • Somit ist die DRAM-Einrichtung bei der die Bankpaare definiert sind, durch gemeinsames Benutzen einiger Bauteile klein dimensioniert.
  • [Betriebsweisen]
  • Im folgenden werden Betriebsweisen durch den Aufbau mit Bezug auf 5 bis 13 erläutert.
  • [Schreiben-zu-Lesen-Operation]
  • 5 zeigt Befehlssequenzen einer Schreiben-zu-Lesen Operation im Falle desselben Bankpaares und 6 zeigt Befehlssequenzen einer Schreiben-zu-Lesen Operation im Falle unterschiedlicher Bankpaare. Die Befehlssequenzen werden durch den Graphikchip 200 ausgegeben, in Übereinstimmung zu der ersten und zweiten Befehlsintervallspezifikation, wie in 7 und 8 gezeigt, und werden an den Zeitgenerator 302 des Speicherchips 300 (siehe 2) übertragen. In Antwort darauf erzeugt der Zeitgenerator 302 das erste und zweite Zeiterzeugungssignal TG1 und TG2, wie in den 7 und 8 gezeigt. In diesen Figuren stellt Symbol „Schreibe Bank0“ eine Zeitperiode dar, in der beispielsweise das Decodieren und Schreiben durch die X- und Y-Decoder ausgeführt wird, in Antwort auf den Schreibbefehl, und genauso stellen andere Symbole Decodier-, Lese/Schreibprozesse dar.
  • Da die Befehle A und B für das Bankpaar A ausgegeben werden, steigt, wie in 7 gezeigt, nur das erste Zeiterzeugungssignal TG1 in Antwort auf die Befehle A und B an. Andererseits, wie in 8 gezeigt, werden die Befehle A und B ausgegeben für die Bank des Bankpaares A bzw. die Bank des Bankpaares B. Daher steigt das erste Zeiterzeugungssignal TG1 in Antwort auf den Befehl A an, während das zweite Zeiterzeugungssignal TG2 in Antwort auf den Befehl B ansteigt. Beim Vergleich von 7 mit 8 zeigt sich, daß das in 7 dargestellte Befehlsintervall um einen Takt länger ist, als das in 8 dargestellte Befehlsintervall.
  • 9 und 10 stellen die internen Operationen, jeweils entsprechend den in 5 und 6 gezeigten Befehlssequenzen dar. Das bedeutet, daß 9 die interne Operation im Falle desselben Bankpaares zeigt und 10 die interne Operation im Falle der unterschiedlichen Bankpaare zeigt. In 9 und 10 werden Daten auf den globalen I/O-Leitungen 45 nach Art einer x4 Burstübertragung übertragen. Die Erfindung ist jedoch nicht eingeschränkt auf die x4 Burstübertragung und andere Burstübertragungen, beispielsweise könnten x8, x64 Burstübertragungen eingeführt werden.
  • In 9 ist der Befehl „WRT0a“ der Schreibbefehl für das Speicherfeld 111, nämlich Bank0, und der Befehl „RD0b“ ist der Lesebefehl für das Speicherfeld 121, nämlich Bank1. Die Schreiboperation und die der Schreiboperation folgende Leseoperation verwenden die gemeinsamen I/O-Leitungen 311. In der Schreiboperation haben die gemeinsamen I/O-Leitungen 311 die höheren Amplituden, weil der Verstärkungsgrad des Schreibverstärkers 431 hoch ist, um Schreibdaten in einer ausgewählten Speicherzelle sicher zu speichern. In dieser Ausführung ist die Amplitude entsprechend zu der Schreiboperation gleich der Spannungsdifferenz zwischen VDD und GND, beispielsweise 1,8 V. Im Gegensatz dazu, ist der Verstärkungsgrad des Leseverstärkers SA gering, so daß die Amplitude der gemeinsamen I/O-Leitungen 311 klein ist, beispielsweise 300 mV, um schnell Lesedaten aus einer ausgewählten Speicherzelle auszulesen. Siehe auch Zeile „gemeinsame I/O-Leitung 311“ in 9. Daher wird vor der Leseoperation die Vorladung der gemeinsamen I/O-Leitungen 311 nach der Schreiboperation benötigt. In dieser Ausführungsform beträgt die Vorladezeit einen Takt. Daher gibt der Graphikchip 200 den Lesebefehl RD0b aus, wenn das Intervall „tWRD+1ck“ abläuft seit der Ausgabe des Schreibbefehls WRT0a, in Übereinstimmung mit der ersten Befehlsintervallspezifikation (siehe Tabelle 1).
  • In 10 ist der Befehl „WRT0a“ der Schreibbefehl für das Speicherfeld 111, nämlich Bank0, und der Befehl „RD1b“ ist der Lesebefehl für das Speicherfeld 151, nämlich Bank3. Die Schreiboperation verwendet die gemeinsamen I/O-Leitungen 311, während die Leseoperation, die der Schreiboperation folgt, die gemeinsamen I/O-Leitungen 321 verwendet. Daher wird die Leseoperation, die die gemeinsamen I/O-Leitungen 321 verwendet, ausgeführt während der Vorladung der gemeinsamen I/O-Leitungen 311, die ausgeführt wird nach der Schreiboperation unter Verwendung der gemeinsamen I/O-Leitungen 311. Daher gibt der Graphikchip 200 den Lesebefehl RD1b aus, wenn das Intervall „tWRD“ abläuft, seit der Ausgabe des Schreibbefehls WRT0a, in Übereinstimmung mit der zweiten Befehlsintervallspezifikation (siehe Tabelle 2). Daher sind die Befehlsintervalle in dem Fall wo die Zustände, die in Übereinstimmung zu der zweiten Befehlsintervallspezifikation stehen, in der DRAM-Einrichtung auftreten, wesentlich verkürzt.
  • [Lese-zu-Lese-Operation]
  • 11 zeigt die internen Operationen in Lese-zu-Lese Befehlssequenzen. In 11 sind die Befehle „RD0a“, „RD0b“, „RD1a“ und „RD1b“ die Lesebefehle für die Speicherfelder 111, 121, 141 bzw. 151. Die Leseoperationen der Befehle „RD0a“ und „RD0b“ verwenden die gemeinsamen I/O-Leitungen 311, während die anderen Leseoperationen der Befehle „RD1a“ und „RD1b“ die gemeinsamen I/O-Leitungen 321 verwenden. Das Befehlsintervall im Falle desselben Bankpaares ist gleich dem Befehlsintervall im Falle des unterschiedlichen Bankpaares, so daß die Datenkollision nicht in den globalen I/O-Leitungen 45 auftritt, und sogar im Falle desselben Bankpaares, keine Vorladungszeit benötigt wird. Die Begründung hierzu wird folgen. Der vorangehende Lesebefehl verursacht eine Amplitude entsprechend den ausgelesenen Daten auf den gemeinsamen I/O-Leitungen 311, 321, und nach der vorangehenden Leseoperation verbleibt die Amplitude auf den gemeinsamen I/O-Leitungen 311, 321. Die vorangehende Amplitude ist jedoch klein und kann überschrieben werden durch eine neue Amplitude von anderen Daten, die mit dem folgenden Lesebefehl ausgelesen werden. Daher benötigt der folgende Lesebefehl keine Vorladungszeit, so daß das Lese-zu-Lese-Befehlsintervall sowohl in dem Fall desselben Bankpaares als auch in dem Fall des unterschiedlichen Bankpaares derselbe ist. Zusätzlich beträgt die in der dargestellten Ausführungsform angegebene Wartezeit sieben Takte, welche dieselben sind, sowohl in dem Fall desselben Bankpaares als auch in dem Fall des unterschiedlichen Bankpaares. Siehe Tabellen 1 und 2.
  • [Schreiben-zu-Schreiben-Operation]
  • 12 zeigt die internen Operationen in Schreiben-zu-Schreiben Befehlssequenzen. In 12 sind die Befehle „WRT0a“, „WPT0b“, „WRT1a“ und „WRT1b“ die Schreibbefehle für die Speicherfelder 111, 121, 141 bzw. 151. Die Schreiboperationen der Befehle „WRT0a“ und „WRT0b“ verwenden die gemeinsamen I/O-Leitungen 311, während die anderen Schreiboperationen der Befehle „WRT1a“ und „WRT1b“ die gemeinsamen I/O-Leitungen 321 verwenden, die in 12 nicht gezeigt sind. Das Befehlsintervall im Falle desselben Bankpaares ist gleich dem Befehlsintervall im Falle des unterschiedlichen Bankpaares und die Befehlsintervalle in der Schreiben-zu-Schreiben Operation werden bestimmt unter Berücksichtigung des Datentransfers auf den globalen I/O-Leitungen 45 und unter Nichtberücksichtigung der Vorladungszeit nach dem vorangehenden Befehl. Der Grund dafür ist der, daß, obwohl die hohe Amplitude, die dem vorangehenden Schreibbefehl entspricht, auf den gemeinsamen I/O-Leitungen 311, 321 verbleibt, die Schreibverstärker 431, 432 eine neue hohe Amplitude in Antwort auf den folgenden Befehl erzeugen und die vorausgehende hohe Amplitude durch die neue hohe Amplitude überwinden können. Siehe Tabellen 1 und 2.
  • [Lesen-zu-Schreiben-Operation]
  • 13 zeigt die internen Operationen in Lesen-zu-Schreiben Befehlssequenzen im Falle des unterschiedlichen Bankpaares. In 13 ist der Befehl „RD1b“ der Lesebefehl für das Speicherfeld 151, nämlich Bank3, und der Befehl „WRT0a“ ist der Schreibbefehl für das Speicherfeld 111, nämlich Bank0. Die Leseoperation, die der Schreiboperation folgt, verwendet die gemeinsamen I/O-Leitungen 321, während die Schreiboperation die gemeinsamen I/O-Leitungen 311 verwendet.
  • In den Tabellen 1 und 2 unterscheidet sich das Befehlsintervall im Falle desselben Bankpaares von dem Befehlsintervall im Falle des unterschiedlichen Bankpaares. In dieser konkreten Ausführungsform kann, weil die Betriebsfähigkeit des Schreibverstärkers hoch ist und der Schreibverstärker die geringe Amplitude der gemeinsamen I/O-Leitungen überwindet, die Vorladung der gemeinsamen I/O-Leitungen nach dem Lesebefehl ausgelassen werden. Somit könnte das Befehlsintervall im Falle desselben Bankpaares gleich dem Befehlsintervall im Falle des unterschiedlichen Bankpaares sein.
  • [Weiteres]
  • 14 zeigt eine andere DRAM-Einrichtung, die gemäß einer anderen konkreten Ausführungsform im Falle des Bank-Paares aufgebaut ist.
  • Die dargestellte DRAM-Einrichtung enthält Speicherzellen-Arrays 161, 162, 171, 172, 181, 182, 191, 192, Leseverstärker 231, 232, 241, 242, 251, 252, 261, 262, gemeinsame I/O-Leitungen 331, 332, 341, 342, 351, 352, 361, 362, spaltenbezogene Schaltungsblöcke 471, 472, 481, 482 und I/O-Schaltungen 51. Unter ihnen enthalten die Speicherzellen-Arrays 161, 171, 181, 191, die Leseverstärker 231, 241, 251, 261, die gemeinsamen I/O-Leitungen 331, 341, 351, 361 und die spaltenbezogenen Schaltungsblöcke 471, 481 konzeptionell eine Speicherkomponente dessen I/O-Fähigkeit 32+32 Bit, nämlich x64 ist. Die verbleibenden Speicherkomponenten sind auf die gleiche Weise wie die vorhergehende Speicherkomponente aufgebaut. Das bedeutet, daß die dargestellte DRAM-Einrichtung eine gesamte I/O-Fähigkeit von 128 Bit, nämlich x128 hat. Im folgenden wird zur Verdeutlichung eine Erläuterung nur für die Speicherkomponente gegeben, die die Speicherzellen-Arrays 161, 171, 181, 191, die Leseverstärker 231, 241, 251, 261, die gemeinsamen I/O-Leitungen 331, 341, 351, 361 und den spaltenbezogenen Schaltungsblock 471, 481 enthält.
  • In der dargestellten DRAM-Einrichtung entsprechen die Speicherzellen-Arrays 161, 171, 181, 191 jeweils den Banken (Bank0, Bank1, Bank2, Bank3). Die Speicherzellen-Arrays 161 und 171 enthalten ein Bankpaar von Bank0 und Bank1, während die Speicherzellen-Arrays 181 und 191 ein anderes Bankpaar von Bank 2 und Bank 3 enthalten. Die Leseverstärker 231, 241, 251 und 261 werden mit den Speicherzellen-Arrays 161, 171, 181, 191 bereitgestellt und ferner werden die gemeinsamen I/O-Leitungen 331, 341, 351 und 361 mit den Leseverstärkern 231, 241, 251 bzw. 261 verbunden. Der spaltenbezogene Schaltungsblock 441 wird mit einem Paar gemeinsamer I/O-Leitungen 331 und 341 verbunden, während der spaltenbezogene Schaltungsblock 471 mit den gemeinsamen I/O-Leitungen 351 und 361 verbunden wird.
  • In dem spaltenbezogenen Schaltungsblock 471 werden eine Vorladungsschaltung, ein Leseverstärker und ein Schreibverstärker, die nicht gezeigt sind, angeordnet zu, und verbunden mit dem Paar gemeinsamer I/O-Leitungen 331 und 341, so daß sie durch das Paar von Speicherzellen-Arrays 161 und 171 als das Bankpaar gemeinsam benutzt werden. Genauso werden in dem spaltenbezogenen Schaltungsblock 481 eine Vorladungsschaltung, ein Leseverstärker und ein Schreibverstärker, die ebenfalls nicht gezeigt sind, angeordnet zu und verbunden mit dem Paar von gemeinsamen I/O-Leitungen 351 und 361, so daß sie gemeinsam benutzt werden durch das Paar von Speicherzellen-Arrays 181 und 191, als das Bankpaar. Daher ist die DRAM-Einrichtung gemäß der vorliegenden Ausführungsform ebenfalls sehr klein bemessen.

Claims (11)

  1. Verfahren zum Steuern eines Speicherchips (300), der mehrere Bänke aufweist, umfassend: Erzeugen eines Datenschreibbefehls zum Schreiben von Daten auf eine Zielbank und eines Datenlesebefehls zum Lesen von Daten von einer Zielbank, wobei die Zielbänke durch einen Aktivierungsbefehl aktiviert wurden; Feststellen, ob eine Speicherbank, welche die Zielbank des Datenschreibbefehls ist, mit einer Speicherbank, welche die Zielbank des Datenlesebefehls ist, übereinstimmt; und Ausgeben des Datenschreibbefehls und danach des Datenlesebefehls an den Speicherchip (300), wobei der Datenlesebefehl nach einem ersten Zeitintervall ausgegeben wird, wenn die Zielbänke des Datenschreibbefehls und des Datenlesebefehls übereinstimmen, und nach einem zweiten Zeitintervall, das sich vom ersten Zeitintervall unterscheidet, wenn die Zielbänke des Datenschreibbefehls und des Datenlesebefehls nicht übereinstimmen.
  2. Verfahren nach Anspruch 1, wobei das erste Zeitintervall länger ist als das zweite Zeitintervall.
  3. Verfahren nach Anspruch 2, wobei die Speicherbänke Paare von Speicherbänken umfassen und das erste Zeitintervall ausgewählt wird, wenn die Zielbänke des Datenschreibbefehls und des Datenlesebefehls zum selben Paar von Speicherbänken gehören, und das zweite Zeitintervall ausgewählt wird, wenn die Zielbänke des Datenschreibbefehls und des Datenlesebefehls nicht zum selben Paar von Speicherbänken gehören.
  4. Schaltung, umfassend: einen Befehlsgenerator (202), der einen Datenschreibbefehl zum Schreiben von Daten auf eine Zielbank und einen Datenlesebefehl zum Lesen von Daten von einer Zielbank erzeugt, wobei die Zielbänke durch einen Aktivierungsbefehl aktiviert wurden; einen Detektor (204), der feststellt, ob eine Speicherbank, welche die Zielbank des Datenschreibbefehls ist, mit einer Speicherbank, welche die Zielbank des Datenlesebefehls ist, übereinstimmt; und eine Befehlsausgabe-Schaltung (203, 205), die den Datenschreibbefehl und danach den Datenlesebefehl an einen Speicherchip (300) ausgibt, wobei der Datenlesebefehl nach einem ersten Zeitintervall ausgegeben wird, wenn die Zielbänke des Datenschreibbefehls und des Datenlesebefehls übereinstimmen, und nach einem zweiten Zeitintervall, das sich vom ersten Zeitintervall unterscheidet, wenn die Zielbänke des Datenschreibbefehls und des Datenlesebefehls nicht übereinstimmen.
  5. Schaltung nach Anspruch 4, wobei das erste Zeitintervall länger ist als das zweite Zeitintervall.
  6. Schaltung nach Anspruch 5, wobei die Speicherbänke Paare von Speicherbänken umfassen und das erste Zeitintervall ausgewählt wird, wenn die Zielbänke des Datenschreibbefehls und des Datenlesebefehls zum selben Paar von Speicherbänken gehören, und das zweite Zeitintervall ausgewählt wird, wenn die Zielbänke des Datenschreibbefehls und des Datenlesebefehls nicht zum selben Paar von Speicherbänken gehören.
  7. Schaltung nach Anspruch 6, bei der die Befehlsausgabe-Schaltung (203, 205) umfasst: eine Latch-Schaltung (203), die den Datenschreibbefehl und den Datenlesebefehl hält und in Antwort auf Timingsignale ausgibt; einen Zeitgenerator (205), der die Timingsignale an die Latch-Schaltung (203) sendet, um das erste Zeitintervall und das zweite Zeitintervall zwischen der Ausgabe des Datenschreibbefehls und des Datenlesebefehls zu erzeugen.
  8. System, umfassend: einen DRAM-Chip, umfassend: mehrere Speicherbänke; und eine Steuerschaltung (301, 302, 304), die in Antwort auf einen Datenschreibbefehl zum Schreiben von Daten auf eine Zielbank auf eine der Speicherbänke, welche die Zielbank des Datenschreibbefehls ist, zugreift und danach in Antwort auf einen Datenlesebefehl zum Lesen von Daten von einer Zielbank auf eine der Speicherbänke, welche die Zielbank des Datenlesebefehls ist, zugreift, wobei der Datenschreibbefehl ein Befehl ist, der das Schreiben von Daten anordnet, und der Datenlesebefehl ein Befehl ist, der das Lesen von Daten anordnet, wobei die Zielbänke durch einen Aktivierungsbefehl aktiviert wurden; und einen Graphikchip (200), umfassend: einen Befehlsgenerator (202), der den Datenschreibbefehl und den Datenlesebefehl erzeugt; einen Detektor (204), der feststellt, ob die Zielbank des Datenschreibbefehls mit der Zielbank des Datenlesenbefehls übereinstimmt; und eine Befehlsausgabe-Schaltung (203, 205), die den Datenschreibbefehl und danach den Datenlesebefehl an die Steuerschaltung (301, 302, 304) des DRAM-Chips ausgibt, wobei der Datenlesebefehl nach einem ersten Zeitintervall ausgegeben wird, wenn die Zielbänke des Datenschreibbefehls und des Datenlesebefehls übereinstimmen, und nach einem zweiten Zeitintervall, das sich vom ersten Zeitintervall unterscheidet, wenn die Zielbänke des Datenschreibbefehls und des Datenlesebefehls nicht übereinstimmen.
  9. System nach Anspruch 8, wobei das erste Zeitintervall länger als das zweite Zeitintervall ist.
  10. System nach Anspruch 9, bei dem die Speicherbänke des DRAM-Chips Paare von Speicherbänken umfassen und das erste Zeitintervall ausgewählt wird, wenn die Zielbänke des Datenschreibbefehls und des Datenlesebefehls zum selben Paar von Speicherbänken gehören, und das zweite Zeitintervall ausgewählt wird, wenn die Zielbänke des Datenschreibbefehls und des Datenlesebefehls nicht zum selben Paar von Speicherbänken gehören.
  11. System nach Anspruch 10, bei dem die Befehlsausgabe-Schaltung (203, 205) umfasst: eine Latch-Schaltung (203), die den Datenschreibbefehl und den Datenlesebefehl hält und in Antwort auf Timingsignale ausgibt; einen Zeitgenerator (205), der die Timingsignale an die Latch-Schaltung (203) sendet, um das erste Zeitintervall und das zweite Zeitintervall zwischen der Ausgabe des Datenschreibbefehls und des Datenlesebefehls zu erzeugen.
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