KR20030057470A - 고속 동작 반도체 메모리 장치 및 그의 사용 및 설계 방법 - Google Patents

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엘피다 메모리, 아이엔씨.
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Abstract

본 발명에 따른 2가지 유형의 명령 간격 명세는 제1 및 제2 명령 간격 명세으로 정의된다. 제1 명령 간격 명세들은 동일한 뱅크에 대해 발행(issue)된 선행 명령과 후속 명령 간의 관계로서 정의되고, 제2 명령 간격 명세는 상이한 뱅크들에 대해 발행된 선행 명령과 후속 명령 간의 관계로서 각각 정의된다. 제2 명령 간격 명세에 대해서, 타겟 뱅크들은 선행 명령과 후속 명령 사이에서 상이하기 때문에, 후속 명령은 선행 명령 후의 컬럼 회로들 충전 동안 실행된다. 따라서, 제2 명령 간격 명세의 경우에, 명령 간격은 실질적으로 단축된다. 또한, 뱅크들의 쌍들은 뱅크 쌍들로서 정의되고, 제1 및 제2 명령 간격 명세에 적용됨으로써, DRAM 장치는 소형화 된다.

Description

고속 동작 반도체 메모리 장치 및 그의 사용 및 설계 방법{Semiconductor memory device with high-speed operation and methods of using and designing thereof}
본 발명은 반도체 메모리 장치에 관한 것이며, 특히 다이내믹 랜덤 액세스 메모리(DRAM) 장치의 사용 및 설계 방법들에 관한 것이다.
잘 공지된 바와 같이, DRAM 장치들은 두드러진 메모리 장치들 중의 하나이고, 이들의 고 밀도 및 비교적 낮은 제조 단가로 인해, 현재 대다수의 메모리 애플리케이션들에 사용되고 있다. 예를 들면, DRAM 장치들은 컴퓨터 시스템들의 메인 메모리들로서, 그래픽 카드들 상의 그래픽 메모리들로서, 또는 네트워크 카드들 상의 버퍼 메모리들로서 등등 사용되고 있다.
최근의 마이크로프로세서들이 1GHz 이상에서 동작함에 따라, DRAM 장치들 역시 고속으로 동작할 필요가 있다. 고속 동작을 얻기 위해, 특히 DRAM 장치에서 명령 간격들을 단축시키기 위해, 발명자들에게 공지된 적절한 접근법들 중의 하나는 메모리 셀 어레이들의 분할에 따라 공통 I/O 라인들을 보다 많은 공통 I/O 라인들로 분할하는 것이다. 적절한 접근법은 고속 동작을 얻을 수 있도록 공통 I/O 라인들 각각에 관련된 시간 상수 "CR"의 "R" 성분을 감소시킨다.
그러나, 상기 적절한 접근법은 DRAM 장치의 칩 크기를 확대시킨다. 적절한 접근법에 따라, 공통 I/O 라인들 각각의 길이는 "R" 성분을 작게 만들기 위해 단축되는 한편, 공통 I/O 라인들의 수는 증가한다. 공통 I/O 라인들은 기입 증폭기들, 판독 증폭기들 및 충전 회로들과 같은 각각의 컬럼-관련 회로들에 결합되기 때문에, 이 적절한 접근법은 공통 I/O 라인들의 수가 증가함에 따라, 보다 많은 컬럼-관련 회로들을 필요로 한다. 따라서, 컬럼-관련 회로들의 수 역시 보다 큰 물리적 공간을 필요로하기 위해 증가한다.
또한, 상기 적절한 접근법은 "메모리 애플리케이션들"의 특성들을 고려하지 않는다. 데이터 판독/기입 동작들은 메모리 애플리케이션들에서와 동일하지 않고, 데이터 시퀀스들은 여러 가지 방식으로 다루어진다. 대신에, 상기 적절한 접근법은 애플리케이션-명세된 접근법이 아니라, 모든 메모리 애플리케이션들에 공통적인 접근법이다. 따라서, 적절한 접근법은 일부 메모리 애플리케이션들에 대해 실현가능하지 않을지도 모른다.
따라서, 특히 칩 크기가 작은 고속 DRAM 장치들을 제공하는 것이 바람직하다.
본 발명은 적어도 일부 메모리 애플리케이션들에 실현가능하고, 고속 동작을 달성할 수 있는 DRAM 장치를 제공한다.
그래픽 카드 상의 그래픽 메모리 또는 네트워크 카드 상의 버퍼 메모리와 같은 메모리 애플리케이션들의 일부에서, 데이터는 메모리 장치내로 순차로 기입되고, 또한 메모리 장치밖으로 순차로 판독된다. 이러한 경우에, 메모리 장치를 위한 메모리 제어기는 각각의 미리 정해진 데이터 길이에 대해 메모리 장치에 포함된 메모리 뱅크들 중의 상이한 것을 의식적으로 선택할 수 있고, 그에 따라 데이터가 기입되어야 하거나 또는 데이터가 판독되어야 하는 메모리 뱅크를 용이하게 예측할수 있다.
본 발명의 발명자들은 일부 메모리 애플리케이션들에서 데이터 판독/기입 동작들의 특성들에 주의를 기울여 왔고, 2가지 유형의 명령 간격 명세들을 정의한다. 본 발명의 일 국면에 따르면, 명령 간격 명세중의 하나는 동일한 뱅크에 대해 발행되는 선행 명령과 후속 명령 사이의 관계로서 정의되고, 명령 간격 명세들 중 나머지는 상이한 뱅크들에 대해 발행되는 선행 명령과 후속 명령 간의 관계로서 각각 정의된다. 전자는 제1 명령 간격 명세이라 칭해지는 한편, 후자는 제2 명령 간격 명세이라 칭해진다. 제1 및 제2 명령 간격 명세는 서로 상이하다. 제2 명령 간격 명세에 대해, 타겟 뱅크들은 선행 명령과 후속 명령 사이에서 상이하기 때문에, 후속 명령은 선행 명령 후의 컬럼 회로들 충전(예, 공통 I/O 라인의 충전) 동안 실행될 수 있다. 따라서, 컬럼 회로 충전에 수반되는 명령들과 같은 일부 명령들에 따라, 제2 명령 간격 명세에 정의된 시간 간격은 제1 명령 간격 명세에 정의된 다른 시간 간격보다 단축될 수 있다.
본 발명의 하나의 국면은 뱅크 쌍들과 같은 뱅크들의 쌍들을 더 정의하고, 더욱이, 뱅크 쌍들에 제1 및 제2 명령 간격 명세들을 적용시킨다. 즉, 뱅크 쌍의 경우에, 제1 명령 간격 명세들은 동일한 뱅크 쌍에 대해 발행되는 선행 명령과 후속 명령 간의 관계로서 정의되는 한편, 제2 명령 간격 명세들은 상이한 뱅크 쌍들에 대해 발행되는 선행 명령과 후속 명령 간의 관계로서 각각 정의된다.
또한, 메모리 제어기는 일부 애플리케이션들에 따라 데이터 할당을 용이하게 제어할 수 있기 때문에, 메모리 제어기는 제1 명령 간격 명세가 사용될 확률을 용이하게 저하시킬 수 있다. 이는, 제2 명령 간격 명세가 사용되는 확률이 보다 크기 때문에, 동일한 뱅크 쌍에 속하는 뱅크들이 각각의 컬럼-관련 회로들을 공유하게 하고, 메모리 속도를 고속으로 만든다. 따라서, 본 발명의 한 양상은 컬럼-관련 회로를 공유하기 때문에 칩-크기가 작고 일부 메모리 애플리케이션들에 대해 보다 고속인 DRAM을 제공하는 것이다.
상기 설명 및 하기 상세한 서명 모두는 단지 예시적이고 설명하기 위한 것으로 특허 청구된 바와 같은 발명을 제한시키고자 하는 것이 아님을 이해해야 한다.
본 명세서에 포함되고 그의 일부를 구성하는 첨부된 도면들은 본 발명의 실시예들을 예시하고, 명세서와 함께, 본 발명의 원리를 설명하는 작용을 한다.
도 1은 본 발명의 바람직한 실시예에 따른 시스템 구성의 개략적 블록도.
도 2는 도 1에 예시된 그래픽 칩 및 메모리 칩의 개략적 블록도.
도 3은 본 발명의 바람직한 실시예에 따라 구축된 메모리 칩에서 레이아웃을 개략적으로 예시하는 도면.
도 4는 도 3에 예시된 메모리 평면(11, 12, 14, 15) 및 컬럼-관련 회로 블록(401)의 전형적인 확대도.
도 5는 2가지 명령이 동일한 뱅크-쌍에 속하는 뱅크들에 대해 발행하는 명령 시퀀스의 예를 나타내는 도면.
도 6은 2가지 명령이 각각 상이한 뱅크-쌍에 속하는 뱅크들에 대해 발행하는 명령 시퀀스의 예를 나타내는 도면.
도 7은 동일한 뱅크-쌍 동작을 기입-판독 액세싱하는 경우에 TG1및 TG2의 발생을 기재하는 데 사용하기 위한 타이밍도.
도 8은 상이한 뱅크-쌍 동작을 기입-판독 액세싱하는 경우에 TG1및 TG2의 발생을 기재하는 데 사용하기 위한 타이밍도.
도 9는 동일한 뱅크-쌍에 관련된 기입-판독 동작의 타이밍도.
도 10은 상이한 뱅크-쌍에 관련된 기입-판독 동작의 타이밍도.
도 11은 판독-판독 동작의 타이밍도.
도 12는 기입-기입 동작의 타이밍도.
도 13은 상이한 뱅크-쌍에 관련된 판독-기입 동작의 타이밍도.
도 14는 본 발명의 다른 바람직한 실시예에 따라 구축된 메모리 칩에서 레이아웃을 개략적으로 예시하는 도면.
* 도면의 주요부분에 대한 부호의 설명*
100: CPU200: 그래픽 칩
201: 그래픽 엔진202: 명령 발생기
203: 래치204: 뱅크 쌍 검출기
205: 타이밍 발생기300: 메모리 칩
301: X-디코더304: Y-디코더
400: 디스플레이 장치500: 메모리 제어기
600: 메인 메모리
본 발명의 구체적인 실시예에 앞서 본 발명의 개념적인 실시예들에 관한 설명이 먼저 이루어질 것이다.
최근의 DRAM 스킴(scheme)에서, DRAM 장치는 복수의 뱅크들을 포함한다. 각각의 뱅크는 동일한 구조를 갖고, 행들 및 열들로 조직화되는 많은 저장 셀들 또는 메모리 셀들로 구성된 것이다. 뱅크들을 갖는 DRAM 디바이스는 액세스 시간을 감소시키고 메모리의 속도를 증가시키기 위해 뱅크들 사이에 테이터를 인터리빙(interleaving) 하는 것을 허용한다. 일반적으로, 명령 간격 명세는 DRAM 장치에 대해 정의되고, 메모리 제어기는 명령 간격 명세에 따라 DRAM 장치에 대해 뱅크-액세싱 및 판독/기입 동작들을 수행한다.
이러한 개념적인 실시예에 따라, 제1 및 제2 명령 간격 명세들의 2가지 유형의 명령 간격 명세들이 정의된다. 제1 및 제2 명령 간격 명세들은 메모리 제어기에서 유지되고, DRAM 장치에 대한 메모리 동작은 메모리 제어기의 제어 하에 제1 및 제2 명령 간격 명세들에 따라 수행된다. 제1 명령 간격 명세는 동일한 뱅크에 대해 발행되는 선행 명령과 후속 명령 간의 관계에 관한 것인 한편, 제2 명령 간격 명세는 상이한 뱅크들 각각에 대해 발행되는 선행 명령과 후속 명령 간의 관계에 관한 것이다. 제1 및 제2 명령 간격 명세들은 서로 상이하다. 예를 들면, 제2 명령 간격 명세에 정의된 시간 간격은 컬럼 회로들 충전(예, 공통 I/O 라인들의 충전)에 수반되는 선행 명령들과 후속 명령들의 일부 조합들에 대해 제1 명령 간격 명세에 정의된 다른 시간 간격보다 단축될 수 있다.
특히, 이러한 개념적 실시예에 따른 제1 및 제2 명령 간격 명세들은 다음 표 1 및 2에서와 같이 정의된다.
[표 1] : 제1 명령 간격 명세
(동일한 뱅크(또는 동일한 뱅크 쌍)에 대해)
[표 2] : 제2 명령 간격 명세
(상이한 뱅크들(또는 동일한 뱅크 쌍들)에 대해)
여기서, tCK는 "클록"이고, tCCD는 "컬럼-명령 대 컬럼-명령 지연 시간"이고, tWRD는 "명령 지연 시간을 판독하기 위한 기입 명령"이다. 다른 기호들은 종래 기술과 동일한 방식으로 사용된다.
표 1 및 표 2를 참조하면, 제1 및 제2 명령 명세들은 선행 명령의 기입 명령으로부터 후속 명령의 판독 명령에 이르는 간격에서 및 선행 명령의 판독 명령으로부터 후속 명령의 기입 명령에 이르는 다른 간격에서 서로 상이하다. 제1 명령 간격 명세에 포함된 관련 간격들은 제2 명령 간격 명세에 포함된 관련 간격들보다 "1"만큼 더 길고, "1"은 "컬럼 회로들 충전" 시간이다. 판독 명령에서 기입 명령에 이르는 간격은 메모리 장치 및 메모리 장치의 구조를 사용하는 방식 등의 메모리 환경에 좌우되어, 제1 및 제2 명령 간격 명세 간의 동일한 간격일 수 있다.
제2 명령 간격 명세에서, 타겟 뱅크는 선행 명령과 후속 명령 사이에 상이하다. 따라서, 동작들이 제2 명령 간격 명세에 따르는 경우에, 후속 명령은 선행 명령 후 컬럼 회로들 충전(예, 공통 I/O 라인들의 충전) 동안 실행될 수 있음으로써, 제2 명령 간격 명세에서 간격들이 단축된다. 결과적으로, DRAM 장치는 제2 명령 간격 명세가 적용되는 사건이 발생하는 경우 보다 큰 비율로 동작한다.
또한, 다른 개념적 실시예에 따라, 뱅크들의 쌍들은 뱅크 쌍들로서 정의되고, 앞서 말한 제1 및 제2 명령 간격 명세는 뱅크 쌍들에 대해 적용된다. 즉, 이러한 개념적 실시예에서, 제1 명령 간격 명세는 동일한 뱅크 쌍에 대해 발행되는 선행 명령과 후속 명령 간의 관계로서 정의되는 한편, 제2 명령 간격 명세는 상이한 뱅크 쌍들 각각에 대해 발행되는 선행 명령과 후속 명령 간의 관계로서 정의된다. 이러한 경우에, 명령 간격들은 제2 명령 간격 명세에 부합되는 사건들이 DRAM 장치에서 발생하는 경우 실질적으로 단축된다.
이러한 실시예에서, 메모리 제어기는 네트워크 카드에 대해 사용된 그래픽 메모리 또는 버퍼 메모리 등의 일부 메모리 애플리케이션에 대해 데이터 할당을 용이하게 제어할 수 있기 때문에, 제1 명령 간격 명세가 사용되는 확률은 보다 낮아지도록 용이하게 제어될 수 있다. 이는 동일한 뱅크 쌍에 속하는 뱅크들이 판독 증폭기, 기입 증폭기 및 충전 회로 등의 각각의 컬럼-관련 회로들을 공유하게 한다. 따라서, 이러한 실시예에 따른 DRAM 장치는 소형화될 수 있다.
[구체적인 실시예]
이하, 상기 개념적 실시예에 기초하여, 본 발명의 구체적인 실시예에 대한 설명이 이루어질 것이다.
[구조]
도 1을 참조하면, 본 실시예에 따른 시스템은 CPU(100), 그래픽 칩(200), 메모리 칩(300), 디스플레이 장치(400), 메모리 제어기(500) 및 메인 메모리(600)를 포함한다. 이러한 구체적인 실시예에서, 메모리 제어기(500) 및 메인 메모리(600)는 종래 기술과 유사한 방식으로 동작한다. 따라서, 이들에 대한 설명은 본 실시예에서 생략하지만, 본 발명은 구체적인 실시예로만 제한되지 않는다.
CPU(100)는 그래픽 칩(200)에 대해 원시적인 명령을 전송한다. 그래픽 칩(200)은 원시적인 명령을 해석하고, 메모리 칩(300)에 대해 원시 명령에 대응하는 명령들 및 데이터 비트를 발행한다. 또한, 그래픽 칩(200)은 디스플레이 장치(400)가 메모리 칩(300)에서 판독된 데이터를 디스플레이하도록 DAC(도시하지 않음)를 통해 디스플레이 장치(400)를 제어한다. 예를 들면, CPU(100)가 시작점 및 종료점의 지정을 포함하는 선-그리기 명령을 그래픽 칩(200)에 전송하고, 그래픽 칩(200)은 시작점과 종료점 간의 직선 접속을 산출하고, 직선의 데이터 비트들을 메모리 칩(300)으로 기입하기 위한 기입 명령을 메모리 칩(300)에 대해 발행한다. 다른 한편, 그래픽 칩(200)은 직선의 데이터 비트들을 메모리 칩(300)에서 판독하기 위한 판독 명령을 메모리 칩(300)에 대해 발행하는 한편, 디스플레이 장치(400) 상에 직선을 디스플레이하도록 디스플레이 장치(400)를 제어한다.
도 1과 상기 설명으로부터 명백하듯이, 본 실시예에서, 메모리 애플리케이션은 메모리 칩(300) 내의 프레임 버퍼 또는 비디오 메모리로서 구현된다. 메모리 애플리케이션에 대해, 메모리 칩(300)은 반도체 메모리 장치로서 작용하는 한편, 그래픽 칩(200)은 메모리 칩(300)에 대한 메모리 제어기로서 작용한다. 즉, 그래픽 칩(200)은 상기 제1 및 제2 명령 간격 명세에 따라 메모리 칩(300)에 대한 명령을 발행하는 한편, 메모리 칩(300)은 이들의 명세에 따른 제어 하에 조절된다.
도 2를 참조하면, 그래픽 칩(200)은 그래픽 엔진(201), 명령 발생기(202), 래치(203), 뱅크-쌍 검출기(204) 및 타이밍 발생기(205)를 포함한다.
그래픽 칩(200)이 원시 명령을 수신할 때, 그래픽 엔진(201)은 예를 들면 도트-지정 및 컬러 지정을 포함하는 그래픽 데이터를 발생시킨다. 응답하여, 명령 발생기(202)는 그래픽 데이터에 따라 데이터를 메모리 칩(300)에 기입하기 위한 명령을 발생시킨다. 발생된 명령은 래치(203), 뱅크-쌍 검출기(204) 및 타이밍 발생기(205)에 전달된다. 래치(203)는 뱅크-쌍 검출기(204) 및 타이밍 발생기(205)의 제어 하에 미리 정해진 시간 간격에 대해 발생된 명령을 유지한다. 현재 명령으로서 발생된 명령에 응답하여, 뱅크-쌍 검출기(204)는 현재 명령이 현재 명령에 선행하는 명령의 동일한 뱅크 쌍에 대해 발행되는지 여부를 검출한다. 현재 명령의 뱅크 쌍이 선행 명령의 뱅크 쌍에 일치하는 경우, 뱅크-쌍 검출기(204)는 일치 신호를 발생시킨다. 다른 한편, 현재 명령의 뱅크 쌍은 선행 명령의 뱅크 쌍과 일치하지 않고, 뱅크-쌍 검출기(204)는 불일치 신호를 발생시킨다. 타이밍 발생기(205)는 상기 제1 및 제2 명령 간격 명세를 유지하고, 뱅크-쌍 검출기(204)에 의해 발생된 일치 신호 또는 불일치 신호에 대응하는 것들 중의 하나를 선택한다. 상세하게는, 타이밍 발생기(205)는 일치 신호에 응답하여 제1 명령 간격 명세를 선택하고, 현재 명령 및 선행 명령, 즉, 후속 명령 및 선행 명령에 따라 발행 타이밍을 결정한다. 다른 한편, 타이밍 발생기(205)는 불일치 신호에 응답하여 제2 명령 간격명세를 선택하고, 현재 명령 및 선행 명령, 즉, 후속 명령 및 선행 명령에 응답하여 발행 타이밍을 결정한다. 발행 타이밍을 결정할 때, 타이밍 발생기(204)는 래치(203)에 대한 트리거 펄스 신호를 전송함으로써 발행 타이밍 정보를 제공함으로써, 래치(203)는 발행 타이밍에서 메모리 칩(300)에 대한 현재 명령을 발행한다.
도 2에 예시된 메모리 칩(300)은 X-디코더(301), 타이밍 발생기(302), 메모리 셀 어레이(303), Y-디코더(304)를 갖는 DRAM 장치를 포함한다. 메모리 셀 어레이(303) 각각은 비트라인 및 워드라인에 접속된 복수의 저장 셀들을 포함한다. X-디코더(301)는 워드라인에 결합되는 한편, Y-디코더(304)는 비트라인에 결합된다. X-디코더(301)는 래치(203)에 의해 발행된 현재 명령을 디코딩하고, 이어서 각각의 워드라인을 활성화시킨다. Y-디코더(304)는 또한 현재 명령을 디코딩하고 각각의 비트라인을 활성화시킨다. 타이밍 발생기(302)는 현재 명령에 대응하는 뱅크-쌍을 명시하고, 이어서 도 2에 도시하지 않고 이후 도 4에 기재되는 대응하는 1개 이상의 스위치에 대해 제1 타이밍 발생 신호(TG1) 또는 제2 타이밍 발생 신호(TG2)를 발행한다. 본 실시예에서, X-디코더(301)는 메모리 뱅크에 대응하도록 발행되는 한편, Y-디코더(304)는 동일한 뱅크-쌍에 속하는 2개의 메모리 뱅크가 하나의 Y-디코더를 서로 공유하도록 뱅크 쌍들에 대응하도록 배열된다. 따라서, Y-디코더(304)의 수는 본 실시예에서 X-디코더(301)의 수의 절반이다.
메모리 칩(300)의 DRAM 레이아웃은 도 3에 개략적으로 나타낸다.
예시된 DRAM 장치는 메모리 셀 어레이(101~104및 131~134), 센스증폭기(211~214및 221~224), 공통 I/O 라인(311~314및 321~324), 컬럼-관련 회로 블록(401~404) 및 I/O 회로(50)를 포함한다. 이들 중에서, 메모리 셀 어레이(101및 131), 센스 증폭기(211및 221), 공통 I/O 라인(311및 321), 및 컬럼-관련 회로 블록(401)은 그의 I/O 능력이 32비트, 즉 x32인 하나의 메모리 성분을 포함한다. 나머지 메모리 성분들은 메모리 셀 어레이(101및 131), 센스 증폭기(211및 221), 공통 I/O 라인(311및 321), 및 컬럼-관련 회로 블록(401)을 포함하는 상기 메모리 성분과 유사한 방식으로 반복적으로 패턴화된다. 즉, 예시된 DRAM 장치는 4-페치형이고, 128비트, 즉 x128의 전체 I/O 능력을 갖는다. 이하, 간단히 할 목적상, 메모리 셀 어레이(101및 131), 센스 증폭기(211및 221), 공통 I/O 라인(311및 321), 및 컬럼-관련 회로 블록(401)을 포함하는 메모리 성분에 대한 설명만이 이루어진다.
예시된 DRAM 장치에서, 메모리 셀(101)은 한 쌍의 메모리 평면(111및 112)을 포함하는 한편, 메모리 셀(131)은 한 쌍의 메모리 평면(141및 151)을 포함한다. 메모리 평면(111및 112)의 쌍은 한 쌍의 뱅크(뱅크0, 뱅크1)로 구성된 뱅크 쌍(A)에 대응하는 한편, 메모리 평면(141및 152)의 쌍은 한 쌍의 뱅크(뱅크2, 뱅크3)로 구성된 다른 뱅크 쌍(B)에 대응한다. 즉, 메모리 셀 어레이(101) 및 메모리 셀 어레이(131)는 메모리 평면(111및 112)의 쌍 및 메모리 평면(111및 115) 각각으로 개념적으로 분할된다. 또한, 센스 증폭기(211및 221)는 메모리 셀 어레이(101및 131) 및 공통 I/O 라인(311및 321)을 구비하고, 센스 증폭기(211및 221)에 결합된다. 따라서, 도 3의 실시예에서, 메모리 평면들(111및 121, 및 141및 151)의 쌍은 공통 I/O 라인들(311및 321) 중의 대응하는 것들을 공유한다.
도 4를 참조하면, 도 3에 나타낸 메모리 평면들(111, 121, 141, 151) 및 컬럼-관련 회로 블록(401)이 상세히 예시되어 있다. 도 4에서, 각각의 메모리 뱅크(뱅크0, 뱅크1, 뱅크2, 뱅크3)에서, 하나의 메모리 셀 또는 저장 셀(MC01, MC11, MC21, MC31) 및 그에 접속된 하나의 워드라인(W01, W11, W21, W31) 및 2개의 비트라인들(B01, B11, B21, B31) 만이 도시되어 있지만, 실제로는, 복수의 메모리 셀들이 매트릭스 형식으로 배열되고, 복수의 워드라인들 및 비트라인들이 메모리 셀에 접속된다. 비트라인들(B01및 B11)은 센스 증폭기 및 트랜스퍼 게이트 트랜지스터를 통해 공통 I/O 라인들(311)에 추가로 접속된다. 마찬가지로, 비트라인들(B21및 B31)은 센스 증폭기 및 전송 게이트 트랜지스터를 통해 공통 I/O 라인들(321)에 추가로 접속된다.
공통 I/O 라인들(311)은 컬럼-관련 회로 블록(401)에서 충전 회로(411), 판독 증폭기(421) 및 기입 증폭기(431)에 결합된다. 충전 회로(411), 판독 증폭기(421)및 기입 증폭기(431)의 활성/불활성은 도시되지 않은 충전 제어 신호, 판독-앰프 제어 신호 및 기입-앰프 제어 신호 각각에 의해 제어된다. 이들 신호는 예를 들면 판독 또는 기입 명령에 따라 활성화된다. 마찬가지로, 공통 I/O 라인들(321)은 충전 회로(411), 판독 증폭기(421) 및 기입 증폭기(431)와 동일한 방식으로 컬럼-관련 회로 블록(401)에서 충전 회로(412), 판독 증폭기(422) 및 기입 증폭기(432)에 결합된다. 또한, 판독 증폭기(421및 422) 및 기입 증폭기(431및 432)는 제1 및 제2 스위치(SW1, SW2)(441, 442) 각각을 통해 글로벌 I/O 라인들(45)에 접속된다. 제1 스위치(441)는 타이밍 발생기(302)에 의해 발행된 제1 타이밍 발생 신호(TG1)에 응답하여 턴온되는 한편, 제2 스위치(442)는 제2 타이밍 발생 신호(TG2)에 응답하여 턴온된다.
도면에서 명백하듯이, 메모리 평면들(111및 121)의 쌍은 충전 회로(411), 판독 증폭기(421) 및 기입 증폭기(431)의 세트를 공유한다. 또한, 메모리 평면들(141및 151)의 쌍은 충전 회로(412), 판독 증폭기(422) 및 기입 증폭기(432)의 세트를 공유한다. 메모리 평면들(111및 121)의 쌍은 2개의 뱅크(뱅크0, 뱅크1)로 구성된 뱅크-쌍(A)에 대응하기 때문에, 뱅크-쌍(A)은 충전 회로(411), 판독 증폭기(421) 및 기입 증폭기(431)의 세트를 공유한다. 마찬가지로, 메모리 평면들(141및 151)의 쌍은 2개의 뱅크(뱅크2, 뱅크3)로 구성된 뱅크-쌍(B)에 대응하기 때문에, 뱅크-쌍(B)은 충전 회로(411), 판독 증폭기(421) 및 기입 증폭기(431)의 세트를 공유한다. 또한, 뱅크-쌍(A) 및 뱅크-쌍(B)은 글로벌 I/O 라인들(45) 및 I/O 버퍼(46)를 서로 공유한다. 스위치(441, 442)의 상태 하에, 뱅크-쌍(A) 및 뱅크-쌍(B) 중의 하나는 글로벌 I/O 라인들(45) 및 I/O 버퍼(46)를 사용한다.
따라서, 뱅크 쌍들이 정의된 DRAM 장치는 일부 부품들을 공유함으로써 소형화된다.
[동작들]
이하, 본 발명의 구조물에 따른 동작을 도 5 내지 13을 참조하여 아래 설명할 것이다.
[기입-판독 동작]
도 5는 동일한 뱅크-쌍의 경우에 기입-판독 동작의 명령 시퀀스를 나타내고, 도 6은 상이한 뱅크-쌍의 경우에 기입-판독 동작의 명령 시퀀스를 보여준다. 명령 시퀀스들은 도 7 및 8에 나타낸 바의 제1 및 제2 명령 간격 명세에 따라 그래픽 칩(200)에 의해 발행되고, 메모리 칩(300)의 타이밍 발생기(302)로 전달된다(도 2 참조). 응답하여, 타이밍 발생기(302)는 도 7 및 8에 나타낸 바의 제1 및 제2 타이밍 발생 신호들(TG1 및 TG2)을 발생시킨다. 이들 도면에서, 기호 "기입 뱅크0"은 디코딩 및 기입이 예를 들면 기입 명령에 응답하여 X- 및 Y-디코더에 의해 수행되는 경우 시간을 나타내고, 마찬가지로, 다른 기호들은 디코딩, 판독, 기입 프로세스들을 예시한다.
도 7에서, 명령 A 및 B는 뱅크-쌍(A)에 대해 발행되기 때문에, 제1 타이밍 발생 신호(TG1) 만이 명령(A 및 B)에 응답하여 발생한다. 다른 한편, 도 8에서, 명령(A 및 B)은 뱅크-쌍(A)의 뱅크 및 뱅크-쌍(B)의 뱅크 각각에 대해 발행된다. 따라서, 제1 타이밍 발생 신호(TG1)는 명령(A)에 응답하여 발생하는 한편, 제2 타이밍 발생 신호(TG2)는 명령(B)에 응답하여 발생한다. 도 7을 도 8에 비교하면, 도 7에 예시된 명령 간격은 도 8에 예시된 명령 간격보다 1클록만큼 더 길어진다.
도 9 및 10은 도 5 및 6에 나타낸 명령 시퀀스에 대응하는 내부 동작들 각각을 예시한다. 즉, 도 9는 동일한 뱅크-쌍의 경우에 내부 동작을 보여주고, 도 10은 상이한 뱅크-쌍의 경우에 내부 동작을 보여준다. 도 9 및 10에서, 데이터는 "x4 버스트 전송" 방식으로 글로벌 I/O 라인들(45) 상으로 전송된다. 그러나, 본 발명은 x4 버스트 정송으로 제한되고, 다른 버스트 전송 방식, 예를 들면 x8, x64 버스트 전송이 채택될 수 있다.
도 9에서, 명령 "WRT0a"는 메모리 평면(111)에 대한 기입 명령, 즉, 뱅크0이고, 명령 "RD0b"는 메모리 평면(121)에 대한 판독 명령, 즉 뱅크1이다. 기입 동작 및 기입 동작에 후속하는 판독 동작은 공통 I/O 라인들(311)을 포함한다. 기입 동작에서, 공통 I/O 라인들(311)은 기입 증폭기(43)의 구동 능력이 기입 데이터를 확고하게 선택된 메모리 셀에 저장할 정도로 크기 때문에 큰 진폭을 갖는다. 본 실시예에서, 기입 동작에 따른 진폭은 VDD와 GND 간의 전압치, 예를 들면 1.8V와 동일하다. 이와는 대조적으로, 센스 증폭기(SA)의 구동 능력은 낮으므로, 공통 I/O 라인들(311)의 진폭은 선택된 메모리 셀로부터 판독 데이터를 신속히 판독하기 위해 작고, 예를 들면 300mV이다. 도 9에서 "공통 I/O 라인(311) 참조". 따라서, 판독 동작 이전에, 공통 I/O 라인들(311)의 충전이 기입 동작 후에 요구된다. 본 실시예에서, 충전 시간은 1 클록이다. 따라서, 그래픽 칩(200)은 기입 명령(WRT0a)의 발행이 제1 명령 간격 명세에 따르기 때문에, 간격 "tWRD+1ck"가 통과할 때 판독 명령 RD0b를 발행한다(표 1 참조).
도 10에서, 명령 "WRT0a"는 메모리 평면(111)에 대한 기입 명령, 즉 뱅크0이고, 명령 "RD1b"는 메모리 평면(15)에 대한 판독 명령, 즉 뱅크3이다. 기입 동작은 공통 I/O 라인들(311)을 사용하는 한편, 기입 동작 후의 판독 동작은 공통 I/O 라인들(321)을 사용한다. 따라서, 공통 I/O 라인들(321)을 사용하는 판독 동작은 공통 I/O 라인들(311)의 충전 중에 수행되고, 공통 I/O 라인들(311)을 사용하는 기입 동작 후에 수행된다. 따라서, 그래픽 칩(200)은 기입 명령 WRT0a의 발행 때문에 간격 "tWRD"가 제2 명령 간격 명세에 따라 통과할 때 판독 명령 RD1b를 발행한다(표 2 참조). 따라서, 명령 간격들은 제2 명령 간격 명세에 따른 사건이 DRAM 장치에서 발생하는 경우에 실질적으로 단축된다.
[판독-판독 동작]
도 11은 판독-판독 명령 시퀀스의 내부 동작을 보여준다. 도 11에서,"RD0a", "RD0b", "RD1a" 및 "RD1b" 명령들은 메모리 평면들(111, 121, 141및 151) 각각에 대한 판독 명령이다. 명령(RD0a 및 RD0b)의 판독 동작들은 공통 I/O 라인들(311)을 사용하는 한편, 명령 "RD1a" 및 "RD1b"의 다른 판독 동작들은 공통 I/O 라인들(321)을 사용한다. 동일한 뱅크-쌍의 경우의 명령 간격은 상이한 뱅크-쌍의 경우의 명령 간격과 동일함으로써, 데이터 충돌은 글로벌 I/O 라인들(45)에서 발생하지 않고, 동일한 뱅크-쌍의 경우조차, 충전 시간이 필요치 않다. 이러한 이유는 다음과 같다. 선행하는 판독 명령은 공통 I/O 라인들(311, 321) 상에서 판독된 데이터에 대응하는 진폭을 유발하고, 선행하는 판독 동작 후에, 진폭은 공통 I/O 라인들(311, 321) 상에 남아있다. 그러나, 선행하는 진폭은 작고, 후속하는 판독 명령에 의해 판독된 다른 데이터의 새로운 진폭에 의해 중복 기입될 수 있다. 따라서, 후속 판독 명령은 어떠한 충전 시간도 필요로 하지 않으므로, 판독-판독 명령 간격은 동일한 뱅크-쌍의 경우 및 상이한 뱅크-쌍의 경우에 동일하다. 또한, 예시된 실시예에서 "잠복기"는 7 클록이고, 이는 동일한 뱅크-쌍의 경우 및 상이한 뱅크-쌍의 경우 모두에서 동일하다. 표 1 및 2 참조하라.
[기입-기입 동작]
도 12는 기입-기입 명령 시퀀스에서 내부 동작을 보여준다. 도 12에서, "WRT0a", "WRT0b", "WRT1a" 및 "WRT1b" 명령들은 메모리 평면들(111, 121, 141및 151) 각각에 대한 기입 명령이다. 명령(WRT0a 및 WRT0b)의 판독 동작들은 공통 I/O라인들(311)을 사용하는 한편, 명령 "WRT1a" 및 "WRT1b"의 다른 판독 동작들은 H 12에 도시하지 않은 공통 I/O 라인들(321)을 사용한다. 동일한 뱅크-쌍의 경우의 명령 간격은 상이한 뱅크-쌍의 경우의 명령 간격과 동일하고, 기입-기입 동작에 명령 간격은 글로벌 I/O 라인들(45)에 대한 데이터 전송을 고려하고 선행 명령 후 충전 시간을 고려하지 않고 결정된다. 이는 선행 기입 명령에 대응하는 큰 진폭이 공통 I/O 라인들(311, 321) 상에 남아 있지만, 기입 증폭기(431, 432)는 후속 명령에 응답하여 새로운 큰 진폭을 생성하고, 새로운 큰 진폭으로 선행하는 큰 진폭을 극복할 수 있기 때문이다. 표 1 및 2 참조하라.
[판독-기입 동작]
도 13은 상이한 뱅크-쌍의 경우에 대한 판독-기입 명령 시퀀스의 내부 동작을 보여준다. 도 13에서, 명령 "RD1b"는 메모리 평면(151)에 대한 판독 명령, 즉, 뱅크3이고, 명령 "WRT0a"는 메모리 평면(111)에 대한 기입 명령, 즉 뱅크0이다. 기입 동작 후의 판독 동작은 공통 I/O 라인들(321)을 사용하는 한편, 기입 동작은 공통 I/O 라인들(311)을 사용한다.
표 1 및 2에서, 동일한 뱅크-쌍의 경우에 명령 간격은 상이한 뱅크-쌍의 경우의 명령 간격과 상이하다. 구체적인 실시예에서, 기입 증폭기의 구동 능력은 높고, 기입 증폭기는 공통 I/O 라인들의 작은 진폭을 극복하기 때문에, 판독 명령 후의 공통 I/O 라인들의 충전은 생략될 수 있다. 따라서, 동일한 뱅크-쌍의 경우의명령 간격은 상이한 뱅크-쌍의 경우의 명령 간격과 동일할 수 있다.
[기타]
도 14는 뱅크 쌍의 경우의 다른 구체적인 실시예에 따라 구축되는 다른 DRAM 장치를 보여준다.
예시된 DRAM 장치는 메모리 셀 어레이(161, 162, 171, 172, 181, 182, 191, 192), 센스 증폭기(231, 232, 241, 242, 251, 252, 261, 262), 공통 I/O 라인(331, 332, 341, 342, 351, 352, 361, 362), 컬럼-관련 회로 블록(471, 472, 481, 482) 및 I/O 회로(51)를 포함한다. 이들 중에서, 메모리 셀 어레이(161, 171, 181, 191), 센스 증폭기(231, 241, 251, 261), 공통 I/O 라인(331, 341, 351, 361), 및 컬럼-관련 회로 블록(471, 481)은 그의 I/O 능력이 32+32비트, 즉 x64인 하나의 메모리 성분을 포함한다. 나머지 메모리 성분들은 상기 메모리 성분과 유사한 방식으로 구성된다. 즉, 예시된 DRAM 장치는 128비트, 즉 x128의 전체 I/O 능력을 갖는다. 이후, 간단히 할 목적상, 메모리 셀 어레이(161, 171, 181, 191), 센스 증폭기(231, 241, 251, 261), 공통 I/O 라인(331, 341, 351, 361), 및 컬럼-관련 회로 블록(471, 481)을 포함하는 메모리 성분에 대해서만 설명한다.
예시된 DRAM 장치에서, 메모리 셀 어레이(161, 171, 181, 191)는 뱅크들(뱅크0, 뱅크1, 뱅크2, 뱅크3) 각각에 대응한다. 메모리 셀 어레이(161및171)는 뱅크0 및 뱅크1의 하나의 뱅크 쌍을 포함하지만, 메모리 셀 어레이(181및 191)는 뱅크2 및 뱅크3의 다른 뱅크 쌍을 포함한다. 센스 증폭기(231, 241, 251및 261)는 메모리 셀 어레이(161, 171, 181, 191)를 구비하고, 게다가, 공통 I/O 라인(331, 341, 351및 361)은 센스 증폭기(231, 241, 251및 261) 각각에 결합된다. 컬럼-관련 회로 블록(441)은 공통 I/O 라인(331및 341)에 결합되는 한편, 컬럼-관련 회로 블록(471)은 공통 I/O 라인(351및 361)에 결합된다.
컬럼-관련 회로 블록(471)에서, 도시되지 않은 충전 회로, 판독 증폭기 및 기입 증폭기는 뱅크 쌍으로서 메모리 셀 어레이들(161및 171)의 쌍에 의해 공유되도록 배열되고 공통 I/O 라인들(331및 341)에 결합된다. 마찬가지로, 컬럼-관련 회로 블록(481)에서, 역시 도시되지 않은 충전 회로, 판독 증폭기 및 기입 증폭기는 뱅크 쌍으로서 메모리 셀 어레이들(181및 191)의 쌍에 의해 공유되도록 배열되고 공통 I/O 라인들(351및 361)에 결합된다. 따라서, 본 발명에 따른 DRAM 장치는 역시 소형화된다.
본 발명을 현재 공지된 바람직한 실시예들과 관련시켜 상세히 기재하였지만, 본 발명이 그와 같이 개시된 실시예들로만 제한되지 않음을 쉽게 이해해야 한다. 오히려, 본 발명은 본 명세서에 기재하지 않았지만, 본 발명의 정신 및 범위에 적절한 임의의 많은 변화, 변경, 치환 또는 등가의 배열을 포함하도록 변형될 수 있다. 따라서, 본 발명은 상기 설명으로만 제한되지 않고, 첨부된 특허 청구의 범위에 의해서만 제한된다.
본 발명의 효과는 적어도 일부 메모리 애플리케이션들에 실현가능하고, 고속 동작을 달성할 수 있는 DRAM 장치를 제공하는 것이다.

Claims (35)

  1. 복수의 뱅크들을 포함하는 반도체 메모리 장치를 사용하는 방법에 있어서,
    서로 상이한 제1 및 제2 명령 간격 명세들(command interval specifications)을 정의하는 단계로서, 상기 제1 명령 간격 명세들은 동일한 뱅크에 대해 발행(issue)되는 선행 명령과 후속 명령 간의 관계로서 정의되고, 상기 제2 명령 간격 명세들은 상이한 뱅크들 각각에 대해 발행되는 선행 명령 및 후속 명령 간의 관계로서 각각 정의되는 상기 제1 및 제2 명령 간격 명세들을 정의하는 단계; 및
    상기 제1 및 제2 명령 간격 명세들에 기초하여 반도체 메모리 장치를 동작시키는 단계를 포함하는, 반도체 메모리 장치의 사용 방법.
  2. 제1항에 있어서, 상기 제1 및 제2 명령 간격 명세들은, 제2 명령 간격 명세에 정의된 시간 간격이 선행 명령과 후속 명령의 미리 정해진 조합을 위해 제1 명령 간격 명세에 정의된 다른 시간 간격보다 단축될 수 있도록 정의되고, 상기 선행 명령은 충전이 수반되는, 반도체 메모리 장치의 사용 방법.
  3. 제2항에 있어서, 상기 미리 정해진 조합은 상기 선행 명령으로서 기입 명령(write command) 및 상기 후속 명령으로서 판독 명령(read command)으로 이루어지는, 반도체 메모리 장치의 사용 방법.
  4. 제2항에 있어서, 상기 미리 정해진 조합은 상기 선행 명령으로서 판독 명령 및 상기 후속 명령으로서 기입 명령으로 이루어지는, 반도체 메모리 장치의 사용 방법.
  5. 제2항에 있어서,
    뱅크들의 쌍들을 뱅크 쌍들로서 미리 정의하는 단계; 및
    "뱅크"라는 용어를 "뱅크 쌍"이라는 용어로 대체함으로써, 상기 제1 및 제2 명령 간격 명세들을 상기 뱅크 쌍들에 적용시키는 단계를 더 포함하는, 반도체 메모리 장치의 사용 방법.
  6. 청구항 제 5 항에서 청구된 사용 방법에 기초하여 반도체 장치를 설계하는 방법에 있어서,
    복수의 메모리 셀 어레이들을 배열하는 단계;
    각각의 상기 메모리 셀 어레이들을 상기 뱅크 쌍들 중의 하나에 대응하는 한 쌍의 메모리 평면들로 개념적으로 분할하는 단계; 및
    상기 메모리 평면들의 쌍이 각각의 공통 I/O 라인을 공유하도록, 상기 메모리 셀 어레이들에 대응하게 공통 I/O 라인들을 각각 구성하는 단계를 포함하는, 반도체 메모리 장치의 설계 방법.
  7. 제6항에 있어서, 상기 메모리 평면들의 쌍이 판독 증폭기, 기입 증폭기 및 충전 회로의 각각의 세트를 공유하도록 판독 증폭기, 기입 증폭기 및 충전 회로의 세트를 상기 공통 I/O 라인들 각각과 결합시키는 단계를 더 포함하는, 반도체 메모리 장치의 설계 방법.
  8. 청구항 제 5 항에 청구된 사용 방법에 기초하여 반도체 장치를 설계하는 방법에 있어서,
    상기 뱅크들 중의 하나에 대응하는 복수의 메모리 셀 어레이들을 배열하는 단계;
    상기 메모리 셀 어레이들 각각에 대응하게 공통 I/O 라인들을 각각 구성하는 단계; 및
    상기 메모리 셀 어레이들의 쌍이 판독 증폭기, 기입 증폭기 및 충전 회로의 각각의 세트를 공유하도록, 상기 뱅크 쌍들 중의 하나에 대응하는 메모리 셀 어레이들의 쌍에 대응하는 공통 I/O 라인들의 쌍과 판독 증폭기, 기입 증폭기 및 충전 회로의 세트를 결합시키는 단계를 포함하는, 반도체 메모리 장치의 설계 방법.
  9. 복수의 뱅크들 및 컬럼-관련 회로들의 복수의 세트들을 포함하는 반도체 메모리 장치에 있어서,
    상기 뱅크들의 쌍들은 뱅크 쌍들로서 정의되고; 상기 뱅크 쌍들 중의 하나는 컬럼-관련 회로들의 각각의 세트들을 공유하는, 반도체 메모리 장치.
  10. 제9항에 있어서, 상기 제1 및 제2 명령 간격 명세들은 서로 상이한 것으로 정의되고, 상기 제1 명령 간격 명세들은 동일한 뱅크 쌍에 대해 발행되는 선행 명령과 후속 명령 간의 관계로서 정의되고, 상기 제2 명령 간격 명세들은 상이한 뱅크 쌍들에 대해 발행된 선행 명령과 후속 명령 간의 관계로서 각각 정의되어서, 상기 뱅크들 각각이 상기 제1 및 제2 명령 간격 명세들에 기초하여 동작되는, 반도체 메모리 장치.
  11. 제10항에 있어서, 복수의 메모리 셀 어레이들 및 복수의 공통 I/O 라인들을 포함하고,
    상기 각각의 메모리 셀 어레이들은 상기 뱅크들 각각이 구현되는 메모리 평면들의 쌍을 포함함으로써, 상기 뱅크 쌍이 상기 메모리 셀 어레이들 중의 하나에 대응하고;
    상기 공통 I/O 라인들은 상기 메모리 셀 어레이들에 각각 대응하고;
    상기 컬럼-관련 회로들의 세트들 각각은 각각의 뱅크 쌍에 의해 공유되도록 상기 공통 I/O 라인들 중 대응하는 하나에 결합되는, 반도체 메모리 장치.
  12. 제10항에 있어서, 복수의 메모리 셀 어레이들 및 복수의 공통 I/O 라인들을 포함하고,
    상기 뱅크들 각각은 상기 메모리 셀 어레이들 중 하나 상에 구현되고;
    상기 공통 I/O 라인들은 상기 메모리 셀 어레이들에 각각 대응하고;
    상기 각각의 컬럼-관련 회로들의 세트들은 대응하는 뱅크 쌍에 의해 공유되도록 상기 뱅크 쌍들 중의 하나에 대응하는 공통 I/O 라인들의 쌍에 결합되는, 반도체 메모리 장치.
  13. 제9항에 있어서, 상기 각각의 컬럼-관련 회로들의 세트들은 판독 증폭기, 기입 증폭기 및 충전 회로를 포함하는, 반도체 메모리 장치.
  14. 반도체 메모리 장치에 있어서,
    행들 및 열들로 조직화되는 저장 셀들의 복수의 메모리 셀 어레이들로서, 상기 각각의 메모리 셀 어레이들은 한 쌍의 뱅크들을 포함하는 뱅크 쌍에 대응하는 한 쌍의 메모리 평면들을 포함하는, 상기 복수의 메모리 셀 어레이들;
    상기 메모리 셀 어레이들에 대응하여 배열되는 복수의 센스 증폭기들; 및
    메모리 셀 어레이들 각각의 메모리 평면들의 쌍이 상기 공통 I/O 라인들 중의 대응하는 하나를 공유하도록, 상기 센스 증폭기들에 결합된 복수의 공통 I/O 라인들을 포함하는, 반도체 메모리 장치.
  15. 제14항에 있어서, 뱅크 쌍들 중의 특정한 하나에 속하는 하나의 뱅크는, 상기 하나의 뱅크에 대해 발행된 명령중 선행 명령이 특정 뱅크 쌍에 속하는 다른 뱅크에 대해 발행되는 경우, 제1 명령 간격 명세에 대해 동작하고, 상기 하나의 뱅크에 대해 발행된 명령 중의 선행 명령이 상기 특정 뱅크 쌍에 속하지 않는 다른 뱅크들에 대해 발행되는 경우, 제2 명령 간격 명세에 대해 동작하며, 상기 제1 및 제2 명령 간격 명세들은 서로 상이한, 반도체 메모리 장치.
  16. 제15항에 있어서, 상기 제2 명령 간격 명세는 기입 명령으로부터 판독 명령에 이르는 제1 시간 간격을 포함하고, 제1 명령 간격 명세는 기입 명령으로부터 판독 명령에 이르고 상기 제1 시간 간격보다 더 긴 제2 시간 간격을 포함하는, 반도체 메모리 장치.
  17. 제16항에 있어서, 상기 제2 명령 간격 명세는 판독 명령에서 기입 명령에 이르는 제3 시간 간격을 더 포함하고, 상기 제1 명령 간격 명세는 판독 명령에서 기입 명령에 이르고 상기 제3 시간 간격보다 더 긴 제4 시간 간격을 더 포함하는, 반도체 메모리 장치.
  18. 제17항에 있어서,
    상기 공통 I/O 라인들에 각각 결합된 복수의 판독 증폭기들;
    상기 공통 I/O 라인들에 각각 결합된 복수의 기입 증폭기들; 및
    상기 공통 I/O 라인들에 각각 결합된 복수의 충전 회로들을 더 포함하는, 반도체 메모리 장치.
  19. 반도체 메모리 장치에 있어서,
    행들 및 열들로 조직화되는 저장 셀들 중 복수의 메모리 셀 어레이들로서, 상기 메모리 셀 어레이들 쌍들은 뱅크 쌍들에 각각 대응하고, 상기 각각의 뱅크 쌍들은 한 쌍의 뱅크들을 포함하는, 상기 복수의 메모리 셀 어레이들;
    상기 메모리 셀 어레이들에 대응하게 배열되는 복수의 센스 증폭기들;
    상기 센스 증폭기들에 결합된 복수의 공통 I/O 라인들;
    상기 공통 I/O 라인들의 쌍에 각각 결합된 복수의 판독 증폭기들;
    상기 공통 I/O 라인들의 쌍에 각각 결합된 복수의 기입 증폭기들; 및
    각각 상기 공통 I/O 라인들의 쌍에 각각 결합된 복수의 충전회로들로써, 상기 뱅크 쌍에 대응하는 상기 메모리 셀 어레이들의 쌍이 상기 판독 증폭기, 상기 기입 증폭기 및 상기 충전 회로 중의 대응하는 하나의 세트를 공유하기 위한 상기 복수의 충전회로들을 포함하는, 반도체 메모리 장치.
  20. 제19항에 있어서, 상기 뱅크 쌍들 중의 특정한 하나에 속하는 하나의 뱅크는, 상기 하나의 뱅크에 대해 발행된 명령 중의 선행 명령이 특정 뱅크 쌍에 속하는 다른 뱅크에 대해 발행되는 경우, 제1 명령 간격 명세상에 동작하고, 상기 하나의 뱅크에 대해 발행된 명령 중의 선행 명령이 상기 특정 뱅크 쌍에 속하지 않는 다른 뱅크들에 대해 발행되는 경우, 제2 명령 간격 명세상에 동작되며, 상기 제1 및 제2 명령 간격 명세들은 서로 상이한, 반도체 메모리 장치.
  21. 제20항에 있어서, 상기 제2 명령 간격 명세는 기입 명령으로부터 판독 명령에 이르는 제1 시간 간격을 포함하고, 상기 제1 명령 간격 명세는 기입 명령으로부터 판독 명령에 이르고 상기 제1 시간 간격보다 더 긴 제2 시간 간격을 포함하는, 반도체 메모리 장치.
  22. 제21항에 있어서, 상기 제2 명령 간격 명세는 판독 명령으로부터 기입 명령에 이르는 제3 시간 간격을 더 포함하고, 상기 제1 명령 간격 명세는 판독 명령으로부터 기입 명령에 이르고 상기 제3 시간 간격보다 더 긴 제4 시간 간격을 더 포함하는, 반도체 메모리 장치.
  23. 복수의 뱅크들을 포함하는 반도체 메모리 장치에 메모리 제어기로부터 명령들을 발행하는 방법에 있어서,
    서로 상이한 제1 및 제2 명령 간격 명세들을 정의하는 단계로서, 상기 제1 명령 간격 명세들은 동일한 뱅크에 대해 발행된 선행 명령과 후속 명령 간의 관계로서 정의되고, 상기 제2 명령 간격 명세들은 상이한 뱅크들에 대해 발행된 선행 명령과 후속 명령 간의 관계로서 각각 정의되는, 상기 서로 상이한 제1 및 제2 명령 간격 명세들을 정의하는 단계; 및
    상기 제1 및 제2 명령 간격 명세에 따라 상기 메모리 제어기로부터 상기 반도체 메모리 장치로 명령들을 전송하는 단계를 포함하는, 명령 발행 방법.
  24. 제23항에 있어서, 상기 제1 및 제2 명령 간격 명세들은 상기 제2 명령 간격 명세에 정의된 시간 간격이, 선행 명령과 후속 명령의 미리 정해진 조합에 대해 상기 제1 명령 간격 명세에 정의된 다른 시간 간격보다 단축될 수 있도록 정의되고, 상기 선행 명령은 충전이 수반되는, 명령 발행 방법.
  25. 제24항에 있어서, 상기 미리 정해진 조합은 상기 선행 명령으로서 기입 명령 및 상기 후속 명령으로서 판독 명령으로 이루어지는, 명령 발행 방법.
  26. 제24항에 있어서, 상기 미리 정해진 조합은 상기 선행 명령으로서 판독 명령 및 상기 후속 명령으로서 기입 명령으로 이루어지는, 명령 발행 방법.
  27. 제24항에 있어서,
    상기 뱅크들의 쌍들을 뱅크 쌍들로서 미리 정의하는 단계; 및
    "뱅크"라는 용어를 "뱅크 쌍"이라는 용어로 대체함으로써, 상기 제1 및 제2 명령 간격 명세들을 상기 뱅크 쌍들에 적용시키는 단계를 더 포함하는, 명령 발행 방법.
  28. 반도체 메모리 장치에 있어서,
    복수의 메모리 셀들의 제1 군;
    복수의 메모리 셀들의 제2 군;
    입출력 버퍼;
    상기 버퍼와 상기 제1 군 사이에 결합되고 제1 제어 신호를 수신하는 제1 스위치; 및
    상기 버퍼와 상기 제2 군 사이에 결합되고 제2 제어 신호를 수신하는 제2 스위치를 포함하고,
    상기 제1 스위치는 상기 제1 군이 순차로 액세스될 때 순차로 활성화되는 상기 제1 제어 신호들 간의 제1 간격으로 제어되고;
    상기 제 1 및 제2 스위치들은 상기 제1 및 제2 군들이 순차로 액세스될 때 순차로 활성화되는 상기 제1 및 제2 제어 신호들 간의 상기 제1 간격과 상이한 제2 간격으로 제어되는, 반도체 메모리 장치.
  29. 제28항에 있어서, 상기 제1 간격은 상기 제2 간격보다 한 주기만큼 더 긴, 반도체 메모리 장치.
  30. 제29항에 있어서, 상기 주기는 충전에 기초하는, 반도체 메모리 장치.
  31. 제30항에 있어서, 상기 메모리 셀들의 제1 군은 제1 명령 버스 라인을 통해 상기 제1 스위치에 결합된 적어도 제1 및 제2 메모리 뱅크들을 포함하고, 상기 메모리 셀들의 제2 군은 적어도 제2 공통 버스 라인을 통해 상기 제2 스위치에 결합된 적어도 제3 및 제4의 제2 메모리 뱅크들을 포함하는, 반도체 메모리 장치.
  32. 제31항에 있어서, 상기 순차 액세스는 기입 동작 및 상기 기입 동작에 후속하는 판독 동작을 포함하는, 반도체 메모리 장치.
  33. 제32항에 있어서, 상기 제1 군이 순차로 액세스될 때, 상기 판독 동작은 상기 제1 뱅크에 대해 수행되고, 상기 충전은 상기 제1 공통 버스 라인을 충전하기 위해 수행되고, 상기 기입 동작은 상기 제2 뱅크에 대해 수행되는, 반도체 메모리 장치.
  34. 제30항에 있어서, 상기 메모리 셀들의 제1 군은 순차로 액세스될 때, 상기 제1 뱅크는 먼저 액세스되고, 상기 제2 뱅크는 2차로 액세스되고, 상기 충전은 상기 상기 제1 뱅크가 액세스된 후 상기 제2 뱅크가 액세스되기 전에 상기 공통 버스 라인을 충전하기 위해 수행되는, 반도체 메모리 장치.
  35. 제34항에 있어서, 상기 메모리 셀들의 제1 및 제2 군들은 순차로 액세스되고, 상기 제1 및 제2 뱅크들 중의 하나는 액세스되고, 상기 충전은 상기 제1 공통 버스 라인을 충전하기 위해 수행되고, 상기 제3 뱅크는 상기 제1 공통 버스 라인이 충전되는 동안에 액세스되는, 반도체 메모리 장치.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7187572B2 (en) 2002-06-28 2007-03-06 Rambus Inc. Early read after write operation memory device, system and method
US6804145B2 (en) * 2002-11-01 2004-10-12 Hewlett-Packard Development Company, L.P. Memory cell sensing system and method
US7280428B2 (en) 2004-09-30 2007-10-09 Rambus Inc. Multi-column addressing mode memory system including an integrated circuit memory device
US8595459B2 (en) 2004-11-29 2013-11-26 Rambus Inc. Micro-threaded memory
US7359279B2 (en) * 2005-03-31 2008-04-15 Sandisk 3D Llc Integrated circuit memory array configuration including decoding compatibility with partial implementation of multiple memory layers
US20070260841A1 (en) 2006-05-02 2007-11-08 Hampel Craig E Memory module with reduced access granularity
KR100886629B1 (ko) * 2006-09-28 2009-03-04 주식회사 하이닉스반도체 반도체 메모리 장치
JP5690464B2 (ja) * 2007-11-20 2015-03-25 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体記憶装置
KR101507122B1 (ko) * 2008-04-29 2015-04-01 삼성전자주식회사 반도체 메모리 장치 및 그것의 액세스 방법
KR101673233B1 (ko) * 2010-05-11 2016-11-17 삼성전자주식회사 트랜잭션 분할 장치 및 방법
US10719237B2 (en) 2016-01-11 2020-07-21 Micron Technology, Inc. Apparatuses and methods for concurrently accessing multiple partitions of a non-volatile memory
US9542980B1 (en) * 2016-03-29 2017-01-10 Nanya Technology Corp. Sense amplifier with mini-gap architecture and parallel interconnect
US11137914B2 (en) 2019-05-07 2021-10-05 Western Digital Technologies, Inc. Non-volatile storage system with hybrid command

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1013614B (de) * 1956-09-19 1957-08-14 Krantz H Fa Tragstab zur Aufnahme von Garnstraehnen in Straehngarnfaerbeapparaten
EP0182454B1 (en) * 1984-07-23 1994-02-02 Texas Instruments Incorporated Video system controller with a row address override circuit
JPH05342855A (ja) * 1992-06-04 1993-12-24 Nec Corp 半導体メモリ回路
JP3188593B2 (ja) * 1993-07-14 2001-07-16 松下電器産業株式会社 画像データメモリ
JPH09161476A (ja) * 1995-10-04 1997-06-20 Toshiba Corp 半導体メモリ及びそのテスト回路、並びにデ−タ転送システム
US5654932A (en) * 1995-10-04 1997-08-05 Cirrus Logic, Inc. Memory devices with selectable access type and methods using the same
TW307869B (en) * 1995-12-20 1997-06-11 Toshiba Co Ltd Semiconductor memory
KR100211760B1 (ko) * 1995-12-28 1999-08-02 윤종용 멀티뱅크 구조를 갖는 반도체 메모리 장치의 데이타 입출력 경로 제어회로
US5748551A (en) 1995-12-29 1998-05-05 Micron Technology, Inc. Memory device with multiple internal banks and staggered command execution
JPH10334662A (ja) * 1997-05-29 1998-12-18 Nec Corp 半導体記憶装置
JPH10334663A (ja) * 1997-05-30 1998-12-18 Oki Micro Design Miyazaki:Kk 半導体記憶装置
US5881016A (en) * 1997-06-13 1999-03-09 Cirrus Logic, Inc. Method and apparatus for optimizing power consumption and memory bandwidth in a video controller using SGRAM and SDRAM power reduction modes
JPH1186541A (ja) * 1997-09-02 1999-03-30 Mitsubishi Electric Corp 半導体記憶装置
JP2000090664A (ja) * 1998-07-17 2000-03-31 Toshiba Corp 高速サイクルクロック同期メモリ及びメモリシステム
KR100273111B1 (ko) * 1998-08-19 2000-12-01 윤종용 그래픽 메모리 장치의 리프레쉬 제어방법 및 회로
JP2000173269A (ja) * 1998-12-08 2000-06-23 Mitsubishi Electric Corp 半導体記憶装置
JP2000195262A (ja) * 1998-12-25 2000-07-14 Internatl Business Mach Corp <Ibm> Ｓｄｒａｍ及びｓｄｒａｍのデ―タ・アクセス方法
KR100363079B1 (ko) 1999-02-01 2002-11-30 삼성전자 주식회사 이웃한 메모리 뱅크들에 의해 입출력 센스앰프가 공유된 멀티 뱅크 메모리장치
US6453401B1 (en) * 1999-07-02 2002-09-17 Rambus Inc. Memory controller with timing constraint tracking and checking unit and corresponding method
EP1148508A1 (en) * 2000-04-10 2001-10-24 STMicroelectronics S.r.l. Synchronization circuit for read paths of an electronic memory
JP3651767B2 (ja) 2000-04-24 2005-05-25 シャープ株式会社 半導体記憶装置

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