JP2000173269A - 半導体記憶装置 - Google Patents
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- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/002—Isolation gates, i.e. gates coupling bit lines to the sense amplifier
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- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 データの読出時間およびライトリカバリー時
間を短縮することにより、高速アクセスを実現する。 【解決手段】 グローバルデータ線対（ＧＩＯ）にカレ
ントミラー型負荷回路（２）を設け、ローカルデータ線
対（ＬＩＯ♯０−ＬＩＯ♯ｍ）それぞれに、対応のロー
カルデータ線（ＬＩＯ，ＺＬＩＯ）がゲートに接続され
るＭＯＳトランジスタを含むリードゲートアンプをブロ
ック選択ゲートとして用いる。また、データ書込ドライ
バ（３ａｗ）は、データ書込後のイコライズ動作時にお
いて、書込データと論理反転したデータを書込む。
間を短縮することにより、高速アクセスを実現する。 【解決手段】 グローバルデータ線対（ＧＩＯ）にカレ
ントミラー型負荷回路（２）を設け、ローカルデータ線
対（ＬＩＯ♯０−ＬＩＯ♯ｍ）それぞれに、対応のロー
カルデータ線（ＬＩＯ，ＺＬＩＯ）がゲートに接続され
るＭＯＳトランジスタを含むリードゲートアンプをブロ
ック選択ゲートとして用いる。また、データ書込ドライ
バ（３ａｗ）は、データ書込後のイコライズ動作時にお
いて、書込データと論理反転したデータを書込む。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特に、アクセス時間を短縮するための構成に関
する。より特定的には、この発明は内部データ線対を高
速で駆動するための構成に関する。
に関し、特に、アクセス時間を短縮するための構成に関
する。より特定的には、この発明は内部データ線対を高
速で駆動するための構成に関する。
【０００２】
【従来の技術】半導体記憶装置において、記憶容量が増
大すると、メモリセルの数が増大し、応じてビット線お
よび内部データ線の長さも長くなる。データを伝達する
ビット線および内部データ線の長さが長くなると、寄生
容量が増大する。このような寄生容量を低減し、高速で
データの転送を行なうために、データを伝達する信号線
を分割する階層Ｉ／Ｏ線構造が利用される。
大すると、メモリセルの数が増大し、応じてビット線お
よび内部データ線の長さも長くなる。データを伝達する
ビット線および内部データ線の長さが長くなると、寄生
容量が増大する。このような寄生容量を低減し、高速で
データの転送を行なうために、データを伝達する信号線
を分割する階層Ｉ／Ｏ線構造が利用される。
【０００３】図２３は、従来の半導体記憶装置のアレイ
部の構成を概略的に示す図である。図２３において、メ
モリアレイＭＡは、複数のメモリブロックＭＢ００〜Ｍ
Ｂｍｎに分割される。行方向に整列して配置されるメモ
リブロックＭＢｉ０−ＭＢｉｎ（ｉ＝０〜ｎ）が行ブロ
ックを構成し、ワード線を共有する。列方向に整列して
配置されるメモリブロックＭＢ０ｊ−ＭＢｍｊ（ｊ＝０
〜ｍ）は、コラムデコーダから延在する列選択線を共有
する。メモリブロックＭＢ００〜ＭＢｍｎの各々は、行
列状に配列されるメモリセルを有する。
部の構成を概略的に示す図である。図２３において、メ
モリアレイＭＡは、複数のメモリブロックＭＢ００〜Ｍ
Ｂｍｎに分割される。行方向に整列して配置されるメモ
リブロックＭＢｉ０−ＭＢｉｎ（ｉ＝０〜ｎ）が行ブロ
ックを構成し、ワード線を共有する。列方向に整列して
配置されるメモリブロックＭＢ０ｊ−ＭＢｍｊ（ｊ＝０
〜ｍ）は、コラムデコーダから延在する列選択線を共有
する。メモリブロックＭＢ００〜ＭＢｍｎの各々は、行
列状に配列されるメモリセルを有する。
【０００４】メモリブロックＭＢ００〜ＭＢｍｎそれぞ
れに対応してローカルデータ線対ＬＩＯが配置される。
一例として、メモリブロックＭＢ００〜ＭＢｍ０を含む
列ブロックにおいては、１つのメモリブロックＭＢｉ０
の列方向における両側にローカルデータ線対ＬＩＯａお
よびＬＩＯｂが配置される。列方向において隣接するメ
モリブロックＭＢｉ０およびＭＢ（ｉ＋１）０の間に配
置されるローカルデータ線対は、これらの隣接メモリブ
ロックにより共有される。
れに対応してローカルデータ線対ＬＩＯが配置される。
一例として、メモリブロックＭＢ００〜ＭＢｍ０を含む
列ブロックにおいては、１つのメモリブロックＭＢｉ０
の列方向における両側にローカルデータ線対ＬＩＯａお
よびＬＩＯｂが配置される。列方向において隣接するメ
モリブロックＭＢｉ０およびＭＢ（ｉ＋１）０の間に配
置されるローカルデータ線対は、これらの隣接メモリブ
ロックにより共有される。
【０００５】メモリブロックＭＢ０ｎ〜ＭＢｍｎを含む
列ブロックにおいても、各メモリブロックに対応してロ
ーカルデータ線対ＬＩＯｃおよびＬＩＯｄが配置され
る。この列ブロックにおいても、ローカルデータ線対Ｌ
ＩＯｃおよびＬＩＯｄは、列方向において隣接するメモ
リブロックにより共有される。
列ブロックにおいても、各メモリブロックに対応してロ
ーカルデータ線対ＬＩＯｃおよびＬＩＯｄが配置され
る。この列ブロックにおいても、ローカルデータ線対Ｌ
ＩＯｃおよびＬＩＯｄは、列方向において隣接するメモ
リブロックにより共有される。
【０００６】列ブロックのメモリブロックに共通に、列
方向に延在して配置されるグローバルデータ線対ＧＩＯ
が設けられる。グローバルデータ線対ＧＩＯは、対応の
列ブロックに含まれるローカルデータ線対とブロック選
択ゲートＢＳＧを介して結合される。図２３において
は、ローカルデータ線対ＬＩＯａがブロック選択ゲート
ＢＳＧａを介してグローバルデータ線対ＧＩＯａに結合
され、ローカルデータ線対ＬＩＯｂが、ブロック選択ゲ
ートＢＳＧｂを介してグローバルデータ線対ＧＩＯｂに
結合される。また、ローカルデータ線対ＬＩＯｃが、ブ
ロック選択ゲートＢＳＧｃを介してグローバルデータ線
対ＧＩＯｃに結合され、ローカルデータ線対ＬＩＯｄ
が、ブロック選択ゲートＢＳＧｄを介してグローバルデ
ータ線対ＧＩＯｄに結合される。これらのブロック選択
ゲートＢＳＧａ〜ＢＳＧｄは、行ブロック選択信号に従
って導通状態とされる。したがって、１つの列ブロック
においては１つのメモリブロックが選択されて、対応の
ローカルデータ線対がブロック選択ゲートを介して対応
のグローバルデータ線対ＧＩＯに結合される。
方向に延在して配置されるグローバルデータ線対ＧＩＯ
が設けられる。グローバルデータ線対ＧＩＯは、対応の
列ブロックに含まれるローカルデータ線対とブロック選
択ゲートＢＳＧを介して結合される。図２３において
は、ローカルデータ線対ＬＩＯａがブロック選択ゲート
ＢＳＧａを介してグローバルデータ線対ＧＩＯａに結合
され、ローカルデータ線対ＬＩＯｂが、ブロック選択ゲ
ートＢＳＧｂを介してグローバルデータ線対ＧＩＯｂに
結合される。また、ローカルデータ線対ＬＩＯｃが、ブ
ロック選択ゲートＢＳＧｃを介してグローバルデータ線
対ＧＩＯｃに結合され、ローカルデータ線対ＬＩＯｄ
が、ブロック選択ゲートＢＳＧｄを介してグローバルデ
ータ線対ＧＩＯｄに結合される。これらのブロック選択
ゲートＢＳＧａ〜ＢＳＧｄは、行ブロック選択信号に従
って導通状態とされる。したがって、１つの列ブロック
においては１つのメモリブロックが選択されて、対応の
ローカルデータ線対がブロック選択ゲートを介して対応
のグローバルデータ線対ＧＩＯに結合される。
【０００７】グローバルデータ線対ＧＩＯａ〜ＧＩＯｄ
は、共通に、書込／読出回路ＷＲＣに結合される。この
書込／読出回路ＷＲＣは、書込データを伝達するライト
ドライバおよびメモリセルデータを増幅するメインアン
プを含む。これらの書込／読出回路ＷＲＣは、メインデ
ータ線対ＭＩＯを介して、図示しない入出力バッファ回
路に結合される。書込／読出回路ＷＲＣにおいては、列
ブロック選択信号に従って、選択された列ブロックに対
応する書込回路または読出回路が活性化される。
は、共通に、書込／読出回路ＷＲＣに結合される。この
書込／読出回路ＷＲＣは、書込データを伝達するライト
ドライバおよびメモリセルデータを増幅するメインアン
プを含む。これらの書込／読出回路ＷＲＣは、メインデ
ータ線対ＭＩＯを介して、図示しない入出力バッファ回
路に結合される。書込／読出回路ＷＲＣにおいては、列
ブロック選択信号に従って、選択された列ブロックに対
応する書込回路または読出回路が活性化される。
【０００８】図２４は、図２３に示すメモリアレイの１
つのメモリブロックに関連する部分の構成を示す図であ
る。メモリブロックＭＢにおいては、メモリセルＭＣが
行列状に配列され、メモリセル各列に対応してビット線
対ＢＬＰが配置され、またメモリセル各行に対応してワ
ード線ＷＬが配置される。このワード線ＷＬは、行ブロ
ックに含まれるメモリブロックに共通に配置される。図
２４においては、１つのワード線ＷＬと、１つのビット
線対ＢＬと、ビット線対ＢＬＰとワード線ＷＬの交差部
に対応して配置されるメモリセルＭＣを代表的に示す。
ビット線対ＢＬＰは相補なデータ信号を伝達するビット
線ＢＬおよびＺＢＬを含む。メモリセルＭＣは、ビット
線ＢＬまたはＺＢＬとワード線ＷＬの交差部に対応して
配置される。図２４においては、ビット線ＢＬとワード
線ＷＬの交差部に対応してメモリセルＭＣが配置され
る。
つのメモリブロックに関連する部分の構成を示す図であ
る。メモリブロックＭＢにおいては、メモリセルＭＣが
行列状に配列され、メモリセル各列に対応してビット線
対ＢＬＰが配置され、またメモリセル各行に対応してワ
ード線ＷＬが配置される。このワード線ＷＬは、行ブロ
ックに含まれるメモリブロックに共通に配置される。図
２４においては、１つのワード線ＷＬと、１つのビット
線対ＢＬと、ビット線対ＢＬＰとワード線ＷＬの交差部
に対応して配置されるメモリセルＭＣを代表的に示す。
ビット線対ＢＬＰは相補なデータ信号を伝達するビット
線ＢＬおよびＺＢＬを含む。メモリセルＭＣは、ビット
線ＢＬまたはＺＢＬとワード線ＷＬの交差部に対応して
配置される。図２４においては、ビット線ＢＬとワード
線ＷＬの交差部に対応してメモリセルＭＣが配置され
る。
【０００９】ビット線対ＢＬＰはビット線分離ゲートＢ
ＩＧを介してセンスアンプＳＡに結合される。このセン
スアンプＳＡは、メモリブロックＭＢと、図示しないメ
モリブロックにより共有される。ビット線分離ゲートＢ
ＩＧは、ビット線分離指示信号φＢＬＩに応答して導通
する。センスアンプＳＡを共有する他方のメモリブロッ
クが選択されたとき、このビット線分離指示信号φＢＬ
ＩがＬレベルとなり、センスアンプＳＡからメモリブロ
ックＭＢが切り離される。
ＩＧを介してセンスアンプＳＡに結合される。このセン
スアンプＳＡは、メモリブロックＭＢと、図示しないメ
モリブロックにより共有される。ビット線分離ゲートＢ
ＩＧは、ビット線分離指示信号φＢＬＩに応答して導通
する。センスアンプＳＡを共有する他方のメモリブロッ
クが選択されたとき、このビット線分離指示信号φＢＬ
ＩがＬレベルとなり、センスアンプＳＡからメモリブロ
ックＭＢが切り離される。
【００１０】センスアンプＳＡは、列選択線ＣＳＬ上の
列選択信号Ｙに応答して導通する列選択ゲートＣＳＧを
介してローカルデータ線対ＬＩＯに結合される。ローカ
ルデータ線対ＬＩＯは、ビット線ＢＬおよびＺＢＬに対
応して設けられ、相補データ信号を伝達するローカルデ
ータ線ＬＩ／ＯおよびＺＬＩ／Ｏを含む。
列選択信号Ｙに応答して導通する列選択ゲートＣＳＧを
介してローカルデータ線対ＬＩＯに結合される。ローカ
ルデータ線対ＬＩＯは、ビット線ＢＬおよびＺＢＬに対
応して設けられ、相補データ信号を伝達するローカルデ
ータ線ＬＩ／ＯおよびＺＬＩ／Ｏを含む。
【００１１】ローカルデータ線対ＬＩＯは行ブロック選
択信号φＲＢに応答して導通するブロック選択ゲートＢ
ＳＧを介してグローバルデータ線対ＧＩＯに接続され
る。グローバルデータ線対ＧＩＯも、相補データ線ＧＩ
／ＯおよびＺＧＩ／Ｏを含み、メインアンプＭＡＰに結
合される。
択信号φＲＢに応答して導通するブロック選択ゲートＢ
ＳＧを介してグローバルデータ線対ＧＩＯに接続され
る。グローバルデータ線対ＧＩＯも、相補データ線ＧＩ
／ＯおよびＺＧＩ／Ｏを含み、メインアンプＭＡＰに結
合される。
【００１２】ビット線分離ゲートＢＩＧ、列選択ゲート
ＣＳＧおよびブロック選択ゲートＢＳＧは、それぞれ、
ＭＯＳトランジスタからなる転送ゲートで構成される。
次に、動作について簡単に説明する。
ＣＳＧおよびブロック選択ゲートＢＳＧは、それぞれ、
ＭＯＳトランジスタからなる転送ゲートで構成される。
次に、動作について簡単に説明する。
【００１３】まず、アドレス信号に従ってワード線ＷＬ
が選択されると、ワード線ＷＬの電圧が上昇し、メモリ
セルＭＣの有する記憶情報が、ビット線ＢＬに伝達され
る。ビット線分離指示信号φＢＬＩはＨレベルであり、
ビット線ＢＬおよびＺＢＬは、センスアンプＳＡに結合
されている。図示しない対をなすメモリブロックは、セ
ンスアンプＳＡから切り離される。メモリセルＭＣのデ
ータが読出されると、次いでセンスアンプＳＡが活性化
され、ビット線ＢＬおよびＺＢＬの電圧を差動的に増幅
する。この差動増幅時においては、ビット線ＺＢＬに
は、メモリセルのデータは読出されていないため、この
ビット線ＺＢＬの電圧を基準電圧として、ビット線ＢＬ
の電圧の増幅が行なわれる。センスアンプＳＡは、ビッ
ト線ＢＬおよびＺＢＬの電圧を差動増幅した後その増幅
電圧を保持する。
が選択されると、ワード線ＷＬの電圧が上昇し、メモリ
セルＭＣの有する記憶情報が、ビット線ＢＬに伝達され
る。ビット線分離指示信号φＢＬＩはＨレベルであり、
ビット線ＢＬおよびＺＢＬは、センスアンプＳＡに結合
されている。図示しない対をなすメモリブロックは、セ
ンスアンプＳＡから切り離される。メモリセルＭＣのデ
ータが読出されると、次いでセンスアンプＳＡが活性化
され、ビット線ＢＬおよびＺＢＬの電圧を差動的に増幅
する。この差動増幅時においては、ビット線ＺＢＬに
は、メモリセルのデータは読出されていないため、この
ビット線ＺＢＬの電圧を基準電圧として、ビット線ＢＬ
の電圧の増幅が行なわれる。センスアンプＳＡは、ビッ
ト線ＢＬおよびＺＢＬの電圧を差動増幅した後その増幅
電圧を保持する。
【００１４】次いで、列選択動作が始まり、図示しない
コラムデコーダから列選択線ＣＳＬ上に伝達される列選
択信号Ｙが選択状態のＨレベルとなり、列選択ゲートＣ
ＳＧが導通し、センスアンプＳＡの保持するデータが、
ローカルデータ線対ＬＩＯ上に伝達される。ブロック選
択ゲートＢＳＧは、ワード線選択時に行ブロック選択信
号φＲＢに従って導通しており、ローカルデータ線対Ｌ
ＩＯをグローバルデータ線対ＧＩＯに接続する。したが
って、列選択ゲートＣＳＧが導通し、ローカルデータ線
対ＬＩＯ上にデータが伝達されると、このローカルデー
タ線対ＬＩＯ上のデータが、ブロック選択ゲートＢＳＧ
を介してグローバルデータ線対ＧＩＯ上に伝達される。
グローバルデータ線対ＧＩＯ上のデータが、メインアン
プＭＡＰにより増幅されて、図示しない出力バッファ回
路に伝達される。
コラムデコーダから列選択線ＣＳＬ上に伝達される列選
択信号Ｙが選択状態のＨレベルとなり、列選択ゲートＣ
ＳＧが導通し、センスアンプＳＡの保持するデータが、
ローカルデータ線対ＬＩＯ上に伝達される。ブロック選
択ゲートＢＳＧは、ワード線選択時に行ブロック選択信
号φＲＢに従って導通しており、ローカルデータ線対Ｌ
ＩＯをグローバルデータ線対ＧＩＯに接続する。したが
って、列選択ゲートＣＳＧが導通し、ローカルデータ線
対ＬＩＯ上にデータが伝達されると、このローカルデー
タ線対ＬＩＯ上のデータが、ブロック選択ゲートＢＳＧ
を介してグローバルデータ線対ＧＩＯ上に伝達される。
グローバルデータ線対ＧＩＯ上のデータが、メインアン
プＭＡＰにより増幅されて、図示しない出力バッファ回
路に伝達される。
【００１５】ローカルデータ線対ＬＩＯはメモリブロッ
クＭＢに対して設けられているだけであり、このローカ
ルデータ線対ＬＩＯに接続する列選択ゲートＣＳＧの数
は比較的小さく、その寄生容量は比較的小さい。また、
グローバルデータ線対ＧＩＯは、列ブロックのメモリブ
ロックに共通に設けられるが、グローバルデータ線対Ｇ
ＩＯには、ブロック選択ゲートＢＳＧが接続するだけで
あり、その寄生容量も比較的小さい。したがって、これ
らのローカルデータ線対ＬＩＯおよびグローバルデータ
線対ＧＩＯの寄生容量が比較的小さいため、センスアン
プＳＡによりローカルデータ線対ＬＩＯおよびグローバ
ルデータ線対ＧＩＯを駆動して、データをメインアンプ
ＭＡＰにまで伝達することができる。メインアンプＭＡ
Ｐは、図２３に示すメインデータ線対ＭＩＯを駆動す
る。メインデータ線対ＭＩＯの寄生容量は配線容量であ
り、その寄生容量は比較的小さく、またメインアンプＭ
ＡＰも、グローバルデータ線対に対応して設けられるだ
けであり、その規模を比較的大きくすることができ、高
速で、メインアンプが出力バッファ回路へデータを伝達
することができる。これにより、記憶容量が大きくなっ
た場合においても、高速でデータの読出を行なうことが
できる。
クＭＢに対して設けられているだけであり、このローカ
ルデータ線対ＬＩＯに接続する列選択ゲートＣＳＧの数
は比較的小さく、その寄生容量は比較的小さい。また、
グローバルデータ線対ＧＩＯは、列ブロックのメモリブ
ロックに共通に設けられるが、グローバルデータ線対Ｇ
ＩＯには、ブロック選択ゲートＢＳＧが接続するだけで
あり、その寄生容量も比較的小さい。したがって、これ
らのローカルデータ線対ＬＩＯおよびグローバルデータ
線対ＧＩＯの寄生容量が比較的小さいため、センスアン
プＳＡによりローカルデータ線対ＬＩＯおよびグローバ
ルデータ線対ＧＩＯを駆動して、データをメインアンプ
ＭＡＰにまで伝達することができる。メインアンプＭＡ
Ｐは、図２３に示すメインデータ線対ＭＩＯを駆動す
る。メインデータ線対ＭＩＯの寄生容量は配線容量であ
り、その寄生容量は比較的小さく、またメインアンプＭ
ＡＰも、グローバルデータ線対に対応して設けられるだ
けであり、その規模を比較的大きくすることができ、高
速で、メインアンプが出力バッファ回路へデータを伝達
することができる。これにより、記憶容量が大きくなっ
た場合においても、高速でデータの読出を行なうことが
できる。
【００１６】しかしながら、この図２３および図２４に
示すローカルデータ線とグローバルデータ線からなる階
層Ｉ／Ｏ構成においても、記憶容量が増大すると、グロ
ーバルデータ線対ＧＩＯの長さも応じて長くなり、その
配線容量を無視することができなくなり、信号伝搬遅延
が生じ、高速アクセスが難しくなるという問題が生じ
る。特に、データ読出時においては、列選択信号Ｙが、
列方向に沿って伝達され、選択メモリブロックのデータ
が、再びグローバルデータ線対ＧＩＯを介して列方向に
沿って逆方向に伝達される。したがって、この記憶容量
が増大し、列方向のサイズが大きくなると、列選択動作
からメインアンプＭＡＰによるデータ増幅までの時間が
長くなるという問題が生じる。たとえば図２３に示す構
成においてメモリブロックＭＢ００が選択された場合、
コラムデコーダは通常書込／読出回路ＷＲＣ近傍に配置
されるため、列選択信号Ｙが、メモリブロックＭＢｍ０
側からメモリブロックＭＢ００方向へ伝達されて、列選
択動作が行なわれ、次いで、その選択列上のデータが、
グローバルデータ線対ＧＩＯａおよびＧＩＯｂを介して
再び列選択信号の伝搬方向と逆方向に読出データが伝達
される。アクセス時間は、最悪ケースで決定されるた
め、このコラムデコーダから最も遠方にあるメモリブロ
ックのデータ読出に要する時間がアクセス時間を決定す
る。したがって、グローバルデータ線の信号伝搬遅延が
大きくなると、高速でデータの読出を行なうことができ
なくなるという問題が生じる。
示すローカルデータ線とグローバルデータ線からなる階
層Ｉ／Ｏ構成においても、記憶容量が増大すると、グロ
ーバルデータ線対ＧＩＯの長さも応じて長くなり、その
配線容量を無視することができなくなり、信号伝搬遅延
が生じ、高速アクセスが難しくなるという問題が生じ
る。特に、データ読出時においては、列選択信号Ｙが、
列方向に沿って伝達され、選択メモリブロックのデータ
が、再びグローバルデータ線対ＧＩＯを介して列方向に
沿って逆方向に伝達される。したがって、この記憶容量
が増大し、列方向のサイズが大きくなると、列選択動作
からメインアンプＭＡＰによるデータ増幅までの時間が
長くなるという問題が生じる。たとえば図２３に示す構
成においてメモリブロックＭＢ００が選択された場合、
コラムデコーダは通常書込／読出回路ＷＲＣ近傍に配置
されるため、列選択信号Ｙが、メモリブロックＭＢｍ０
側からメモリブロックＭＢ００方向へ伝達されて、列選
択動作が行なわれ、次いで、その選択列上のデータが、
グローバルデータ線対ＧＩＯａおよびＧＩＯｂを介して
再び列選択信号の伝搬方向と逆方向に読出データが伝達
される。アクセス時間は、最悪ケースで決定されるた
め、このコラムデコーダから最も遠方にあるメモリブロ
ックのデータ読出に要する時間がアクセス時間を決定す
る。したがって、グローバルデータ線の信号伝搬遅延が
大きくなると、高速でデータの読出を行なうことができ
なくなるという問題が生じる。
【００１７】また、列ブロックに含まれるメモリブロッ
クの数が増大するにつれ、ブロック選択ゲートＢＳＧの
数も増大し、グローバルデータ線対の寄生容量が増大
し、配線容量が増大し、信号伝搬遅延が生じる。また、
ローカルデータ線対ＬＩＯにおいても、それに接続する
列選択ゲートによる寄生容量が、高速読出にとって無視
することのできない値となる。
クの数が増大するにつれ、ブロック選択ゲートＢＳＧの
数も増大し、グローバルデータ線対の寄生容量が増大
し、配線容量が増大し、信号伝搬遅延が生じる。また、
ローカルデータ線対ＬＩＯにおいても、それに接続する
列選択ゲートによる寄生容量が、高速読出にとって無視
することのできない値となる。
【００１８】このような問題を解決するために、できる
だけ高速でデータの読出を行なうことを意図する構成
が、たとえば特開平５−５４６３４号公報に示されてい
る。
だけ高速でデータの読出を行なうことを意図する構成
が、たとえば特開平５−５４６３４号公報に示されてい
る。
【００１９】図２５は、上述の先行技術文献に示された
従来の階層Ｉ／Ｏ線対構造の他の構成を示す図である。
図２５においては、１つのビット線対ＢＬＰに関連する
部分の構成を示す。ビット線対ＢＬＰには、このビット
線対ＢＬＰの電位をスタンバイサイクル時中間電位にイ
コライズするためのイコライズ回路ＥＱと、ビット線対
ＢＬＰの電圧を差動増幅するセンスアンプＳＡと、デー
タ書込時、列選択信号Ｙに従って導通し、ビット線対Ｂ
ＬＰと書込データ伝達線対ＷＩとを接続する書込選択ゲ
ートＷＳＧと、データ読出時、列選択信号Ｙに従って、
ビット線対ＢＬＰ上の電圧を、ローカルデータ線対ＬＩ
Ｏに伝達する読出選択ゲートＲＳＧが設けられる。図２
５に示す構成においては、書込データと読出データとは
別々の信号線対を介して伝達される。
従来の階層Ｉ／Ｏ線対構造の他の構成を示す図である。
図２５においては、１つのビット線対ＢＬＰに関連する
部分の構成を示す。ビット線対ＢＬＰには、このビット
線対ＢＬＰの電位をスタンバイサイクル時中間電位にイ
コライズするためのイコライズ回路ＥＱと、ビット線対
ＢＬＰの電圧を差動増幅するセンスアンプＳＡと、デー
タ書込時、列選択信号Ｙに従って導通し、ビット線対Ｂ
ＬＰと書込データ伝達線対ＷＩとを接続する書込選択ゲ
ートＷＳＧと、データ読出時、列選択信号Ｙに従って、
ビット線対ＢＬＰ上の電圧を、ローカルデータ線対ＬＩ
Ｏに伝達する読出選択ゲートＲＳＧが設けられる。図２
５に示す構成においては、書込データと読出データとは
別々の信号線対を介して伝達される。
【００２０】書込選択ゲートＷＳＧは、データ書込時、
書込動作活性化信号ＷＥの活性化に応答して導通するｎ
チャネルＭＯＳトランジスタＴ５およびＴ６と、列選択
信号Ｙの活性化時導通し、転送ゲートＴ５およびＴ６を
介してビット線対ＢＬＰを書込データ線対ＷＩに接続す
るｎチャネルＭＯＳトランジスタＴ７およびＴ８を含
む。
書込動作活性化信号ＷＥの活性化に応答して導通するｎ
チャネルＭＯＳトランジスタＴ５およびＴ６と、列選択
信号Ｙの活性化時導通し、転送ゲートＴ５およびＴ６を
介してビット線対ＢＬＰを書込データ線対ＷＩに接続す
るｎチャネルＭＯＳトランジスタＴ７およびＴ８を含
む。
【００２１】読出選択ゲートＲＳＧは、ビット線対ＢＬ
Ｐ上のビット線ＢＬおよびＺＢＬ上の電圧をゲートに受
けるｎチャネルＭＯＳトランジスタＴ１およびＴ２と、
列選択信号Ｙの活性化に応答して導通し、ＭＯＳトラン
ジスタＴ１およびＴ２をローカルデータ線対ＬＩＯに接
続するｎチャネルＭＯＳトランジスタＴ３およびＴ４を
含む。ＭＯＳトランジスタＴ１およびＴ２は、そのソー
スが、接地ノードに接続される。
Ｐ上のビット線ＢＬおよびＺＢＬ上の電圧をゲートに受
けるｎチャネルＭＯＳトランジスタＴ１およびＴ２と、
列選択信号Ｙの活性化に応答して導通し、ＭＯＳトラン
ジスタＴ１およびＴ２をローカルデータ線対ＬＩＯに接
続するｎチャネルＭＯＳトランジスタＴ３およびＴ４を
含む。ＭＯＳトランジスタＴ１およびＴ２は、そのソー
スが、接地ノードに接続される。
【００２２】ローカルデータ線対ＬＩＯには、さらに負
荷回路ＬＯＡＤおよびブロック選択ゲートＢＳＧが接続
される。負荷回路ＬＯＡＤは、ローカルデータ線対ＬＩ
Ｏへ電流を供給するカレントミラー回路を構成するｐチ
ャネルＭＯＳトランジスタＴ９およびＴ１０と、ブロッ
ク選択信号φＢＲの非活性化時導通し、ローカルデータ
線対ＬＩＯ上の各データ線の電圧をイコライズするｐチ
ャネルＭＯＳトランジスタＴ１１を含む。
荷回路ＬＯＡＤおよびブロック選択ゲートＢＳＧが接続
される。負荷回路ＬＯＡＤは、ローカルデータ線対ＬＩ
Ｏへ電流を供給するカレントミラー回路を構成するｐチ
ャネルＭＯＳトランジスタＴ９およびＴ１０と、ブロッ
ク選択信号φＢＲの非活性化時導通し、ローカルデータ
線対ＬＩＯ上の各データ線の電圧をイコライズするｐチ
ャネルＭＯＳトランジスタＴ１１を含む。
【００２３】ブロック選択ゲートＢＳＧは、ローカルデ
ータ線対ＬＩＯ上のデータ線上の電圧をゲートに受ける
ｎチャネルＭＯＳトランジスタで構成される転送ゲート
Ｔ１２およびＴ１３と、ブロック選択信号φＢＲに従っ
て、転送ゲートＴ１２およびＴ１３をグローバルデータ
線対ＧＩＯに接続するｎチャネルＭＯＳトランジスタＴ
１４およびＴ１５を含む。ＭＯＳトランジスタＴ１２お
よびＴ１３は、その一方導通ノードが接地ノードに接続
される。このグローバルデータ線対ＧＩＯは、メインア
ンプＭＡＰに結合される。
ータ線対ＬＩＯ上のデータ線上の電圧をゲートに受ける
ｎチャネルＭＯＳトランジスタで構成される転送ゲート
Ｔ１２およびＴ１３と、ブロック選択信号φＢＲに従っ
て、転送ゲートＴ１２およびＴ１３をグローバルデータ
線対ＧＩＯに接続するｎチャネルＭＯＳトランジスタＴ
１４およびＴ１５を含む。ＭＯＳトランジスタＴ１２お
よびＴ１３は、その一方導通ノードが接地ノードに接続
される。このグローバルデータ線対ＧＩＯは、メインア
ンプＭＡＰに結合される。
【００２４】この図２５に示す構成においては、データ
書込時においては、書込動作活性化信号ＷＥが活性状態
となり、書込選択ゲートＷＳＧにおいて、ＭＯＳトラン
ジスタＴ５およびＴ６が導通状態となる。列選択信号Ｙ
がＨレベルの活性状態となると、書込選択ゲートＷＳＧ
のＭＯＳトランジスタＴ７およびＴ８が導通状態とな
り、書込データ線対ＷＩをビット線対ＢＬＰに接続す
る。この書込データ線対ＷＩに伝達されたデータが、ビ
ット線対ＢＬＰに伝達されて、ビット線対ＢＬＰに接続
される選択メモリセルへデータの書込が行なわれる。
書込時においては、書込動作活性化信号ＷＥが活性状態
となり、書込選択ゲートＷＳＧにおいて、ＭＯＳトラン
ジスタＴ５およびＴ６が導通状態となる。列選択信号Ｙ
がＨレベルの活性状態となると、書込選択ゲートＷＳＧ
のＭＯＳトランジスタＴ７およびＴ８が導通状態とな
り、書込データ線対ＷＩをビット線対ＢＬＰに接続す
る。この書込データ線対ＷＩに伝達されたデータが、ビ
ット線対ＢＬＰに伝達されて、ビット線対ＢＬＰに接続
される選択メモリセルへデータの書込が行なわれる。
【００２５】一方、データ読出時においては、書込動作
活性化信号ＷＥはＬレベルの非活性状態にあり、書込選
択ゲートＷＳＧは非導通状態を維持する。選択メモリブ
ロックに対するブロック選択信号φＢＲがＨレベルとな
り、負荷回路ＬＯＡＤにおけるＭＯＳトランジスタＴ１
１が非導通状態となり、ローカルデータ線対ＬＩＯの電
圧等化が停止され、ＭＯＳトランジスタＴ９およびＴ１
０が、電流供給回路として動作する。メモリセルデータ
が読出されてビット線対ＢＬＰ上の電圧差が生じると、
列選択信号Ｙが選択状態のＨレベルへ駆動される。読出
選択ゲートＲＳＧにおいて、ＭＯＳトランジスタＴ３お
よびＴ４が導通し、ＭＯＳトランジスタＴ１およびＴ２
が、ローカルデータ線対ＬＩＯに接続される。これらの
ＭＯＳトランジスタＴ１およびＴ２のゲートは、ビット
線ＢＬおよびＺＢＬにそれぞれ接続されている。したが
って、ビット線ＢＬおよびＺＢＬの電圧差に応じて、Ｍ
ＯＳトランジスタＴ１およびＴ２のコンダクタンスが異
なり、ローカルデータ線対ＬＩＯのデータ線の放電電流
の大きさが異なり、ローカルデータ線対ＬＩＯにおいて
電圧差が生じる。このローカルデータ線対ＬＩＯの電圧
差は、ブロック選択ゲートＢＳＧに含まれるＭＯＳトラ
ンジスタＴ１２およびＴ１３のゲートに伝達される。Ｍ
ＯＳトランジスタＴ１４およびＴ１５は、ブロック選択
信号φＢＲの選択状態により導通状態にある。したがっ
て、グローバルデータ線対ＧＩＯのデータ線が、ＭＯＳ
トランジスタＴ１２およびＴ１３により駆動され、グロ
ーバルデータ線対ＧＩＯのデータ線に電圧差が生じ、こ
の電圧差がメインアンプＭＡＰにより検出されて増幅さ
れる。
活性化信号ＷＥはＬレベルの非活性状態にあり、書込選
択ゲートＷＳＧは非導通状態を維持する。選択メモリブ
ロックに対するブロック選択信号φＢＲがＨレベルとな
り、負荷回路ＬＯＡＤにおけるＭＯＳトランジスタＴ１
１が非導通状態となり、ローカルデータ線対ＬＩＯの電
圧等化が停止され、ＭＯＳトランジスタＴ９およびＴ１
０が、電流供給回路として動作する。メモリセルデータ
が読出されてビット線対ＢＬＰ上の電圧差が生じると、
列選択信号Ｙが選択状態のＨレベルへ駆動される。読出
選択ゲートＲＳＧにおいて、ＭＯＳトランジスタＴ３お
よびＴ４が導通し、ＭＯＳトランジスタＴ１およびＴ２
が、ローカルデータ線対ＬＩＯに接続される。これらの
ＭＯＳトランジスタＴ１およびＴ２のゲートは、ビット
線ＢＬおよびＺＢＬにそれぞれ接続されている。したが
って、ビット線ＢＬおよびＺＢＬの電圧差に応じて、Ｍ
ＯＳトランジスタＴ１およびＴ２のコンダクタンスが異
なり、ローカルデータ線対ＬＩＯのデータ線の放電電流
の大きさが異なり、ローカルデータ線対ＬＩＯにおいて
電圧差が生じる。このローカルデータ線対ＬＩＯの電圧
差は、ブロック選択ゲートＢＳＧに含まれるＭＯＳトラ
ンジスタＴ１２およびＴ１３のゲートに伝達される。Ｍ
ＯＳトランジスタＴ１４およびＴ１５は、ブロック選択
信号φＢＲの選択状態により導通状態にある。したがっ
て、グローバルデータ線対ＧＩＯのデータ線が、ＭＯＳ
トランジスタＴ１２およびＴ１３により駆動され、グロ
ーバルデータ線対ＧＩＯのデータ線に電圧差が生じ、こ
の電圧差がメインアンプＭＡＰにより検出されて増幅さ
れる。
【００２６】この図２５に示す構成においては、読出選
択ゲートＲＳＧにおいては、ＭＯＳトランジスタＴ１お
よびＴ２のゲートに、ビット線ＢＬおよびＺＢＬの電圧
を受けている。したがって、センスアンプＳＡの活性化
前に、列選択信号Ｙを選択状態へ駆動することができ、
データ読出を早いタイミングで行なうことができる。ま
た、グローバルデータ線およびローカルデータ線におい
て電流増幅を行なっているため、電圧増幅よりも、高速
で、データの読出を行なうことができる。
択ゲートＲＳＧにおいては、ＭＯＳトランジスタＴ１お
よびＴ２のゲートに、ビット線ＢＬおよびＺＢＬの電圧
を受けている。したがって、センスアンプＳＡの活性化
前に、列選択信号Ｙを選択状態へ駆動することができ、
データ読出を早いタイミングで行なうことができる。ま
た、グローバルデータ線およびローカルデータ線におい
て電流増幅を行なっているため、電圧増幅よりも、高速
で、データの読出を行なうことができる。
【００２７】
【発明が解決しようとする課題】図２５に示すように、
ビット線対の電圧差を電流差に変換して読出す構成の場
合、ビット線対それぞれに、読出ゲートＲＳＧを設け、
ローカルデータ線対ＬＩＯそれぞれに、カレントミラー
型負荷回路を設ける必要がある。このため、通常の、１
対のスイッチングトランジスタで構成される列選択ゲー
トの構成の場合と比べて、列選択部の占有面積が増大
し、チップ面積が増加するという問題が生じる。また、
ローカルデータ線対それぞれに対して、カレントミラー
型負荷回路およびブロック選択ゲートを設ける必要があ
り、ローカルデータ線対とグローバルデータ線対との間
の接続部の回路占有面積が増加するという問題が生じ
る。
ビット線対の電圧差を電流差に変換して読出す構成の場
合、ビット線対それぞれに、読出ゲートＲＳＧを設け、
ローカルデータ線対ＬＩＯそれぞれに、カレントミラー
型負荷回路を設ける必要がある。このため、通常の、１
対のスイッチングトランジスタで構成される列選択ゲー
トの構成の場合と比べて、列選択部の占有面積が増大
し、チップ面積が増加するという問題が生じる。また、
ローカルデータ線対それぞれに対して、カレントミラー
型負荷回路およびブロック選択ゲートを設ける必要があ
り、ローカルデータ線対とグローバルデータ線対との間
の接続部の回路占有面積が増加するという問題が生じ
る。
【００２８】図２６は、図２４に示す負荷回路ＬＤの構
成を示す図である。図２６において、負荷回路ＬＤは、
イコライズ指示信号φＥＱＺの活性化（Ｌレベル）のと
き導通し、グローバルデータ線対ＧＩＯのデータ線ＧＩ
／ＯおよびＺＧＩ／Ｏの電圧をイコライズするイコライ
ズ用トランジスタＴ２２と、書込ドライバ活性化信号φ
ＷＤＥの非活性化時導通し、グローバルデータ線ＧＩ／
ＯおよびＺＧＩ／Ｏを電源電圧Ｖｃｃレベルへプルアッ
プするｐチャネルＭＯＳトランジスタＴ２０およびＴ２
１を含む。グローバルデータ線対ＧＩＯには、書込ドラ
イバ活性化信号φＷＤＥの活性化に応答して活性化さ
れ、メインデータ線対ＭＩＯ上のデータから書込データ
を生成してグローバルデータ線対ＧＩＯへ伝達する書込
バッファドライバＷＢＤと、メインアンプ活性化信号φ
ＭＰＥに応答して活性化され、グローバルデータ線対Ｇ
ＩＯ上のデータを増幅するメインアンプＭＡＰが設けら
れる。
成を示す図である。図２６において、負荷回路ＬＤは、
イコライズ指示信号φＥＱＺの活性化（Ｌレベル）のと
き導通し、グローバルデータ線対ＧＩＯのデータ線ＧＩ
／ＯおよびＺＧＩ／Ｏの電圧をイコライズするイコライ
ズ用トランジスタＴ２２と、書込ドライバ活性化信号φ
ＷＤＥの非活性化時導通し、グローバルデータ線ＧＩ／
ＯおよびＺＧＩ／Ｏを電源電圧Ｖｃｃレベルへプルアッ
プするｐチャネルＭＯＳトランジスタＴ２０およびＴ２
１を含む。グローバルデータ線対ＧＩＯには、書込ドラ
イバ活性化信号φＷＤＥの活性化に応答して活性化さ
れ、メインデータ線対ＭＩＯ上のデータから書込データ
を生成してグローバルデータ線対ＧＩＯへ伝達する書込
バッファドライバＷＢＤと、メインアンプ活性化信号φ
ＭＰＥに応答して活性化され、グローバルデータ線対Ｇ
ＩＯ上のデータを増幅するメインアンプＭＡＰが設けら
れる。
【００２９】グローバルデータ線対ＧＩＯには、それぞ
れブロック選択ゲートＢＳＧが接続される。この負荷回
路ＬＤの動作について簡単に、図２７に示す信号波形図
を参照して説明する。
れブロック選択ゲートＢＳＧが接続される。この負荷回
路ＬＤの動作について簡単に、図２７に示す信号波形図
を参照して説明する。
【００３０】イコライズ指示信号φＺＥＱは、アドレス
変化検出信号に従って所定期間Ｈレベルとなる。イコラ
イズ指示信号φＺＥＱがＨレベルとなると、列選択信号
に従って、グローバルデータ線対ＧＩＯ上に選択メモリ
セルデータが読出される。データ読出時においては、負
荷回路ＬＤにおいては、ＭＯＳトランジスタＴ２０およ
びＴ２２は導通状態にある。したがって、グローバルデ
ータ線対ＧＩＯの電圧レベルは、センスアンプのＭＯＳ
トランジスタの抵抗と、負荷回路ＬＤのＭＯＳトランジ
スタＴ２０およびＴ２１のオン抵抗の比によって決定さ
れ、小振幅電圧信号が伝達される。グローバルデータ線
対ＧＩＯ上の電圧差が十分拡大されると、メインアンプ
活性化信号φＭＰＥが活性化され、メインアンプＭＡＰ
が増幅動作を行ない、このグローバルデータ線対ＧＩＯ
上の信号を増幅してメインデータ線対ＭＩＯ上に伝達す
る。
変化検出信号に従って所定期間Ｈレベルとなる。イコラ
イズ指示信号φＺＥＱがＨレベルとなると、列選択信号
に従って、グローバルデータ線対ＧＩＯ上に選択メモリ
セルデータが読出される。データ読出時においては、負
荷回路ＬＤにおいては、ＭＯＳトランジスタＴ２０およ
びＴ２２は導通状態にある。したがって、グローバルデ
ータ線対ＧＩＯの電圧レベルは、センスアンプのＭＯＳ
トランジスタの抵抗と、負荷回路ＬＤのＭＯＳトランジ
スタＴ２０およびＴ２１のオン抵抗の比によって決定さ
れ、小振幅電圧信号が伝達される。グローバルデータ線
対ＧＩＯ上の電圧差が十分拡大されると、メインアンプ
活性化信号φＭＰＥが活性化され、メインアンプＭＡＰ
が増幅動作を行ない、このグローバルデータ線対ＧＩＯ
上の信号を増幅してメインデータ線対ＭＩＯ上に伝達す
る。
【００３１】メインアンプ活性化信号φＭＰＥが所定期
間Ｈレベルの活性状態にあり、グローバルデータ線対上
のデータの読出が完了すると、メインアンプ活性化信号
φＭＰＥがＬレベルの非活性状態となり、メインアンプ
ＭＡＰが非活性化される。次いで、イコライズ指示信号
φＺＥＱがＬレベルの活性状態となり、イコライズトラ
ンジスタＴ２２が導通し、グローバルデータ線対ＧＩＯ
の電圧のイコライズを開始する。データ読出時において
は、グローバルデータ線対ＧＩＯの電圧振幅は小さく、
比較的早い時間で、このグローバルデータ線対ＧＩＯ
は、電源電圧Ｖｃｃレベルにプリチャージされる。
間Ｈレベルの活性状態にあり、グローバルデータ線対上
のデータの読出が完了すると、メインアンプ活性化信号
φＭＰＥがＬレベルの非活性状態となり、メインアンプ
ＭＡＰが非活性化される。次いで、イコライズ指示信号
φＺＥＱがＬレベルの活性状態となり、イコライズトラ
ンジスタＴ２２が導通し、グローバルデータ線対ＧＩＯ
の電圧のイコライズを開始する。データ読出時において
は、グローバルデータ線対ＧＩＯの電圧振幅は小さく、
比較的早い時間で、このグローバルデータ線対ＧＩＯ
は、電源電圧Ｖｃｃレベルにプリチャージされる。
【００３２】データ書込時においても、イコライズ指示
信号φＺＥＱがアドレス変化に従ってＨレベルの非活性
状態へ駆動される。列選択動作に従って、グローバルデ
ータ線対ＧＩＯが選択列に接続され、センスアンプのラ
ッチデータに応じてグローバルデータ線対ＧＩＯの電圧
レベルが変化する。次いで、書込ドライバ活性化信号φ
ＷＤＥが所定期間Ｈレベルとなり、書込バッファドライ
バＷＢＤが動作し、メインデータ線対ＭＩＯを介して与
えられるデータ信号に従って内部書込データを生成す
る。書込バッファドライバＷＢＤの動作時、負荷回路Ｌ
Ｄにおいては、ＭＯＳトランジスタＴ２０およびＴ２１
は非導通状態にある。したがって、グローバルデータ線
対ＧＩＯは、内部書込データに従って電源電圧Ｖｃｃレ
ベルおよび接地電圧レベルへ駆動される。グローバルデ
ータ線対ＧＩＯ上の電圧ＶｃｃおよびＧＮＤが、選択列
上に伝達されてデータの書込が行なわれる。
信号φＺＥＱがアドレス変化に従ってＨレベルの非活性
状態へ駆動される。列選択動作に従って、グローバルデ
ータ線対ＧＩＯが選択列に接続され、センスアンプのラ
ッチデータに応じてグローバルデータ線対ＧＩＯの電圧
レベルが変化する。次いで、書込ドライバ活性化信号φ
ＷＤＥが所定期間Ｈレベルとなり、書込バッファドライ
バＷＢＤが動作し、メインデータ線対ＭＩＯを介して与
えられるデータ信号に従って内部書込データを生成す
る。書込バッファドライバＷＢＤの動作時、負荷回路Ｌ
Ｄにおいては、ＭＯＳトランジスタＴ２０およびＴ２１
は非導通状態にある。したがって、グローバルデータ線
対ＧＩＯは、内部書込データに従って電源電圧Ｖｃｃレ
ベルおよび接地電圧レベルへ駆動される。グローバルデ
ータ線対ＧＩＯ上の電圧ＶｃｃおよびＧＮＤが、選択列
上に伝達されてデータの書込が行なわれる。
【００３３】書込動作が完了すると、書込ドライバ活性
化信号φＷＤＥが非活性状態のＬレベルとなり、次い
で、イコライズ指示信号φＺＥＱがＨレベルからＬレベ
ルの活性状態となる。書込ドライバ活性化信号φＷＤＥ
がＬレベルとなると、負荷回路ＬＤにおいてＭＯＳトラ
ンジスタＴ２０およびＴ２１が導通し、グローバルデー
タ線対ＧＩＯの接地電圧レベルのデータ線をプルアップ
する。次いで、イコライズ指示信号φＺＥＱが活性化さ
れ、イコライズトランジスタＴ２２が導通し、グローバ
ルデータ線対の電圧をイコライズし、最終的に、グロー
バルデータ線対ＧＩＯの電圧が電源電圧Ｖｃｃレベルに
復帰する。負荷回路ＬＤを用いることにより、読出時小
振幅信号を伝達することができ、高速のデータ読出の実
現を図る。
化信号φＷＤＥが非活性状態のＬレベルとなり、次い
で、イコライズ指示信号φＺＥＱがＨレベルからＬレベ
ルの活性状態となる。書込ドライバ活性化信号φＷＤＥ
がＬレベルとなると、負荷回路ＬＤにおいてＭＯＳトラ
ンジスタＴ２０およびＴ２１が導通し、グローバルデー
タ線対ＧＩＯの接地電圧レベルのデータ線をプルアップ
する。次いで、イコライズ指示信号φＺＥＱが活性化さ
れ、イコライズトランジスタＴ２２が導通し、グローバ
ルデータ線対の電圧をイコライズし、最終的に、グロー
バルデータ線対ＧＩＯの電圧が電源電圧Ｖｃｃレベルに
復帰する。負荷回路ＬＤを用いることにより、読出時小
振幅信号を伝達することができ、高速のデータ読出の実
現を図る。
【００３４】しかしながら、データ書込時においては、
負荷回路ＬＤは非活性状態とされ、グローバルデータ線
対ＧＩＯのデータ線ＧＩ／ＯおよびＺＧＩ／Ｏは、電源
電圧Ｖｃｃおよび接地電圧ＧＮＤレベルに駆動される。
グローバルデータ線ＧＩ／ＯおよびＺＧＩ／Ｏは、書込
動作完了後ＭＯＳトランジスタＴ２０およびＴ２１によ
り充電される。このグローバルデータ線ＧＩ／Ｏおよび
ＺＧＩ／Ｏの負荷（寄生容量）が大きい場合、グローバ
ルデータ線ＧＩ／ＯおよびＺＧＩ／Ｏを電源電圧Ｖｃｃ
レベルにまで高速で復帰させることができなくなる。
負荷回路ＬＤは非活性状態とされ、グローバルデータ線
対ＧＩＯのデータ線ＧＩ／ＯおよびＺＧＩ／Ｏは、電源
電圧Ｖｃｃおよび接地電圧ＧＮＤレベルに駆動される。
グローバルデータ線ＧＩ／ＯおよびＺＧＩ／Ｏは、書込
動作完了後ＭＯＳトランジスタＴ２０およびＴ２１によ
り充電される。このグローバルデータ線ＧＩ／Ｏおよび
ＺＧＩ／Ｏの負荷（寄生容量）が大きい場合、グローバ
ルデータ線ＧＩ／ＯおよびＺＧＩ／Ｏを電源電圧Ｖｃｃ
レベルにまで高速で復帰させることができなくなる。
【００３５】今、図２８（Ａ）に示すように、データ書
込動作完了後、グローバルデータ線対ＧＩＯが完全に元
の電圧レベルに復帰しない状態で次のデータ読出動作が
行なわれた場合を考える。この場合、読出データに応じ
てグローバルデータ線ＧＩＯの電圧が確定するまで、時
間ＴＡが必要となる。特に、この時間は、書込んだデー
タと逆のデータを読出す場合に、長くなる。
込動作完了後、グローバルデータ線対ＧＩＯが完全に元
の電圧レベルに復帰しない状態で次のデータ読出動作が
行なわれた場合を考える。この場合、読出データに応じ
てグローバルデータ線ＧＩＯの電圧が確定するまで、時
間ＴＡが必要となる。特に、この時間は、書込んだデー
タと逆のデータを読出す場合に、長くなる。
【００３６】一方、図２８（Ｂ）に示すように、グロー
バルデータ線対ＧＩＯが、電源電圧Ｖｃｃに復帰した後
に、データ読出動作が行なわれる場合、電源電圧Ｖｃｃ
から、読出データに応じた電圧変化が生じるため、この
グローバルデータ線対ＧＩＯの電圧確定時間は、時間Ｔ
Ｂである。したがって、グローバルデータ線対ＧＩＯを
元の電圧レベルに復帰させる時間（ライトリカバリー時
間）が長い場合には、書込動作に続いて読出動作を早い
タイミングで行なうことができず、高速アクセスができ
なくなるという問題が生じる。特に、ページモードなど
を用いて書込および読出を交互に行なうような場合、高
速のページ動作を行なうことができなくなる。また、ク
ロック同期型半導体記憶装置のように、クロック信号に
同期してデータの書込および読出を行なう場合、書込動
作完了後、続いて、データを読出す場合、短いクロック
サイクル内で、完全にグローバルデータ線対を元の電圧
レベルに復帰させることができなくなる場合、高速クロ
ックに同期してデータの書込／読出を行なうことができ
なくなるという問題が生じる（早いタイミングで読出し
た場合、誤ったデータが読出される可能性があるためで
ある）。また、各クロックサイクルでデータ線のイコラ
イズが行なわれる場合、クロックサイクルを短くでき
ず、高速書込が行なえない。
バルデータ線対ＧＩＯが、電源電圧Ｖｃｃに復帰した後
に、データ読出動作が行なわれる場合、電源電圧Ｖｃｃ
から、読出データに応じた電圧変化が生じるため、この
グローバルデータ線対ＧＩＯの電圧確定時間は、時間Ｔ
Ｂである。したがって、グローバルデータ線対ＧＩＯを
元の電圧レベルに復帰させる時間（ライトリカバリー時
間）が長い場合には、書込動作に続いて読出動作を早い
タイミングで行なうことができず、高速アクセスができ
なくなるという問題が生じる。特に、ページモードなど
を用いて書込および読出を交互に行なうような場合、高
速のページ動作を行なうことができなくなる。また、ク
ロック同期型半導体記憶装置のように、クロック信号に
同期してデータの書込および読出を行なう場合、書込動
作完了後、続いて、データを読出す場合、短いクロック
サイクル内で、完全にグローバルデータ線対を元の電圧
レベルに復帰させることができなくなる場合、高速クロ
ックに同期してデータの書込／読出を行なうことができ
なくなるという問題が生じる（早いタイミングで読出し
た場合、誤ったデータが読出される可能性があるためで
ある）。また、各クロックサイクルでデータ線のイコラ
イズが行なわれる場合、クロックサイクルを短くでき
ず、高速書込が行なえない。
【００３７】それゆえ、この発明の目的は、アクセス時
間を短縮することのできる半導体記憶装置を提供するこ
とである。
間を短縮することのできる半導体記憶装置を提供するこ
とである。
【００３８】この発明の他の目的は、データ読出を高速
で行なうことのできる半導体記憶装置を提供することで
ある。
で行なうことのできる半導体記憶装置を提供することで
ある。
【００３９】この発明のさらに他の目的は、ライトリカ
バリー時間が短縮された半導体記憶装置を提供すること
である。
バリー時間が短縮された半導体記憶装置を提供すること
である。
【００４０】
【課題を解決するための手段】請求項１に係る半導体記
憶装置は、各々が行列状に配列される複数のメモリセル
を有しかつ少なくとも列方向に整列して配置される複数
のメモリブロックと、各メモリブロックに対応して設け
られ、各々が対応のメモリブロックの選択メモリセルと
結合される複数のローカルデータ線対と、列方向に整列
するメモリブロックに共通に設けられるグローバルデー
タ線対と、複数のローカルデータ線対各々とグローバル
データ線対との間に設けられ、選択時対応のローカルデ
ータ線対とグローバルデータ線対とを電気的に切り離し
た状態で対応のローカルデータ線対の信号をグローバル
データ線対へ伝達する複数のリードゲートアンプと、グ
ローバルデータ線対に結合され、グローバルデータ線対
の各データ線に同じ大きさの電流を供給する電流供給負
荷回路を備える。
憶装置は、各々が行列状に配列される複数のメモリセル
を有しかつ少なくとも列方向に整列して配置される複数
のメモリブロックと、各メモリブロックに対応して設け
られ、各々が対応のメモリブロックの選択メモリセルと
結合される複数のローカルデータ線対と、列方向に整列
するメモリブロックに共通に設けられるグローバルデー
タ線対と、複数のローカルデータ線対各々とグローバル
データ線対との間に設けられ、選択時対応のローカルデ
ータ線対とグローバルデータ線対とを電気的に切り離し
た状態で対応のローカルデータ線対の信号をグローバル
データ線対へ伝達する複数のリードゲートアンプと、グ
ローバルデータ線対に結合され、グローバルデータ線対
の各データ線に同じ大きさの電流を供給する電流供給負
荷回路を備える。
【００４１】請求項２に係る半導体記憶装置は、請求項
１の複数のリードゲートアンプの各々が、対応のローカ
ルデータ線対に各々のゲートが接続される絶縁ゲート型
電界効果トランジスタの対を含む。
１の複数のリードゲートアンプの各々が、対応のローカ
ルデータ線対に各々のゲートが接続される絶縁ゲート型
電界効果トランジスタの対を含む。
【００４２】請求項３に係る半導体記憶装置は、請求項
１または２の電流供給負荷回路が、カレントミラー回路
を備える。
１または２の電流供給負荷回路が、カレントミラー回路
を備える。
【００４３】請求項４に係る半導体記憶装置は、請求項
１から３のいずれかの装置が、さらに、各ローカルデー
タ線対に対応して設けられ、データ書込モード時、ブロ
ック選択信号に応答してグローバルデータ線対を該対応
のローカルデータ線対に電気的に接続する書込ゲートを
さらに備える。
１から３のいずれかの装置が、さらに、各ローカルデー
タ線対に対応して設けられ、データ書込モード時、ブロ
ック選択信号に応答してグローバルデータ線対を該対応
のローカルデータ線対に電気的に接続する書込ゲートを
さらに備える。
【００４４】請求項５に係る半導体記憶装置は、請求項
２のリードゲートアンプの各々が、さらに、絶縁ゲート
型電界効果トランジスタの対と直列に接続され、読出動
作モード時、ブロック選択信号に応答して導通する選択
トランジスタの対を含む。選択トランジスタ対と電界効
果トランジスタ対とは、グローバルデータ線対と基準電
圧ノードとの間に直列に接続される。
２のリードゲートアンプの各々が、さらに、絶縁ゲート
型電界効果トランジスタの対と直列に接続され、読出動
作モード時、ブロック選択信号に応答して導通する選択
トランジスタの対を含む。選択トランジスタ対と電界効
果トランジスタ対とは、グローバルデータ線対と基準電
圧ノードとの間に直列に接続される。
【００４５】請求項６に係る半導体記憶装置は、請求項
４の半導体記憶装置が、さらに、グローバルデータ線対
に結合され、イコライズ指示信号に応答してグローバル
データ線対の電圧を等化するためのイコライズ回路と、
外部から与えられる書込データに従って内部書込データ
を生成してグローバルデータ線対へ伝達する書込回路を
備える。この書込回路は、イコライズ指示信号の活性化
に応答して、内部書込データの論理反転データを生成し
てグローバルデータ線対へ伝達する回路を含む。
４の半導体記憶装置が、さらに、グローバルデータ線対
に結合され、イコライズ指示信号に応答してグローバル
データ線対の電圧を等化するためのイコライズ回路と、
外部から与えられる書込データに従って内部書込データ
を生成してグローバルデータ線対へ伝達する書込回路を
備える。この書込回路は、イコライズ指示信号の活性化
に応答して、内部書込データの論理反転データを生成し
てグローバルデータ線対へ伝達する回路を含む。
【００４６】請求項７に係る半導体記憶装置は、選択メ
モリセルへの内部書込データを伝達するための内部デー
タ線対と、内部データ線対に結合され、イコライズ指示
信号に応答して、この内部データ線対の電圧を等化する
ためのイコライズ回路と、外部からの書込データに従っ
て内部書込データを生成して、この内部データ線対へ伝
達するための書込回路を備える。この書込回路は、イコ
ライズ指示信号の活性化に応答して内部書込データの論
理反転データを生成して内部データ線対へ伝達する回路
を含む。
モリセルへの内部書込データを伝達するための内部デー
タ線対と、内部データ線対に結合され、イコライズ指示
信号に応答して、この内部データ線対の電圧を等化する
ためのイコライズ回路と、外部からの書込データに従っ
て内部書込データを生成して、この内部データ線対へ伝
達するための書込回路を備える。この書込回路は、イコ
ライズ指示信号の活性化に応答して内部書込データの論
理反転データを生成して内部データ線対へ伝達する回路
を含む。
【００４７】請求項８に係る半導体記憶装置は、請求項
７の内部データ線対が、選択メモリセルから読出された
内部読出データをも伝達する。
７の内部データ線対が、選択メモリセルから読出された
内部読出データをも伝達する。
【００４８】請求項９に係る半導体記憶装置は、請求項
７の書込回路が、内部書込データをラッチする回路と、
イコライズ指示信号の非活性化時ラッチ回路がラッチし
て出力するデータをそのまま出力しかつイコライズ指示
信号の活性化時このラッチ回路の出力データを反転する
内部データ生成回路と、内部データ生成回路の出力する
データに従って内部データ線対を駆動する駆動回路を含
む。
７の書込回路が、内部書込データをラッチする回路と、
イコライズ指示信号の非活性化時ラッチ回路がラッチし
て出力するデータをそのまま出力しかつイコライズ指示
信号の活性化時このラッチ回路の出力データを反転する
内部データ生成回路と、内部データ生成回路の出力する
データに従って内部データ線対を駆動する駆動回路を含
む。
【００４９】請求項１０に係る半導体記憶装置は、各々
が、行列状に配列される複数のメモリセルと、各メモリ
セル列に対応して配置され、各々に対応の列のメモリセ
ルが接続する複数のビット線対とを含む複数のアレイブ
ロックと、各アレイブロックに対応して行方向に延在し
て配置される複数のローカルデータ線対と、複数のアレ
イブロック各々において、各ビット線対に対応して配置
され、列選択信号に応答して選択列に対応するビット線
対を対応のローカルデータ線対に電気的に接続するため
の複数の列選択ゲートと、列方向に整列する複数のアレ
イブロックに共通に列方向に延在して配置されるグロー
バルデータ線対と、各ローカルデータ線対とグローバル
データ線対との間に設けられる複数のリードゲートを含
む。各リードゲートは、データ読出モード時活性化され
るブロック選択信号に応答して導通する選択ゲート対
と、対応のローカルデータ線対の信号をゲートに受ける
差動ゲート対とを含む。この差動ゲート対は、絶縁ゲー
ト型電界効果トランジスタ対で構成される。差動ゲート
対と選択ゲート対とは、グローバルデータ線対と基準電
圧モードとの間に直列に接続される。
が、行列状に配列される複数のメモリセルと、各メモリ
セル列に対応して配置され、各々に対応の列のメモリセ
ルが接続する複数のビット線対とを含む複数のアレイブ
ロックと、各アレイブロックに対応して行方向に延在し
て配置される複数のローカルデータ線対と、複数のアレ
イブロック各々において、各ビット線対に対応して配置
され、列選択信号に応答して選択列に対応するビット線
対を対応のローカルデータ線対に電気的に接続するため
の複数の列選択ゲートと、列方向に整列する複数のアレ
イブロックに共通に列方向に延在して配置されるグロー
バルデータ線対と、各ローカルデータ線対とグローバル
データ線対との間に設けられる複数のリードゲートを含
む。各リードゲートは、データ読出モード時活性化され
るブロック選択信号に応答して導通する選択ゲート対
と、対応のローカルデータ線対の信号をゲートに受ける
差動ゲート対とを含む。この差動ゲート対は、絶縁ゲー
ト型電界効果トランジスタ対で構成される。差動ゲート
対と選択ゲート対とは、グローバルデータ線対と基準電
圧モードとの間に直列に接続される。
【００５０】この請求項１０に係る半導体記憶装置は、
さらに、グローバルデータ線対に結合され、活性化時グ
ローバルデータ線対に電流を供給するカレントミラー型
負荷回路をさらに備える。
さらに、グローバルデータ線対に結合され、活性化時グ
ローバルデータ線対に電流を供給するカレントミラー型
負荷回路をさらに備える。
【００５１】ローカルデータ線対それぞれに差動ゲート
対を設け、グローバルデータ線対には、カレントミラー
型の負荷回路を接続することにより、回路占有面積を増
大させることなく、高速でデータの読出を行なうことが
できる。
対を設け、グローバルデータ線対には、カレントミラー
型の負荷回路を接続することにより、回路占有面積を増
大させることなく、高速でデータの読出を行なうことが
できる。
【００５２】また、イコライズ動作時、書込データの論
理反転されたデータを内部データ線対に伝達することに
より、高速で、内部データ線対のデータ線の電圧をイコ
ライズすることができ、データ書込後所定電圧レベルに
復帰するためのライトリカバリー時間を短縮することが
できる。
理反転されたデータを内部データ線対に伝達することに
より、高速で、内部データ線対のデータ線の電圧をイコ
ライズすることができ、データ書込後所定電圧レベルに
復帰するためのライトリカバリー時間を短縮することが
できる。
【００５３】
【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１に従う半導体記憶装置のアレイ部の構
成を概略的に示す図である。図１においては、各々が行
列状に配列される複数のメモリセルを有するメモリブロ
ックＭＢ００〜ＭＢｍｎが行列状に配置される。行方向
に整列して配置されるメモリブロックＭＢｉ０−ＭＢｉ
ｎ（ｉ＝０〜ｍ）が１つの行ブロックを構成し、列方向
に整列して配置されるメモリブロックＭＢ０ｊ−ＭＢｍ
ｊ（ｊ＝０〜ｎ）が１つの列ブロックを構成する。
明の実施の形態１に従う半導体記憶装置のアレイ部の構
成を概略的に示す図である。図１においては、各々が行
列状に配列される複数のメモリセルを有するメモリブロ
ックＭＢ００〜ＭＢｍｎが行列状に配置される。行方向
に整列して配置されるメモリブロックＭＢｉ０−ＭＢｉ
ｎ（ｉ＝０〜ｍ）が１つの行ブロックを構成し、列方向
に整列して配置されるメモリブロックＭＢ０ｊ−ＭＢｍ
ｊ（ｊ＝０〜ｎ）が１つの列ブロックを構成する。
【００５４】メモリブロックＭＢ００〜ＭＢｍｎそれぞ
れに対応して、ローカルデータ線対ＬＩＯａ〜ＬＩＯｄ
が配置される。列方向に隣接するメモリブロックは、そ
の間に配置されるローカルデータ線対を共有する。ロー
カルデータ線対ＬＩＯａ〜ＬＩＯｄは、行方向に沿って
対応のメモリブロックに沿って延在して配置される。こ
れらのローカルデータ線対ＬＩＯａ−ＬＩＯｄは、対応
のメモリブロックとの間でのみデータの授受を行なう。
れに対応して、ローカルデータ線対ＬＩＯａ〜ＬＩＯｄ
が配置される。列方向に隣接するメモリブロックは、そ
の間に配置されるローカルデータ線対を共有する。ロー
カルデータ線対ＬＩＯａ〜ＬＩＯｄは、行方向に沿って
対応のメモリブロックに沿って延在して配置される。こ
れらのローカルデータ線対ＬＩＯａ−ＬＩＯｄは、対応
のメモリブロックとの間でのみデータの授受を行なう。
【００５５】列方向に整列して配置されるメモリブロッ
ク（列ブロック）に対して共通に、グローバルデータ線
対ＧＩＯａ−ＧＩＯｄが配置される。図１においては、
メモリブロックＭＢ００−ＭＢｍ０に対し、グローバル
データ線対ＧＩＯａおよびＧＩＯｂが配置され、メモリ
ブロックＭＢ０ｎ−ＭＢｍｎに対し、グローバルデータ
線対ＧＩＯｃおよびＧＩＯｄが配置される。列ブロック
に対応して配置されるグローバルデータ線対の数は任意
であり、また各メモリブロックに対して配置されるロー
カルデータ線対の数も任意である。
ク（列ブロック）に対して共通に、グローバルデータ線
対ＧＩＯａ−ＧＩＯｄが配置される。図１においては、
メモリブロックＭＢ００−ＭＢｍ０に対し、グローバル
データ線対ＧＩＯａおよびＧＩＯｂが配置され、メモリ
ブロックＭＢ０ｎ−ＭＢｍｎに対し、グローバルデータ
線対ＧＩＯｃおよびＧＩＯｄが配置される。列ブロック
に対応して配置されるグローバルデータ線対の数は任意
であり、また各メモリブロックに対して配置されるロー
カルデータ線対の数も任意である。
【００５６】ローカルデータ線対ＬＩＯａは、ブロック
選択／ドライブ回路１ａを介してグローバルデータ線対
ＧＩＯａに結合され、ブロック選択／ドライブ回路１ｂ
が、ローカルデータ線対ＬＩＯｂとグローバルデータ線
対ＧＩＯｂとの間に配置される。同様、ローカルデータ
線対ＬＩＯｃは、ブロック選択／ドライブ回路１ｃを介
してグローバルデータ線対ＧＩＯｃに結合され、ローカ
ルデータ線対ＬＩＯｄとグローバルデータ線対ＧＩＯｄ
との間にブロック選択／ドライブ回路が配置される。選
択行を含むメモリブロックに対して設けられたブロック
選択／ドライブ回路１ａ〜１ｄが選択状態へ駆動され
る。したがって、図１に示す構成においては、１つの行
ブロックが選択されたとき、各メモリブロックは、その
列方向における両側のローカルデータ線対を介して、そ
の行方向についての両側に配置されたグローバルデータ
線対に結合される。ブロック選択／ドライブ回路１ａ〜
１ｄは、その構成は、後に詳細に説明するが、データを
読出すためのリードアンプゲートと、データを書込むた
めのライトゲートを含む。リードアンプゲートは、ロー
カルデータ線対を対応のグローバルデータ線対とを電気
的に切り離した状態で、対応のローカルデータ線対の読
出された信号を対応のグローバルデータ線対に伝達す
る。これは、ローカルデータ線対の各データ線にゲート
が接続される電界効果トランジスタで構成される比較段
と、この比較段と直列に接続されかつブロック選択信号
に応答して導通する選択ゲートにより、リードアンプゲ
ートを構成することにより実現される。
選択／ドライブ回路１ａを介してグローバルデータ線対
ＧＩＯａに結合され、ブロック選択／ドライブ回路１ｂ
が、ローカルデータ線対ＬＩＯｂとグローバルデータ線
対ＧＩＯｂとの間に配置される。同様、ローカルデータ
線対ＬＩＯｃは、ブロック選択／ドライブ回路１ｃを介
してグローバルデータ線対ＧＩＯｃに結合され、ローカ
ルデータ線対ＬＩＯｄとグローバルデータ線対ＧＩＯｄ
との間にブロック選択／ドライブ回路が配置される。選
択行を含むメモリブロックに対して設けられたブロック
選択／ドライブ回路１ａ〜１ｄが選択状態へ駆動され
る。したがって、図１に示す構成においては、１つの行
ブロックが選択されたとき、各メモリブロックは、その
列方向における両側のローカルデータ線対を介して、そ
の行方向についての両側に配置されたグローバルデータ
線対に結合される。ブロック選択／ドライブ回路１ａ〜
１ｄは、その構成は、後に詳細に説明するが、データを
読出すためのリードアンプゲートと、データを書込むた
めのライトゲートを含む。リードアンプゲートは、ロー
カルデータ線対を対応のグローバルデータ線対とを電気
的に切り離した状態で、対応のローカルデータ線対の読
出された信号を対応のグローバルデータ線対に伝達す
る。これは、ローカルデータ線対の各データ線にゲート
が接続される電界効果トランジスタで構成される比較段
と、この比較段と直列に接続されかつブロック選択信号
に応答して導通する選択ゲートにより、リードアンプゲ
ートを構成することにより実現される。
【００５７】グローバルデータ線対ＧＩＯａ〜ＧＩＯｄ
それぞれに対し、活性化時、これらのグローバルデータ
線対の各データ線に同じ大きさの電流を供給するカレン
トミラー型負荷回路２ａ〜２ｄが結合される。したがっ
て、データ読出時において、カレントミラー型負荷回路
２ａ〜２ｄとブロック選択／ドライブ回路１ａ〜１ｄに
含まれる差動段とで、カレントミラー型差動増幅回路が
構成される。グローバルデータ線対ＧＩＯａ〜ＧＩＯｄ
それぞれには、内部データの書込／読出を行なうための
メインアンプ／ライトドライバ３ａ〜３ｄがそれぞれ対
応して設けられる。これらのメインアンプ／ライトドラ
イバ３ａ〜３ｄは、共通に、メインデータバスＭＩＯＢ
に結合される。このメインデータバスＭＩＯＢのビット
幅は、任意である。メインアンプ／ライトドライバ３ａ
〜３ｄを、列ブロック選択信号に従って選択的に活性状
態とすることにより、このメインデータバスＭＩＯＢの
バス幅に応じた数のメインアンプ／ライトドライバを活
性状態へ駆動することができる。このメインデータバス
ＭＩＯＢは、外部データの入出力を行なうための入出力
バッファ回路４に結合される。図２は、図１に示すメモ
リアレイ部の構成をより詳細に示す図である。図２にお
いては、１つのグローバルデータ線対ＧＩＯに関連する
部分の構成を示す。このグローバルデータ線対ＧＩＯ
は、相補データ信号を伝達するデータ線ＧＩ／Ｏおよび
ＺＧＩ／Ｏを含む。グローバルデータ線対ＧＩＯには、
メモリブロックＭＢ♯０〜ＭＢ♯ｍが対応して設けられ
る。メモリブロックＭＢ♯０〜ＭＢ♯ｍそれぞれに対応
してローカルデータ線対ＬＩＯ♯０−ＬＩＯ♯ｍが配設
される。メモリブロックＭＢ♯０−ＭＢ♯ｍの各々は、
ビット線対ＢＬＰと、このビット線対ＢＬＰ上の信号を
差動増幅するセンスアンプＳＡと、列選択線ＣＳＬ上の
列選択信号Ｙに応答して選択的に導通し、センスアンプ
ＳＡを対応のローカルデータ線対ＬＩＯ♯ｉ（ｉ＝０−
ｍ）に接続する列選択ゲートＣＳＧ♯ｉ（ｉ＝０−ｍ）
を含む。
それぞれに対し、活性化時、これらのグローバルデータ
線対の各データ線に同じ大きさの電流を供給するカレン
トミラー型負荷回路２ａ〜２ｄが結合される。したがっ
て、データ読出時において、カレントミラー型負荷回路
２ａ〜２ｄとブロック選択／ドライブ回路１ａ〜１ｄに
含まれる差動段とで、カレントミラー型差動増幅回路が
構成される。グローバルデータ線対ＧＩＯａ〜ＧＩＯｄ
それぞれには、内部データの書込／読出を行なうための
メインアンプ／ライトドライバ３ａ〜３ｄがそれぞれ対
応して設けられる。これらのメインアンプ／ライトドラ
イバ３ａ〜３ｄは、共通に、メインデータバスＭＩＯＢ
に結合される。このメインデータバスＭＩＯＢのビット
幅は、任意である。メインアンプ／ライトドライバ３ａ
〜３ｄを、列ブロック選択信号に従って選択的に活性状
態とすることにより、このメインデータバスＭＩＯＢの
バス幅に応じた数のメインアンプ／ライトドライバを活
性状態へ駆動することができる。このメインデータバス
ＭＩＯＢは、外部データの入出力を行なうための入出力
バッファ回路４に結合される。図２は、図１に示すメモ
リアレイ部の構成をより詳細に示す図である。図２にお
いては、１つのグローバルデータ線対ＧＩＯに関連する
部分の構成を示す。このグローバルデータ線対ＧＩＯ
は、相補データ信号を伝達するデータ線ＧＩ／Ｏおよび
ＺＧＩ／Ｏを含む。グローバルデータ線対ＧＩＯには、
メモリブロックＭＢ♯０〜ＭＢ♯ｍが対応して設けられ
る。メモリブロックＭＢ♯０〜ＭＢ♯ｍそれぞれに対応
してローカルデータ線対ＬＩＯ♯０−ＬＩＯ♯ｍが配設
される。メモリブロックＭＢ♯０−ＭＢ♯ｍの各々は、
ビット線対ＢＬＰと、このビット線対ＢＬＰ上の信号を
差動増幅するセンスアンプＳＡと、列選択線ＣＳＬ上の
列選択信号Ｙに応答して選択的に導通し、センスアンプ
ＳＡを対応のローカルデータ線対ＬＩＯ♯ｉ（ｉ＝０−
ｍ）に接続する列選択ゲートＣＳＧ♯ｉ（ｉ＝０−ｍ）
を含む。
【００５８】列選択ゲートＣＳＧ♯０−ＣＳＧ♯ｍの各
々は、ビット線対ＢＬＰの各ビット線に対応して設けら
れ、列選択信号Ｙに応答して、対応のビット線をローカ
ルデータ線ＬＩ／ＯおよびＺＬＩ／Ｏへ接続するスイッ
チングトランジスタＸＴを含む。ローカルデータ線対Ｌ
ＩＯ♯０−ＬＩＯ♯ｍ各々とグローバルデータ線対ＧＩ
Ｏの間には、ブロック選択／ドライブゲート１♯０−１
♯ｍが設けられる。これらのブロック選択／ドライブゲ
ート１♯０−１♯ｍの各々は、同一の構成を備え、書込
ブロック選択信号ＷＢ♯ｉ（ｉ＝０−ｍ）に応答して導
通し、グローバルデータ線ＧＩ／ＯおよびＺＧＩ／Ｏを
それぞれローカルデータ線ＬＩ／ＯおよびＺＬＩ／Ｏへ
接続するｎチャネルＭＯＳトランジスタＱ８およびＱ９
と、それぞれのゲートにローカルデータ線ＬＩ／Ｏおよ
びＺＬＩ／Ｏが接続されるｎチャネルＭＯＳトランジス
タＱ４およびＱ５と、読出ブロック選択信号ＲＢ♯ｉに
応答して導通し、ＭＯＳトランジスタＱ４およびＱ５を
グローバルデータ線ＧＩ／ＯおよびＺＧＩ／Ｏへ電気的
に接続するｎチャネルＭＯＳトランジスタＱ６およびＱ
７を含む。ＭＯＳトランジスタＱ４およびＱ５のソース
は、接地ノードに接続される。
々は、ビット線対ＢＬＰの各ビット線に対応して設けら
れ、列選択信号Ｙに応答して、対応のビット線をローカ
ルデータ線ＬＩ／ＯおよびＺＬＩ／Ｏへ接続するスイッ
チングトランジスタＸＴを含む。ローカルデータ線対Ｌ
ＩＯ♯０−ＬＩＯ♯ｍ各々とグローバルデータ線対ＧＩ
Ｏの間には、ブロック選択／ドライブゲート１♯０−１
♯ｍが設けられる。これらのブロック選択／ドライブゲ
ート１♯０−１♯ｍの各々は、同一の構成を備え、書込
ブロック選択信号ＷＢ♯ｉ（ｉ＝０−ｍ）に応答して導
通し、グローバルデータ線ＧＩ／ＯおよびＺＧＩ／Ｏを
それぞれローカルデータ線ＬＩ／ＯおよびＺＬＩ／Ｏへ
接続するｎチャネルＭＯＳトランジスタＱ８およびＱ９
と、それぞれのゲートにローカルデータ線ＬＩ／Ｏおよ
びＺＬＩ／Ｏが接続されるｎチャネルＭＯＳトランジス
タＱ４およびＱ５と、読出ブロック選択信号ＲＢ♯ｉに
応答して導通し、ＭＯＳトランジスタＱ４およびＱ５を
グローバルデータ線ＧＩ／ＯおよびＺＧＩ／Ｏへ電気的
に接続するｎチャネルＭＯＳトランジスタＱ６およびＱ
７を含む。ＭＯＳトランジスタＱ４およびＱ５のソース
は、接地ノードに接続される。
【００５９】負荷回路２は、電源電圧Ｖｃｃを供給する
電源ノードとノードＮＤ１の間に接続されかつそのゲー
トに書込ドライバ活性化信号ＷＤＥを受けるｐチャネル
ＭＯＳトランジスタＱ１と、ノードＮＤ１とグローバル
データ線ＧＩ／Ｏの間に接続されかつそのゲートがグロ
ーバルデータ線ＧＩ／Ｏに接続されるｐチャネルＭＯＳ
トランジスタＱ２と、ノードＮＤ１とグローバルデータ
線ＺＧＩ／Ｏの間に接続されかつそのゲートがグローバ
ルデータ線ＧＩ／Ｏに接続するｐチャネルＭＯＳトラン
ジスタＱ３を含む。負荷回路２のＭＯＳトランジスタＱ
２およびＱ３がカレントミラー回路を構成し、グローバ
ルデータ線ＧＩ／ＯおよびＺＧＩ／Ｏへ、同じ大きさの
電流を供給する。
電源ノードとノードＮＤ１の間に接続されかつそのゲー
トに書込ドライバ活性化信号ＷＤＥを受けるｐチャネル
ＭＯＳトランジスタＱ１と、ノードＮＤ１とグローバル
データ線ＧＩ／Ｏの間に接続されかつそのゲートがグロ
ーバルデータ線ＧＩ／Ｏに接続されるｐチャネルＭＯＳ
トランジスタＱ２と、ノードＮＤ１とグローバルデータ
線ＺＧＩ／Ｏの間に接続されかつそのゲートがグローバ
ルデータ線ＧＩ／Ｏに接続するｐチャネルＭＯＳトラン
ジスタＱ３を含む。負荷回路２のＭＯＳトランジスタＱ
２およびＱ３がカレントミラー回路を構成し、グローバ
ルデータ線ＧＩ／ＯおよびＺＧＩ／Ｏへ、同じ大きさの
電流を供給する。
【００６０】メインアンプ／ライトドライバ３は、メイ
ンアンプ活性化信号ＭＡＥの活性化に応答して活性化さ
れ、グローバルデータ線ＧＩＯ上の電圧を増幅するメイ
ンアンプ３ａｒと、書込ドライバ活性化信号ＷＤＥの活
性化に応答して活性化され、図１に示す入出力バッファ
回路４から与えられる内部書込データに従ってグローバ
ルデータ線対ＧＩＯを駆動するデータ書込ドライバ３ａ
ｗを含む。次に、この図２に示す構成のデータ読出時の
動作について図３に示す信号波形図を参照して説明す
る。
ンアンプ活性化信号ＭＡＥの活性化に応答して活性化さ
れ、グローバルデータ線ＧＩＯ上の電圧を増幅するメイ
ンアンプ３ａｒと、書込ドライバ活性化信号ＷＤＥの活
性化に応答して活性化され、図１に示す入出力バッファ
回路４から与えられる内部書込データに従ってグローバ
ルデータ線対ＧＩＯを駆動するデータ書込ドライバ３ａ
ｗを含む。次に、この図２に示す構成のデータ読出時の
動作について図３に示す信号波形図を参照して説明す
る。
【００６１】まず、行アドレス信号に従って、選択行ブ
ロックにおいて、ワード線が選択状態へ駆動される。こ
のとき、まだ、データ書込／読出モードは指定されてい
ないため、行ブロック選択信号ＲＢ♯ｉは、非選択状態
のＬレベルにあり、ブロック選択／ドライブゲート１♯
０−１♯ｍは、すべて非活性状態にある。
ロックにおいて、ワード線が選択状態へ駆動される。こ
のとき、まだ、データ書込／読出モードは指定されてい
ないため、行ブロック選択信号ＲＢ♯ｉは、非選択状態
のＬレベルにあり、ブロック選択／ドライブゲート１♯
０−１♯ｍは、すべて非活性状態にある。
【００６２】ワード線が選択されると、この選択ワード
線に接続されるメモリセルのデータがビット線に読出さ
れ、ビット線対の電位が変化する。所定のタイミングで
センスアンプＳＡが活性化され、このビット線対ＢＬＰ
の電圧が選択メモリセルデータに応じて、電源電圧Ｖｃ
ｃおよび接地電圧レベルに駆動されて保持される。
線に接続されるメモリセルのデータがビット線に読出さ
れ、ビット線対の電位が変化する。所定のタイミングで
センスアンプＳＡが活性化され、このビット線対ＢＬＰ
の電圧が選択メモリセルデータに応じて、電源電圧Ｖｃ
ｃおよび接地電圧レベルに駆動されて保持される。
【００６３】次いで、列アドレス信号が与えられ、アド
レス指定された列を選択するための列選択信号ＹがＨレ
ベルの選択状態に駆動される。この列選択信号ＹのＨレ
ベルに応答して、アドレス指定された列に対応して設け
られた列選択ゲートＣＳＧ♯０−ＣＳＧ♯ｍが導通し、
ビット線対ＢＬＰは、それぞれ対応のローカルデータ線
対ＬＩＯ♯０−ＬＩＯ♯ｍに接続される。非選択メモリ
ブロックにおいては、ワード線は非選択状態にあり、ま
たビット線イコライズ回路も活性状態にあり、各ビット
線対ＢＬＰは、プリチャージ電圧レベル（Ｖｃｃ／２の
レベル）にプリチャージされている。したがって、非選
択メモリブロックに対しては、列選択が行なわれても、
ローカルデータ線対の電圧は変化しない（ローカルデー
タ線対ＬＩＯのプリチャージ電圧は、Ｖｃｃ／２の電圧
レベル）。
レス指定された列を選択するための列選択信号ＹがＨレ
ベルの選択状態に駆動される。この列選択信号ＹのＨレ
ベルに応答して、アドレス指定された列に対応して設け
られた列選択ゲートＣＳＧ♯０−ＣＳＧ♯ｍが導通し、
ビット線対ＢＬＰは、それぞれ対応のローカルデータ線
対ＬＩＯ♯０−ＬＩＯ♯ｍに接続される。非選択メモリ
ブロックにおいては、ワード線は非選択状態にあり、ま
たビット線イコライズ回路も活性状態にあり、各ビット
線対ＢＬＰは、プリチャージ電圧レベル（Ｖｃｃ／２の
レベル）にプリチャージされている。したがって、非選
択メモリブロックに対しては、列選択が行なわれても、
ローカルデータ線対の電圧は変化しない（ローカルデー
タ線対ＬＩＯのプリチャージ電圧は、Ｖｃｃ／２の電圧
レベル）。
【００６４】この状態においては、まだ、読出ブロック
選択信号ＲＢ♯０−ＲＢ♯ｍは、すべて非活性状態のＬ
レベルであり、ブロック選択／ドライブゲート１♯０−
１♯ｍは非活性状態にある。したがって、ローカルデー
タ線対ＬＩＯに、センスアンプＳＡからのデータが転送
されても、ブロック選択／ドライブゲート１♯０−１♯
ｍに含まれるＭＯＳトランジスタＱ６およびＱ７が非導
通状態にあるため、グローバルデータ線対ＧＩＯの電圧
レベルは変化しない。
選択信号ＲＢ♯０−ＲＢ♯ｍは、すべて非活性状態のＬ
レベルであり、ブロック選択／ドライブゲート１♯０−
１♯ｍは非活性状態にある。したがって、ローカルデー
タ線対ＬＩＯに、センスアンプＳＡからのデータが転送
されても、ブロック選択／ドライブゲート１♯０−１♯
ｍに含まれるＭＯＳトランジスタＱ６およびＱ７が非導
通状態にあるため、グローバルデータ線対ＧＩＯの電圧
レベルは変化しない。
【００６５】次いで、データ読出モード指示信号に従っ
て、選択行ブロックに対する読出ブロック選択信号ＲＢ
♯ｉがＨレベルの活性状態へ駆動され、選択行ブロック
に対して設けられたブロック選択／ドライブゲート１♯
ｉのリードゲートアンプのＭＯＳトランジスタＱ６およ
びＱ７が導通状態となり、差動段を構成するＭＯＳトラ
ンジスタＱ４およびＱ５が、グローバルデータ線対ＧＩ
Ｏに結合される。選択行ブロックに対するブロック選択
／ドライブゲート１♯ｉにおいては、対応のローカルデ
ータ線ＬＩ／ＯおよびＺＬＩ／ＯがセンスアンプＳＡに
より駆動されて、その電圧レベルが変化している。リー
ドゲートアンプにおいては、ＭＯＳトランジスタＱ４お
よびＱ５のゲート電圧が異なるため、ローカルデータ線
ＬＩ／ＯおよびＺＬＩ／Ｏの高電位のローカルデータ線
に結合されるＭＯＳトランジスタのコンダクタンスが大
きくなり、グローバルデータ線の電圧レベルが低下す
る。
て、選択行ブロックに対する読出ブロック選択信号ＲＢ
♯ｉがＨレベルの活性状態へ駆動され、選択行ブロック
に対して設けられたブロック選択／ドライブゲート１♯
ｉのリードゲートアンプのＭＯＳトランジスタＱ６およ
びＱ７が導通状態となり、差動段を構成するＭＯＳトラ
ンジスタＱ４およびＱ５が、グローバルデータ線対ＧＩ
Ｏに結合される。選択行ブロックに対するブロック選択
／ドライブゲート１♯ｉにおいては、対応のローカルデ
ータ線ＬＩ／ＯおよびＺＬＩ／ＯがセンスアンプＳＡに
より駆動されて、その電圧レベルが変化している。リー
ドゲートアンプにおいては、ＭＯＳトランジスタＱ４お
よびＱ５のゲート電圧が異なるため、ローカルデータ線
ＬＩ／ＯおよびＺＬＩ／Ｏの高電位のローカルデータ線
に結合されるＭＯＳトランジスタのコンダクタンスが大
きくなり、グローバルデータ線の電圧レベルが低下す
る。
【００６６】負荷回路２においては、ＭＯＳトランジス
タＱ１は導通状態にあり、ＭＯＳトランジスタＱ２およ
びＱ３を介して、電源ノードから電流を供給している。
したがって、この選択行ブロックに対するブロック選択
／ドライブゲート１♯ｉにおいては、負荷回路２とリー
ドゲートアンプ（ＭＯＳトランジスタＱ４〜Ｑ７）によ
り、カレントミラー型差動増幅回路が構成され、グロー
バルデータ線ＧＩ／ＯおよびＺＧＩ／Ｏの電圧レベルが
高速で変化する。
タＱ１は導通状態にあり、ＭＯＳトランジスタＱ２およ
びＱ３を介して、電源ノードから電流を供給している。
したがって、この選択行ブロックに対するブロック選択
／ドライブゲート１♯ｉにおいては、負荷回路２とリー
ドゲートアンプ（ＭＯＳトランジスタＱ４〜Ｑ７）によ
り、カレントミラー型差動増幅回路が構成され、グロー
バルデータ線ＧＩ／ＯおよびＺＧＩ／Ｏの電圧レベルが
高速で変化する。
【００６７】次いで、メインアンプ活性化信号ＭＡＥが
活性化されてメインアンプ３ａｒが活性化され、このグ
ローバルデータ線対ＧＩＯの電圧をさらに増幅して、メ
インデータ線対上に伝達する。
活性化されてメインアンプ３ａｒが活性化され、このグ
ローバルデータ線対ＧＩＯの電圧をさらに増幅して、メ
インデータ線対上に伝達する。
【００６８】選択列に対応して設けられたセンスアンプ
ＳＡは、ローカルデータ線を駆動することが要求される
だけである。グローバルデータ線対は、カレントミラー
型負荷回路２およびブロック選択／ドライブゲートに含
まれる差動段を構成するＭＯＳトランジスタＱ４および
Ｑ５からなるカレントミラー型差動増幅回路により駆動
される。したがって、１つのセンスアンプがローカルデ
ータ線対およびグローバルデータ線対を駆動する必要が
なく、高速で、選択メモリセルデータに応じて、グロー
バルデータ線対ＧＩＯの電圧レベルを変化させることが
でき、高速の読出が可能となる。
ＳＡは、ローカルデータ線を駆動することが要求される
だけである。グローバルデータ線対は、カレントミラー
型負荷回路２およびブロック選択／ドライブゲートに含
まれる差動段を構成するＭＯＳトランジスタＱ４および
Ｑ５からなるカレントミラー型差動増幅回路により駆動
される。したがって、１つのセンスアンプがローカルデ
ータ線対およびグローバルデータ線対を駆動する必要が
なく、高速で、選択メモリセルデータに応じて、グロー
バルデータ線対ＧＩＯの電圧レベルを変化させることが
でき、高速の読出が可能となる。
【００６９】また、カレントミラー型負荷回路２におい
ては、グローバルデータ線対ＧＩＯの各データ線ＧＩ／
ＯおよびＺＧＩ／Ｏの電圧レベルが電源電圧Ｖｃｃレベ
ルとなると、カレントミラー回路を構成するＭＯＳトラ
ンジスタＱ２およびＱ３が非導通状態となるため、電流
消費は、データ読出時においてグローバルデータ線対の
電圧レベルが変化したときにのみ生じ、消費電流を低減
することができる。
ては、グローバルデータ線対ＧＩＯの各データ線ＧＩ／
ＯおよびＺＧＩ／Ｏの電圧レベルが電源電圧Ｖｃｃレベ
ルとなると、カレントミラー回路を構成するＭＯＳトラ
ンジスタＱ２およびＱ３が非導通状態となるため、電流
消費は、データ読出時においてグローバルデータ線対の
電圧レベルが変化したときにのみ生じ、消費電流を低減
することができる。
【００７０】また、ブロック選択／ドライブゲート１♯
０〜１♯ｍにおいて、読出ブロック選択信号ＲＢ♯ｉに
応答するＭＯＳトランジスタＱ６およびＱ７は、そのチ
ャネル抵抗により、比較段（差動段）を構成するＭＯＳ
トランジスタＱ４およびＱ５を、不飽和領域で動作さ
せ、対応のローカルデータ線ＬＩ／ＯおよびＺＬＩ／Ｏ
の電圧レベルに応じた電流変化を高速で生じさせ、この
カレントミラー型差動増幅器の感度を向上させることが
できる。また、読出ブロック選択信号ＲＢ♯ｉが活性状
態の間のみ、リードゲートアンプにおいて電流が流れる
経路が形成されるため、カレントミラー型差動増幅回路
の消費電流を低減することができる。すなわち、この読
出ブロック選択信号ＲＢ♯ｉをゲートに受けるＭＯＳト
ランジスタＱ６およびＱ７を、差動段を構成するＭＯＳ
トランジスタＱ４およびＱ５と直列に接続することによ
り、カレントミラー型負荷回路２とリードゲートアンプ
（ＭＯＳトランジスタＱ４−Ｑ７）で構成されるカレン
トミラー型差動増幅回路の動作を最適化することができ
る。
０〜１♯ｍにおいて、読出ブロック選択信号ＲＢ♯ｉに
応答するＭＯＳトランジスタＱ６およびＱ７は、そのチ
ャネル抵抗により、比較段（差動段）を構成するＭＯＳ
トランジスタＱ４およびＱ５を、不飽和領域で動作さ
せ、対応のローカルデータ線ＬＩ／ＯおよびＺＬＩ／Ｏ
の電圧レベルに応じた電流変化を高速で生じさせ、この
カレントミラー型差動増幅器の感度を向上させることが
できる。また、読出ブロック選択信号ＲＢ♯ｉが活性状
態の間のみ、リードゲートアンプにおいて電流が流れる
経路が形成されるため、カレントミラー型差動増幅回路
の消費電流を低減することができる。すなわち、この読
出ブロック選択信号ＲＢ♯ｉをゲートに受けるＭＯＳト
ランジスタＱ６およびＱ７を、差動段を構成するＭＯＳ
トランジスタＱ４およびＱ５と直列に接続することによ
り、カレントミラー型負荷回路２とリードゲートアンプ
（ＭＯＳトランジスタＱ４−Ｑ７）で構成されるカレン
トミラー型差動増幅回路の動作を最適化することができ
る。
【００７１】なお、読出ブロック選択信号ＲＢ♯ｉは、
図３において破線の波形で示すように、列選択信号Ｙの
活性化とほぼ同じタイミングで選択状態へ駆動され、列
選択信号Ｙの非活性化よりも早いタイミングで非活性状
態へ駆動されてもよい。行ブロック選択信号ＲＢ♯ｉに
ついては、ローカルデータ線対ＬＩＯにおいて差動段
（ＭＯＳトランジスタＱ４およびＱ５）が誤動作しない
ように、ローカルデータ線対ＬＩＯの電圧差がある程度
以上大きくなったときに、行ブロック選択信号ＲＢ♯ｉ
を選択状態へ駆動するのが好ましい。次に、図４を参照
して、データ書込動作について説明する。
図３において破線の波形で示すように、列選択信号Ｙの
活性化とほぼ同じタイミングで選択状態へ駆動され、列
選択信号Ｙの非活性化よりも早いタイミングで非活性状
態へ駆動されてもよい。行ブロック選択信号ＲＢ♯ｉに
ついては、ローカルデータ線対ＬＩＯにおいて差動段
（ＭＯＳトランジスタＱ４およびＱ５）が誤動作しない
ように、ローカルデータ線対ＬＩＯの電圧差がある程度
以上大きくなったときに、行ブロック選択信号ＲＢ♯ｉ
を選択状態へ駆動するのが好ましい。次に、図４を参照
して、データ書込動作について説明する。
【００７２】データ書込時においても、まず、行アドレ
ス信号に従ってワード線（図示せず）が選択状態へ駆動
され、この選択ワード線に接続されるメモリセルのデー
タがビット線対ＢＬＰ上に伝達される（一方のビット線
にデータが読出され、他方は、プリチャージ電圧レベル
を保持する）。
ス信号に従ってワード線（図示せず）が選択状態へ駆動
され、この選択ワード線に接続されるメモリセルのデー
タがビット線対ＢＬＰ上に伝達される（一方のビット線
にデータが読出され、他方は、プリチャージ電圧レベル
を保持する）。
【００７３】次いで、列アドレス信号に従って列選択動
作が行なわれ、アドレス指定された列に対応する列選択
信号Ｙが選択状態へ駆動され、選択列に対応するビット
線対ＢＬＰと対応のローカルデータ線対ＬＩＯが接続さ
れる。ローカルデータ線対ＬＩＯの電圧レベルが、セン
スアンプＳＡによりラッチされたデータに応じて変化す
る。
作が行なわれ、アドレス指定された列に対応する列選択
信号Ｙが選択状態へ駆動され、選択列に対応するビット
線対ＢＬＰと対応のローカルデータ線対ＬＩＯが接続さ
れる。ローカルデータ線対ＬＩＯの電圧レベルが、セン
スアンプＳＡによりラッチされたデータに応じて変化す
る。
【００７４】次に、書込ドライバ活性化信号ＷＤＥが活
性状態へ駆動され、グローバルデータ線対ＧＩＯが、デ
ータ書込ドライバ３ａｗにより、書込データに応じた電
圧レベルへ駆動される。このとき、カレントミラー型負
荷回路２は、書込ドライバ活性化信号ＷＤＥに従って電
流源ＭＯＳトランジスタＱ１が非導通状態となり、グロ
ーバルデータ線ＧＩ／ＯおよびＺＧＩ／Ｏへの電流供給
動作は停止される。これにより、グローバルデータ線対
ＧＩＯへは、データ書込ドライバ３ａｗから、書込デー
タが高速で伝達される。グローバルデータ線対ＧＩＯに
書込データが伝達されると、次いで書込ブロック選択信
号ＷＢ♯ｉがＨレベルの選択状態へ駆動され、選択メモ
リブロックに対する書込ゲート（ＭＯＳトランジスタＱ
８およびＱ９）が導通状態となり、グローバルデータ線
対ＧＩＯとローカルデータ線対ＬＩＯとが接続され、ロ
ーカルデータ線対ＬＩＯの電圧が、データ書込ドライバ
３ａｗからの内部書込データに応じて変化する。ローカ
ルデータ線対ＬＩＯの電圧が、列選択ゲートＣＳＧ♯ｉ
を介して選択ビット線対ＢＬＰに伝達され、ビット線対
ＢＬＰの電圧レベルが、書込データに応じた電圧レベル
に変化する。データ書込ドライバ３ａｗは、その電流駆
動力は十分大きくされており、高速で、データ書込を行
なうことができる。
性状態へ駆動され、グローバルデータ線対ＧＩＯが、デ
ータ書込ドライバ３ａｗにより、書込データに応じた電
圧レベルへ駆動される。このとき、カレントミラー型負
荷回路２は、書込ドライバ活性化信号ＷＤＥに従って電
流源ＭＯＳトランジスタＱ１が非導通状態となり、グロ
ーバルデータ線ＧＩ／ＯおよびＺＧＩ／Ｏへの電流供給
動作は停止される。これにより、グローバルデータ線対
ＧＩＯへは、データ書込ドライバ３ａｗから、書込デー
タが高速で伝達される。グローバルデータ線対ＧＩＯに
書込データが伝達されると、次いで書込ブロック選択信
号ＷＢ♯ｉがＨレベルの選択状態へ駆動され、選択メモ
リブロックに対する書込ゲート（ＭＯＳトランジスタＱ
８およびＱ９）が導通状態となり、グローバルデータ線
対ＧＩＯとローカルデータ線対ＬＩＯとが接続され、ロ
ーカルデータ線対ＬＩＯの電圧が、データ書込ドライバ
３ａｗからの内部書込データに応じて変化する。ローカ
ルデータ線対ＬＩＯの電圧が、列選択ゲートＣＳＧ♯ｉ
を介して選択ビット線対ＢＬＰに伝達され、ビット線対
ＢＬＰの電圧レベルが、書込データに応じた電圧レベル
に変化する。データ書込ドライバ３ａｗは、その電流駆
動力は十分大きくされており、高速で、データ書込を行
なうことができる。
【００７５】図５は、図２に示す各制御信号を発生する
部分の構成を概略的に示す図である。図５において、制
御信号発生部は、外部から与えられる制御信号ＥＸＴに
従って、動作モードが書込モードであるか読出モードで
あるかを検出する書込／読出モード検出回路１０と、ロ
ウアドレスとともに与えられるブロックアドレス信号Ｂ
ＫＡをデコードし、選択ワード線を含む行ブロックを指
定するブロック選択信号を生成するブロックデコーダ１
１と、ブロックデコーダ１１の出力信号をラッチするラ
ッチ回路１２と、ラッチ回路１２の出力信号と書込／読
出モード検出回路１０からの読出動作指示信号ＲＥとを
受けて、読出ブロック選択信号ＲＢ♯ｉを生成するＡＮ
Ｄ回路１３と、ラッチ回路１２の出力信号と書込／読出
モード検出回路１０からの書込動作指示信号ＷＥとを受
けて、書込ブロック選択信号ＷＢ♯ｉを生成するＡＮＤ
回路１４と、列アドレス信号ＹＡＤの変化を検出するア
ドレス変化検出回路１５と、アドレス変化検出回路１５
の出力するアドレス変化検出信号に応答して所定の時間
幅を有するワンショットのパルス信号を生成するワンシ
ョットパルス発生回路１６と、読出動作指示信号ＲＥと
ワンショットパルス発生回路１６からのワンショットパ
ルスとを受けて、メインアンプ活性化信号ＭＡＰを出力
するＡＮＤ回路１７と、書込動作指示信号ＷＥとワンシ
ョットパルス発生回路１６からのワンショットパルスを
受けて書込ドライバ活性化信号ＷＤＥを生成するＡＮＤ
回路１８を含む。
部分の構成を概略的に示す図である。図５において、制
御信号発生部は、外部から与えられる制御信号ＥＸＴに
従って、動作モードが書込モードであるか読出モードで
あるかを検出する書込／読出モード検出回路１０と、ロ
ウアドレスとともに与えられるブロックアドレス信号Ｂ
ＫＡをデコードし、選択ワード線を含む行ブロックを指
定するブロック選択信号を生成するブロックデコーダ１
１と、ブロックデコーダ１１の出力信号をラッチするラ
ッチ回路１２と、ラッチ回路１２の出力信号と書込／読
出モード検出回路１０からの読出動作指示信号ＲＥとを
受けて、読出ブロック選択信号ＲＢ♯ｉを生成するＡＮ
Ｄ回路１３と、ラッチ回路１２の出力信号と書込／読出
モード検出回路１０からの書込動作指示信号ＷＥとを受
けて、書込ブロック選択信号ＷＢ♯ｉを生成するＡＮＤ
回路１４と、列アドレス信号ＹＡＤの変化を検出するア
ドレス変化検出回路１５と、アドレス変化検出回路１５
の出力するアドレス変化検出信号に応答して所定の時間
幅を有するワンショットのパルス信号を生成するワンシ
ョットパルス発生回路１６と、読出動作指示信号ＲＥと
ワンショットパルス発生回路１６からのワンショットパ
ルスとを受けて、メインアンプ活性化信号ＭＡＰを出力
するＡＮＤ回路１７と、書込動作指示信号ＷＥとワンシ
ョットパルス発生回路１６からのワンショットパルスを
受けて書込ドライバ活性化信号ＷＤＥを生成するＡＮＤ
回路１８を含む。
【００７６】書込／読出モード検出回路１０の構成は、
この半導体記憶装置が、クロック信号に同期して動作す
る同期型半導体記憶装置の場合と通常のロウアドレスス
トローブ信号／ＲＡＳおよびコラムアドレスストローブ
信号／ＣＡＳに従って動作するクロック信号を用いない
クロック非同期型記憶装置の場合とで異なる。同期型半
導体記憶装置の場合、外部制御信号ＥＸＴはコマンドの
形で与えられる。したがって、書込／読出モード検出回
路１０は、このクロック信号に同期して与えられるコマ
ンドをデコードし、そのデコード結果に従って与えられ
たコマンドがデータ読出を示すリードコマンドである
か、データ書込を示すライトコマンドであるかに応じ
て、読出動作指示信号ＲＥおよび書込動作指示信号ＷＥ
を選択的に活性状態へ駆動する。クロック非同期型半導
体記憶装置の場合、書込／読出モード検出回路１０は、
外部制御信号ＥＸＴとしてコラムアドレスストローブ信
号／ＣＡＳとライトイネーブル信号／ＷＥとを受け、ラ
イトイネーブル信号／ＷＥの状態に従って、読出動作指
示信号ＲＥおよび書込動作指示信号ＷＥを活性化する。
この半導体記憶装置が、クロック信号に同期して動作す
る同期型半導体記憶装置の場合と通常のロウアドレスス
トローブ信号／ＲＡＳおよびコラムアドレスストローブ
信号／ＣＡＳに従って動作するクロック信号を用いない
クロック非同期型記憶装置の場合とで異なる。同期型半
導体記憶装置の場合、外部制御信号ＥＸＴはコマンドの
形で与えられる。したがって、書込／読出モード検出回
路１０は、このクロック信号に同期して与えられるコマ
ンドをデコードし、そのデコード結果に従って与えられ
たコマンドがデータ読出を示すリードコマンドである
か、データ書込を示すライトコマンドであるかに応じ
て、読出動作指示信号ＲＥおよび書込動作指示信号ＷＥ
を選択的に活性状態へ駆動する。クロック非同期型半導
体記憶装置の場合、書込／読出モード検出回路１０は、
外部制御信号ＥＸＴとしてコラムアドレスストローブ信
号／ＣＡＳとライトイネーブル信号／ＷＥとを受け、ラ
イトイネーブル信号／ＷＥの状態に従って、読出動作指
示信号ＲＥおよび書込動作指示信号ＷＥを活性化する。
【００７７】ブロックデコーダ１１は、ロウアドレス信
号とともに与えられるブロックアドレス信号ＢＫＡをデ
コードし、選択ワード線を含む行ブロックを指定する信
号を生成する。ラッチ回路１２は、このブロックデコー
ダ１１の出力する行ブロック選択信号をラッチする。書
込／読出モード検出回路１０からの読出動作指示信号Ｒ
Ｅおよび書込動作指示信号ＷＥに従って、読出行ブロッ
ク選択信号ＲＢ♯ｉおよび書込行ブロック選択信号ＷＢ
♯ｉの一方が選択状態へ駆動される。したがって、ブロ
ックアドレス信号が、ロウアドレス信号と同時に与えら
れても、列選択動作時（コラムアクセス時）において行
ブロック選択信号ＲＢ♯ｉ／ＷＢ♯ｉを選択状態ヘ駆動
することができる。
号とともに与えられるブロックアドレス信号ＢＫＡをデ
コードし、選択ワード線を含む行ブロックを指定する信
号を生成する。ラッチ回路１２は、このブロックデコー
ダ１１の出力する行ブロック選択信号をラッチする。書
込／読出モード検出回路１０からの読出動作指示信号Ｒ
Ｅおよび書込動作指示信号ＷＥに従って、読出行ブロッ
ク選択信号ＲＢ♯ｉおよび書込行ブロック選択信号ＷＢ
♯ｉの一方が選択状態へ駆動される。したがって、ブロ
ックアドレス信号が、ロウアドレス信号と同時に与えら
れても、列選択動作時（コラムアクセス時）において行
ブロック選択信号ＲＢ♯ｉ／ＷＢ♯ｉを選択状態ヘ駆動
することができる。
【００７８】アドレス変化検出回路１５は、列アドレス
信号ＹＡＤの変化を検出して、ワンショットのパルス信
号（ＡＴＤ信号）を出力し、ワンショットパルス発生回
路１６は、このＡＴＤ信号に応答して所定のタイミング
でワンショットのパルス信号を生成する。したがって、
読出モードおよび書込モードに応じて、メインアンプ活
性化信号ＭＡＥおよび書込ドライバ活性化信号ＷＤＥの
一方が活性化され、データの書込／読出が行なわれる。
信号ＹＡＤの変化を検出して、ワンショットのパルス信
号（ＡＴＤ信号）を出力し、ワンショットパルス発生回
路１６は、このＡＴＤ信号に応答して所定のタイミング
でワンショットのパルス信号を生成する。したがって、
読出モードおよび書込モードに応じて、メインアンプ活
性化信号ＭＡＥおよび書込ドライバ活性化信号ＷＤＥの
一方が活性化され、データの書込／読出が行なわれる。
【００７９】クロック同期型半導体記憶装置の場合、読
出動作指示信号ＲＥまたは書込動作指示信号ＷＥがバー
スト長期間（１つのコマンドで連続的に読出されるデー
タの数に対応するクロックサイクル数）活性化されると
きには、このアドレス変化検出回路１５に代えて、読出
動作指示信号ＲＥまたは書込動作指示信号ＷＥの活性化
に応答してクロック信号ＣＬＫの変化に従って、ワンシ
ョットパルス発生回路１６がワンショットパルスを発生
するように構成されてもよい。
出動作指示信号ＲＥまたは書込動作指示信号ＷＥがバー
スト長期間（１つのコマンドで連続的に読出されるデー
タの数に対応するクロックサイクル数）活性化されると
きには、このアドレス変化検出回路１５に代えて、読出
動作指示信号ＲＥまたは書込動作指示信号ＷＥの活性化
に応答してクロック信号ＣＬＫの変化に従って、ワンシ
ョットパルス発生回路１６がワンショットパルスを発生
するように構成されてもよい。
【００８０】なお、図２に示す構成においては、センス
アンプＳＡが、各メモリブロックそれぞれに対応して設
けられている。しかしながら、このセンスアンプＳＡと
しては、隣接メモリブロック（列方向において隣接す
る）により共有されるシェアードセンスアンプの構成が
用いられてもよい。また、行ブロックが複数個単位でバ
ンクに構成されてもよい。
アンプＳＡが、各メモリブロックそれぞれに対応して設
けられている。しかしながら、このセンスアンプＳＡと
しては、隣接メモリブロック（列方向において隣接す
る）により共有されるシェアードセンスアンプの構成が
用いられてもよい。また、行ブロックが複数個単位でバ
ンクに構成されてもよい。
【００８１】また、ブロックアドレスＢＫＡは、列選択
時に与えられてもよい。図６は、この発明の実施の形態
１に従うメモリアレイのレイアウトを概略的に示す図で
ある。図６において、メモリアレイは、複数のメモリブ
ロックＭＢ００〜ＭＢｍｎに分割される。これらのメモ
リブロックＭＢ００〜ＭＢｍｎに対し、各々が複数のセ
ンスアンプを含むセンスアンプ群ＳＡＧ００〜ＳＡＧ
（ｍ＋１）ｎが設けられる。列方向において隣接する２
つのメモリブロック間に配置されたセンスアンプ群はそ
の両側（列方向において）のメモリブロックにより共有
される。行方向において隣接するセンスアンプ群の間に
ブロック選択／ドライブゲート１が配置される。また、
列方向に延在して、グローバルデータ線対ＧＩＯが配置
される。これらのグローバルデータ線対ＧＩＯが配設さ
れるブロック間領域ＭＡＲ（メモリブロック外の領域を
も含む）においては、メモリセルは配置されていない。
この領域ＭＡＲは、ワード線シャント領域またはサブワ
ード線ドライブ回路配置領域である。ワード線シャント
領域は、アクセストランジスタのゲートを構成するポリ
シリコンワード線と、その上層の、低抵抗アルミニウム
配線とが電気的にコンタクトされる領域である。サブワ
ード線ドライブ回路が配置される場合には、ワード線
が、グローバルワード線と、メモリブロック内において
実際にメモリセルが接続されるローカルワード線とに分
割される。ブロック選択／ドライブゲート１は、センス
アンプ群と整列して配置することができ、この領域（セ
ンスアンプ群間の領域）は、配線のみが配置される空き
領域である。したがって、十分余裕をもって、ブロック
選択／ドライブゲートを配置することができる。これに
より、アレイ占有面積を何ら増大させることなく、高速
でデータを読出すことができる。
時に与えられてもよい。図６は、この発明の実施の形態
１に従うメモリアレイのレイアウトを概略的に示す図で
ある。図６において、メモリアレイは、複数のメモリブ
ロックＭＢ００〜ＭＢｍｎに分割される。これらのメモ
リブロックＭＢ００〜ＭＢｍｎに対し、各々が複数のセ
ンスアンプを含むセンスアンプ群ＳＡＧ００〜ＳＡＧ
（ｍ＋１）ｎが設けられる。列方向において隣接する２
つのメモリブロック間に配置されたセンスアンプ群はそ
の両側（列方向において）のメモリブロックにより共有
される。行方向において隣接するセンスアンプ群の間に
ブロック選択／ドライブゲート１が配置される。また、
列方向に延在して、グローバルデータ線対ＧＩＯが配置
される。これらのグローバルデータ線対ＧＩＯが配設さ
れるブロック間領域ＭＡＲ（メモリブロック外の領域を
も含む）においては、メモリセルは配置されていない。
この領域ＭＡＲは、ワード線シャント領域またはサブワ
ード線ドライブ回路配置領域である。ワード線シャント
領域は、アクセストランジスタのゲートを構成するポリ
シリコンワード線と、その上層の、低抵抗アルミニウム
配線とが電気的にコンタクトされる領域である。サブワ
ード線ドライブ回路が配置される場合には、ワード線
が、グローバルワード線と、メモリブロック内において
実際にメモリセルが接続されるローカルワード線とに分
割される。ブロック選択／ドライブゲート１は、センス
アンプ群と整列して配置することができ、この領域（セ
ンスアンプ群間の領域）は、配線のみが配置される空き
領域である。したがって、十分余裕をもって、ブロック
選択／ドライブゲートを配置することができる。これに
より、アレイ占有面積を何ら増大させることなく、高速
でデータを読出すことができる。
【００８２】なお、図６に示す配置においては、センス
アンプ群の両側に、ブロック選択／ドライブゲートが配
置されている。しかしながら、このブロック選択／ドラ
イブゲート１は、列方向において、センスアンプ群ＳＡ
Ｇの両側に交互に配置されてもよい。センスアンプ群の
間の領域において、複数のブロック選択／ドライブゲー
トが配置される場合においても、この交互配置を利用す
ることにより、両側のメモリブロックに対するブロック
選択ゲートを交互に配置することができ、余裕をもっ
て、ブロック選択／ドライブゲートを配置することがで
きる。
アンプ群の両側に、ブロック選択／ドライブゲートが配
置されている。しかしながら、このブロック選択／ドラ
イブゲート１は、列方向において、センスアンプ群ＳＡ
Ｇの両側に交互に配置されてもよい。センスアンプ群の
間の領域において、複数のブロック選択／ドライブゲー
トが配置される場合においても、この交互配置を利用す
ることにより、両側のメモリブロックに対するブロック
選択ゲートを交互に配置することができ、余裕をもっ
て、ブロック選択／ドライブゲートを配置することがで
きる。
【００８３】なお、メモリブロック間領域ＭＡＲに配置
されるグローバルデータ線対ＧＩＯの数は、任意であ
る。
されるグローバルデータ線対ＧＩＯの数は、任意であ
る。
【００８４】［変更例１］図７は、この発明の実施の形
態１の変更例の構成を示す図である。図７に示す構成に
おいては、カレントミラー型負荷回路２において、制御
信号として、メインアンプ活性化信号ＭＡＥよりも早い
タイミングで活性化される活性化信号／ＭＡＥＦが用い
られる。また、グローバルデータ線ＧＩ／ＯおよびＺＧ
Ｉ／Ｏの間に、イコライズ指示信号／ＥＱの活性化に応
答して導通し、これらのグローバルデータ線ＺＧＩ／Ｏ
およびＧＩ／Ｏを電気的に短絡するｐチャネルＭＯＳト
ランジスタで構成されるイコライズトランジスタＱ１０
が設けられる。他の構成は図２に示す構成と同じであ
り、対応する部分には同一参照符号を付す。
態１の変更例の構成を示す図である。図７に示す構成に
おいては、カレントミラー型負荷回路２において、制御
信号として、メインアンプ活性化信号ＭＡＥよりも早い
タイミングで活性化される活性化信号／ＭＡＥＦが用い
られる。また、グローバルデータ線ＧＩ／ＯおよびＺＧ
Ｉ／Ｏの間に、イコライズ指示信号／ＥＱの活性化に応
答して導通し、これらのグローバルデータ線ＺＧＩ／Ｏ
およびＧＩ／Ｏを電気的に短絡するｐチャネルＭＯＳト
ランジスタで構成されるイコライズトランジスタＱ１０
が設けられる。他の構成は図２に示す構成と同じであ
り、対応する部分には同一参照符号を付す。
【００８５】データ読出時においては、まず、活性化信
号／ＭＡＥＦが活性化され、カレントミラー型負荷回路
２が活性化される。また、イコライズ指示信号／ＥＱ
が、列アドレス信号の変化に応答してＨレベルとなり、
イコライズトランジスタＱ１０が非導通状態となる。こ
れにより、グローバルデータ線ＧＩ／ＯおよびＺＧＩ／
Ｏに電流が流れ、選択されたブロック選択／ドライブゲ
ートを介してカレントミラー型負荷回路２から電流が流
れてグローバルデータ線対ＧＩ／Ｏに、電圧差が生じ
る。
号／ＭＡＥＦが活性化され、カレントミラー型負荷回路
２が活性化される。また、イコライズ指示信号／ＥＱ
が、列アドレス信号の変化に応答してＨレベルとなり、
イコライズトランジスタＱ１０が非導通状態となる。こ
れにより、グローバルデータ線ＧＩ／ＯおよびＺＧＩ／
Ｏに電流が流れ、選択されたブロック選択／ドライブゲ
ートを介してカレントミラー型負荷回路２から電流が流
れてグローバルデータ線対ＧＩ／Ｏに、電圧差が生じ
る。
【００８６】データ読出が完了すると、メインアンプ活
性化信号ＭＡＥが非活性状態となり、次いで、活性化信
号／ＭＡＥＦがＨレベルとなり、カレントミラー型負荷
回路２が非活性状態となる。また、イコライズ指示信号
／ＥＱがＬレベルの活性状態となり、グローバルデータ
線ＧＩ／ＯおよびＺＧＩ／Ｏの電圧のイコライズが行な
われる。これにより、データ読出完了時、元の電圧レベ
ルへ高速で復帰させることができる。
性化信号ＭＡＥが非活性状態となり、次いで、活性化信
号／ＭＡＥＦがＨレベルとなり、カレントミラー型負荷
回路２が非活性状態となる。また、イコライズ指示信号
／ＥＱがＬレベルの活性状態となり、グローバルデータ
線ＧＩ／ＯおよびＺＧＩ／Ｏの電圧のイコライズが行な
われる。これにより、データ読出完了時、元の電圧レベ
ルへ高速で復帰させることができる。
【００８７】データ書込時においては、カレントミラー
型負荷回路２は非活性状態を維持するため、データ書込
に対しては何ら影響を及ぼさない。イコライズトランジ
スタＱ１０が、イコライズ指示信号／ＥＱの非活性化に
応答して非活性状態となり、次いでデータ書込ドライバ
３ａｗが活性化され、内部書込データを生成する。この
グローバルデータ線ＧＩ／ＯおよびＺＧＩ／Ｏ上の内部
書込データが、ブロック選択／ドライブゲートを介して
選択メモリブロックに対して設けられたローカルデータ
線対ＬＩＯに伝達され、次いで、選択メモリセルに書込
まれる。
型負荷回路２は非活性状態を維持するため、データ書込
に対しては何ら影響を及ぼさない。イコライズトランジ
スタＱ１０が、イコライズ指示信号／ＥＱの非活性化に
応答して非活性状態となり、次いでデータ書込ドライバ
３ａｗが活性化され、内部書込データを生成する。この
グローバルデータ線ＧＩ／ＯおよびＺＧＩ／Ｏ上の内部
書込データが、ブロック選択／ドライブゲートを介して
選択メモリブロックに対して設けられたローカルデータ
線対ＬＩＯに伝達され、次いで、選択メモリセルに書込
まれる。
【００８８】データ書込が完了すると、書込ドライバ活
性化信号ＷＤＥが非活性化され、次いで、イコライズ指
示信号／ＥＱがＬレベルの活性状態へ駆動される。した
がって、データ書込ドライバ３ａｗにより、Ｈレベルお
よびＬレベルにあり電源電圧Ｖｃｃレベルの振幅を有す
るグローバルデータ線ＧＩ／ＯおよびＺＧＩ／Ｏを、イ
コライズトランジスタＱ１０により、また高速でドライ
ブすることができる。この後、図示しないプルアップト
ランジスタにより、グローバルデータ線対ＧＩＯを、電
源電圧Ｖｃｃレベルまで上昇させる。これにより、デー
タ書込後においても、高速で、グローバルデータ線対Ｇ
ＩＯを元のプリチャージ電圧レベルに復帰させることが
できる。
性化信号ＷＤＥが非活性化され、次いで、イコライズ指
示信号／ＥＱがＬレベルの活性状態へ駆動される。した
がって、データ書込ドライバ３ａｗにより、Ｈレベルお
よびＬレベルにあり電源電圧Ｖｃｃレベルの振幅を有す
るグローバルデータ線ＧＩ／ＯおよびＺＧＩ／Ｏを、イ
コライズトランジスタＱ１０により、また高速でドライ
ブすることができる。この後、図示しないプルアップト
ランジスタにより、グローバルデータ線対ＧＩＯを、電
源電圧Ｖｃｃレベルまで上昇させる。これにより、デー
タ書込後においても、高速で、グローバルデータ線対Ｇ
ＩＯを元のプリチャージ電圧レベルに復帰させることが
できる。
【００８９】なお、カレントミラー型負荷回路２に対
し、書込ドライバ活性化信号ＷＤＥを制御信号として与
えれば、グローバルデータ線対ＧＩＯのプルアップ用の
素子は不要となる。カレントミラー型負荷回路２をグロ
ーバルデータ線対に対するプルアップ素子として利用す
ることができ、イコライズ動作も高速化することができ
る。イコライズトランジスタＱ１０が導通状態のとき、
グローバルデータ線ＧＩ／ＯおよびＺＧＩ／Ｏは、カレ
ントミラー型負荷回路２により、電源電圧Ｖｃｃレベル
まで充電されると、このカレントミラー型負荷回路２に
おいて、ＭＯＳトランジスタＱ２およびＱ３がオフ状態
となる。したがって、データ書込時においてのみ、カレ
ントミラー型負荷回路２を、非活性化する場合において
も、イコライズトランジスタＱ１０により、カレントミ
ラー型負荷回路２の消費電流を低減することができる
（スタンバイ状態時においては、ＭＯＳトランジスタＱ
２，Ｑ３が、ともにオフ状態となるため）。
し、書込ドライバ活性化信号ＷＤＥを制御信号として与
えれば、グローバルデータ線対ＧＩＯのプルアップ用の
素子は不要となる。カレントミラー型負荷回路２をグロ
ーバルデータ線対に対するプルアップ素子として利用す
ることができ、イコライズ動作も高速化することができ
る。イコライズトランジスタＱ１０が導通状態のとき、
グローバルデータ線ＧＩ／ＯおよびＺＧＩ／Ｏは、カレ
ントミラー型負荷回路２により、電源電圧Ｖｃｃレベル
まで充電されると、このカレントミラー型負荷回路２に
おいて、ＭＯＳトランジスタＱ２およびＱ３がオフ状態
となる。したがって、データ書込時においてのみ、カレ
ントミラー型負荷回路２を、非活性化する場合において
も、イコライズトランジスタＱ１０により、カレントミ
ラー型負荷回路２の消費電流を低減することができる
（スタンバイ状態時においては、ＭＯＳトランジスタＱ
２，Ｑ３が、ともにオフ状態となるため）。
【００９０】図８は、図７に示す制御信号を発生する部
分の構成を示す図である。図８において、制御信号発生
部は、図５に示す構成に加えて、さらに、アドレス変化
検出回路１５からのアドレス変化検出信号ＡＴＤの活性
化に応答して所定の期間Ｈレベルとなるワンショットパ
ルス信号を発生するワンショットパルス発生回路２０
と、アドレス変化検出回路１５からのアドレス変化検出
信号ＡＴＤの活性化に応答して所定の時間幅を有するワ
ンショットのパルス信号を生成して、イコライズ指示信
号／ＥＱとして出力するワンショットパルス発生回路２
１と、ワンショットパルス発生回路２０の出力信号と読
出動作指示信号ＲＥとを受けて、活性化信号／ＭＡＥＦ
を出力するＮＡＮＤ回路２２を含む。読出動作指示信号
ＲＥおよび書込動作指示信号ＷＥは、図５に示す書込／
読出モード検出回路１０から与えられる。
分の構成を示す図である。図８において、制御信号発生
部は、図５に示す構成に加えて、さらに、アドレス変化
検出回路１５からのアドレス変化検出信号ＡＴＤの活性
化に応答して所定の期間Ｈレベルとなるワンショットパ
ルス信号を発生するワンショットパルス発生回路２０
と、アドレス変化検出回路１５からのアドレス変化検出
信号ＡＴＤの活性化に応答して所定の時間幅を有するワ
ンショットのパルス信号を生成して、イコライズ指示信
号／ＥＱとして出力するワンショットパルス発生回路２
１と、ワンショットパルス発生回路２０の出力信号と読
出動作指示信号ＲＥとを受けて、活性化信号／ＭＡＥＦ
を出力するＮＡＮＤ回路２２を含む。読出動作指示信号
ＲＥおよび書込動作指示信号ＷＥは、図５に示す書込／
読出モード検出回路１０から与えられる。
【００９１】次に、この図８に示す制御信号発生部の動
作を図９に示す信号波形図を参照して説明する。
作を図９に示す信号波形図を参照して説明する。
【００９２】列アドレス信号ＹＡＤが変化すると、アド
レス変化検出回路１５からのアドレス変化検出信号ＡＴ
Ｄが所定期間Ｌレベルの活性状態となる。応じて、ワン
ショットパルス発生回路２０および２１がそれぞれ所定
のタイミングで、Ｈレベルとなるパルス信号を生成す
る。読出動作指示信号ＲＥは、列アドレス信号の印加に
従って、所定期間Ｈレベルの活性状態となる（クロック
同期型半導体記憶装置の場合には、列アドレス信号と同
時にデータ読出を示すリードコマンドが与えられ、これ
に応答して、読出動作指示信号ＲＥがバースト長期間Ｈ
レベルとなる）。
レス変化検出回路１５からのアドレス変化検出信号ＡＴ
Ｄが所定期間Ｌレベルの活性状態となる。応じて、ワン
ショットパルス発生回路２０および２１がそれぞれ所定
のタイミングで、Ｈレベルとなるパルス信号を生成す
る。読出動作指示信号ＲＥは、列アドレス信号の印加に
従って、所定期間Ｈレベルの活性状態となる（クロック
同期型半導体記憶装置の場合には、列アドレス信号と同
時にデータ読出を示すリードコマンドが与えられ、これ
に応答して、読出動作指示信号ＲＥがバースト長期間Ｈ
レベルとなる）。
【００９３】ワンショットパルス発生回路２１からのパ
ルス信号は、イコライズ指示信号／ＥＱとして用いられ
ており、したがって、グローバルデータ線対のイコライ
ズ動作が、所定期間停止される。次いで、ワンショット
パルス発生回路２０の出力パルス信号がＨレベルとな
り、ＮＡＮＤ回路２２の出力する活性化信号／ＭＡＥＦ
が、Ｌレベルの活性状態となり、カレントミラー型負荷
回路２が活性化される。次いで、ワンショットパルス発
生回路１６からのパルス信号がＨレベルとなり、メイン
アンプ活性化信号ＭＡＥが活性化される。メインアンプ
活性化信号ＭＡＥが活性状態から非活性状態となると、
次いで、イコライズ指示信号／ＥＱおよび活性化信号／
ＭＡＥＦがそれぞれＬレベルおよびＨレベルとなり、グ
ローバルデータ線対のイコライズ動作が再び行なわれ
る。
ルス信号は、イコライズ指示信号／ＥＱとして用いられ
ており、したがって、グローバルデータ線対のイコライ
ズ動作が、所定期間停止される。次いで、ワンショット
パルス発生回路２０の出力パルス信号がＨレベルとな
り、ＮＡＮＤ回路２２の出力する活性化信号／ＭＡＥＦ
が、Ｌレベルの活性状態となり、カレントミラー型負荷
回路２が活性化される。次いで、ワンショットパルス発
生回路１６からのパルス信号がＨレベルとなり、メイン
アンプ活性化信号ＭＡＥが活性化される。メインアンプ
活性化信号ＭＡＥが活性状態から非活性状態となると、
次いで、イコライズ指示信号／ＥＱおよび活性化信号／
ＭＡＥＦがそれぞれＬレベルおよびＨレベルとなり、グ
ローバルデータ線対のイコライズ動作が再び行なわれ
る。
【００９４】図１０は、図８に示すワンショットパルス
発生回路２１の変更例の動作を示す図である。この図１
０に示す構成においては、ワンショットパルス発生回路
２１は、アドレス変化検出回路１５からのアドレス変化
検出信号ＡＴＤの活性化に応答して所定期間Ｌレベルと
なるパルス信号を生成する。したがって、イコライズ指
示信号／ＥＱは、このアドレス変化検出信号ＡＴＤの活
性化に応答して所定期間活性状態とされる。アドレス変
化検出信号ＡＴＤが、アドレスバッファのリセット時に
おいても、その変化に従って活性化する構成の場合、列
アドレスの各変化ごとに、グローバルデータ線対を所定
期間イコライズし、かつアクセス動作完了後、このグロ
ーバルデータ線対を、イコライズすることができる。イ
コライズ指示信号／ＥＱ発生のための構成としては、図
１０および図９のいずれの構成が用いられてもよい。デ
ータ書込または読出に、このイコライズ動作が悪影響を
及ぼさなければよい。
発生回路２１の変更例の動作を示す図である。この図１
０に示す構成においては、ワンショットパルス発生回路
２１は、アドレス変化検出回路１５からのアドレス変化
検出信号ＡＴＤの活性化に応答して所定期間Ｌレベルと
なるパルス信号を生成する。したがって、イコライズ指
示信号／ＥＱは、このアドレス変化検出信号ＡＴＤの活
性化に応答して所定期間活性状態とされる。アドレス変
化検出信号ＡＴＤが、アドレスバッファのリセット時に
おいても、その変化に従って活性化する構成の場合、列
アドレスの各変化ごとに、グローバルデータ線対を所定
期間イコライズし、かつアクセス動作完了後、このグロ
ーバルデータ線対を、イコライズすることができる。イ
コライズ指示信号／ＥＱ発生のための構成としては、図
１０および図９のいずれの構成が用いられてもよい。デ
ータ書込または読出に、このイコライズ動作が悪影響を
及ぼさなければよい。
【００９５】［変更例２］図１１は、この発明の実施の
形態１の変更例２の構成を示す図である。図１１におい
ては、１つのメモリブロックに関連する部分の構成を示
す。この図１１に示す構成においては、読出データを伝
達するためのリードグローバルデータ線対ＲＧＯと、書
込データを伝達するための書込グローバルデータ線対Ｗ
ＧＩが別々に設けられる。リードグローバルデータ線対
ＲＧＯには、カレントミラー型負荷回路２およびメイン
アンプ３ａｒが結合される。ライトグローバルデータ線
対ＷＧＩには、データ書込ドライバ３ａｗが結合され
る。
形態１の変更例２の構成を示す図である。図１１におい
ては、１つのメモリブロックに関連する部分の構成を示
す。この図１１に示す構成においては、読出データを伝
達するためのリードグローバルデータ線対ＲＧＯと、書
込データを伝達するための書込グローバルデータ線対Ｗ
ＧＩが別々に設けられる。リードグローバルデータ線対
ＲＧＯには、カレントミラー型負荷回路２およびメイン
アンプ３ａｒが結合される。ライトグローバルデータ線
対ＷＧＩには、データ書込ドライバ３ａｗが結合され
る。
【００９６】ブロック選択／ドライブゲート１♯０にお
いて、書込ゲートとなるＭＯＳトランジスタＱ８および
Ｑ９が、ライトグローバルデータ線対ＷＧＩに接続され
る。また、リードゲートアンプを構成するＭＯＳトラン
ジスタＱ６およびＱ７が、リードグローバルデータ線対
ＲＧＯに結合される。また、ライトグローバルデータ線
対ＷＧＩには、イコライズ指示信号／ＥＱに応答して導
通するイコライズトランジスタ（ｐチャネルＭＯＳトラ
ンジスタ）Ｑ１１が設けられる。
いて、書込ゲートとなるＭＯＳトランジスタＱ８および
Ｑ９が、ライトグローバルデータ線対ＷＧＩに接続され
る。また、リードゲートアンプを構成するＭＯＳトラン
ジスタＱ６およびＱ７が、リードグローバルデータ線対
ＲＧＯに結合される。また、ライトグローバルデータ線
対ＷＧＩには、イコライズ指示信号／ＥＱに応答して導
通するイコライズトランジスタ（ｐチャネルＭＯＳトラ
ンジスタ）Ｑ１１が設けられる。
【００９７】この図１１に示す構成においては、グロー
バルデータ線対は、書込データと読出データとを別々の
データ線対を介して伝達する。一方、ローカルデータ線
対ＬＩＯは、書込データおよび読出データ両者を伝達す
る。このような構成においても、データ読出時において
は、センスアンプはローカルデータ線対ＬＩＯを駆動す
ることが要求されるだけであり、読出グローバルデータ
線対ＲＧＯは、ブロック選択／ドライブゲートに含まれ
るリードゲートアンプとカレントミラー型負荷回路２で
構成されるカレントミラー型差動増幅回路により駆動さ
れるため、高速で、読出データをメインアンプ３ａｒへ
伝達することができる。
バルデータ線対は、書込データと読出データとを別々の
データ線対を介して伝達する。一方、ローカルデータ線
対ＬＩＯは、書込データおよび読出データ両者を伝達す
る。このような構成においても、データ読出時において
は、センスアンプはローカルデータ線対ＬＩＯを駆動す
ることが要求されるだけであり、読出グローバルデータ
線対ＲＧＯは、ブロック選択／ドライブゲートに含まれ
るリードゲートアンプとカレントミラー型負荷回路２で
構成されるカレントミラー型差動増幅回路により駆動さ
れるため、高速で、読出データをメインアンプ３ａｒへ
伝達することができる。
【００９８】なお、グローバルデータ線対ＷＧＩに、イ
コライズトランジスタＱ１１が設けられているのは、デ
ータ書込後、接地電圧レベルまで放電した電圧を、元の
プリチャージ電圧レベルにまで高速で復帰させるためで
ある。読出グローバルデータ線対ＲＧＯにおいては、カ
レントミラー型負荷回路２がプルアップ素子として動作
するため、高速で、読出データグローバルデータ線対Ｒ
ＧＯは、電源電圧Ｖｃｃレベルにまでプリチャージされ
る。
コライズトランジスタＱ１１が設けられているのは、デ
ータ書込後、接地電圧レベルまで放電した電圧を、元の
プリチャージ電圧レベルにまで高速で復帰させるためで
ある。読出グローバルデータ線対ＲＧＯにおいては、カ
レントミラー型負荷回路２がプルアップ素子として動作
するため、高速で、読出データグローバルデータ線対Ｒ
ＧＯは、電源電圧Ｖｃｃレベルにまでプリチャージされ
る。
【００９９】また、この読出／書込分離構成の場合、読
出グローバルデータ線対ＲＧＯには書込データは伝達さ
れないため、カレントミラー型負荷回路２は、常時作動
状態とされてもよい。すなわち、ＭＯＳトランジスタＱ
１が省略され、ＭＯＳトランジスタＱ２およびＱ３が電
源ノードに接続されてもよい。さらに、ローカルデータ
線対ＬＩＯも、読出グローバルデータ線対ＲＧＯおよび
書込グローバルデータ線対ＷＧＩそれぞれに対応して、
読出データ専用の読出データローカルデータ線対および
書込データを伝達するための書込ローカルデータ線対に
分離されてもよい。
出グローバルデータ線対ＲＧＯには書込データは伝達さ
れないため、カレントミラー型負荷回路２は、常時作動
状態とされてもよい。すなわち、ＭＯＳトランジスタＱ
１が省略され、ＭＯＳトランジスタＱ２およびＱ３が電
源ノードに接続されてもよい。さらに、ローカルデータ
線対ＬＩＯも、読出グローバルデータ線対ＲＧＯおよび
書込グローバルデータ線対ＷＧＩそれぞれに対応して、
読出データ専用の読出データローカルデータ線対および
書込データを伝達するための書込ローカルデータ線対に
分離されてもよい。
【０１００】以上のように、この発明の実施の形態１に
従えば、ローカルデータ線対とグローバルデータ線対と
を接続するブロック選択ゲートに、差動増幅型リードゲ
ートアンプを設けているため、アレイ面積を増大させる
ことなく、高速でデータの読出を行なうことができる。
従えば、ローカルデータ線対とグローバルデータ線対と
を接続するブロック選択ゲートに、差動増幅型リードゲ
ートアンプを設けているため、アレイ面積を増大させる
ことなく、高速でデータの読出を行なうことができる。
【０１０１】また、このリードゲートアンプを、ローカ
ルデータ線対がそれぞれゲートに接続される差動段のＭ
ＯＳトランジスタと、ブロック選択信号をゲートに受け
るＭＯＳトランジスタの直列体で構成しているため、こ
の選択ゲート用のＭＯＳトランジスタが、差動増幅回路
の動作を最適化することができ、また必要最小限の期間
のみ、電流を消費するため、低消費電流で高速動作する
リードゲートアンプを実現することができる。
ルデータ線対がそれぞれゲートに接続される差動段のＭ
ＯＳトランジスタと、ブロック選択信号をゲートに受け
るＭＯＳトランジスタの直列体で構成しているため、こ
の選択ゲート用のＭＯＳトランジスタが、差動増幅回路
の動作を最適化することができ、また必要最小限の期間
のみ、電流を消費するため、低消費電流で高速動作する
リードゲートアンプを実現することができる。
【０１０２】なお、リードゲートアンプにおいて、ＭＯ
ＳトランジスタＱ４およびＱ６の接続ノードとＭＯＳト
ランジスタＱ５およびＱ７の接続ノードとの間に、イコ
ライズトランジスタが設けられてもよい。リードゲート
アンプの動作開始電圧を、常に一定とすることができ
る。
ＳトランジスタＱ４およびＱ６の接続ノードとＭＯＳト
ランジスタＱ５およびＱ７の接続ノードとの間に、イコ
ライズトランジスタが設けられてもよい。リードゲート
アンプの動作開始電圧を、常に一定とすることができ
る。
【０１０３】［実施の形態２］図１２は、この発明の実
施の形態２に従う半導体記憶装置の要部の構成を示す図
であり、図１２においては、データ書込ドライバ３ａｗ
の構成が示される。図１２において、データ書込ドライ
バ３ａｗは、内部書込データＤをラッチするラッチ回路
３０と、書込ドライバ活性化信号ＷＤＥおよびイコライ
ズ指示信号／ＥＱに従って、データ生成態様を反転して
相補データをラッチ回路３０からの内部データに従って
生成するデータスクランブル回路３２と、データスクラ
ンブル回路３２の出力する相補データに従って、グロー
バルデータ線対ＧＩＯの各データ線ＧＩ／ＯおよびＺＧ
Ｉ／Ｏを駆動するドライブ回路３４を含む。
施の形態２に従う半導体記憶装置の要部の構成を示す図
であり、図１２においては、データ書込ドライバ３ａｗ
の構成が示される。図１２において、データ書込ドライ
バ３ａｗは、内部書込データＤをラッチするラッチ回路
３０と、書込ドライバ活性化信号ＷＤＥおよびイコライ
ズ指示信号／ＥＱに従って、データ生成態様を反転して
相補データをラッチ回路３０からの内部データに従って
生成するデータスクランブル回路３２と、データスクラ
ンブル回路３２の出力する相補データに従って、グロー
バルデータ線対ＧＩＯの各データ線ＧＩ／ＯおよびＺＧ
Ｉ／Ｏを駆動するドライブ回路３４を含む。
【０１０４】データスクランブル回路３２は、書込ドラ
イバ活性化信号ＷＤＥが活性状態にありかつイコライズ
指示信号／ＥＱが非活性状態のときには、ラッチ回路３
０から与えられたデータに従って相補データを生成し、
一方、書込ドライバ活性化信号ＷＤＥが非活性状態であ
りかつイコライズ指示信号／ＥＱが活性状態となると、
このラッチ回路３０の出力データの論理を反転しかつ相
補データを生成して出力する。ドライブ回路３４は、デ
ータスクランブル回路３２の出力データに従ってグロー
バルデータ線ＧＩ／ＯおよびＺＧＩ／Ｏを駆動する。し
たがって、書込動作が完了し、イコライズ指示信号／Ｅ
ＱがＬレベルの活性状態となると、イコライズトランジ
スタＱ１０が導通するとともに、ドライブ回路３４が、
グローバルデータ線ＧＩ／ＯおよびＺＧＩ／Ｏを書込時
の駆動方向と逆方向に駆動する。これにより、グローバ
ルデータ線のイコライズに要する期間が短縮される。
イバ活性化信号ＷＤＥが活性状態にありかつイコライズ
指示信号／ＥＱが非活性状態のときには、ラッチ回路３
０から与えられたデータに従って相補データを生成し、
一方、書込ドライバ活性化信号ＷＤＥが非活性状態であ
りかつイコライズ指示信号／ＥＱが活性状態となると、
このラッチ回路３０の出力データの論理を反転しかつ相
補データを生成して出力する。ドライブ回路３４は、デ
ータスクランブル回路３２の出力データに従ってグロー
バルデータ線ＧＩ／ＯおよびＺＧＩ／Ｏを駆動する。し
たがって、書込動作が完了し、イコライズ指示信号／Ｅ
ＱがＬレベルの活性状態となると、イコライズトランジ
スタＱ１０が導通するとともに、ドライブ回路３４が、
グローバルデータ線ＧＩ／ＯおよびＺＧＩ／Ｏを書込時
の駆動方向と逆方向に駆動する。これにより、グローバ
ルデータ線のイコライズに要する期間が短縮される。
【０１０５】図１３に示すように、書込ドライバ活性化
信号ＷＤＥが活性化されると、データスクランブル回路
３２が、ラッチ回路３０から与えられたデータに従って
相補書込データを生成する。イコライズ指示信号／ＥＱ
は、Ｈレベルの非活性状態にあり、ＭＯＳトランジスタ
Ｑ１０は、非導通状態にある。ドライブ回路３４は、こ
のデータスクランブル回路３２からのデータに従ってグ
ローバルデータ線ＧＩ／ＯおよびＺＧＩ／Ｏを駆動す
る。これにより、グローバルデータ線対ＧＩＯにおいて
は、Ｌレベルデータを受けるデータ線が接地電圧レベル
へ駆動される。他方のデータ線は、プリチャージされた
電源電圧レベルを保持する。
信号ＷＤＥが活性化されると、データスクランブル回路
３２が、ラッチ回路３０から与えられたデータに従って
相補書込データを生成する。イコライズ指示信号／ＥＱ
は、Ｈレベルの非活性状態にあり、ＭＯＳトランジスタ
Ｑ１０は、非導通状態にある。ドライブ回路３４は、こ
のデータスクランブル回路３２からのデータに従ってグ
ローバルデータ線ＧＩ／ＯおよびＺＧＩ／Ｏを駆動す
る。これにより、グローバルデータ線対ＧＩＯにおいて
は、Ｌレベルデータを受けるデータ線が接地電圧レベル
へ駆動される。他方のデータ線は、プリチャージされた
電源電圧レベルを保持する。
【０１０６】書込ドライバ活性化信号ＷＤＥが非活性状
態となると、イコライズ指示信号／ＥＱが所定期間Ｌレ
ベルの活性状態となり、ＭＯＳトランジスタＱ１０が導
通状態となり、グローバルデータ線ＧＩ／ＯおよびＺＧ
Ｉ／Ｏを電気的に短絡する。これにより、グローバルデ
ータ線の電圧レベルがイコライズされる。このとき、ま
た、データスクランブル回路３２は、イコライズ指示信
号（データ反転指示信号）／ＥＱａの活性化に応答し
て、書込データと論理反転された書込データを生成して
ドライブ回路３４へ与える。したがって、グローバルデ
ータ線ＧＩ／ＯおよびＺＧＩ／Ｏにおいては、Ｈレベル
のデータ線が、Ｌレベル方向へ、Ｌレベルのグローバル
データ線がＨレベル方向へ駆動され、グローバルデータ
線ＧＩ／ＯおよびＺＧＩ／Ｏの電圧イコライズ動作が高
速化される。グローバルデータ線ＧＩ／ＯおよびＺＧＩ
／Ｏの電圧レベルがイコライズされた後には、カレント
ミラー型負荷回路２により、それらの電圧レベルが電源
電圧Ｖｃｃレベルまで駆動される。書込動作完了後、イ
コライズ動作時に、反転データを書込むことにより、Ｍ
ＯＳトランジスタＱ１０を用いてのみイコライズを行な
う場合に比べて、より高速で、グローバルデータ線を逆
方向にその電圧レベルを駆動することができ、イコライ
ズ時間を短縮することができ、ライトリカバリーを高速
化することができる。これにより、サイクル時間を短縮
することができ、高速アクセスが可能となる。
態となると、イコライズ指示信号／ＥＱが所定期間Ｌレ
ベルの活性状態となり、ＭＯＳトランジスタＱ１０が導
通状態となり、グローバルデータ線ＧＩ／ＯおよびＺＧ
Ｉ／Ｏを電気的に短絡する。これにより、グローバルデ
ータ線の電圧レベルがイコライズされる。このとき、ま
た、データスクランブル回路３２は、イコライズ指示信
号（データ反転指示信号）／ＥＱａの活性化に応答し
て、書込データと論理反転された書込データを生成して
ドライブ回路３４へ与える。したがって、グローバルデ
ータ線ＧＩ／ＯおよびＺＧＩ／Ｏにおいては、Ｈレベル
のデータ線が、Ｌレベル方向へ、Ｌレベルのグローバル
データ線がＨレベル方向へ駆動され、グローバルデータ
線ＧＩ／ＯおよびＺＧＩ／Ｏの電圧イコライズ動作が高
速化される。グローバルデータ線ＧＩ／ＯおよびＺＧＩ
／Ｏの電圧レベルがイコライズされた後には、カレント
ミラー型負荷回路２により、それらの電圧レベルが電源
電圧Ｖｃｃレベルまで駆動される。書込動作完了後、イ
コライズ動作時に、反転データを書込むことにより、Ｍ
ＯＳトランジスタＱ１０を用いてのみイコライズを行な
う場合に比べて、より高速で、グローバルデータ線を逆
方向にその電圧レベルを駆動することができ、イコライ
ズ時間を短縮することができ、ライトリカバリーを高速
化することができる。これにより、サイクル時間を短縮
することができ、高速アクセスが可能となる。
【０１０７】ページモードなどによりデータを書込む場
合においても、いわゆるＣＡＳプリチャージ時間を短く
することができ（グローバルデータ線のプリチャージに
要する時間を短縮することができるため）、高速書込を
実現することができる。
合においても、いわゆるＣＡＳプリチャージ時間を短く
することができ（グローバルデータ線のプリチャージに
要する時間を短縮することができるため）、高速書込を
実現することができる。
【０１０８】また、クロック同期型半導体記憶装置など
のように、クロック信号に同期してデータを書込む場合
においても、グローバルデータ線のプリチャージに要す
る時間を短縮することができ、データ書込サイクル時に
高速のクロック信号に同期してデータの書込を行なうこ
とができる。
のように、クロック信号に同期してデータを書込む場合
においても、グローバルデータ線のプリチャージに要す
る時間を短縮することができ、データ書込サイクル時に
高速のクロック信号に同期してデータの書込を行なうこ
とができる。
【０１０９】なお、イコライズ指示信号／ＥＱは、図１
３において破線で示すように、書込ドライバ活性化信号
ＷＤＥが活性状態のときのみ、非活性状態のＨレベルと
なるようにされてもよい。指示信号／ＥＱａを用いてい
るのは、イコライズ時にグローバルデータ線がオーバー
ドライブされるのを防止するためである。
３において破線で示すように、書込ドライバ活性化信号
ＷＤＥが活性状態のときのみ、非活性状態のＨレベルと
なるようにされてもよい。指示信号／ＥＱａを用いてい
るのは、イコライズ時にグローバルデータ線がオーバー
ドライブされるのを防止するためである。
【０１１０】図１４は、図１２に示すデータ書込バッフ
ァ３ａｗの構成の一例を示す図である。図１４におい
て、データスクランブル回路３２は、ラッチ回路３０
（図１４には示さず）から与えられる内部書込データＤ
ｉを反転するインバータ回路３２ａと、イコライズ指示
信号（データ反転指示信号）／ＥＱａおよびインバータ
３２ｃを介して与えられる反転イコライズ指示信号ＥＱ
ａとに従って、データ転送経路を切換えるマルチプレク
サ３２ｂと、イコライズ指示信号ＥＱａと書込ドライバ
活性化信号ＷＤＥを受けるＯＲ回路３２ｄと、マルチプ
レクサ３２ｂの出力信号ＤとＯＲ回路３２ｄの出力信号
とを受けてデータ信号ＤＤを生成するＡＮＤ回路３２ｅ
と、マルチプレクサ３２ｂの出力信号ＺＤとＯＲ回路３
２ｄの出力信号とを受けてデータ信号ＺＤＤを生成する
ＡＮＤ回路３２ｆを含む。
ァ３ａｗの構成の一例を示す図である。図１４におい
て、データスクランブル回路３２は、ラッチ回路３０
（図１４には示さず）から与えられる内部書込データＤ
ｉを反転するインバータ回路３２ａと、イコライズ指示
信号（データ反転指示信号）／ＥＱａおよびインバータ
３２ｃを介して与えられる反転イコライズ指示信号ＥＱ
ａとに従って、データ転送経路を切換えるマルチプレク
サ３２ｂと、イコライズ指示信号ＥＱａと書込ドライバ
活性化信号ＷＤＥを受けるＯＲ回路３２ｄと、マルチプ
レクサ３２ｂの出力信号ＤとＯＲ回路３２ｄの出力信号
とを受けてデータ信号ＤＤを生成するＡＮＤ回路３２ｅ
と、マルチプレクサ３２ｂの出力信号ＺＤとＯＲ回路３
２ｄの出力信号とを受けてデータ信号ＺＤＤを生成する
ＡＮＤ回路３２ｆを含む。
【０１１１】マルチプレクサ３２ｄは、イコライズ指示
信号／ＥＱａが非活性状態のＨレベルのときには、ラッ
チ回路から与えられるデータＤｉに従った相補データ
を、その出力信号ＤおよびＺＤとして出力する。一方、
イコライズ指示信号／ＥＱａが活性状態のＬレベルとな
ると、マルチプレクサ３２ｂは、そのデータ信号転送経
路を切換え、内部データＤｉの論理反転した相補データ
を出力信号ＤおよびＺＤとして出力する。ＡＮＤ回路３
２ｅおよび３２ｆは、ＯＲ回路３２ｄの出力信号がＨレ
ベルの活性状態のときに能動化され、マルチプレクサ３
２ｂから与えられる信号に従ってデータ信号ＤＤおよび
ＺＤＤを出力する。ＯＲ回路３２ｄは、書込ドライバ活
性化信号ＷＤＥとイコライズ指示信号ＥＱａを受けてい
る。したがって、書込時（書込ドライバ活性化信号ＷＤ
Ｅの活性化時）においては、ラッチ回路から与えられる
書込データＤｉに従ったデータ信号ＤＤおよびＺＤＤが
生成され、書込動作が完了し、イコライズ指示信号ＥＱ
ａが活性状態となると、ＡＮＤ回路３２ｅおよび３２ｆ
は、論理反転されたデータ信号ＤＤおよびＺＤＤを生成
する。
信号／ＥＱａが非活性状態のＨレベルのときには、ラッ
チ回路から与えられるデータＤｉに従った相補データ
を、その出力信号ＤおよびＺＤとして出力する。一方、
イコライズ指示信号／ＥＱａが活性状態のＬレベルとな
ると、マルチプレクサ３２ｂは、そのデータ信号転送経
路を切換え、内部データＤｉの論理反転した相補データ
を出力信号ＤおよびＺＤとして出力する。ＡＮＤ回路３
２ｅおよび３２ｆは、ＯＲ回路３２ｄの出力信号がＨレ
ベルの活性状態のときに能動化され、マルチプレクサ３
２ｂから与えられる信号に従ってデータ信号ＤＤおよび
ＺＤＤを出力する。ＯＲ回路３２ｄは、書込ドライバ活
性化信号ＷＤＥとイコライズ指示信号ＥＱａを受けてい
る。したがって、書込時（書込ドライバ活性化信号ＷＤ
Ｅの活性化時）においては、ラッチ回路から与えられる
書込データＤｉに従ったデータ信号ＤＤおよびＺＤＤが
生成され、書込動作が完了し、イコライズ指示信号ＥＱ
ａが活性状態となると、ＡＮＤ回路３２ｅおよび３２ｆ
は、論理反転されたデータ信号ＤＤおよびＺＤＤを生成
する。
【０１１２】ドライブ回路３４は、電源ノードとグロー
バルデータ線ＺＧＩ／Ｏの間に接続され、そのゲートに
データ信号ＺＤＤを受けるｎチャネルＭＯＳトランジス
タ３４ａと、グローバルデータ線ＺＧＩ／Ｏと接地ノー
ドの間に接続され、かつそのゲートにデータ信号ＤＤを
受けるｎチャネルＭＯＳトランジスタ３４ｂと、電源ノ
ードとグローバルデータ線ＧＩ／Ｏの間に接続されかつ
データ信号ＤＤをゲートに受けるｎチャネルＭＯＳトラ
ンジスタ３４ｃと、グローバルデータ線ＧＩ／Ｏと接地
ノードの間に接続されかつそのゲートにデータ信号ＺＤ
Ｄを受けるｎチャネルＭＯＳトランジスタ３４ｄを含
む。
バルデータ線ＺＧＩ／Ｏの間に接続され、そのゲートに
データ信号ＺＤＤを受けるｎチャネルＭＯＳトランジス
タ３４ａと、グローバルデータ線ＺＧＩ／Ｏと接地ノー
ドの間に接続され、かつそのゲートにデータ信号ＤＤを
受けるｎチャネルＭＯＳトランジスタ３４ｂと、電源ノ
ードとグローバルデータ線ＧＩ／Ｏの間に接続されかつ
データ信号ＤＤをゲートに受けるｎチャネルＭＯＳトラ
ンジスタ３４ｃと、グローバルデータ線ＧＩ／Ｏと接地
ノードの間に接続されかつそのゲートにデータ信号ＺＤ
Ｄを受けるｎチャネルＭＯＳトランジスタ３４ｄを含
む。
【０１１３】データ信号ＤＤがＨレベルであり、データ
信号ＺＤＤがＬレベルのときには、ＭＯＳトランジスタ
３４ａおよび３４ｄが非導通状態、ＭＯＳトランジスタ
３４ｂおよび３４ｃが導通状態となり、グローバルデー
タ線ＧＩ／Ｏが、Ｈレベル、グローバルデータ線ＺＧＩ
／ＯがＬレベルとなる。逆に、データ信号ＤＤがＬレベ
ル、データ信号ＺＤＤがＨレベルのときには、ＭＯＳト
ランジスタ３４ａおよび３４ｄが導通状態、ＭＯＳトラ
ンジスタ３４ｃおよび３４ｂは非導通状態となり、グロ
ーバルデータ線ＧＩ／ＯはＬレベル、グローバルデータ
線ＺＧＩ／ＯがＨレベルとなる。ドライブ回路３４は、
比較的長距離にわたって延在して配置されるグローバル
データ線ＧＩ／ＯおよびＺＧＩ／Ｏを高速で駆動するた
め、少なくとも、放電用のＭＯＳトランジスタ３４ｂお
よび３４ｄの電流駆動力は十分大きくされる。ＭＯＳト
ランジスタ３４ａおよび３４ｃの電流駆動力は、特に大
きくする必要はない（グローバルデータ線ＧＩ／Ｏおよ
びＺＧＩ／Ｏのプリチャージ電圧レベル（イコライズ電
圧レベル）は、電源電圧Ｖｃｃレベルである）。書込動
作完了後においては、ＭＯＳトランジスタ３４ａおよび
３４ｄの組またはＭＯＳトランジスタ３４ｂおよび３４
ｃの組の一方が導通状態となり、グローバルデータ線Ｇ
Ｉ／ＯおよびＺＧＩ／Ｏを、データ書込時と反対方向に
駆動する。したがって、イコライズ用のＭＯＳトランジ
スタＱ１０を用いてイコライズ動作を行なう場合に比べ
て、より高速で、グローバルデータ線対ＧＩＯのイコラ
イズ動作を行なうことができる。図１５は、図１４に示
すマルチプレクサ３２ｂの構成の一例を示す図である。
図１５において、マルチプレクサ３２ｂは、イコライズ
指示信号ＥＱａおよび／ＥＱａが非活性状態のときに導
通し、入力データＤｉを、出力ノードＤ（ノードと信号
を同一符号で示す）に伝達するＣＭＯＳトランスミッシ
ョンゲートＴＭ１と、イコライズ指示信号ＥＱａおよび
／ＥＱａが非活性状態のときに導通し、反転入力データ
信号ＺＤｉを出力ノードＺＤに伝達するＣＭＯＳトラン
スミッションゲートＴＭ２と、イコライズ指示信号ＥＱ
ａおよび／ＥＱａの活性化時導通し、入力データ信号Ｄ
ｉを出力ノードＺＤに伝達するＣＭＯＳトランスミッシ
ョンゲートＴＭ３と、イコライズ指示信号ＥＱａおよび
／ＥＱａの活性化時導通し、データ信号ＺＤｉを、出力
ノードＤに伝達するＣＭＯＳトランスミッションゲート
ＴＭ４を含む。
信号ＺＤＤがＬレベルのときには、ＭＯＳトランジスタ
３４ａおよび３４ｄが非導通状態、ＭＯＳトランジスタ
３４ｂおよび３４ｃが導通状態となり、グローバルデー
タ線ＧＩ／Ｏが、Ｈレベル、グローバルデータ線ＺＧＩ
／ＯがＬレベルとなる。逆に、データ信号ＤＤがＬレベ
ル、データ信号ＺＤＤがＨレベルのときには、ＭＯＳト
ランジスタ３４ａおよび３４ｄが導通状態、ＭＯＳトラ
ンジスタ３４ｃおよび３４ｂは非導通状態となり、グロ
ーバルデータ線ＧＩ／ＯはＬレベル、グローバルデータ
線ＺＧＩ／ＯがＨレベルとなる。ドライブ回路３４は、
比較的長距離にわたって延在して配置されるグローバル
データ線ＧＩ／ＯおよびＺＧＩ／Ｏを高速で駆動するた
め、少なくとも、放電用のＭＯＳトランジスタ３４ｂお
よび３４ｄの電流駆動力は十分大きくされる。ＭＯＳト
ランジスタ３４ａおよび３４ｃの電流駆動力は、特に大
きくする必要はない（グローバルデータ線ＧＩ／Ｏおよ
びＺＧＩ／Ｏのプリチャージ電圧レベル（イコライズ電
圧レベル）は、電源電圧Ｖｃｃレベルである）。書込動
作完了後においては、ＭＯＳトランジスタ３４ａおよび
３４ｄの組またはＭＯＳトランジスタ３４ｂおよび３４
ｃの組の一方が導通状態となり、グローバルデータ線Ｇ
Ｉ／ＯおよびＺＧＩ／Ｏを、データ書込時と反対方向に
駆動する。したがって、イコライズ用のＭＯＳトランジ
スタＱ１０を用いてイコライズ動作を行なう場合に比べ
て、より高速で、グローバルデータ線対ＧＩＯのイコラ
イズ動作を行なうことができる。図１５は、図１４に示
すマルチプレクサ３２ｂの構成の一例を示す図である。
図１５において、マルチプレクサ３２ｂは、イコライズ
指示信号ＥＱａおよび／ＥＱａが非活性状態のときに導
通し、入力データＤｉを、出力ノードＤ（ノードと信号
を同一符号で示す）に伝達するＣＭＯＳトランスミッシ
ョンゲートＴＭ１と、イコライズ指示信号ＥＱａおよび
／ＥＱａが非活性状態のときに導通し、反転入力データ
信号ＺＤｉを出力ノードＺＤに伝達するＣＭＯＳトラン
スミッションゲートＴＭ２と、イコライズ指示信号ＥＱ
ａおよび／ＥＱａの活性化時導通し、入力データ信号Ｄ
ｉを出力ノードＺＤに伝達するＣＭＯＳトランスミッシ
ョンゲートＴＭ３と、イコライズ指示信号ＥＱａおよび
／ＥＱａの活性化時導通し、データ信号ＺＤｉを、出力
ノードＤに伝達するＣＭＯＳトランスミッションゲート
ＴＭ４を含む。
【０１１４】イコライズ指示信号ＥＱａおよび／ＥＱａ
の非活性状態時においては、入力データ信号Ｄｉおよび
ＺＤｉが、出力ノードＤおよびＺＤに伝達される。一
方、イコライズ指示信号ＥＱａおよび／ＥＱａの活性状
態のときには、ＣＭＯＳトランスミッションゲートＴＭ
３およびＴＭ４により、入力データ信号ＤｉおよびＺＤ
ｉが、出力ノードＺＤおよびＤに伝達される。これによ
り、データ書込時と論理の逆転されたデータ信号が、イ
コライズ動作時に出力される。
の非活性状態時においては、入力データ信号Ｄｉおよび
ＺＤｉが、出力ノードＤおよびＺＤに伝達される。一
方、イコライズ指示信号ＥＱａおよび／ＥＱａの活性状
態のときには、ＣＭＯＳトランスミッションゲートＴＭ
３およびＴＭ４により、入力データ信号ＤｉおよびＺＤ
ｉが、出力ノードＺＤおよびＤに伝達される。これによ
り、データ書込時と論理の逆転されたデータ信号が、イ
コライズ動作時に出力される。
【０１１５】なお、図１４に示すドライブ回路３４にお
いて、データ信号ＤＤおよびＺＤＤが、ともにＬレベル
のときには、ＭＯＳトランジスタ３４ａ−３４ｄが、す
べて非導通状態となり、ドライブ回路３４は出力ハイイ
ンピーダンス状態となる。
いて、データ信号ＤＤおよびＺＤＤが、ともにＬレベル
のときには、ＭＯＳトランジスタ３４ａ−３４ｄが、す
べて非導通状態となり、ドライブ回路３４は出力ハイイ
ンピーダンス状態となる。
【０１１６】図１６は、イコライズ指示信号（論理反転
指示信号）／ＥＱａを発生する部分の構成を概略的に示
す図である。図１６において、イコライズ指示信号発生
部は、書込ドライバ活性化信号ＷＤＥの立下がり（非活
性化）に応答して所定期間Ｌレベルに立下がるワンショ
ットのパルス信号を発生するワンショットパルス発生回
路３６で構成される。書込ドライバ活性化信号ＷＥが非
活性化され、書込動作が完了すると、イコライズ指示信
号（論理反転指示信号）／ＥＱａが活性化される。な
お、書込ドライバ活性化信号ＷＤＥは、先の図５または
図８に示す回路構成を用いて生成される。
指示信号）／ＥＱａを発生する部分の構成を概略的に示
す図である。図１６において、イコライズ指示信号発生
部は、書込ドライバ活性化信号ＷＤＥの立下がり（非活
性化）に応答して所定期間Ｌレベルに立下がるワンショ
ットのパルス信号を発生するワンショットパルス発生回
路３６で構成される。書込ドライバ活性化信号ＷＥが非
活性化され、書込動作が完了すると、イコライズ指示信
号（論理反転指示信号）／ＥＱａが活性化される。な
お、書込ドライバ活性化信号ＷＤＥは、先の図５または
図８に示す回路構成を用いて生成される。
【０１１７】［データスクランブル回路の変更例］図１
７は、データスクランブル回路３２の変更例の構成を示
す図である。図１７において、データスクランブル回路
３２は、ラッチ回路からのデータＤｉを反転するインバ
ータ回路３２ａと、書込ドライバ活性化信号ＷＤＥの活
性化時作動状態とされ、それぞれデータＤｉおよびイン
バータ回路３２ａの出力信号を反転するトライステート
インバータバッファ３２ｂ１および３２ｂ２と、イコラ
イズ指示信号（データ反転指示信号）ＥＱａの活性化時
作動状態とされ、データおよびインバータ回路３２ａの
出力信号をそれぞれ反転するトライステートインバータ
バッファ３２ｂ３および３２ｂ４を含む。トライステー
トインバータバッファ３２ｂ１および３２ｂ４の出力が
ノードＺＤに共通に結合され、トライステートインバー
タバッファ３２ｂ３および３２ｂ２の出力がノードＤに
共通に結合される。
７は、データスクランブル回路３２の変更例の構成を示
す図である。図１７において、データスクランブル回路
３２は、ラッチ回路からのデータＤｉを反転するインバ
ータ回路３２ａと、書込ドライバ活性化信号ＷＤＥの活
性化時作動状態とされ、それぞれデータＤｉおよびイン
バータ回路３２ａの出力信号を反転するトライステート
インバータバッファ３２ｂ１および３２ｂ２と、イコラ
イズ指示信号（データ反転指示信号）ＥＱａの活性化時
作動状態とされ、データおよびインバータ回路３２ａの
出力信号をそれぞれ反転するトライステートインバータ
バッファ３２ｂ３および３２ｂ４を含む。トライステー
トインバータバッファ３２ｂ１および３２ｂ４の出力が
ノードＺＤに共通に結合され、トライステートインバー
タバッファ３２ｂ３および３２ｂ２の出力がノードＤに
共通に結合される。
【０１１８】このデータスクランブル回路３２は、さら
に、ノードＺＤ上の信号とＯＲ回路３２ｄの出力信号を
受けてデータ信号ＺＤＤを出力するＡＮＤ回路３２ｆ
と、ＯＲ回路３２ｄの出力信号とノードＤの信号とを受
け、データ信号ＤＤを生成するＡＮＤ回路３２ｅとを含
む。ＯＲ回路３２ｄは、イコライズ指示信号ＥＱａと書
込ドライバ活性化信号ＷＤＥとを受ける。
に、ノードＺＤ上の信号とＯＲ回路３２ｄの出力信号を
受けてデータ信号ＺＤＤを出力するＡＮＤ回路３２ｆ
と、ＯＲ回路３２ｄの出力信号とノードＤの信号とを受
け、データ信号ＤＤを生成するＡＮＤ回路３２ｅとを含
む。ＯＲ回路３２ｄは、イコライズ指示信号ＥＱａと書
込ドライバ活性化信号ＷＤＥとを受ける。
【０１１９】図１７に示す構成においては、データ書込
時において、書込ドライバ活性化信号ＷＤＥが活性状態
へ駆動され、応じてトライステートインバータバッファ
３２ｂ１および３２ｂ２が作動状態とされ、一方、トラ
イステートインバータバッファ３２ｂ３および３２ｂ４
は、出力ハイインピーダンス状態である。したがって、
ＡＮＤ回路３２ｇおよび３２ｆからは、データＤｉに応
じた相補データ信号ＤＤおよびＺＤＤが生成されてドラ
イブ回路へ伝達される。書込動作が完了し、イコライズ
動作が開始されると、イコライズ指示信号ＥＱａが活性
状態となり、トライステートインバータバッファ３２ｂ
３および３２ｂ４が動作する。一方、トライステートイ
ンバータバッファ３２ｂ１および３２ｂ２は、出力ハイ
インピーダンス状態となる。この状態においては、した
がって、ＡＮＤ回路３２ｅおよび３２ｆは、データ書込
時と論理の反転した相補データ信号を生成する。
時において、書込ドライバ活性化信号ＷＤＥが活性状態
へ駆動され、応じてトライステートインバータバッファ
３２ｂ１および３２ｂ２が作動状態とされ、一方、トラ
イステートインバータバッファ３２ｂ３および３２ｂ４
は、出力ハイインピーダンス状態である。したがって、
ＡＮＤ回路３２ｇおよび３２ｆからは、データＤｉに応
じた相補データ信号ＤＤおよびＺＤＤが生成されてドラ
イブ回路へ伝達される。書込動作が完了し、イコライズ
動作が開始されると、イコライズ指示信号ＥＱａが活性
状態となり、トライステートインバータバッファ３２ｂ
３および３２ｂ４が動作する。一方、トライステートイ
ンバータバッファ３２ｂ１および３２ｂ２は、出力ハイ
インピーダンス状態となる。この状態においては、した
がって、ＡＮＤ回路３２ｅおよび３２ｆは、データ書込
時と論理の反転した相補データ信号を生成する。
【０１２０】書込ドライバ活性化信号ＷＤＥおよびイコ
ライズ指示信号ＥＱａがともにＬレベルに立下がると、
ＡＮＤ回路３２ｅおよび３２ｆからのデータ信号ＤＤお
よびＺＤＤは、Ｌレベルとなる。
ライズ指示信号ＥＱａがともにＬレベルに立下がると、
ＡＮＤ回路３２ｅおよび３２ｆからのデータ信号ＤＤお
よびＺＤＤは、Ｌレベルとなる。
【０１２１】この図１７に示すようにトライステートイ
ンバータバッファを、図１５に示すＣＭＯＳトランスミ
ッションゲートの代わりに用いた場合、このデータスク
ランブル回路における信号伝搬遅延を低減することがで
き、高速動作が実現される。
ンバータバッファを、図１５に示すＣＭＯＳトランスミ
ッションゲートの代わりに用いた場合、このデータスク
ランブル回路における信号伝搬遅延を低減することがで
き、高速動作が実現される。
【０１２２】［データスクランブル回路の変更例２］図
１８は、データスクランブル回路３２の変更例２の構成
を示す図である。図１８において、データスクランブル
回路３２は、ラッチ回路からのデータＤｉとＯＲ回路３
２ｄの出力信号を受けるＮＡＮＤ回路３２ｐと、インバ
ータ回路３２ａの出力信号とＯＲ回路３２ｄの出力信号
とを受けるＮＡＮＤ回路３２ｑと、ＮＡＮＤ回路３２ｐ
の出力信号とイコライズ指示信号ＥＱａを受けるＥＸＯ
Ｒ回路３２ｒと、ＮＡＮＤ回路３２ｑの出力信号とイコ
ライズ指示信号ＥＱａを受けるＥＸＯＲ回路３２ｓを含
む。ＥＸＯＲ回路３２ｒからデータ信号ＤＤが出力さ
れ、ＥＸＯＲ回路３２ｓからデータ信号ＺＤＤが出力さ
れる。
１８は、データスクランブル回路３２の変更例２の構成
を示す図である。図１８において、データスクランブル
回路３２は、ラッチ回路からのデータＤｉとＯＲ回路３
２ｄの出力信号を受けるＮＡＮＤ回路３２ｐと、インバ
ータ回路３２ａの出力信号とＯＲ回路３２ｄの出力信号
とを受けるＮＡＮＤ回路３２ｑと、ＮＡＮＤ回路３２ｐ
の出力信号とイコライズ指示信号ＥＱａを受けるＥＸＯ
Ｒ回路３２ｒと、ＮＡＮＤ回路３２ｑの出力信号とイコ
ライズ指示信号ＥＱａを受けるＥＸＯＲ回路３２ｓを含
む。ＥＸＯＲ回路３２ｒからデータ信号ＤＤが出力さ
れ、ＥＸＯＲ回路３２ｓからデータ信号ＺＤＤが出力さ
れる。
【０１２３】データ書込が行なわれるときには、イコラ
イズ指示信号ＥＱａは、Ｌレベルであり、かつ反転イコ
ライズ指示信号／ＥＱａは、Ｈレベルである。したがっ
て、ＥＸＯＲ回路３２ｒおよび３２ｓは、それぞれ、イ
ンバータ回路として動作し、ＮＡＮＤ回路３２ｐおよび
ＥＸＯＲ回路３２ｒによりバッファ回路が構成され、ま
た、ＮＡＮＤ回路３２ｑおよび３２ｓにより、バッファ
回路が構成される。したがって、ラッチ回路から与えら
れる書込データＤｉに従って、データ信号ＤＤおよびＺ
ＤＤが生成される。
イズ指示信号ＥＱａは、Ｌレベルであり、かつ反転イコ
ライズ指示信号／ＥＱａは、Ｈレベルである。したがっ
て、ＥＸＯＲ回路３２ｒおよび３２ｓは、それぞれ、イ
ンバータ回路として動作し、ＮＡＮＤ回路３２ｐおよび
ＥＸＯＲ回路３２ｒによりバッファ回路が構成され、ま
た、ＮＡＮＤ回路３２ｑおよび３２ｓにより、バッファ
回路が構成される。したがって、ラッチ回路から与えら
れる書込データＤｉに従って、データ信号ＤＤおよびＺ
ＤＤが生成される。
【０１２４】書込動作が完了し、イコライズ動作が始ま
ると、イコライズ指示信号ＥＱａがＨレベルとなり、一
方、反転イコライズ指示信号／ＥＱａがＨレベルとな
る。この状態においては、ＥＸＯＲ回路３２ｒおよび３
２ｓが、バッファ回路として動作する。したがって、デ
ータ信号ＤＤおよびＺＤＤは、データ書込時と論理が反
転した状態となる。
ると、イコライズ指示信号ＥＱａがＨレベルとなり、一
方、反転イコライズ指示信号／ＥＱａがＨレベルとな
る。この状態においては、ＥＸＯＲ回路３２ｒおよび３
２ｓが、バッファ回路として動作する。したがって、デ
ータ信号ＤＤおよびＺＤＤは、データ書込時と論理が反
転した状態となる。
【０１２５】イコライズ動作が完了すると、書込ドライ
バ活性化信号ＷＤＥおよびイコライズ指示信号ＥＱａが
Ｌレベルとなり、一方、補のイコライズ指示信号／ＥＱ
ａがＨレベルとなる。ＮＡＮＤ回路３２ｐおよび３２ｑ
の出力信号はＨレベルとなり、ＥＸＯＲ回路３２ｒおよ
び３２ｓより反転され、データ信号ＤＤおよびＺＤＤ
は、ともにＬレベルとなる。これにより、ドライブ回路
は、出力ハイインピーダンス状態となる。この図１８に
示す構成の場合、４つのゲート回路が用いられるだけで
あり、信号伝搬経路の切換は行なわれていない。構成要
素数を低減することができ、データ書込バッファの占有
面積を低減することができる。
バ活性化信号ＷＤＥおよびイコライズ指示信号ＥＱａが
Ｌレベルとなり、一方、補のイコライズ指示信号／ＥＱ
ａがＨレベルとなる。ＮＡＮＤ回路３２ｐおよび３２ｑ
の出力信号はＨレベルとなり、ＥＸＯＲ回路３２ｒおよ
び３２ｓより反転され、データ信号ＤＤおよびＺＤＤ
は、ともにＬレベルとなる。これにより、ドライブ回路
は、出力ハイインピーダンス状態となる。この図１８に
示す構成の場合、４つのゲート回路が用いられるだけで
あり、信号伝搬経路の切換は行なわれていない。構成要
素数を低減することができ、データ書込バッファの占有
面積を低減することができる。
【０１２６】［データ書込バッファの構成２］図１９
は、データ書込バッファ３ａｗの他の構成を示す図であ
る。図１９において、データ書込バッファ３ａｗは、内
部書込データＤをラッチするラッチ回路３０と、ラッチ
回路３０のラッチデータＤｉを反転するインバータ回路
４１と、書込ドライバ活性化信号ＷＤＥの活性化に応答
して、ラッチ回路３０の出力データＤｉおよびインバー
タ回路４１の出力信号をそれぞれ反転するトライステー
トインバータバッファ４２および４３と、イコライズ指
示信号（論理反転指示信号）ＥＱａの活性化に応答し
て、ラッチ回路３０のラッチデータＤｉおよびインバー
タ回路４１の出力信号を反転するトライステートインバ
ータバッファ４４および４５を含む。
は、データ書込バッファ３ａｗの他の構成を示す図であ
る。図１９において、データ書込バッファ３ａｗは、内
部書込データＤをラッチするラッチ回路３０と、ラッチ
回路３０のラッチデータＤｉを反転するインバータ回路
４１と、書込ドライバ活性化信号ＷＤＥの活性化に応答
して、ラッチ回路３０の出力データＤｉおよびインバー
タ回路４１の出力信号をそれぞれ反転するトライステー
トインバータバッファ４２および４３と、イコライズ指
示信号（論理反転指示信号）ＥＱａの活性化に応答し
て、ラッチ回路３０のラッチデータＤｉおよびインバー
タ回路４１の出力信号を反転するトライステートインバ
ータバッファ４４および４５を含む。
【０１２７】トライステートインバータバッファ４２お
よび４５の出力が、グローバルデータ線ＺＧＩ／Ｏに結
合され、トライステートインバータバッファ４４および
４５の出力が、グローバルデータ線ＧＩ／Ｏに結合され
る。
よび４５の出力が、グローバルデータ線ＺＧＩ／Ｏに結
合され、トライステートインバータバッファ４４および
４５の出力が、グローバルデータ線ＧＩ／Ｏに結合され
る。
【０１２８】データ書込時においては、書込ドライバ活
性化信号ＷＤＥが活性化され、トライステートインバー
タバッファ４２および４３により、グローバルデータ線
ＺＧＩ／ＯおよびＺＩ／Ｏが駆動される。このときに
は、トライステートインバータバッファ４４および４５
は、出力ハイインピーダンス状態にあり、データ書込動
作に対し何ら悪影響を及ぼさない。
性化信号ＷＤＥが活性化され、トライステートインバー
タバッファ４２および４３により、グローバルデータ線
ＺＧＩ／ＯおよびＺＩ／Ｏが駆動される。このときに
は、トライステートインバータバッファ４４および４５
は、出力ハイインピーダンス状態にあり、データ書込動
作に対し何ら悪影響を及ぼさない。
【０１２９】一方、データ書込が完了し、イコライズ指
示信号ＥＱａが活性化されると、トライステートインバ
ータバッファ４２および４３が出力ハイインピーダンス
状態となり、一方、トライステートインバータバッファ
４４および４５が作動状態となり、ラッチ回路３０の出
力データＤｉおよびインバータ回路４１の出力信号に従
ってグローバルデータ線ＺＧＩ／ＯおよびＧＩ／Ｏを駆
動する。
示信号ＥＱａが活性化されると、トライステートインバ
ータバッファ４２および４３が出力ハイインピーダンス
状態となり、一方、トライステートインバータバッファ
４４および４５が作動状態となり、ラッチ回路３０の出
力データＤｉおよびインバータ回路４１の出力信号に従
ってグローバルデータ線ＺＧＩ／ＯおよびＧＩ／Ｏを駆
動する。
【０１３０】このイコライズ動作が完了すると、トライ
ステートインバータバッファ４４および４５は出力ハイ
インピーダンス状態となる。この図１９に示すデータ書
込バッファの構成の場合でも、グローバルデータ線ＺＧ
Ｉ／ＯおよびＧＩ／Ｏが、書込データおよび読出データ
両者を伝達する場合においても、データ読出動作に対し
何ら影響を及ぼさない。また、構成要素数が低減される
ため、このデータ書込バッファの回路占有面積を低減す
ることができる。
ステートインバータバッファ４４および４５は出力ハイ
インピーダンス状態となる。この図１９に示すデータ書
込バッファの構成の場合でも、グローバルデータ線ＺＧ
Ｉ／ＯおよびＧＩ／Ｏが、書込データおよび読出データ
両者を伝達する場合においても、データ読出動作に対し
何ら影響を及ぼさない。また、構成要素数が低減される
ため、このデータ書込バッファの回路占有面積を低減す
ることができる。
【０１３１】［データ書込バッファの構成３］図２０
は、図１２に示すドライブ回路３４の他の構成を示す図
である。図２０において、ドライブ回路３４は、データ
スクランブル回路３２からのデータ信号ＤＤとＯＲ回路
３２ｄの出力信号とを受けるＮＡＮＤ回路５０ａと、Ｏ
Ｒ回路３２ｂの出力信号を反転するインバータ回路５０
ｂと、データスクランブル回路３２からのデータ信号Ｚ
ＤＤとＯＲ回路３２ｄの出力信号とを受けるＮＡＮＤ回
路５０ｃと、データ信号ＤＤとインバータ回路５０ｂの
出力信号とを受けるＮＯＲ回路５０ｄと、インバータ回
路５０ｂの出力信号とデータ信号ＺＤＤを受けるＮＯＲ
回路５０ｅと、電源ノードとグローバルデータ線ＧＩ／
Ｏの間に接続されかつそのゲートにＮＡＮＤ回路５０ａ
の出力信号を受けるｐチャネルＭＯＳトランジスタ５０
ｆと、グローバルデータ線ＧＩ／Ｏと接地ノードとの間
に接続され、そのゲートにＮＯＲ回路５０ｄの出力信号
を受けるｎチャネルＭＯＳトランジスタ５０ｇと、電源
ノードとグローバルデータ線ＺＧＩ／Ｏの間に接続され
かつそのゲートにＮＡＮＤ回路５０ｃの出力信号を受け
るｐチャネルＭＯＳトランジスタ５０ｈと、グローバル
データ線ＺＧＩ／Ｏと接地ノードの間に接続されかつそ
のゲートにＮＯＲゲート５０ｅの出力信号を受けるｎチ
ャネルＭＯＳトランジスタ５０ｅを含む。ＯＲ回路３２
ｄは、書込ドライバ活性化信号ＷＤＥとイコライズ指示
信号（データ反転指示信号）ＥＱａを受ける。データス
クランブル回路３２は、先の図１５、図１７、および図
１８に示す構成のいずれかの構成を備える。次に動作に
ついて簡単に説明する。
は、図１２に示すドライブ回路３４の他の構成を示す図
である。図２０において、ドライブ回路３４は、データ
スクランブル回路３２からのデータ信号ＤＤとＯＲ回路
３２ｄの出力信号とを受けるＮＡＮＤ回路５０ａと、Ｏ
Ｒ回路３２ｂの出力信号を反転するインバータ回路５０
ｂと、データスクランブル回路３２からのデータ信号Ｚ
ＤＤとＯＲ回路３２ｄの出力信号とを受けるＮＡＮＤ回
路５０ｃと、データ信号ＤＤとインバータ回路５０ｂの
出力信号とを受けるＮＯＲ回路５０ｄと、インバータ回
路５０ｂの出力信号とデータ信号ＺＤＤを受けるＮＯＲ
回路５０ｅと、電源ノードとグローバルデータ線ＧＩ／
Ｏの間に接続されかつそのゲートにＮＡＮＤ回路５０ａ
の出力信号を受けるｐチャネルＭＯＳトランジスタ５０
ｆと、グローバルデータ線ＧＩ／Ｏと接地ノードとの間
に接続され、そのゲートにＮＯＲ回路５０ｄの出力信号
を受けるｎチャネルＭＯＳトランジスタ５０ｇと、電源
ノードとグローバルデータ線ＺＧＩ／Ｏの間に接続され
かつそのゲートにＮＡＮＤ回路５０ｃの出力信号を受け
るｐチャネルＭＯＳトランジスタ５０ｈと、グローバル
データ線ＺＧＩ／Ｏと接地ノードの間に接続されかつそ
のゲートにＮＯＲゲート５０ｅの出力信号を受けるｎチ
ャネルＭＯＳトランジスタ５０ｅを含む。ＯＲ回路３２
ｄは、書込ドライバ活性化信号ＷＤＥとイコライズ指示
信号（データ反転指示信号）ＥＱａを受ける。データス
クランブル回路３２は、先の図１５、図１７、および図
１８に示す構成のいずれかの構成を備える。次に動作に
ついて簡単に説明する。
【０１３２】スタンバイ状態時においては、ＯＲ回路３
２ｄの出力信号はＬレベルであり、インバータ回路５０
ｂの出力信号はＨレベルである。したがって、ＮＡＮＤ
回路５０ａおよび５０ｃの出力信号はＨレベル、ＮＯＲ
回路５０ｄおよび５０ｅの出力信号がＬレベルとなる。
これにより、ＭＯＳトランジスタ５０ｆ、５０ｇ、５０
ｈおよび５０ｉがすべて非導通状態になり、ドライブ回
路３４は、出力ハイインピーダンス状態となる。
２ｄの出力信号はＬレベルであり、インバータ回路５０
ｂの出力信号はＨレベルである。したがって、ＮＡＮＤ
回路５０ａおよび５０ｃの出力信号はＨレベル、ＮＯＲ
回路５０ｄおよび５０ｅの出力信号がＬレベルとなる。
これにより、ＭＯＳトランジスタ５０ｆ、５０ｇ、５０
ｈおよび５０ｉがすべて非導通状態になり、ドライブ回
路３４は、出力ハイインピーダンス状態となる。
【０１３３】データ書込時においては、まずＯＲ回路３
２ｄの出力信号がＨレベルとなり、インバータ回路５０
ｂの出力信号がＬレベルとなる。応じて、ＮＡＮＤ回路
５０ａおよび５０ｃならびにＮＯＲ回路５０ｄおよび５
０ｅが、インバータとして動作する。データスクランブ
ル回路３２は、データ書込動作時（信号ＷＤＥの活性化
時）においては、与えられた書込データに従ってデータ
信号ＤＤおよびＺＤＤを生成する。データ信号ＤＤがＨ
レベルのときには、ＮＡＮＤ回路５０ａおよびＮＯＲ回
路５０ｄの出力信号がＬレベルとなり、一方ＮＡＮＤ回
路５０ｃおよびＮＯＲ回路５０ｅの出力信号がＨレベル
となる。したがって、グローバルデータ線ＧＩ／Ｏは、
ｐチャネルＭＯＳトランジスタ５０ｆを介して電源ノー
ドに結合され、一方、グローバルデータ線ＺＧＩ／Ｏ
は、ＭＯＳトランジスタ５０ｉを介して接地ノードに結
合される。
２ｄの出力信号がＨレベルとなり、インバータ回路５０
ｂの出力信号がＬレベルとなる。応じて、ＮＡＮＤ回路
５０ａおよび５０ｃならびにＮＯＲ回路５０ｄおよび５
０ｅが、インバータとして動作する。データスクランブ
ル回路３２は、データ書込動作時（信号ＷＤＥの活性化
時）においては、与えられた書込データに従ってデータ
信号ＤＤおよびＺＤＤを生成する。データ信号ＤＤがＨ
レベルのときには、ＮＡＮＤ回路５０ａおよびＮＯＲ回
路５０ｄの出力信号がＬレベルとなり、一方ＮＡＮＤ回
路５０ｃおよびＮＯＲ回路５０ｅの出力信号がＨレベル
となる。したがって、グローバルデータ線ＧＩ／Ｏは、
ｐチャネルＭＯＳトランジスタ５０ｆを介して電源ノー
ドに結合され、一方、グローバルデータ線ＺＧＩ／Ｏ
は、ＭＯＳトランジスタ５０ｉを介して接地ノードに結
合される。
【０１３４】データ書込動作が完了し、イコライズ動作
が始まると、イコライズ指示信号ＥＱａが活性状態とな
る。この状態においても、ＮＡＮＤ回路５０ａおよび５
０ｃならびにＮＯＲ回路５０ｄおよび５０ｅは、インバ
ータとして動作する。一方、データスクランブル回路３
２が、このイコライズ指示信号ＥＱａに従って出力デー
タ信号の論理を反転する。したがって、これらのＮＡＮ
Ｄ回路５０ａおよび５０ｃならびにＮＯＲ回路５０ｄお
よび５０ｅの出力信号の論理レベルが反転し、グローバ
ルデータ線ＧＩ／ＯおよびＺＧＩ／Ｏは、書込時と逆の
方向の電圧レベルに駆動される。イコライズ指示信号Ｅ
Ｑａが非活性状態のＬレベルとなると、ＯＲ回路３２ｄ
の出力信号がＬレベルとなり、再びドライブ回路３４
は、出力ハイインピーダンス状態となる。
が始まると、イコライズ指示信号ＥＱａが活性状態とな
る。この状態においても、ＮＡＮＤ回路５０ａおよび５
０ｃならびにＮＯＲ回路５０ｄおよび５０ｅは、インバ
ータとして動作する。一方、データスクランブル回路３
２が、このイコライズ指示信号ＥＱａに従って出力デー
タ信号の論理を反転する。したがって、これらのＮＡＮ
Ｄ回路５０ａおよび５０ｃならびにＮＯＲ回路５０ｄお
よび５０ｅの出力信号の論理レベルが反転し、グローバ
ルデータ線ＧＩ／ＯおよびＺＧＩ／Ｏは、書込時と逆の
方向の電圧レベルに駆動される。イコライズ指示信号Ｅ
Ｑａが非活性状態のＬレベルとなると、ＯＲ回路３２ｄ
の出力信号がＬレベルとなり、再びドライブ回路３４
は、出力ハイインピーダンス状態となる。
【０１３５】この図２０に示すように、グローバルデー
タ線ＧＩ／ＯおよびＺＧＩ／Ｏを駆動する部分に、ＣＭ
ＯＳインバータを用いても、同様、書込動作完了時、イ
コライズ時に、書込データと論理が反転されたデータを
グローバルデータ線に伝達することができる。
タ線ＧＩ／ＯおよびＺＧＩ／Ｏを駆動する部分に、ＣＭ
ＯＳインバータを用いても、同様、書込動作完了時、イ
コライズ時に、書込データと論理が反転されたデータを
グローバルデータ線に伝達することができる。
【０１３６】［変更例］図２１は、この実施の形態２の
変更例を概略的に示す図である。図２１に示す構成にお
いては、ラッチ回路４ａが、データ入出力回路４に設け
られる。データ書込バッファ３ａｗには、このラッチ回
路は設けられない。ラッチ回路４ａとデータ書込バッフ
ァ３ａｗは、したがって、メインデータ線対ＭＩＯを介
して結合される。データ書込バッファ３ａｗを配置する
場合、ラッチ回路３０を設ける必要がなく、データ書込
バッファ占有面積を低減することができ、グローバルデ
ータ線対のピッチに合わせて、余裕をもってデータ書込
バッファを配置することができる。
変更例を概略的に示す図である。図２１に示す構成にお
いては、ラッチ回路４ａが、データ入出力回路４に設け
られる。データ書込バッファ３ａｗには、このラッチ回
路は設けられない。ラッチ回路４ａとデータ書込バッフ
ァ３ａｗは、したがって、メインデータ線対ＭＩＯを介
して結合される。データ書込バッファ３ａｗを配置する
場合、ラッチ回路３０を設ける必要がなく、データ書込
バッファ占有面積を低減することができ、グローバルデ
ータ線対のピッチに合わせて、余裕をもってデータ書込
バッファを配置することができる。
【０１３７】以上のように、この発明の実施の形態２に
従えば、階層データ線構成において、書込データの書込
動作完了後のデータ線イコライズ時、この書込データの
論理反転されたデータをグローバルデータ線に伝達する
ように構成しているため、グローバルデータ線のイコラ
イズ動作を高速化することができる（ライトリカバリー
時間が短縮されるため）。
従えば、階層データ線構成において、書込データの書込
動作完了後のデータ線イコライズ時、この書込データの
論理反転されたデータをグローバルデータ線に伝達する
ように構成しているため、グローバルデータ線のイコラ
イズ動作を高速化することができる（ライトリカバリー
時間が短縮されるため）。
【０１３８】なお、本実施の形態２においても、図１１
に示すように、読出データと書込データが、別々に配置
される構成が用いられてもよい。書込サイクル時間を短
縮することができ、高速書込が実現される。
に示すように、読出データと書込データが、別々に配置
される構成が用いられてもよい。書込サイクル時間を短
縮することができ、高速書込が実現される。
【０１３９】［実施の形態３］図２２は、この発明の実
施の形態３に従う半導体記憶装置の要部の構成を概略的
に示す図である。図２２においては、データ書込に関連
する部分の構成を示す。図２２において、半導体記憶装
置は、行列状に配列される複数のメモリセルを有するメ
モリセルアレイ６０と、メモリセルアレイ６０のアドレ
ス指定された列を選択するための列選択ゲート６２と、
列選択ゲート６２により選択されたメモリセルアレイ６
０の列に対し書込データを伝達する内部データ線対６４
と、イコライズ指示信号／ＥＱの活性化に応答して、こ
の内部データ線対６４の電圧をイコライズするｐチャネ
ルＭＯＳトランジスタで構成されるイコライズトランジ
スタ６５と、内部データ線６４ａおよび６４ｂを電源電
圧Ｖｃｃレベルにプルアップする負荷回路６８とを含
む。負荷回路６８は、書込ドライバ活性化信号ＷＤＥの
非活性化時導通し、内部データ線６４ａおよび６４ｂに
電源電圧Ｖｃｃを伝達するｐチャネルＭＯＳトランジス
タで構成されるプルアップトランジスタ６８ａおよび６
８ｂを含む。
施の形態３に従う半導体記憶装置の要部の構成を概略的
に示す図である。図２２においては、データ書込に関連
する部分の構成を示す。図２２において、半導体記憶装
置は、行列状に配列される複数のメモリセルを有するメ
モリセルアレイ６０と、メモリセルアレイ６０のアドレ
ス指定された列を選択するための列選択ゲート６２と、
列選択ゲート６２により選択されたメモリセルアレイ６
０の列に対し書込データを伝達する内部データ線対６４
と、イコライズ指示信号／ＥＱの活性化に応答して、こ
の内部データ線対６４の電圧をイコライズするｐチャネ
ルＭＯＳトランジスタで構成されるイコライズトランジ
スタ６５と、内部データ線６４ａおよび６４ｂを電源電
圧Ｖｃｃレベルにプルアップする負荷回路６８とを含
む。負荷回路６８は、書込ドライバ活性化信号ＷＤＥの
非活性化時導通し、内部データ線６４ａおよび６４ｂに
電源電圧Ｖｃｃを伝達するｐチャネルＭＯＳトランジス
タで構成されるプルアップトランジスタ６８ａおよび６
８ｂを含む。
【０１４０】内部データ線対６４には、データ書込モー
ド時活性化され、入力バッファ回路７０から与えられた
書込データに従って内部書込データを生成するデータ書
込バッファ６６が設けられる。データ書込バッファ６６
は、先の実施の形態２において説明したデータ書込バッ
ファ３ａｗと同様の構成を備える。
ド時活性化され、入力バッファ回路７０から与えられた
書込データに従って内部書込データを生成するデータ書
込バッファ６６が設けられる。データ書込バッファ６６
は、先の実施の形態２において説明したデータ書込バッ
ファ３ａｗと同様の構成を備える。
【０１４１】図２２に示す構成においては、内部データ
線６４を介してデータ書込バッファ６６が、メモリセル
アレイ６０の選択列上に書込データを伝達する。データ
書込時においては、負荷回路６８は非活性状態にあり、
書込動作完了後、負荷回路６８が活性化される。この書
込動作完了時、イコライズ信号／ＥＱが活性化され、内
部データ線６４ａおよび６４ｂの電圧をイコライズす
る。したがって、このイコライズ動作時において、先の
実施の形態２と同様、データ書込バッファ６６（３ａ
ｗ）が、書込データの論理反転データを伝達することに
より、高速で内部データ線６４ａおよび６４ｂの電圧を
イコライズすることができ、ライトリカバリー時間を短
縮することができる（負荷回路６８は、プルアップ機能
を有しているだけであり、電流駆動力は小さい）。
線６４を介してデータ書込バッファ６６が、メモリセル
アレイ６０の選択列上に書込データを伝達する。データ
書込時においては、負荷回路６８は非活性状態にあり、
書込動作完了後、負荷回路６８が活性化される。この書
込動作完了時、イコライズ信号／ＥＱが活性化され、内
部データ線６４ａおよび６４ｂの電圧をイコライズす
る。したがって、このイコライズ動作時において、先の
実施の形態２と同様、データ書込バッファ６６（３ａ
ｗ）が、書込データの論理反転データを伝達することに
より、高速で内部データ線６４ａおよび６４ｂの電圧を
イコライズすることができ、ライトリカバリー時間を短
縮することができる（負荷回路６８は、プルアップ機能
を有しているだけであり、電流駆動力は小さい）。
【０１４２】内部データ線対６４は、実施の形態２と異
なり、階層データ線構成を有する必要はない。また、こ
の内部データ線対６４は、読出データを伝達してもよ
い。読出データ伝達時において、負荷回路６８が、負荷
抵抗として機能し、この内部データ線６４ａおよび６４
ｂに現われる読出データ信号の振幅を制限する。なお、
入力バッファ回路７０は、入出力バッファ回路に含まれ
てもよく、データの入出力が同じ入出力ノードを介して
行なわれてもよい。
なり、階層データ線構成を有する必要はない。また、こ
の内部データ線対６４は、読出データを伝達してもよ
い。読出データ伝達時において、負荷回路６８が、負荷
抵抗として機能し、この内部データ線６４ａおよび６４
ｂに現われる読出データ信号の振幅を制限する。なお、
入力バッファ回路７０は、入出力バッファ回路に含まれ
てもよく、データの入出力が同じ入出力ノードを介して
行なわれてもよい。
【０１４３】また、メモリセルアレイ６０は、ダイナミ
ック型メモリセル（１トランジスタ／１キャパシタ型）
のメモリセルが行列状に配列されていてもよく、またス
タティック型メモリセル（フリップフロップを記憶素子
として有する）が行列状に配列されていてもよい。デー
タ書込完了後、内部データ線６４がイコライズされる半
導体記憶装置であれば、実施の形態３は適用可能であ
る。
ック型メモリセル（１トランジスタ／１キャパシタ型）
のメモリセルが行列状に配列されていてもよく、またス
タティック型メモリセル（フリップフロップを記憶素子
として有する）が行列状に配列されていてもよい。デー
タ書込完了後、内部データ線６４がイコライズされる半
導体記憶装置であれば、実施の形態３は適用可能であ
る。
【０１４４】また、書込データと読出データとが別々の
データ線を介して伝達される場合、この書込データを伝
達するデータバス線は、中間電圧レベルにイコライズさ
れる構成であってもよい。
データ線を介して伝達される場合、この書込データを伝
達するデータバス線は、中間電圧レベルにイコライズさ
れる構成であってもよい。
【０１４５】以上のように、この発明の実施の形態３に
従えば、データ書込完了後イコライズされるデータバス
線に対し、書込データの論理反転データを書込むように
構成しているため、高速で、データ線のイコライズを行
なうことができ、ライトリカバリーを短縮することがで
きる。
従えば、データ書込完了後イコライズされるデータバス
線に対し、書込データの論理反転データを書込むように
構成しているため、高速で、データ線のイコライズを行
なうことができ、ライトリカバリーを短縮することがで
きる。
【０１４６】
【発明の効果】以上のように、この発明に従えば、高速
でデータ線を駆動することができ、アクセス時間を短縮
することができ、高速動作する半導体記憶装置を実現す
ることができる。
でデータ線を駆動することができ、アクセス時間を短縮
することができ、高速動作する半導体記憶装置を実現す
ることができる。
【０１４７】すなわち、請求項１に係る発明に従えば、
ローカル／グローバルデータ線対の階層データ線構成に
おいて、グローバルデータ線にカレントミラー型負荷回
路を設置しかつローカルデータ線対とグローバルデータ
線対との間のブロック選択ゲートに、ローカルデータ線
とグローバルデータ線とを電気的に切り離してローカル
データ線の信号をグローバルデータ線対に伝達するリー
ドゲートアンプを設けるように構成しているため、回路
占有面積を何ら増加させることなく高速でデータの読出
を行なうことができる。
ローカル／グローバルデータ線対の階層データ線構成に
おいて、グローバルデータ線にカレントミラー型負荷回
路を設置しかつローカルデータ線対とグローバルデータ
線対との間のブロック選択ゲートに、ローカルデータ線
とグローバルデータ線とを電気的に切り離してローカル
データ線の信号をグローバルデータ線対に伝達するリー
ドゲートアンプを設けるように構成しているため、回路
占有面積を何ら増加させることなく高速でデータの読出
を行なうことができる。
【０１４８】請求項２に係る発明に従えば、リードゲー
トアンプを、ローカルデータ線対にそれぞれのゲートが
接続される絶縁ゲート型電界効果トランジスタの対で構
成しているため、回路占有面積を増大させることなく、
正確にローカルデータ線に読出されたデータに応じた電
流変化をグローバルデータ線に生じさせることができ
る。
トアンプを、ローカルデータ線対にそれぞれのゲートが
接続される絶縁ゲート型電界効果トランジスタの対で構
成しているため、回路占有面積を増大させることなく、
正確にローカルデータ線に読出されたデータに応じた電
流変化をグローバルデータ線に生じさせることができ
る。
【０１４９】請求項３に係る発明に従えば、電流供給負
荷回路をカレントミラー回路で構成しているため、ロー
カルデータ線に現われた電圧情報をグローバルデータ線
上に電流情報として生じさせることができ、高速のデー
タ転送を実現することができる。特に差動段を構成する
リードゲートアンプとカレントミラー型負荷回路を用い
た場合、グローバルデータ線が、カレントミラー型差動
増幅回路により駆動されるため、高速で、選択メモリセ
ルデータに応じたデータを、メインアンプに伝達するこ
とができる。
荷回路をカレントミラー回路で構成しているため、ロー
カルデータ線に現われた電圧情報をグローバルデータ線
上に電流情報として生じさせることができ、高速のデー
タ転送を実現することができる。特に差動段を構成する
リードゲートアンプとカレントミラー型負荷回路を用い
た場合、グローバルデータ線が、カレントミラー型差動
増幅回路により駆動されるため、高速で、選択メモリセ
ルデータに応じたデータを、メインアンプに伝達するこ
とができる。
【０１５０】請求項４に係る発明に従えば、各ローカル
データ線対に、グローバルデータ線対を対応のローカル
データ線対に電気的に接続する書込ゲートを設けている
ため、ローカルデータ線対を、書込データおよび読出デ
ータ両者を伝達する信号線として利用することができ、
配線占有面積の増加を抑制することができる。
データ線対に、グローバルデータ線対を対応のローカル
データ線対に電気的に接続する書込ゲートを設けている
ため、ローカルデータ線対を、書込データおよび読出デ
ータ両者を伝達する信号線として利用することができ、
配線占有面積の増加を抑制することができる。
【０１５１】請求項５に係る発明に従えば、リードゲー
トアンプと直列に、ブロック選択信号に応答して導通す
る絶縁ゲート型電界効果トランジスタを接続しているた
め、リードゲートアンプの動作を最適化することがで
き、高速かつ低消費電流でデータの読出を行なうことが
できる。
トアンプと直列に、ブロック選択信号に応答して導通す
る絶縁ゲート型電界効果トランジスタを接続しているた
め、リードゲートアンプの動作を最適化することがで
き、高速かつ低消費電流でデータの読出を行なうことが
できる。
【０１５２】請求項６に係る発明に従えば、グローバル
データ線対にイコライズ回路を設け、このイコライズ回
路のデータ書込完了後の活性化時、書込データの論理反
転したデータをグローバルデータ線対に伝達するように
構成しているため、グローバルデータ線対のイコライズ
を高速に行なうことができ、ライトリカバリー時間を短
縮することができ、サイクル時間を短縮することができ
る。
データ線対にイコライズ回路を設け、このイコライズ回
路のデータ書込完了後の活性化時、書込データの論理反
転したデータをグローバルデータ線対に伝達するように
構成しているため、グローバルデータ線対のイコライズ
を高速に行なうことができ、ライトリカバリー時間を短
縮することができ、サイクル時間を短縮することができ
る。
【０１５３】請求項７に係る発明に従えば、選択メモリ
セルへの書込データを伝達する内部データ線対にイコラ
イズ回路を設け、書込動作完了時のイコライズ時に、書
込データと論理反転したデータを内部データ線対に伝達
するように構成しているため、内部データ線対のイコラ
イズ動作を高速に行なうことができ、ライトリカバリー
時間を短縮することができる。
セルへの書込データを伝達する内部データ線対にイコラ
イズ回路を設け、書込動作完了時のイコライズ時に、書
込データと論理反転したデータを内部データ線対に伝達
するように構成しているため、内部データ線対のイコラ
イズ動作を高速に行なうことができ、ライトリカバリー
時間を短縮することができる。
【０１５４】請求項８に係る発明に従えば、グローバル
データ線対を、書込データおよび読出データ両者を伝達
するように構成しているため、書込データおよび読出デ
ータを別々のデータ線対を介して伝達する必要がなく、
配線占有面積が低減される。
データ線対を、書込データおよび読出データ両者を伝達
するように構成しているため、書込データおよび読出デ
ータを別々のデータ線対を介して伝達する必要がなく、
配線占有面積が低減される。
【０１５５】請求項９に係る発明に従えば、書込回路
を、内部書込データをラッチするラッチ回路と、イコラ
イズ指示信号の非活性化時このラッチ回路のデータを出
力しかつイコライズ指示信号の非活性化時ラッチ回路の
データを反転する内部データ生成回路と、この内部デー
タ生成回路の出力するデータに従って内部データ線対を
駆動するドライブ回路とで構成しているため、正確に、
書込データ完了後のイコライズ動作時に、論理反転され
たデータに従ってグローバルデータ線対を駆動すること
ができる。
を、内部書込データをラッチするラッチ回路と、イコラ
イズ指示信号の非活性化時このラッチ回路のデータを出
力しかつイコライズ指示信号の非活性化時ラッチ回路の
データを反転する内部データ生成回路と、この内部デー
タ生成回路の出力するデータに従って内部データ線対を
駆動するドライブ回路とで構成しているため、正確に、
書込データ完了後のイコライズ動作時に、論理反転され
たデータに従ってグローバルデータ線対を駆動すること
ができる。
【０１５６】請求項１０に係る発明に従えば、ＭＯＳト
ランジスタで構成される列選択ゲートを介してビット線
対とローカルデータ線対とを接続し、かつローカルデー
タ線対とグローバルデータ線対との接続は、差動段を構
成する絶縁ゲート型電界効果トランジスタとブロック選
択信号に従って導通する電界効果トランジスタで構成さ
れる選択ゲート対とを直列に接続して構成されるリード
ゲートアンプを介して結合するように構成し、かつグロ
ーバルデータ線対にカレントミラー型負荷回路を接続し
ているため、ローカルデータ線対からグローバルデータ
線対へのデータ転送時、カレントミラー型差動増幅回路
により、グローバルデータ線対が駆動され、高速で、読
出データの伝達を行なうことができる。
ランジスタで構成される列選択ゲートを介してビット線
対とローカルデータ線対とを接続し、かつローカルデー
タ線対とグローバルデータ線対との接続は、差動段を構
成する絶縁ゲート型電界効果トランジスタとブロック選
択信号に従って導通する電界効果トランジスタで構成さ
れる選択ゲート対とを直列に接続して構成されるリード
ゲートアンプを介して結合するように構成し、かつグロ
ーバルデータ線対にカレントミラー型負荷回路を接続し
ているため、ローカルデータ線対からグローバルデータ
線対へのデータ転送時、カレントミラー型差動増幅回路
により、グローバルデータ線対が駆動され、高速で、読
出データの伝達を行なうことができる。
【図１】 この発明の実施の形態１に従う半導体記憶装
置のアレイ部の構成を概略的に示す図である。
置のアレイ部の構成を概略的に示す図である。
【図２】 図１に示すアレイ部の構成をより詳細に示す
図である。
図である。
【図３】 図２に示す構成のデータ読出時の動作を示す
信号波形図である。
信号波形図である。
【図４】 図２に示す構成のデータ書込時の信号波形を
示す図である。
示す図である。
【図５】 図２に示す構成の制御信号を発生する部分の
構成を概略的に示す図である。
構成を概略的に示す図である。
【図６】 この発明の実施の形態１のアレイ部のレイア
ウトを概略的に示す図である。
ウトを概略的に示す図である。
【図７】 この発明の実施の形態１の変更例の構成を示
す図である。
す図である。
【図８】 図７に示す構成の制御信号を発生する部分の
構成を概略的に示す図である。
構成を概略的に示す図である。
【図９】 図８に示す回路の動作を示す信号波形図であ
る。
る。
【図１０】 図８に示す回路のイコライズ指示信号発生
の他の態様を示す図である。
の他の態様を示す図である。
【図１１】 この発明の実施の形態１の変更例２の構成
を概略的に示す図である。
を概略的に示す図である。
【図１２】 この発明の実施の形態２に従う半導体記憶
装置の要部の構成を概略的に示す図である。
装置の要部の構成を概略的に示す図である。
【図１３】 図１２に示すデータ書込バッファの動作を
示す信号波形図である。
示す信号波形図である。
【図１４】 図１２に示すデータ書込バッファの構成を
示す図である。
示す図である。
【図１５】 図１４に示すマルチプレクサの構成を示す
図である。
図である。
【図１６】 図１４に示すイコライズ指示信号（論理反
転指示信号）を発生する部分の構成を概略的に示す図で
ある。
転指示信号）を発生する部分の構成を概略的に示す図で
ある。
【図１７】 図１４に示すマルチプレクサの変更例を示
す図である。
す図である。
【図１８】 図１２に示すデータスクランブル回路の変
更例の構成を示す図である。
更例の構成を示す図である。
【図１９】 図１２に示すデータ書込バッファの他の構
成を示す図である。
成を示す図である。
【図２０】 図１２に示すドライブ回路の他の構成を示
す図である。
す図である。
【図２１】 この発明の実施の形態２の変更例の構成を
概略的に示す図である。
概略的に示す図である。
【図２２】 この発明の実施の形態３に従う半導体記憶
装置の要部の構成を概略的に示す図である。
装置の要部の構成を概略的に示す図である。
【図２３】 従来の半導体記憶装置のアレイ部の構成を
概略的に示す図である。
概略的に示す図である。
【図２４】 図２３に示すアレイ部の構成をより具体的
に示す図である。
に示す図である。
【図２５】 従来の半導体記憶装置のデータ読出部の構
成を示す図である。
成を示す図である。
【図２６】 従来の半導体記憶装置の内部データ線に関
連する部分の構成を概略的に示す図である。
連する部分の構成を概略的に示す図である。
【図２７】 図２６に示す回路の動作を示す信号波形図
である。
である。
【図２８】 従来の半導体記憶装置のデータ書込時の動
作をより具体的に示す図である。
作をより具体的に示す図である。
１，１ａ−１ｄ ブロック選択／ドライブゲート、ＬＩ
Ｏ，ＬＩＯａ−ＬＩＯｄ ローカルデータ線対、ＧＩ
Ｏ，ＧＩＯａ−ＧＩＯｄ グローバルデータ線対、２ａ
−２ｄ カレントミラー型負荷回路、３ａ−３ｄ メイ
ンアンプ／ライトドライバ、４ 入出力バッファ回路、
３ａｗ データ書込ドライバ、３ａｒ メインアンプ、
１♯０−１♯ｍ ブロック選択／ドライブゲート、Ｑ１
〜Ｑ３ ｐチャネルＭＯＳトランジスタ、Ｑ４−Ｑ９
ｎチャネルＭＯＳトランジスタ、ＳＡ センスアンプ、
ＧＩ／Ｏ，ＺＧＩ／Ｏ グローバルデータ線、ＬＩ／
Ｏ，ＺＬＩ／Ｏ ローカルデータ線、ＣＳＧ♯０〜ＣＳ
Ｇ♯ｍ 列選択ゲート、２ カレントミラー型負荷回
路、Ｑ１０ ｐチャネルＭＯＳトランジスタ、Ｑ１１
ｐチャネルＭＯＳトランジスタ、３０ ラッチ回路、３
２ データスクランブル回路、３４ ドライブ回路、４
ａ ラッチ回路、６０ メモリセルアレイ、６２列選択
ゲート、６４ 内部データ線対、６４ａ，６４ｂ 内部
データ線、６５イコライズトランジスタ、６６ データ
書込バッファ、６８ 負荷回路、７０入力バッファ回
路。
Ｏ，ＬＩＯａ−ＬＩＯｄ ローカルデータ線対、ＧＩ
Ｏ，ＧＩＯａ−ＧＩＯｄ グローバルデータ線対、２ａ
−２ｄ カレントミラー型負荷回路、３ａ−３ｄ メイ
ンアンプ／ライトドライバ、４ 入出力バッファ回路、
３ａｗ データ書込ドライバ、３ａｒ メインアンプ、
１♯０−１♯ｍ ブロック選択／ドライブゲート、Ｑ１
〜Ｑ３ ｐチャネルＭＯＳトランジスタ、Ｑ４−Ｑ９
ｎチャネルＭＯＳトランジスタ、ＳＡ センスアンプ、
ＧＩ／Ｏ，ＺＧＩ／Ｏ グローバルデータ線、ＬＩ／
Ｏ，ＺＬＩ／Ｏ ローカルデータ線、ＣＳＧ♯０〜ＣＳ
Ｇ♯ｍ 列選択ゲート、２ カレントミラー型負荷回
路、Ｑ１０ ｐチャネルＭＯＳトランジスタ、Ｑ１１
ｐチャネルＭＯＳトランジスタ、３０ ラッチ回路、３
２ データスクランブル回路、３４ ドライブ回路、４
ａ ラッチ回路、６０ メモリセルアレイ、６２列選択
ゲート、６４ 内部データ線対、６４ａ，６４ｂ 内部
データ線、６５イコライズトランジスタ、６６ データ
書込バッファ、６８ 負荷回路、７０入力バッファ回
路。
Claims (10)
- 【請求項１】 各々が行列状に配列される複数のメモリ
セルを有しかつ少なくとも列方向に整列して配置される
複数のメモリブロック、 各前記メモリブロックに対応して設けられ、各々が対応
のメモリブロックの選択メモリセルと結合される複数の
ローカルデータ線対、 前記列方向に整列して配置される複数のメモリブロック
に共通に設けられるグローバルデータ線対、 各前記複数のローカルデータ線対と前記グローバルデー
タ線対との間に設けられ、選択時対応のローカルデータ
線対と前記グローバルデータ線対とを電気的に切り離し
た状態で該対応のローカルデータ線対の信号を前記グロ
ーバルデータ線対へ伝達する複数のリードゲートアン
プ、および前記グローバルデータ線対に結合され、前記
グローバルデータ線対の各データ線に同じ大きさの電流
を供給する電流供給負荷回路を備える、半導体記憶装
置。 - 【請求項２】 各前記リードゲートアンプは、対応のロ
ーカルデータ線対に各々のゲートが接続される絶縁ゲー
ト型電界効果トランジスタ対を含む、請求項１記載の半
導体記憶装置。 - 【請求項３】 前記電流供給負荷回路は、カレントミラ
ー回路を備える、請求項１または２記載の半導体記憶装
置。 - 【請求項４】 各前記ローカルデータ線対に設けられ、
データ書込モード時、ブロック選択信号に応答して前記
グローバルデータ線対を該対応のローカルデータ線対に
電気的に接続する書込ゲートをさらに備える、請求項１
から３のいずれかに記載の半導体記憶装置。 - 【請求項５】 各前記リードゲートアンプは、さらに、
前記電界効果トランジスタ対と直列に接続され、読出時
ブロック選択信号に応答して導通する選択トランジスタ
対を含み、前記電界効果トランジスタ対と前記選択トラ
ンジスタ対は、前記グローバルデータ線対と基準電圧ノ
ードとの間に直列に接続される、請求項２記載の半導体
記憶装置。 - 【請求項６】 前記グローバルデータ線対に結合され、
イコライズ指示信号に応答して前記グローバルデータ線
対の電圧を等化するためのイコライズ回路と、外部から
与えられる書込データに従って内部書込データを生成し
て前記グローバルデータ線対へ伝達する書込回路をさら
に備え、前記書込回路は前記イコライズ指示信号の活性
化に応答して前記内部書込データの論理反転データを生
成して前記グローバルデータ線対へ伝達する回路を含
む、請求項４記載の半導体記憶装置。 - 【請求項７】 複数のメモリセル、 前記複数のメモリセルの選択メモリセルへの書込データ
を伝達するための内部データ線対、 前記内部データ線対に結合され、イコライズ指示信号に
応答して前記内部データ線対の電圧を等化するためのイ
コライズ回路、および外部から与えられる書込データに
従って内部書込データを生成して前記内部データ線対へ
伝達するための書込回路を備え、前記書込回路は、前記
イコライズ指示信号の活性化に応答して前記内部書込デ
ータの論理反転データを生成して前記内部データ線対へ
伝達する回路を含む、半導体記憶装置。 - 【請求項８】 前記内部データ線対は、前記選択メモリ
セルから読出された内部読出データをも伝達する、請求
項７記載の半導体記憶装置。 - 【請求項９】 前記書込回路は、前記内部書込データを
ラッチするためのラッチ回路と、前記イコライズ指示信
号の非活性化時前記ラッチ回路のラッチデータを受けて
出力しかつ前記イコライズ指示信号の活性化に応答して
前記ラッチ回路の出力データを論理反転して出力する内
部データ生成回路と、前記内部データ生成回路の出力す
るデータに従って前記内部データ線対を駆動する駆動回
路とを含む、請求項７記載の半導体記憶装置。 - 【請求項１０】 各々が行列状に配列される複数のメモ
リセルと、各前記列に対応して配置され、各々に対応の
列のメモリセルが接続する複数のビット線対とを含む複
数のアレイブロック、 各前記アレイブロックに対応して行方向に延在して配置
される複数のローカルデータ線対、 前記複数のアレイブロック各々において、各前記ビット
線対に対応して配置され、列選択信号に応答して選択列
に対応するビット線対を対応のローカルデータ線対に電
気的に接続するための複数の列選択ゲート、 前記複数のアレイブロックの列方向に整列するアレイブ
ロックに共通に列方向に延在して配置されるグローバル
データ線対、および各前記ローカルデータ線対と前記グ
ローバルデータ線対との間に設けられる複数のリードゲ
ートを備え、各前記リードゲートは、データ読出モード
時、与えられたアドレスに従って活性化されるブロック
選択信号に応答して導通する選択ゲート対と、対応のロ
ーカルデータ線対の信号をゲートに受ける絶縁ゲート型
電界効果トランジスタを含む差動ゲート対とを含み、前
記差動ゲート対と前記選択ゲート対とは前記グローバル
データ線対と基準電圧ノードとの間に直列に接続され、
さらに前記グローバルデータ線対に結合され、活性化時
前記グローバルデータ線対に電流を供給するカレントミ
ラー型負荷回路を備える、半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10348676A JP2000173269A (ja) | 1998-12-08 | 1998-12-08 | 半導体記憶装置 |
| US09/327,155 US6172918B1 (en) | 1998-12-08 | 1999-06-03 | Semiconductor memory device allowing high-speed operation of internal data buses |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10348676A JP2000173269A (ja) | 1998-12-08 | 1998-12-08 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000173269A true JP2000173269A (ja) | 2000-06-23 |
Family
ID=18398616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10348676A Withdrawn JP2000173269A (ja) | 1998-12-08 | 1998-12-08 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6172918B1 (ja) |
| JP (1) | JP2000173269A (ja) |
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