JPH07307090A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH07307090A JPH07307090A JP6097079A JP9707994A JPH07307090A JP H07307090 A JPH07307090 A JP H07307090A JP 6097079 A JP6097079 A JP 6097079A JP 9707994 A JP9707994 A JP 9707994A JP H07307090 A JPH07307090 A JP H07307090A
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- memory device
- data
- semiconductor memory
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Abstract
(57)【要約】
【目的】 複数系統のアクセスパスとの併用によって高
速サイクルに対応できる新しいパイプライン方式による
同期式の半導体記憶装置を提供する。 【構成】 システムクロック信号に同期して内部の制御
を行うシンクロナスDRAMであって、1つのメモリア
レイM−ARYに対して互いに独立して動作できるアク
セスパスを2系統持ち、これに対応して(S),(F)
の2組のカラムアドレスデコーダC−ADCR、カラム
アドレスラッチ回路C−ALAT、データライトアンプ
DWAMP、データリードアンプDRAMPおよびデー
タラッチ回路DLATのカラム系処理回路が設けられ、
さらにカラムアドレスバッファC−ADB、データマル
チプレクサDMPX、データ入力バッファDIB、デー
タ出力バッファDOBおよび制御回路/タイミング発生
回路CONT/TG、ロウアドレスデコーダR−ADC
Rに対応するロウ系処理回路から構成されている。
速サイクルに対応できる新しいパイプライン方式による
同期式の半導体記憶装置を提供する。 【構成】 システムクロック信号に同期して内部の制御
を行うシンクロナスDRAMであって、1つのメモリア
レイM−ARYに対して互いに独立して動作できるアク
セスパスを2系統持ち、これに対応して(S),(F)
の2組のカラムアドレスデコーダC−ADCR、カラム
アドレスラッチ回路C−ALAT、データライトアンプ
DWAMP、データリードアンプDRAMPおよびデー
タラッチ回路DLATのカラム系処理回路が設けられ、
さらにカラムアドレスバッファC−ADB、データマル
チプレクサDMPX、データ入力バッファDIB、デー
タ出力バッファDOBおよび制御回路/タイミング発生
回路CONT/TG、ロウアドレスデコーダR−ADC
Rに対応するロウ系処理回路から構成されている。
Description
【0001】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特にシステムクロック信号に同期して内部の制御を
行うシンクロナスDRAMなどの同期式の半導体記憶装
置において、高速サイクル化に対応できる新しいパイプ
ライン方式による制御が可能とされる半導体記憶装置に
適用して有効な技術に関する。
し、特にシステムクロック信号に同期して内部の制御を
行うシンクロナスDRAMなどの同期式の半導体記憶装
置において、高速サイクル化に対応できる新しいパイプ
ライン方式による制御が可能とされる半導体記憶装置に
適用して有効な技術に関する。
【0002】
【従来の技術】近年、マイクロプロセッサの高速化に対
応して主記憶装置側(DRAM)の高速化を狙って、幾
つかの高速DRAMが提案されている。たとえば、シン
クロナスDRAMはその1つで、ほとんどのDRAMメ
ーカで開発されようとしている。その特徴は、システム
クロック信号に同期して内部の制御を行うこと、バース
トモード(カラム系アクセス)により高速なデータスル
ープットが可能なことである。
応して主記憶装置側(DRAM)の高速化を狙って、幾
つかの高速DRAMが提案されている。たとえば、シン
クロナスDRAMはその1つで、ほとんどのDRAMメ
ーカで開発されようとしている。その特徴は、システム
クロック信号に同期して内部の制御を行うこと、バース
トモード(カラム系アクセス)により高速なデータスル
ープットが可能なことである。
【0003】このバーストモードを実現する回路アーキ
テクチャとしては、パイプライン方式、プリフェッチ方
式およびそれらの混成方式などがあり、パイプライン方
式は、ランダムアクセスへの対応性、バースト長の自由
度の点で最も柔軟な方式と考えられている。
テクチャとしては、パイプライン方式、プリフェッチ方
式およびそれらの混成方式などがあり、パイプライン方
式は、ランダムアクセスへの対応性、バースト長の自由
度の点で最も柔軟な方式と考えられている。
【0004】このシンクロナスDRAMにおいて、たと
えば図8に示すように、メモリアレイM−ARY、カラ
ムアドレスデコーダC−ADCR、センスアンプSA、
ロウアドレスデコーダR−ADCR、カラムアドレスバ
ッファC−ADB、ロウアドレスバッファR−ADB、
データ入力バッファDIB、データ出力バッファDOB
および制御回路/タイミング発生回路CONT/TGな
どから構成され、1つのメモリアレイM−ARYに対し
て1組のカラム系およびロウ系の処理回路が設けられて
いる。
えば図8に示すように、メモリアレイM−ARY、カラ
ムアドレスデコーダC−ADCR、センスアンプSA、
ロウアドレスデコーダR−ADCR、カラムアドレスバ
ッファC−ADB、ロウアドレスバッファR−ADB、
データ入力バッファDIB、データ出力バッファDOB
および制御回路/タイミング発生回路CONT/TGな
どから構成され、1つのメモリアレイM−ARYに対し
て1組のカラム系およびロウ系の処理回路が設けられて
いる。
【0005】このシンクロナスDRAMの基本的な動作
は、DRAMと同じメモリ方式であり、リードやライト
動作を行うためにプリチャージやリフレッシュが必要と
なる。これらの動作を、DRAMはクロックタイミング
を制御して行っているのに対し、シンクロナスDRAM
はコマンド信号を使って制御している点が特徴である。
このコマンド信号は、DRAMに準じてバーRAS、バ
ーCAS、バーWEなどの制御信号を組み合わせて定義
されるが、このクロック信号自体には何ら意味はない。
は、DRAMと同じメモリ方式であり、リードやライト
動作を行うためにプリチャージやリフレッシュが必要と
なる。これらの動作を、DRAMはクロックタイミング
を制御して行っているのに対し、シンクロナスDRAM
はコマンド信号を使って制御している点が特徴である。
このコマンド信号は、DRAMに準じてバーRAS、バ
ーCAS、バーWEなどの制御信号を組み合わせて定義
されるが、このクロック信号自体には何ら意味はない。
【0006】次に、4つのコマンド信号((1) バンクア
クティブ信号、(2) リード信号、(3) ライト信号、(4)
バンクプリチャージ信号)を使って、以下にシンクロナ
スDRAMの基本動作を図9のタイミングチャートに基
づいて説明する。
クティブ信号、(2) リード信号、(3) ライト信号、(4)
バンクプリチャージ信号)を使って、以下にシンクロナ
スDRAMの基本動作を図9のタイミングチャートに基
づいて説明する。
【0007】なお、この図9の例においては、T1サイ
クルではコマンド信号を取り込み、コマンド信号を解読
してその後の動作を開始し、また必要な制御、この例で
はバンクアクティブ動作を行うものとする。
クルではコマンド信号を取り込み、コマンド信号を解読
してその後の動作を開始し、また必要な制御、この例で
はバンクアクティブ動作を行うものとする。
【0008】(1) バンクアクティブ動作 T1サイクルでは、同時にロウアドレス信号およびバン
クアドレス信号を取り込む。これらのアドレス信号によ
り、活性化されるバンクとロウアドレス信号に対応した
ワード線をセレクトする。この選択されたワード線に接
続された全てのメモリセルの情報は、DRAMと同様に
センスアンプにより増幅され、かつラッチされる。この
状態になって始めて、メモリアレイに対してリード/ラ
イト動作が可能となる。シンクロナスDRAMでは、こ
のセンスアンプ、ラッチに対してリード/ライト動作を
行う。
クアドレス信号を取り込む。これらのアドレス信号によ
り、活性化されるバンクとロウアドレス信号に対応した
ワード線をセレクトする。この選択されたワード線に接
続された全てのメモリセルの情報は、DRAMと同様に
センスアンプにより増幅され、かつラッチされる。この
状態になって始めて、メモリアレイに対してリード/ラ
イト動作が可能となる。シンクロナスDRAMでは、こ
のセンスアンプ、ラッチに対してリード/ライト動作を
行う。
【0009】(2),(3) リード/ライト動作 T2サイクルでは、リードまたはライトのコマンド信号
を受けて、必要な動作を行う。また、同時にカラムアド
レス信号を取り込む。このリード/ライト動作では、バ
ーストレングスとレイテンシーの2つの概念がある。バ
ーストレングスとは、リード/ライトコマンド信号によ
って、その後の動作を繰り返す回数を示し、レイテンシ
ーとは、リード時においてコマンド信号から何サイクル
目に正しいデータが出てくるかを示す。この例では、バ
ーストレングスは“2”に、レイテンシーは“1”に設
定した場合を示す。
を受けて、必要な動作を行う。また、同時にカラムアド
レス信号を取り込む。このリード/ライト動作では、バ
ーストレングスとレイテンシーの2つの概念がある。バ
ーストレングスとは、リード/ライトコマンド信号によ
って、その後の動作を繰り返す回数を示し、レイテンシ
ーとは、リード時においてコマンド信号から何サイクル
目に正しいデータが出てくるかを示す。この例では、バ
ーストレングスは“2”に、レイテンシーは“1”に設
定した場合を示す。
【0010】ライト時は、I/Oは入力状態になり、ラ
イトコマンド信号と同じタイミングから入力データ信号
を取り込む。リード時は、I/Oは出力状態になり、レ
イテンシーを“1”に設定した場合、次のT3サイクル
から正しいデータが出てくる。バーストレングスが
“2”であることから、2番目のデータを出すためにT
3サイクルにはNOPサイクルが入る。このNOPサイ
クルでは、コマンド信号として特に意味はなく、リード
/ライトなどの動作を継続するためにのみ用いる。
イトコマンド信号と同じタイミングから入力データ信号
を取り込む。リード時は、I/Oは出力状態になり、レ
イテンシーを“1”に設定した場合、次のT3サイクル
から正しいデータが出てくる。バーストレングスが
“2”であることから、2番目のデータを出すためにT
3サイクルにはNOPサイクルが入る。このNOPサイ
クルでは、コマンド信号として特に意味はなく、リード
/ライトなどの動作を継続するためにのみ用いる。
【0011】(4) バンクプリチャージ動作 次に、前と別のバンクからのデータや別のワード線のデ
ータをアクセスしたい場合、T5サイクルで新たにバン
クアクティブコマンド信号を入れる前に、DRAMと同
様にT4サイクルでバンクプリチャージコマンド信号が
必要となる。
ータをアクセスしたい場合、T5サイクルで新たにバン
クアクティブコマンド信号を入れる前に、DRAMと同
様にT4サイクルでバンクプリチャージコマンド信号が
必要となる。
【0012】以上のようにして、シンクロナスDRAM
の基本動作は、(1) バンクアクティブ信号、(2) リード
信号、(3) ライト信号、(4) バンクプリチャージ信号の
4つのコマンド信号を使って行われる。
の基本動作は、(1) バンクアクティブ信号、(2) リード
信号、(3) ライト信号、(4) バンクプリチャージ信号の
4つのコマンド信号を使って行われる。
【0013】なお、このようなシンクロナスDRAMな
どの半導体記憶装置に関する技術としては、たとえば社
団法人電子通信学会、昭和59年11月30日発行、
「LSIハンドブック」P485〜P533などの文献
に記載されている。
どの半導体記憶装置に関する技術としては、たとえば社
団法人電子通信学会、昭和59年11月30日発行、
「LSIハンドブック」P485〜P533などの文献
に記載されている。
【0014】
【発明が解決しようとする課題】ところが、前記のよう
なシンクロナスDRAMのパイプライン方式による技術
においては、ランダムアクセスへの対応性、バースト長
の自由度の点で最も柔軟な方式と思われているが、現在
の回路方式では高速性を向上していくうえで問題がある
ことが本発明者によって見い出された。
なシンクロナスDRAMのパイプライン方式による技術
においては、ランダムアクセスへの対応性、バースト長
の自由度の点で最も柔軟な方式と思われているが、現在
の回路方式では高速性を向上していくうえで問題がある
ことが本発明者によって見い出された。
【0015】すなわち、現在用いているパイプライン方
式は、アクセスパス(カラム系)を2つまたは3つのス
テージに分割、すなわちピッチを短くすることで、高速
スループットを実現するものであり、より高速なシステ
ムサイクルに対応するためには、さらにステージ分割を
増やさなければならないことになる。
式は、アクセスパス(カラム系)を2つまたは3つのス
テージに分割、すなわちピッチを短くすることで、高速
スループットを実現するものであり、より高速なシステ
ムサイクルに対応するためには、さらにステージ分割を
増やさなければならないことになる。
【0016】しかし、このようなパイプライン方式にお
いては、データ信号を増幅する動作などはこれをさらに
分割することができないので、もはやそれに要する時間
よりも短いサイクルには対応できないという問題が発生
する。
いては、データ信号を増幅する動作などはこれをさらに
分割することができないので、もはやそれに要する時間
よりも短いサイクルには対応できないという問題が発生
する。
【0017】そこで、本発明の目的は、このような現在
のパイプライン方式を改良し、高速なシステムクロック
信号のもとでも、内部のアクセスパス制御は分周された
内部信号を用い、複数系統のアクセスパスとの併用によ
ってピッチを短くすることなく、さらに高速サイクルに
対応できる新しいパイプライン方式によるシンクロナス
DRAMなどの半導体記憶装置を提供することにある。
のパイプライン方式を改良し、高速なシステムクロック
信号のもとでも、内部のアクセスパス制御は分周された
内部信号を用い、複数系統のアクセスパスとの併用によ
ってピッチを短くすることなく、さらに高速サイクルに
対応できる新しいパイプライン方式によるシンクロナス
DRAMなどの半導体記憶装置を提供することにある。
【0018】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【0019】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【0020】すなわち、本発明の半導体記憶装置は、シ
ステムクロック信号に同期して内部の制御を行う同期式
の半導体記憶装置に適用されるものであり、1つのメモ
リアレイに対して複数のアドレスデコーダを有し、これ
らのアドレスデコーダに対応して複数系統の互いに独立
して動作できるアクセスパスを持つものである。
ステムクロック信号に同期して内部の制御を行う同期式
の半導体記憶装置に適用されるものであり、1つのメモ
リアレイに対して複数のアドレスデコーダを有し、これ
らのアドレスデコーダに対応して複数系統の互いに独立
して動作できるアクセスパスを持つものである。
【0021】また、アクセスパスを制御する内部信号
は、システムクロックからの分周信号(2倍分周)を用
いる。
は、システムクロックからの分周信号(2倍分周)を用
いる。
【0022】特に、回路アーキテクチャとしてはパイプ
ライン方式を用いるようにし、たとえば2つのカラムア
ドレスデコーダを有するシンクロナスDRAMに適用す
る場合には、2系統のアクセスパスを持つようにしたも
のである。
ライン方式を用いるようにし、たとえば2つのカラムア
ドレスデコーダを有するシンクロナスDRAMに適用す
る場合には、2系統のアクセスパスを持つようにしたも
のである。
【0023】さらに、この半導体記憶装置を、マイクロ
プロセッサおよび主記憶装置などを内蔵するデータ処理
システムに用い、主記憶装置をこの半導体記憶装置で構
成するようにしたものである。
プロセッサおよび主記憶装置などを内蔵するデータ処理
システムに用い、主記憶装置をこの半導体記憶装置で構
成するようにしたものである。
【0024】
【作用】前記した半導体記憶装置によれば、複数系統の
アクセスパスを持つことにより、任意のアクセス要求が
発生したときに、複数系統のうちの1つがこれを受け持
ち、さらに次のアクセス要求に対しては他のいずれかの
系統がこれを受け持ち、順次空いているいずれかの系統
がアクセス要求に対応することができる。
アクセスパスを持つことにより、任意のアクセス要求が
発生したときに、複数系統のうちの1つがこれを受け持
ち、さらに次のアクセス要求に対しては他のいずれかの
系統がこれを受け持ち、順次空いているいずれかの系統
がアクセス要求に対応することができる。
【0025】これにより、連続して発生されるアクセス
要求に対して、複数系統のアクセスパスのいずれかが必
ずアクセスに応じることができ、これによってスループ
ットの向上を実現することができる。
要求に対して、複数系統のアクセスパスのいずれかが必
ずアクセスに応じることができ、これによってスループ
ットの向上を実現することができる。
【0026】特に、パイプライン方式を用いる場合に
は、アクセスパスの動作サイクルを複数段のステージに
分割して処理し、システムの高速化に対応しパイプライ
ンピッチを短くせずとも、それぞれの分割されたステー
ジを並列動作させることができるので、さらに高速なシ
ステムサイクルに対応することができる。
は、アクセスパスの動作サイクルを複数段のステージに
分割して処理し、システムの高速化に対応しパイプライ
ンピッチを短くせずとも、それぞれの分割されたステー
ジを並列動作させることができるので、さらに高速なシ
ステムサイクルに対応することができる。
【0027】たとえば、2系統のアクセスパスを持つシ
ンクロナスDRAMの場合には、任意のアクセス要求が
発生したときに、必ずどちらか一方がこれを受け持ち、
次のアクセス要求に対しては他方がこれを受け持ち、交
互にアクセス要求に対応することができる。
ンクロナスDRAMの場合には、任意のアクセス要求が
発生したときに、必ずどちらか一方がこれを受け持ち、
次のアクセス要求に対しては他方がこれを受け持ち、交
互にアクセス要求に対応することができる。
【0028】なお、この場合に、初めてのアクセス要求
に対し、どちらのパスがこれに応じるかはその時の半導
体記憶装置の内部状態、すなわちクロック信号の状態に
よって決まり、外部からは一切これを区別することはで
きない。但し、電気特性上の有意差はない。
に対し、どちらのパスがこれに応じるかはその時の半導
体記憶装置の内部状態、すなわちクロック信号の状態に
よって決まり、外部からは一切これを区別することはで
きない。但し、電気特性上の有意差はない。
【0029】さらに、データ処理システムの主記憶装置
をシンクロナスDRAMなどの半導体記憶装置で構成し
た場合には、マイクロプロセッサの高速化に伴って主記
憶装置を介した高速なデータ処理に良好に対応すること
ができる。
をシンクロナスDRAMなどの半導体記憶装置で構成し
た場合には、マイクロプロセッサの高速化に伴って主記
憶装置を介した高速なデータ処理に良好に対応すること
ができる。
【0030】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。
に説明する。
【0031】図1は本発明の一実施例である半導体記憶
装置の要部構成を示す機能ブロック図、図2(a),(b) は
本実施例と従来例のメモリアレイのマット構成を示す説
明図、図3は本実施例におけるマット構成の回路接続
図、図4は本実施例の半導体記憶装置を適用したデータ
処理システムの要部構成を示す機能ブロック図、図5
(a),(b) 〜図7(a),(b) は本実施例において、リード動
作、ライト動作およびリード/ライト混成動作時におけ
るアクセスパスの説明図とタイミングチャートである。
装置の要部構成を示す機能ブロック図、図2(a),(b) は
本実施例と従来例のメモリアレイのマット構成を示す説
明図、図3は本実施例におけるマット構成の回路接続
図、図4は本実施例の半導体記憶装置を適用したデータ
処理システムの要部構成を示す機能ブロック図、図5
(a),(b) 〜図7(a),(b) は本実施例において、リード動
作、ライト動作およびリード/ライト混成動作時におけ
るアクセスパスの説明図とタイミングチャートである。
【0032】まず、図1により本実施例の半導体記憶装
置の要部構成を説明する。
置の要部構成を説明する。
【0033】本実施例の半導体記憶装置は、たとえば複
数系統のアクセスパスのうち、2系統のアクセスパスを
持ち、システムクロック信号に同期して内部の制御を行
うシンクロナスDRAMとされ、1つのメモリアレイM
−ARYと、2組のカラムアドレスデコーダC−ADC
R(S),(F)、カラムアドレスラッチ回路C−ALA
T(S),(F)、データライトアンプDWAMP(S),
(F)、データリードアンプDRAMP(S),(F)お
よびデータラッチ回路DLAT(S),(F)と、1つの
カラムアドレスバッファC−ADB、データマルチプレ
クサDMPX、データ入力バッファDIB、データ出力
バッファDOBおよび制御回路/タイミング発生回路C
ONT/TGとの他に、さらにロウアドレスデコーダR
−ADCRに対応する図示しないバッファなどから構成
されている。
数系統のアクセスパスのうち、2系統のアクセスパスを
持ち、システムクロック信号に同期して内部の制御を行
うシンクロナスDRAMとされ、1つのメモリアレイM
−ARYと、2組のカラムアドレスデコーダC−ADC
R(S),(F)、カラムアドレスラッチ回路C−ALA
T(S),(F)、データライトアンプDWAMP(S),
(F)、データリードアンプDRAMP(S),(F)お
よびデータラッチ回路DLAT(S),(F)と、1つの
カラムアドレスバッファC−ADB、データマルチプレ
クサDMPX、データ入力バッファDIB、データ出力
バッファDOBおよび制御回路/タイミング発生回路C
ONT/TGとの他に、さらにロウアドレスデコーダR
−ADCRに対応する図示しないバッファなどから構成
されている。
【0034】すなわち、本実施例のシンクロナスDRA
Mは、1つのメモリアレイM−ARYに対して互いに独
立して動作できるアクセスパスを2系統持ち、この2系
統のアクセスパスに対応してカラムアドレスデコーダC
−ADCR(S),(F)、データライトアンプDWAM
P(S),(F)、データリードアンプDRAMP(S),
(F)などのカラム系のアドレス処理回路およびデータ
処理回路が2組設けられている。
Mは、1つのメモリアレイM−ARYに対して互いに独
立して動作できるアクセスパスを2系統持ち、この2系
統のアクセスパスに対応してカラムアドレスデコーダC
−ADCR(S),(F)、データライトアンプDWAM
P(S),(F)、データリードアンプDRAMP(S),
(F)などのカラム系のアドレス処理回路およびデータ
処理回路が2組設けられている。
【0035】このシンクロナスDRAMには、外部から
所定のパルス幅による繰り返し周期のクロック信号CL
Kの他に、制御信号バーRAS,バーCAS,バーWE
などが制御回路/タイミング発生回路CONT/TGに
入力され、これらの制御信号などが組み合わされてバン
クアクティブ信号、リード信号、ライト信号、バンクプ
リチャージ信号の4つのコマンド信号が定義されてい
る。
所定のパルス幅による繰り返し周期のクロック信号CL
Kの他に、制御信号バーRAS,バーCAS,バーWE
などが制御回路/タイミング発生回路CONT/TGに
入力され、これらの制御信号などが組み合わされてバン
クアクティブ信号、リード信号、ライト信号、バンクプ
リチャージ信号の4つのコマンド信号が定義されてい
る。
【0036】また、制御回路/タイミング発生回路CO
NT/TGに入力されるクロック信号CLKにより、2
系統のアクセスパスを制御するアクセスパス制御信号φ
SP,φFPが生成され、このアクセスパス制御信号φ
SPとφFPはクロック信号CLKに同期して2倍に分
周され交互に発生するパルス信号となっており、カラム
アドレスラッチ回路C−ALAT(S),(F)、データ
ラッチ回路DLATに入力され、2系統のアクセスパス
の切り換え信号として用いられている。
NT/TGに入力されるクロック信号CLKにより、2
系統のアクセスパスを制御するアクセスパス制御信号φ
SP,φFPが生成され、このアクセスパス制御信号φ
SPとφFPはクロック信号CLKに同期して2倍に分
周され交互に発生するパルス信号となっており、カラム
アドレスラッチ回路C−ALAT(S),(F)、データ
ラッチ回路DLATに入力され、2系統のアクセスパス
の切り換え信号として用いられている。
【0037】たとえば、データのリード動作時には、ア
クセスパスに対応するカラムアドレスラッチ回路C−A
LAT(S),(F)がアクセスパス制御信号φSP,φ
FPにより交互に切り換えられ、またデータのライト動
作時にはカラムアドレスラッチ回路C−ALAT(S),
(F)およびデータラッチ回路DLATが交互に切り換
えられるような構成となっている。
クセスパスに対応するカラムアドレスラッチ回路C−A
LAT(S),(F)がアクセスパス制御信号φSP,φ
FPにより交互に切り換えられ、またデータのライト動
作時にはカラムアドレスラッチ回路C−ALAT(S),
(F)およびデータラッチ回路DLATが交互に切り換
えられるような構成となっている。
【0038】さらに、このクロック信号CLKによりデ
ータマルチプレクサDMPXを制御する出力制御信号φ
DOが生成され、クロック信号CLKに同期して遅延さ
れて発生するパルス信号となっており、リード動作時に
データマルチプレクサDMPXが2系統のアクセスパス
に応じて切り換えられるようになっている。
ータマルチプレクサDMPXを制御する出力制御信号φ
DOが生成され、クロック信号CLKに同期して遅延さ
れて発生するパルス信号となっており、リード動作時に
データマルチプレクサDMPXが2系統のアクセスパス
に応じて切り換えられるようになっている。
【0039】また、メモリアレイM−ARYにおけるマ
ット構成は、たとえば図2(a) のように、メモリアレイ
M−ARY(S),(F)の周りの回路をできるだけ少な
くし、図2(b) に示すDRAMに比べてチップサイズの
増加を小さくするために、センスアンプSAとして同時
あるいは並列的に実行できるシェアード方式を採用し、
2つのメモリアレイM−ARY(S),(F)で共用する
工夫が採られている。
ット構成は、たとえば図2(a) のように、メモリアレイ
M−ARY(S),(F)の周りの回路をできるだけ少な
くし、図2(b) に示すDRAMに比べてチップサイズの
増加を小さくするために、センスアンプSAとして同時
あるいは並列的に実行できるシェアード方式を採用し、
2つのメモリアレイM−ARY(S),(F)で共用する
工夫が採られている。
【0040】この場合に、マット構成の回路接続図は図
3のように示すことができ、リード/ライト動作は、2
系統のそれぞれのカラムアドレスデコーダC−ADCR
(S),(F)、カラムアドレススイッチC−ASW
(S),(F)からメモリアレイM−ARY(S),(F)
内のビット線を介してシェアード方式のセンスアンプS
Aにアクセスすることによって行われる。
3のように示すことができ、リード/ライト動作は、2
系統のそれぞれのカラムアドレスデコーダC−ADCR
(S),(F)、カラムアドレススイッチC−ASW
(S),(F)からメモリアレイM−ARY(S),(F)
内のビット線を介してシェアード方式のセンスアンプS
Aにアクセスすることによって行われる。
【0041】以上のように構成されるシンクロナスDR
AMは、たとえば図4に示すように、マイクロプロセッ
サMPU、キャッシュ記憶装置、これらにシステムバス
を通じて接続される主記憶コントローラ、バスコントロ
ーラ、グラフィックコントローラ、さらに主記憶コント
ローラに接続される主記憶装置、グラフィックコントロ
ーラに接続されるディスプレイなどから構成されるデー
タ処理システムに用いられ、バスコントローラを通じて
外部バスに接続されている。
AMは、たとえば図4に示すように、マイクロプロセッ
サMPU、キャッシュ記憶装置、これらにシステムバス
を通じて接続される主記憶コントローラ、バスコントロ
ーラ、グラフィックコントローラ、さらに主記憶コント
ローラに接続される主記憶装置、グラフィックコントロ
ーラに接続されるディスプレイなどから構成されるデー
タ処理システムに用いられ、バスコントローラを通じて
外部バスに接続されている。
【0042】このデータ処理システムにおいては、主記
憶装置を本実施例の高速モードを持つシンクロナスDR
AMで構成し、特に主記憶装置から主記憶コントローラ
を介してキャッシュ記憶装置に対して行うキャッシュ記
憶装置のミスヒット時のデータ書き換え動作、またグラ
フィックコントローラを介してディスプレイに対して行
う主記憶装置のデータのグラフィックス出力動作などの
高速なデータ処理が必要とされる動作に良好に用いられ
る。
憶装置を本実施例の高速モードを持つシンクロナスDR
AMで構成し、特に主記憶装置から主記憶コントローラ
を介してキャッシュ記憶装置に対して行うキャッシュ記
憶装置のミスヒット時のデータ書き換え動作、またグラ
フィックコントローラを介してディスプレイに対して行
う主記憶装置のデータのグラフィックス出力動作などの
高速なデータ処理が必要とされる動作に良好に用いられ
る。
【0043】さらに、このデータ処理システムは、マイ
クロプロセッサMPUの高速化に対応して主記憶装置の
高速化を狙って、バーストモードを実現する回路アーキ
テクチャとしてパイプライン方式が用いられ、たとえば
アクセスパスが3つのステージに分割され、それぞれの
分割されたステージを並列動作させることができるの
で、ランダムアクセスへの対応性、バースト長の自由度
の点で柔軟な構成となっている。
クロプロセッサMPUの高速化に対応して主記憶装置の
高速化を狙って、バーストモードを実現する回路アーキ
テクチャとしてパイプライン方式が用いられ、たとえば
アクセスパスが3つのステージに分割され、それぞれの
分割されたステージを並列動作させることができるの
で、ランダムアクセスへの対応性、バースト長の自由度
の点で柔軟な構成となっている。
【0044】次に、本実施例の作用について、シンクロ
ナスDRAMの動作を図5〜図7により説明する。
ナスDRAMの動作を図5〜図7により説明する。
【0045】なお、基本的な動作は、前述において説明
したように、バンクアクティブ信号、リード信号、ライ
ト信号、バンクプリチャージ信号の4つのコマンド信号
を使って、バンクアクティブ動作、リード動作、ライト
動作、バンクプリチャージ動作が行われる。
したように、バンクアクティブ信号、リード信号、ライ
ト信号、バンクプリチャージ信号の4つのコマンド信号
を使って、バンクアクティブ動作、リード動作、ライト
動作、バンクプリチャージ動作が行われる。
【0046】ここでは、本実施例の特徴であるリード時
の動作、ライト時の動作、リード/ライト時の混成動作
について、それぞれ図5〜図7のアクセスパスとタイミ
ングチャートに基づいて順に説明する。
の動作、ライト時の動作、リード/ライト時の混成動作
について、それぞれ図5〜図7のアクセスパスとタイミ
ングチャートに基づいて順に説明する。
【0047】(1).リード時の動作(図5(a),(b) ) クロック信号CLKのT1サイクルから動作がスタート
し、このT1サイクルの初めにアクセスパス制御信号φ
SPが発生し、一方のアクセスパス(S)側を起動す
る。そして、カラムアドレスバッファC−ADB内のア
ドレス信号Add“1”を、アクセスパス制御信号φS
Pによりカラムアドレスラッチ回路C−ALAT(S)
に取り込む。このアドレス信号は、次のアクセスパス制
御信号φSPが出るまで(T3サイクルの初めまで)有
効な内部アドレス信号としてラッチされている。
し、このT1サイクルの初めにアクセスパス制御信号φ
SPが発生し、一方のアクセスパス(S)側を起動す
る。そして、カラムアドレスバッファC−ADB内のア
ドレス信号Add“1”を、アクセスパス制御信号φS
Pによりカラムアドレスラッチ回路C−ALAT(S)
に取り込む。このアドレス信号は、次のアクセスパス制
御信号φSPが出るまで(T3サイクルの初めまで)有
効な内部アドレス信号としてラッチされている。
【0048】この間に、アドレス信号に対応するメモリ
アレイM−ARYのワード線およびビット線により選択
されたメモリセルからデータを読み出し、カラムアドレ
スデコーダC−ADCR(S)、データリードアンプD
RAMP(S)を介して増幅までの一連の動作を行う。
そこで、増幅されたデータ信号を、T3サイクルの初め
の出力制御信号φDOによってデータマルチプレクサD
MPXを切り換え、たとえば2サイクル分遅延してデー
タ出力バッファDOBから出力データ信号として取り出
す。
アレイM−ARYのワード線およびビット線により選択
されたメモリセルからデータを読み出し、カラムアドレ
スデコーダC−ADCR(S)、データリードアンプD
RAMP(S)を介して増幅までの一連の動作を行う。
そこで、増幅されたデータ信号を、T3サイクルの初め
の出力制御信号φDOによってデータマルチプレクサD
MPXを切り換え、たとえば2サイクル分遅延してデー
タ出力バッファDOBから出力データ信号として取り出
す。
【0049】続いて、T2サイクルが開始されると、今
度はアクセスパス制御信号φFPが発生され、他方のア
クセスパス(F)側を起動する。同様に、この時のアド
レス信号Add“2”をカラムアドレスラッチ回路C−
ALAT(F)に取り込み、次のアクセスパス制御信号
φFPが出るまで(T4サイクルの初めまで)内部アド
レス信号としてラッチされている。ここで、読み出し、
増幅されたデータ信号をT4サイクルの初めの出力制御
信号φDO信号によって、先と同様に出力データ信号と
して取り出す。
度はアクセスパス制御信号φFPが発生され、他方のア
クセスパス(F)側を起動する。同様に、この時のアド
レス信号Add“2”をカラムアドレスラッチ回路C−
ALAT(F)に取り込み、次のアクセスパス制御信号
φFPが出るまで(T4サイクルの初めまで)内部アド
レス信号としてラッチされている。ここで、読み出し、
増幅されたデータ信号をT4サイクルの初めの出力制御
信号φDO信号によって、先と同様に出力データ信号と
して取り出す。
【0050】このT2サイクルからT3サイクルにかけ
ての時間は、内部アドレス信号内部Add(S),内部
Add(F)に示すように、アクセスパス(S)、アク
セスパス(F)のそれぞれの読み出し動作がオーバラッ
プしているが、両方のアクセスパスが互いに独立してい
ることで、それぞれの動作を両立させることができる。
ての時間は、内部アドレス信号内部Add(S),内部
Add(F)に示すように、アクセスパス(S)、アク
セスパス(F)のそれぞれの読み出し動作がオーバラッ
プしているが、両方のアクセスパスが互いに独立してい
ることで、それぞれの動作を両立させることができる。
【0051】また、アドレス信号の取り込みから読み出
し、増幅までの一連の動作は2サイクルを使っているた
め、アクセス時間の比較的遅いデバイスでもサイクル時
間の高速化が容易に実現できる。
し、増幅までの一連の動作は2サイクルを使っているた
め、アクセス時間の比較的遅いデバイスでもサイクル時
間の高速化が容易に実現できる。
【0052】さらに、T3サイクルからT11サイクル
においても、アドレス信号Add“3”〜Add“1
1”に対してT1サイクルおよびT2サイクルと同様の
動作を繰り返して行い、これによってリード動作は2系
統のアクセスパス(S)、アクセスパス(F)が交互に
切り換えられて実行される。
においても、アドレス信号Add“3”〜Add“1
1”に対してT1サイクルおよびT2サイクルと同様の
動作を繰り返して行い、これによってリード動作は2系
統のアクセスパス(S)、アクセスパス(F)が交互に
切り換えられて実行される。
【0053】(2).ライト時の動作(図6(a),(b) ) クロック信号CLKのT1サイクルの初めに、アクセス
パス制御信号φSPによりアドレス信号Add“1”、
入力データ信号“1”を取り込む。このアドレス信号
を、リード時と同様にカラムアドレスバッファC−AD
Bからカラムアドレスラッチ回路C−ALAT(S)に
取り込み、一方入力データ信号を、データ入力バッファ
DIBからデータラッチ回路DLAT(S)に取り込
む。これらは、T3サイクルで次のデータ信号の取り込
み時まで有効に保持される。
パス制御信号φSPによりアドレス信号Add“1”、
入力データ信号“1”を取り込む。このアドレス信号
を、リード時と同様にカラムアドレスバッファC−AD
Bからカラムアドレスラッチ回路C−ALAT(S)に
取り込み、一方入力データ信号を、データ入力バッファ
DIBからデータラッチ回路DLAT(S)に取り込
む。これらは、T3サイクルで次のデータ信号の取り込
み時まで有効に保持される。
【0054】この間の2サイクルの時間に、データラッ
チ回路DLAT(S)からデータライトアンプDWAM
P(S)、カラムアドレスデコーダC−ADCR(S)
を介して、アドレス信号に対応するメモリアレイM−A
RYのワード線およびビット線により選択されたメモリ
セルにデータの書き込み動作を行う。
チ回路DLAT(S)からデータライトアンプDWAM
P(S)、カラムアドレスデコーダC−ADCR(S)
を介して、アドレス信号に対応するメモリアレイM−A
RYのワード線およびビット線により選択されたメモリ
セルにデータの書き込み動作を行う。
【0055】続いて、T2サイクルでは、同様にアクセ
スパス制御信号φFPが出てアドレス信号Add
“2”、入力データ信号“2”の取り込みからの一連の
データの書き込み動作を行う。さらに、T3サイクルか
らT11サイクルにおいても、アドレス信号Add
“3”〜Add“11”に対してT1サイクルおよびT
2サイクルと同様の動作を繰り返して行う。
スパス制御信号φFPが出てアドレス信号Add
“2”、入力データ信号“2”の取り込みからの一連の
データの書き込み動作を行う。さらに、T3サイクルか
らT11サイクルにおいても、アドレス信号Add
“3”〜Add“11”に対してT1サイクルおよびT
2サイクルと同様の動作を繰り返して行う。
【0056】このように、ライト動作においても、2つ
のアクセスパスが交互に、また独立して動作させること
ができるので、内部アドレス信号内部Add(S),内
部Add(F)、内部データ信号(S),(F)に示すよ
うに、アクセスパス(S)、アクセスパス(F)のそれ
ぞれの書き込み動作をオーバラップさせて動作を両立さ
せることができる。
のアクセスパスが交互に、また独立して動作させること
ができるので、内部アドレス信号内部Add(S),内
部Add(F)、内部データ信号(S),(F)に示すよ
うに、アクセスパス(S)、アクセスパス(F)のそれ
ぞれの書き込み動作をオーバラップさせて動作を両立さ
せることができる。
【0057】(3).リード/ライト時の混成動作(図7
(a),(b) ) リードからライトへ、またライトからリードへと連続し
て動作を行う場合は、前述のリード時およびライト時の
動作と同様であるが、リード動作からライト動作への連
続動作においては、リード動作に必要なレイテンシー
(3サイクル)と、I/Oの切り換え(出力から入力)
に1サイクルを取るため、T3サイクルからT6サイク
ルの間はダミーサイクルを置く必要がある。
(a),(b) ) リードからライトへ、またライトからリードへと連続し
て動作を行う場合は、前述のリード時およびライト時の
動作と同様であるが、リード動作からライト動作への連
続動作においては、リード動作に必要なレイテンシー
(3サイクル)と、I/Oの切り換え(出力から入力)
に1サイクルを取るため、T3サイクルからT6サイク
ルの間はダミーサイクルを置く必要がある。
【0058】また、ライト動作からリード動作へと連続
して動作を行う場合は、先のようなダミーサイクルを置
く必要はなく、連続した動作が可能となる。
して動作を行う場合は、先のようなダミーサイクルを置
く必要はなく、連続した動作が可能となる。
【0059】なお、図7(a) においては、一方のアクセ
スパス(S)側がライト動作によってアドレス信号に対
応する選択されたメモリアレイM−ARYのメモリセル
にデータの書き込みを行い、他方のアクセスパス(F)
側がリード動作によってアドレス信号に対応する選択さ
れたメモリアレイM−ARYのメモリセルからデータの
読み出しを行っている。
スパス(S)側がライト動作によってアドレス信号に対
応する選択されたメモリアレイM−ARYのメモリセル
にデータの書き込みを行い、他方のアクセスパス(F)
側がリード動作によってアドレス信号に対応する選択さ
れたメモリアレイM−ARYのメモリセルからデータの
読み出しを行っている。
【0060】以上のようにして、リード動作およびライ
ト動作において、2つのアクセスパスを交互に、かつ独
立して動作させることができるので、連続したアクセス
要求に対しても高いスループットを実現することができ
る。
ト動作において、2つのアクセスパスを交互に、かつ独
立して動作させることができるので、連続したアクセス
要求に対しても高いスループットを実現することができ
る。
【0061】次に、メモリアレイM−ARYのマップ構
成において、センスアンプSAのシェアード方式による
基本動作を図3により説明する。
成において、センスアンプSAのシェアード方式による
基本動作を図3により説明する。
【0062】たとえば、メモリアレイM−ARY(S)
側のマットのワード線が選択された場合には、通常のシ
ェアード方式と同様に、信号線SH(F)はLowレベ
ルとなり、メモリアレイM−ARY(F)側のビット線
をセンスアンプSAから切り離す。同時に、信号線SH
(S)はHighレベルとなり、メモリアレイM−AR
Y(S)からの信号をセンスアンプSAに伝え、この状
態でセンスアンプSAの増幅動作を行う。
側のマットのワード線が選択された場合には、通常のシ
ェアード方式と同様に、信号線SH(F)はLowレベ
ルとなり、メモリアレイM−ARY(F)側のビット線
をセンスアンプSAから切り離す。同時に、信号線SH
(S)はHighレベルとなり、メモリアレイM−AR
Y(S)からの信号をセンスアンプSAに伝え、この状
態でセンスアンプSAの増幅動作を行う。
【0063】その後、従来のシェアード方式のままであ
れば、メモリアレイM−ARY(F)側はセンスアンプ
SAと切り離されたままとなり、メモリアレイM−AR
Y(F)側のカラムアドレスデコーダC−ADCR
(F)からのアクセスはできなくなるが、本実施例にお
いては、一旦増幅を終了した後で直ちに信号線SH
(F)をHighレベルとして、メモリアレイM−AR
Y(F)側のビット線もセンスアンプSAに接続してお
く。
れば、メモリアレイM−ARY(F)側はセンスアンプ
SAと切り離されたままとなり、メモリアレイM−AR
Y(F)側のカラムアドレスデコーダC−ADCR
(F)からのアクセスはできなくなるが、本実施例にお
いては、一旦増幅を終了した後で直ちに信号線SH
(F)をHighレベルとして、メモリアレイM−AR
Y(F)側のビット線もセンスアンプSAに接続してお
く。
【0064】このようにすれば、その後はメモリアレイ
M−ARY(S)、メモリアレイM−ARY(F)のど
ちら側からのアクセスも可能になり、2つのアクセスパ
スを交互に、かつ独立して動作させることができる。こ
こで、信号線SH(F)をHighレベルにするタイミ
ングは、増幅の途中からでもそのデータを破壊しないの
であれば可能である。
M−ARY(S)、メモリアレイM−ARY(F)のど
ちら側からのアクセスも可能になり、2つのアクセスパ
スを交互に、かつ独立して動作させることができる。こ
こで、信号線SH(F)をHighレベルにするタイミ
ングは、増幅の途中からでもそのデータを破壊しないの
であれば可能である。
【0065】従って、本実施例のシンクロナスDRAM
による半導体記憶装置によれば、1つのメモリアレイM
−ARYに対して、2組のカラムアドレスデコーダC−
ADCR(S),(F)、データライトアンプDWAMP
(S),(F)、データリードアンプDRAMP(S),
(F)などのカラム系処理回路が設けられていることに
より、任意のアクセス要求が発生したときに、一方のカ
ラム系処理回路によるアクセスパスがこれを受け持ち、
次のアクセス要求に対しては他方のカラム系処理回路に
よるアクセスパスがこれを受け持つことができるので、
連続したアクセス要求に対しても交互にアクセスに応じ
ることができので、スループットの向上を図ることがで
きる。
による半導体記憶装置によれば、1つのメモリアレイM
−ARYに対して、2組のカラムアドレスデコーダC−
ADCR(S),(F)、データライトアンプDWAMP
(S),(F)、データリードアンプDRAMP(S),
(F)などのカラム系処理回路が設けられていることに
より、任意のアクセス要求が発生したときに、一方のカ
ラム系処理回路によるアクセスパスがこれを受け持ち、
次のアクセス要求に対しては他方のカラム系処理回路に
よるアクセスパスがこれを受け持つことができるので、
連続したアクセス要求に対しても交互にアクセスに応じ
ることができので、スループットの向上を図ることがで
きる。
【0066】特に、このシンクロナスDRAMをデータ
処理システムの主記憶装置に構成し、マイクロプロセッ
サMPUの高速化に対応してパイプライン方式を用いる
ことにより、それぞれのアクセスパスを3つ、さらにそ
れ以上の複数のステージに分割し、それぞれのステージ
を並列動作させることができるので、ランダムアクセス
への対応性、バースト長の自由度の柔軟性に加えて、さ
らに高速なシステムサイクルに対応することができる。
処理システムの主記憶装置に構成し、マイクロプロセッ
サMPUの高速化に対応してパイプライン方式を用いる
ことにより、それぞれのアクセスパスを3つ、さらにそ
れ以上の複数のステージに分割し、それぞれのステージ
を並列動作させることができるので、ランダムアクセス
への対応性、バースト長の自由度の柔軟性に加えて、さ
らに高速なシステムサイクルに対応することができる。
【0067】また、センスアンプSAとしてシェアード
方式を採用し、2つのメモリアレイM−ARY(S),
(F)で共用しているので、メモリアレイM−ARYの
周りの回路をできるだけ少なくし、従来のシンクロナス
DRAMに比べてチップサイズの増加をできる限り小さ
くすることができる。
方式を採用し、2つのメモリアレイM−ARY(S),
(F)で共用しているので、メモリアレイM−ARYの
周りの回路をできるだけ少なくし、従来のシンクロナス
DRAMに比べてチップサイズの増加をできる限り小さ
くすることができる。
【0068】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【0069】たとえば、本実施例の半導体記憶装置につ
いては、2系統のアクセスパスを持つシンクロナスDR
AMに適用した場合について説明したが、本発明は前記
実施例に限定されるものではなく、3系統以上のアクセ
スパスを持つDRAMや、またはSRAMなどの他のシ
ステムクロック同期式の半導体記憶装置、さらにこの同
期式の半導体記憶装置を内蔵したデータ処理システムに
ついても広く適用可能である。
いては、2系統のアクセスパスを持つシンクロナスDR
AMに適用した場合について説明したが、本発明は前記
実施例に限定されるものではなく、3系統以上のアクセ
スパスを持つDRAMや、またはSRAMなどの他のシ
ステムクロック同期式の半導体記憶装置、さらにこの同
期式の半導体記憶装置を内蔵したデータ処理システムに
ついても広く適用可能である。
【0070】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【0071】(1).1つのメモリアレイに対して複数のカ
ラムアドレスデコーダを有し、これらの複数のカラムア
ドレスデコーダに対応して互いに独立して動作できるア
クセスパスを複数系統持つことにより、任意のアクセス
要求が発生したときに、複数系統のうちの1つがこれを
受け持ち、順次空いているいずれかの系統がアクセス要
求に対応することができるので、連続して発生されるア
クセス要求に対してもスループットの向上が可能とな
る。
ラムアドレスデコーダを有し、これらの複数のカラムア
ドレスデコーダに対応して互いに独立して動作できるア
クセスパスを複数系統持つことにより、任意のアクセス
要求が発生したときに、複数系統のうちの1つがこれを
受け持ち、順次空いているいずれかの系統がアクセス要
求に対応することができるので、連続して発生されるア
クセス要求に対してもスループットの向上が可能とな
る。
【0072】(2).前記(1) において、特にアクセスパス
の動作サイクルを複数段のステージに分割して処理さ
せ、システム信号から分周して発生させた内部信号を使
って、これらの複数段のステージのそれぞれを並列動作
させるパイプライン方式を回路アーキテクチャとして用
いる場合には、パイプラインピッチを短くすることなし
に、さらに高速なシステムサイクルへの対応が可能とな
る。
の動作サイクルを複数段のステージに分割して処理さ
せ、システム信号から分周して発生させた内部信号を使
って、これらの複数段のステージのそれぞれを並列動作
させるパイプライン方式を回路アーキテクチャとして用
いる場合には、パイプラインピッチを短くすることなし
に、さらに高速なシステムサイクルへの対応が可能とな
る。
【0073】(3).前記(1) において、たとえばシンクロ
ナスDRAMとし、かつ2つのカラムアドレスデコーダ
に対応して互いに独立して動作できるアクセスパスを2
系統持つ場合には、任意のアクセス要求が発生した場合
に、必ずどちらか一方がこれを受け持ち、次のアクセス
要求に対しては必ず他方がこれを受け持つことができる
ので、前記(1) の場合のような順番の制約がなく、2系
統のアクセスパスが必ず交互にアクセスに応じることが
可能となる。
ナスDRAMとし、かつ2つのカラムアドレスデコーダ
に対応して互いに独立して動作できるアクセスパスを2
系統持つ場合には、任意のアクセス要求が発生した場合
に、必ずどちらか一方がこれを受け持ち、次のアクセス
要求に対しては必ず他方がこれを受け持つことができる
ので、前記(1) の場合のような順番の制約がなく、2系
統のアクセスパスが必ず交互にアクセスに応じることが
可能となる。
【0074】(4).前記(1) において、たとえばマイクロ
プロセッサおよび主記憶装置などを内蔵するデータ処理
システムに用い、この主記憶装置を前記シンクロナスD
RAMなどの半導体記憶装置で構成した場合には、マイ
クロプロセッサの高速化に伴って、高速なデータ処理へ
の対応が良好に可能となる。
プロセッサおよび主記憶装置などを内蔵するデータ処理
システムに用い、この主記憶装置を前記シンクロナスD
RAMなどの半導体記憶装置で構成した場合には、マイ
クロプロセッサの高速化に伴って、高速なデータ処理へ
の対応が良好に可能となる。
【0075】(5).前記(1) 〜(4) により、複数系統のア
クセスパスおよびパイプライン方式の併用によって、特
に比較的アクセス時間の遅いデバイスに本発明を適用
し、高速なデータスループットの実現が可能とされる同
期式の半導体記憶装置、さらにこれを内蔵したデータ処
理システムを得ることができる。
クセスパスおよびパイプライン方式の併用によって、特
に比較的アクセス時間の遅いデバイスに本発明を適用
し、高速なデータスループットの実現が可能とされる同
期式の半導体記憶装置、さらにこれを内蔵したデータ処
理システムを得ることができる。
【図1】本発明の一実施例である半導体記憶装置の要部
構成を示す機能ブロック図である。
構成を示す機能ブロック図である。
【図2】(a),(b) は本実施例と従来例のメモリアレイの
マット構成を示す説明図である。
マット構成を示す説明図である。
【図3】本実施例におけるマット構成の回路接続図であ
る。
る。
【図4】本実施例の半導体記憶装置を適用したデータ処
理システムの要部構成を示す機能ブロック図である。
理システムの要部構成を示す機能ブロック図である。
【図5】(a),(b) は本実施例において、リード動作時に
おけるアクセスパスの説明図とタイミングチャートであ
る。
おけるアクセスパスの説明図とタイミングチャートであ
る。
【図6】(a),(b) は本実施例において、ライト動作時に
おけるアクセスパスの説明図とタイミングチャートであ
る。
おけるアクセスパスの説明図とタイミングチャートであ
る。
【図7】(a),(b) は本実施例において、リード/ライト
混成動作時におけるアクセスパスの説明図とタイミング
チャートである。
混成動作時におけるアクセスパスの説明図とタイミング
チャートである。
【図8】従来技術の一例である半導体記憶装置の要部構
成を示す機能ブロック図である。
成を示す機能ブロック図である。
【図9】従来技術の一例である半導体記憶装置における
基本動作を示すタイミングチャートである。
基本動作を示すタイミングチャートである。
M−ARY メモリアレイ、 C−ADCR カラムアドレスデコーダ C−ALAT カラムアドレスラッチ回路 DWAMP データライトアンプ DRAMP データリードアンプ DLAT データラッチ回路 C−ADB カラムアドレスバッファ DMPX データマルチプレクサ DIB データ入力バッファ DOB データ出力バッファ CONT/TG 制御回路/タイミング発生回路 R−ADCR ロウアドレスデコーダ C−ASW カラムアドレススイッチ SA センスアンプ MPU マイクロプロセッサ R−ADB ロウアドレスバッファ
Claims (4)
- 【請求項1】 システムクロック信号に同期して内部の
制御を行う同期式の半導体記憶装置であって、1つのメ
モリアレイに対して複数のアドレスデコーダを有し、該
複数のアドレスデコーダに対応して前記システムクロッ
ク信号から分周された内部信号を用いて互いに独立して
動作できるアクセスパスを複数系統持つことを特徴とす
る半導体記憶装置。 - 【請求項2】 前記アクセスパスの動作サイクルを複数
段のステージに分割して処理させ、該複数段のステージ
のそれぞれを並列動作させるパイプライン方式を回路ア
ーキテクチャとして用いることを特徴とする請求項1記
載の半導体記憶装置。 - 【請求項3】 前記半導体記憶装置をシンクロナスDR
AMとし、かつ前記複数のアドレスデコーダとして2つ
のカラムアドレスデコーダを有し、該2つのカラムアド
レスデコーダに対応して前記システムクロック信号を2
倍に分周した内部信号を2系統持ち、これを用いて互い
に独立して動作できるアクセスパスを2系統持ち、任意
のアクセス要求が発生した場合に、必ずどちらか一方が
これを受け持ち、次のアクセス要求に対しては必ず他方
がこれを受け持ち、前記2系統のアクセスパスが必ず交
互にアクセスに応じることを特徴とする請求項1または
2記載の半導体記憶装置。 - 【請求項4】 前記半導体記憶装置を、少なくともマイ
クロプロセッサおよび主記憶装置を内蔵するデータ処理
システムに用い、前記主記憶装置を前記半導体記憶装置
で構成することを特徴とする請求項1,2または3記載
の半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6097079A JPH07307090A (ja) | 1994-05-11 | 1994-05-11 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6097079A JPH07307090A (ja) | 1994-05-11 | 1994-05-11 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07307090A true JPH07307090A (ja) | 1995-11-21 |
Family
ID=14182643
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6097079A Withdrawn JPH07307090A (ja) | 1994-05-11 | 1994-05-11 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07307090A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5764584A (en) * | 1996-12-26 | 1998-06-09 | Mitsubishi Denki Kabushiki Kaisha | Multi-bank synchronous semiconductor memory device |
KR100319441B1 (ko) * | 1998-07-06 | 2002-01-09 | 칼 하인쯔 호르닝어 | 집적 메모리 |
US6552959B2 (en) | 2001-06-18 | 2003-04-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device operable for both of CAS latencies of one and more than one |
JP2012178218A (ja) * | 2006-03-10 | 2012-09-13 | Rambus Inc | モード選択可能プリフェッチおよびクロック対コアタイミングを伴うメモリ装置 |
-
1994
- 1994-05-11 JP JP6097079A patent/JPH07307090A/ja not_active Withdrawn
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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