JPH07307090A

JPH07307090A - 半導体記憶装置

Info

Publication number: JPH07307090A
Application number: JP6097079A
Authority: JP
Inventors: Shinko Ogata; 真弘尾方
Original assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Current assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Priority date: 1994-05-11
Filing date: 1994-05-11
Publication date: 1995-11-21

Abstract

(57)【要約】【目的】複数系統のアクセスパスとの併用によって高
速サイクルに対応できる新しいパイプライン方式による
同期式の半導体記憶装置を提供する。【構成】システムクロック信号に同期して内部の制御
を行うシンクロナスＤＲＡＭであって、１つのメモリア
レイＭ−ＡＲＹに対して互いに独立して動作できるアク
セスパスを２系統持ち、これに対応して（Ｓ），（Ｆ）
の２組のカラムアドレスデコーダＣ−ＡＤＣＲ、カラム
アドレスラッチ回路Ｃ−ＡＬＡＴ、データライトアンプ
ＤＷＡＭＰ、データリードアンプＤＲＡＭＰおよびデー
タラッチ回路ＤＬＡＴのカラム系処理回路が設けられ、
さらにカラムアドレスバッファＣ−ＡＤＢ、データマル
チプレクサＤＭＰＸ、データ入力バッファＤＩＢ、デー
タ出力バッファＤＯＢおよび制御回路／タイミング発生
回路ＣＯＮＴ／ＴＧ、ロウアドレスデコーダＲ−ＡＤＣ
Ｒに対応するロウ系処理回路から構成されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置に関
し、特にシステムクロック信号に同期して内部の制御を
行うシンクロナスＤＲＡＭなどの同期式の半導体記憶装
置において、高速サイクル化に対応できる新しいパイプ
ライン方式による制御が可能とされる半導体記憶装置に
適用して有効な技術に関する。

【０００２】

【従来の技術】近年、マイクロプロセッサの高速化に対
応して主記憶装置側（ＤＲＡＭ）の高速化を狙って、幾
つかの高速ＤＲＡＭが提案されている。たとえば、シン
クロナスＤＲＡＭはその１つで、ほとんどのＤＲＡＭメ
ーカで開発されようとしている。その特徴は、システム
クロック信号に同期して内部の制御を行うこと、バース
トモード（カラム系アクセス）により高速なデータスル
ープットが可能なことである。

【０００３】このバーストモードを実現する回路アーキ
テクチャとしては、パイプライン方式、プリフェッチ方
式およびそれらの混成方式などがあり、パイプライン方
式は、ランダムアクセスへの対応性、バースト長の自由
度の点で最も柔軟な方式と考えられている。

【０００４】このシンクロナスＤＲＡＭにおいて、たと
えば図８に示すように、メモリアレイＭ−ＡＲＹ、カラ
ムアドレスデコーダＣ−ＡＤＣＲ、センスアンプＳＡ、
ロウアドレスデコーダＲ−ＡＤＣＲ、カラムアドレスバ
ッファＣ−ＡＤＢ、ロウアドレスバッファＲ−ＡＤＢ、
データ入力バッファＤＩＢ、データ出力バッファＤＯＢ
および制御回路／タイミング発生回路ＣＯＮＴ／ＴＧな
どから構成され、１つのメモリアレイＭ−ＡＲＹに対し
て１組のカラム系およびロウ系の処理回路が設けられて
いる。

【０００５】このシンクロナスＤＲＡＭの基本的な動作
は、ＤＲＡＭと同じメモリ方式であり、リードやライト
動作を行うためにプリチャージやリフレッシュが必要と
なる。これらの動作を、ＤＲＡＭはクロックタイミング
を制御して行っているのに対し、シンクロナスＤＲＡＭ
はコマンド信号を使って制御している点が特徴である。
このコマンド信号は、ＤＲＡＭに準じてバーＲＡＳ、バ
ーＣＡＳ、バーＷＥなどの制御信号を組み合わせて定義
されるが、このクロック信号自体には何ら意味はない。

【０００６】次に、４つのコマンド信号（(1) バンクア
クティブ信号、(2) リード信号、(3) ライト信号、(4)
バンクプリチャージ信号）を使って、以下にシンクロナ
スＤＲＡＭの基本動作を図９のタイミングチャートに基
づいて説明する。

【０００７】なお、この図９の例においては、Ｔ１サイ
クルではコマンド信号を取り込み、コマンド信号を解読
してその後の動作を開始し、また必要な制御、この例で
はバンクアクティブ動作を行うものとする。

【０００８】(1) バンクアクティブ動作Ｔ１サイクルでは、同時にロウアドレス信号およびバン
クアドレス信号を取り込む。これらのアドレス信号によ
り、活性化されるバンクとロウアドレス信号に対応した
ワード線をセレクトする。この選択されたワード線に接
続された全てのメモリセルの情報は、ＤＲＡＭと同様に
センスアンプにより増幅され、かつラッチされる。この
状態になって始めて、メモリアレイに対してリード／ラ
イト動作が可能となる。シンクロナスＤＲＡＭでは、こ
のセンスアンプ、ラッチに対してリード／ライト動作を
行う。

【０００９】(2),(3) リード／ライト動作Ｔ２サイクルでは、リードまたはライトのコマンド信号
を受けて、必要な動作を行う。また、同時にカラムアド
レス信号を取り込む。このリード／ライト動作では、バ
ーストレングスとレイテンシーの２つの概念がある。バ
ーストレングスとは、リード／ライトコマンド信号によ
って、その後の動作を繰り返す回数を示し、レイテンシ
ーとは、リード時においてコマンド信号から何サイクル
目に正しいデータが出てくるかを示す。この例では、バ
ーストレングスは“２”に、レイテンシーは“１”に設
定した場合を示す。

【００１０】ライト時は、Ｉ／Ｏは入力状態になり、ラ
イトコマンド信号と同じタイミングから入力データ信号
を取り込む。リード時は、Ｉ／Ｏは出力状態になり、レ
イテンシーを“１”に設定した場合、次のＴ３サイクル
から正しいデータが出てくる。バーストレングスが
“２”であることから、２番目のデータを出すためにＴ
３サイクルにはＮＯＰサイクルが入る。このＮＯＰサイ
クルでは、コマンド信号として特に意味はなく、リード
／ライトなどの動作を継続するためにのみ用いる。

【００１１】(4) バンクプリチャージ動作次に、前と別のバンクからのデータや別のワード線のデ
ータをアクセスしたい場合、Ｔ５サイクルで新たにバン
クアクティブコマンド信号を入れる前に、ＤＲＡＭと同
様にＴ４サイクルでバンクプリチャージコマンド信号が
必要となる。

【００１２】以上のようにして、シンクロナスＤＲＡＭ
の基本動作は、(1) バンクアクティブ信号、(2) リード
信号、(3) ライト信号、(4) バンクプリチャージ信号の
４つのコマンド信号を使って行われる。

【００１３】なお、このようなシンクロナスＤＲＡＭな
どの半導体記憶装置に関する技術としては、たとえば社
団法人電子通信学会、昭和５９年１１月３０日発行、
「ＬＳＩハンドブック」Ｐ４８５〜Ｐ５３３などの文献
に記載されている。

【００１４】

【発明が解決しようとする課題】ところが、前記のよう
なシンクロナスＤＲＡＭのパイプライン方式による技術
においては、ランダムアクセスへの対応性、バースト長
の自由度の点で最も柔軟な方式と思われているが、現在
の回路方式では高速性を向上していくうえで問題がある
ことが本発明者によって見い出された。

【００１５】すなわち、現在用いているパイプライン方
式は、アクセスパス（カラム系）を２つまたは３つのス
テージに分割、すなわちピッチを短くすることで、高速
スループットを実現するものであり、より高速なシステ
ムサイクルに対応するためには、さらにステージ分割を
増やさなければならないことになる。

【００１６】しかし、このようなパイプライン方式にお
いては、データ信号を増幅する動作などはこれをさらに
分割することができないので、もはやそれに要する時間
よりも短いサイクルには対応できないという問題が発生
する。

【００１７】そこで、本発明の目的は、このような現在
のパイプライン方式を改良し、高速なシステムクロック
信号のもとでも、内部のアクセスパス制御は分周された
内部信号を用い、複数系統のアクセスパスとの併用によ
ってピッチを短くすることなく、さらに高速サイクルに
対応できる新しいパイプライン方式によるシンクロナス
ＤＲＡＭなどの半導体記憶装置を提供することにある。

【００１８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１９】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【００２０】すなわち、本発明の半導体記憶装置は、シ
ステムクロック信号に同期して内部の制御を行う同期式
の半導体記憶装置に適用されるものであり、１つのメモ
リアレイに対して複数のアドレスデコーダを有し、これ
らのアドレスデコーダに対応して複数系統の互いに独立
して動作できるアクセスパスを持つものである。

【００２１】また、アクセスパスを制御する内部信号
は、システムクロックからの分周信号（２倍分周）を用
いる。

【００２２】特に、回路アーキテクチャとしてはパイプ
ライン方式を用いるようにし、たとえば２つのカラムア
ドレスデコーダを有するシンクロナスＤＲＡＭに適用す
る場合には、２系統のアクセスパスを持つようにしたも
のである。

【００２３】さらに、この半導体記憶装置を、マイクロ
プロセッサおよび主記憶装置などを内蔵するデータ処理
システムに用い、主記憶装置をこの半導体記憶装置で構
成するようにしたものである。

【００２４】

【作用】前記した半導体記憶装置によれば、複数系統の
アクセスパスを持つことにより、任意のアクセス要求が
発生したときに、複数系統のうちの１つがこれを受け持
ち、さらに次のアクセス要求に対しては他のいずれかの
系統がこれを受け持ち、順次空いているいずれかの系統
がアクセス要求に対応することができる。

【００２５】これにより、連続して発生されるアクセス
要求に対して、複数系統のアクセスパスのいずれかが必
ずアクセスに応じることができ、これによってスループ
ットの向上を実現することができる。

【００２６】特に、パイプライン方式を用いる場合に
は、アクセスパスの動作サイクルを複数段のステージに
分割して処理し、システムの高速化に対応しパイプライ
ンピッチを短くせずとも、それぞれの分割されたステー
ジを並列動作させることができるので、さらに高速なシ
ステムサイクルに対応することができる。

【００２７】たとえば、２系統のアクセスパスを持つシ
ンクロナスＤＲＡＭの場合には、任意のアクセス要求が
発生したときに、必ずどちらか一方がこれを受け持ち、
次のアクセス要求に対しては他方がこれを受け持ち、交
互にアクセス要求に対応することができる。

【００２８】なお、この場合に、初めてのアクセス要求
に対し、どちらのパスがこれに応じるかはその時の半導
体記憶装置の内部状態、すなわちクロック信号の状態に
よって決まり、外部からは一切これを区別することはで
きない。但し、電気特性上の有意差はない。

【００２９】さらに、データ処理システムの主記憶装置
をシンクロナスＤＲＡＭなどの半導体記憶装置で構成し
た場合には、マイクロプロセッサの高速化に伴って主記
憶装置を介した高速なデータ処理に良好に対応すること
ができる。

【００３０】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。

【００３１】図１は本発明の一実施例である半導体記憶
装置の要部構成を示す機能ブロック図、図２(a),(b) は
本実施例と従来例のメモリアレイのマット構成を示す説
明図、図３は本実施例におけるマット構成の回路接続
図、図４は本実施例の半導体記憶装置を適用したデータ
処理システムの要部構成を示す機能ブロック図、図５
(a),(b) 〜図７(a),(b) は本実施例において、リード動
作、ライト動作およびリード／ライト混成動作時におけ
るアクセスパスの説明図とタイミングチャートである。

【００３２】まず、図１により本実施例の半導体記憶装
置の要部構成を説明する。

【００３３】本実施例の半導体記憶装置は、たとえば複
数系統のアクセスパスのうち、２系統のアクセスパスを
持ち、システムクロック信号に同期して内部の制御を行
うシンクロナスＤＲＡＭとされ、１つのメモリアレイＭ
−ＡＲＹと、２組のカラムアドレスデコーダＣ−ＡＤＣ
Ｒ（Ｓ),（Ｆ）、カラムアドレスラッチ回路Ｃ−ＡＬＡ
Ｔ（Ｓ),（Ｆ）、データライトアンプＤＷＡＭＰ（Ｓ),
（Ｆ）、データリードアンプＤＲＡＭＰ（Ｓ),（Ｆ）お
よびデータラッチ回路ＤＬＡＴ（Ｓ),（Ｆ）と、１つの
カラムアドレスバッファＣ−ＡＤＢ、データマルチプレ
クサＤＭＰＸ、データ入力バッファＤＩＢ、データ出力
バッファＤＯＢおよび制御回路／タイミング発生回路Ｃ
ＯＮＴ／ＴＧとの他に、さらにロウアドレスデコーダＲ
−ＡＤＣＲに対応する図示しないバッファなどから構成
されている。

【００３４】すなわち、本実施例のシンクロナスＤＲＡ
Ｍは、１つのメモリアレイＭ−ＡＲＹに対して互いに独
立して動作できるアクセスパスを２系統持ち、この２系
統のアクセスパスに対応してカラムアドレスデコーダＣ
−ＡＤＣＲ（Ｓ),（Ｆ）、データライトアンプＤＷＡＭ
Ｐ（Ｓ),（Ｆ）、データリードアンプＤＲＡＭＰ（Ｓ),
（Ｆ）などのカラム系のアドレス処理回路およびデータ
処理回路が２組設けられている。

【００３５】このシンクロナスＤＲＡＭには、外部から
所定のパルス幅による繰り返し周期のクロック信号ＣＬ
Ｋの他に、制御信号バーＲＡＳ，バーＣＡＳ，バーＷＥ
などが制御回路／タイミング発生回路ＣＯＮＴ／ＴＧに
入力され、これらの制御信号などが組み合わされてバン
クアクティブ信号、リード信号、ライト信号、バンクプ
リチャージ信号の４つのコマンド信号が定義されてい
る。

【００３６】また、制御回路／タイミング発生回路ＣＯ
ＮＴ／ＴＧに入力されるクロック信号ＣＬＫにより、２
系統のアクセスパスを制御するアクセスパス制御信号φ
ＳＰ，φＦＰが生成され、このアクセスパス制御信号φ
ＳＰとφＦＰはクロック信号ＣＬＫに同期して２倍に分
周され交互に発生するパルス信号となっており、カラム
アドレスラッチ回路Ｃ−ＡＬＡＴ（Ｓ),（Ｆ）、データ
ラッチ回路ＤＬＡＴに入力され、２系統のアクセスパス
の切り換え信号として用いられている。

【００３７】たとえば、データのリード動作時には、ア
クセスパスに対応するカラムアドレスラッチ回路Ｃ−Ａ
ＬＡＴ（Ｓ),（Ｆ）がアクセスパス制御信号φＳＰ，φ
ＦＰにより交互に切り換えられ、またデータのライト動
作時にはカラムアドレスラッチ回路Ｃ−ＡＬＡＴ（Ｓ),
（Ｆ）およびデータラッチ回路ＤＬＡＴが交互に切り換
えられるような構成となっている。

【００３８】さらに、このクロック信号ＣＬＫによりデ
ータマルチプレクサＤＭＰＸを制御する出力制御信号φ
ＤＯが生成され、クロック信号ＣＬＫに同期して遅延さ
れて発生するパルス信号となっており、リード動作時に
データマルチプレクサＤＭＰＸが２系統のアクセスパス
に応じて切り換えられるようになっている。

【００３９】また、メモリアレイＭ−ＡＲＹにおけるマ
ット構成は、たとえば図２(a) のように、メモリアレイ
Ｍ−ＡＲＹ（Ｓ),（Ｆ）の周りの回路をできるだけ少な
くし、図２(b) に示すＤＲＡＭに比べてチップサイズの
増加を小さくするために、センスアンプＳＡとして同時
あるいは並列的に実行できるシェアード方式を採用し、
２つのメモリアレイＭ−ＡＲＹ（Ｓ),（Ｆ）で共用する
工夫が採られている。

【００４０】この場合に、マット構成の回路接続図は図
３のように示すことができ、リード／ライト動作は、２
系統のそれぞれのカラムアドレスデコーダＣ−ＡＤＣＲ
（Ｓ),（Ｆ）、カラムアドレススイッチＣ−ＡＳＷ
（Ｓ),（Ｆ）からメモリアレイＭ−ＡＲＹ（Ｓ),（Ｆ）
内のビット線を介してシェアード方式のセンスアンプＳ
Ａにアクセスすることによって行われる。

【００４１】以上のように構成されるシンクロナスＤＲ
ＡＭは、たとえば図４に示すように、マイクロプロセッ
サＭＰＵ、キャッシュ記憶装置、これらにシステムバス
を通じて接続される主記憶コントローラ、バスコントロ
ーラ、グラフィックコントローラ、さらに主記憶コント
ローラに接続される主記憶装置、グラフィックコントロ
ーラに接続されるディスプレイなどから構成されるデー
タ処理システムに用いられ、バスコントローラを通じて
外部バスに接続されている。

【００４２】このデータ処理システムにおいては、主記
憶装置を本実施例の高速モードを持つシンクロナスＤＲ
ＡＭで構成し、特に主記憶装置から主記憶コントローラ
を介してキャッシュ記憶装置に対して行うキャッシュ記
憶装置のミスヒット時のデータ書き換え動作、またグラ
フィックコントローラを介してディスプレイに対して行
う主記憶装置のデータのグラフィックス出力動作などの
高速なデータ処理が必要とされる動作に良好に用いられ
る。

【００４３】さらに、このデータ処理システムは、マイ
クロプロセッサＭＰＵの高速化に対応して主記憶装置の
高速化を狙って、バーストモードを実現する回路アーキ
テクチャとしてパイプライン方式が用いられ、たとえば
アクセスパスが３つのステージに分割され、それぞれの
分割されたステージを並列動作させることができるの
で、ランダムアクセスへの対応性、バースト長の自由度
の点で柔軟な構成となっている。

【００４４】次に、本実施例の作用について、シンクロ
ナスＤＲＡＭの動作を図５〜図７により説明する。

【００４５】なお、基本的な動作は、前述において説明
したように、バンクアクティブ信号、リード信号、ライ
ト信号、バンクプリチャージ信号の４つのコマンド信号
を使って、バンクアクティブ動作、リード動作、ライト
動作、バンクプリチャージ動作が行われる。

【００４６】ここでは、本実施例の特徴であるリード時
の動作、ライト時の動作、リード／ライト時の混成動作
について、それぞれ図５〜図７のアクセスパスとタイミ
ングチャートに基づいて順に説明する。

【００４７】(1).リード時の動作（図５(a),(b) ）クロック信号ＣＬＫのＴ１サイクルから動作がスタート
し、このＴ１サイクルの初めにアクセスパス制御信号φ
ＳＰが発生し、一方のアクセスパス（Ｓ）側を起動す
る。そして、カラムアドレスバッファＣ−ＡＤＢ内のア
ドレス信号Ａｄｄ“１”を、アクセスパス制御信号φＳ
Ｐによりカラムアドレスラッチ回路Ｃ−ＡＬＡＴ（Ｓ）
に取り込む。このアドレス信号は、次のアクセスパス制
御信号φＳＰが出るまで（Ｔ３サイクルの初めまで）有
効な内部アドレス信号としてラッチされている。

【００４８】この間に、アドレス信号に対応するメモリ
アレイＭ−ＡＲＹのワード線およびビット線により選択
されたメモリセルからデータを読み出し、カラムアドレ
スデコーダＣ−ＡＤＣＲ（Ｓ）、データリードアンプＤ
ＲＡＭＰ（Ｓ）を介して増幅までの一連の動作を行う。
そこで、増幅されたデータ信号を、Ｔ３サイクルの初め
の出力制御信号φＤＯによってデータマルチプレクサＤ
ＭＰＸを切り換え、たとえば２サイクル分遅延してデー
タ出力バッファＤＯＢから出力データ信号として取り出
す。

【００４９】続いて、Ｔ２サイクルが開始されると、今
度はアクセスパス制御信号φＦＰが発生され、他方のア
クセスパス（Ｆ）側を起動する。同様に、この時のアド
レス信号Ａｄｄ“２”をカラムアドレスラッチ回路Ｃ−
ＡＬＡＴ（Ｆ）に取り込み、次のアクセスパス制御信号
φＦＰが出るまで（Ｔ４サイクルの初めまで）内部アド
レス信号としてラッチされている。ここで、読み出し、
増幅されたデータ信号をＴ４サイクルの初めの出力制御
信号φＤＯ信号によって、先と同様に出力データ信号と
して取り出す。

【００５０】このＴ２サイクルからＴ３サイクルにかけ
ての時間は、内部アドレス信号内部Ａｄｄ（Ｓ），内部
Ａｄｄ（Ｆ）に示すように、アクセスパス（Ｓ）、アク
セスパス（Ｆ）のそれぞれの読み出し動作がオーバラッ
プしているが、両方のアクセスパスが互いに独立してい
ることで、それぞれの動作を両立させることができる。

【００５１】また、アドレス信号の取り込みから読み出
し、増幅までの一連の動作は２サイクルを使っているた
め、アクセス時間の比較的遅いデバイスでもサイクル時
間の高速化が容易に実現できる。

【００５２】さらに、Ｔ３サイクルからＴ１１サイクル
においても、アドレス信号Ａｄｄ“３”〜Ａｄｄ“１
１”に対してＴ１サイクルおよびＴ２サイクルと同様の
動作を繰り返して行い、これによってリード動作は２系
統のアクセスパス（Ｓ）、アクセスパス（Ｆ）が交互に
切り換えられて実行される。

【００５３】(2).ライト時の動作（図６(a),(b) ）クロック信号ＣＬＫのＴ１サイクルの初めに、アクセス
パス制御信号φＳＰによりアドレス信号Ａｄｄ“１”、
入力データ信号“１”を取り込む。このアドレス信号
を、リード時と同様にカラムアドレスバッファＣ−ＡＤ
Ｂからカラムアドレスラッチ回路Ｃ−ＡＬＡＴ（Ｓ）に
取り込み、一方入力データ信号を、データ入力バッファ
ＤＩＢからデータラッチ回路ＤＬＡＴ（Ｓ）に取り込
む。これらは、Ｔ３サイクルで次のデータ信号の取り込
み時まで有効に保持される。

【００５４】この間の２サイクルの時間に、データラッ
チ回路ＤＬＡＴ（Ｓ）からデータライトアンプＤＷＡＭ
Ｐ（Ｓ）、カラムアドレスデコーダＣ−ＡＤＣＲ（Ｓ）
を介して、アドレス信号に対応するメモリアレイＭ−Ａ
ＲＹのワード線およびビット線により選択されたメモリ
セルにデータの書き込み動作を行う。

【００５５】続いて、Ｔ２サイクルでは、同様にアクセ
スパス制御信号φＦＰが出てアドレス信号Ａｄｄ
“２”、入力データ信号“２”の取り込みからの一連の
データの書き込み動作を行う。さらに、Ｔ３サイクルか
らＴ１１サイクルにおいても、アドレス信号Ａｄｄ
“３”〜Ａｄｄ“１１”に対してＴ１サイクルおよびＴ
２サイクルと同様の動作を繰り返して行う。

【００５６】このように、ライト動作においても、２つ
のアクセスパスが交互に、また独立して動作させること
ができるので、内部アドレス信号内部Ａｄｄ（Ｓ），内
部Ａｄｄ（Ｆ）、内部データ信号（Ｓ),（Ｆ）に示すよ
うに、アクセスパス（Ｓ）、アクセスパス（Ｆ）のそれ
ぞれの書き込み動作をオーバラップさせて動作を両立さ
せることができる。

【００５７】(3).リード／ライト時の混成動作（図７
(a),(b) ）リードからライトへ、またライトからリードへと連続し
て動作を行う場合は、前述のリード時およびライト時の
動作と同様であるが、リード動作からライト動作への連
続動作においては、リード動作に必要なレイテンシー
（３サイクル）と、Ｉ／Ｏの切り換え（出力から入力）
に１サイクルを取るため、Ｔ３サイクルからＴ６サイク
ルの間はダミーサイクルを置く必要がある。

【００５８】また、ライト動作からリード動作へと連続
して動作を行う場合は、先のようなダミーサイクルを置
く必要はなく、連続した動作が可能となる。

【００５９】なお、図７(a) においては、一方のアクセ
スパス（Ｓ）側がライト動作によってアドレス信号に対
応する選択されたメモリアレイＭ−ＡＲＹのメモリセル
にデータの書き込みを行い、他方のアクセスパス（Ｆ）
側がリード動作によってアドレス信号に対応する選択さ
れたメモリアレイＭ−ＡＲＹのメモリセルからデータの
読み出しを行っている。

【００６０】以上のようにして、リード動作およびライ
ト動作において、２つのアクセスパスを交互に、かつ独
立して動作させることができるので、連続したアクセス
要求に対しても高いスループットを実現することができ
る。

【００６１】次に、メモリアレイＭ−ＡＲＹのマップ構
成において、センスアンプＳＡのシェアード方式による
基本動作を図３により説明する。

【００６２】たとえば、メモリアレイＭ−ＡＲＹ（Ｓ）
側のマットのワード線が選択された場合には、通常のシ
ェアード方式と同様に、信号線ＳＨ（Ｆ）はＬｏｗレベ
ルとなり、メモリアレイＭ−ＡＲＹ（Ｆ）側のビット線
をセンスアンプＳＡから切り離す。同時に、信号線ＳＨ
（Ｓ）はＨｉｇｈレベルとなり、メモリアレイＭ−ＡＲ
Ｙ（Ｓ）からの信号をセンスアンプＳＡに伝え、この状
態でセンスアンプＳＡの増幅動作を行う。

【００６３】その後、従来のシェアード方式のままであ
れば、メモリアレイＭ−ＡＲＹ（Ｆ）側はセンスアンプ
ＳＡと切り離されたままとなり、メモリアレイＭ−ＡＲ
Ｙ（Ｆ）側のカラムアドレスデコーダＣ−ＡＤＣＲ
（Ｆ）からのアクセスはできなくなるが、本実施例にお
いては、一旦増幅を終了した後で直ちに信号線ＳＨ
（Ｆ）をＨｉｇｈレベルとして、メモリアレイＭ−ＡＲ
Ｙ（Ｆ）側のビット線もセンスアンプＳＡに接続してお
く。

【００６４】このようにすれば、その後はメモリアレイ
Ｍ−ＡＲＹ（Ｓ）、メモリアレイＭ−ＡＲＹ（Ｆ）のど
ちら側からのアクセスも可能になり、２つのアクセスパ
スを交互に、かつ独立して動作させることができる。こ
こで、信号線ＳＨ（Ｆ）をＨｉｇｈレベルにするタイミ
ングは、増幅の途中からでもそのデータを破壊しないの
であれば可能である。

【００６５】従って、本実施例のシンクロナスＤＲＡＭ
による半導体記憶装置によれば、１つのメモリアレイＭ
−ＡＲＹに対して、２組のカラムアドレスデコーダＣ−
ＡＤＣＲ（Ｓ),（Ｆ）、データライトアンプＤＷＡＭＰ
（Ｓ),（Ｆ）、データリードアンプＤＲＡＭＰ（Ｓ),
（Ｆ）などのカラム系処理回路が設けられていることに
より、任意のアクセス要求が発生したときに、一方のカ
ラム系処理回路によるアクセスパスがこれを受け持ち、
次のアクセス要求に対しては他方のカラム系処理回路に
よるアクセスパスがこれを受け持つことができるので、
連続したアクセス要求に対しても交互にアクセスに応じ
ることができので、スループットの向上を図ることがで
きる。

【００６６】特に、このシンクロナスＤＲＡＭをデータ
処理システムの主記憶装置に構成し、マイクロプロセッ
サＭＰＵの高速化に対応してパイプライン方式を用いる
ことにより、それぞれのアクセスパスを３つ、さらにそ
れ以上の複数のステージに分割し、それぞれのステージ
を並列動作させることができるので、ランダムアクセス
への対応性、バースト長の自由度の柔軟性に加えて、さ
らに高速なシステムサイクルに対応することができる。

【００６７】また、センスアンプＳＡとしてシェアード
方式を採用し、２つのメモリアレイＭ−ＡＲＹ（Ｓ),
（Ｆ）で共用しているので、メモリアレイＭ−ＡＲＹの
周りの回路をできるだけ少なくし、従来のシンクロナス
ＤＲＡＭに比べてチップサイズの増加をできる限り小さ
くすることができる。

【００６８】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。

【００６９】たとえば、本実施例の半導体記憶装置につ
いては、２系統のアクセスパスを持つシンクロナスＤＲ
ＡＭに適用した場合について説明したが、本発明は前記
実施例に限定されるものではなく、３系統以上のアクセ
スパスを持つＤＲＡＭや、またはＳＲＡＭなどの他のシ
ステムクロック同期式の半導体記憶装置、さらにこの同
期式の半導体記憶装置を内蔵したデータ処理システムに
ついても広く適用可能である。

【００７０】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００７１】(1).１つのメモリアレイに対して複数のカ
ラムアドレスデコーダを有し、これらの複数のカラムア
ドレスデコーダに対応して互いに独立して動作できるア
クセスパスを複数系統持つことにより、任意のアクセス
要求が発生したときに、複数系統のうちの１つがこれを
受け持ち、順次空いているいずれかの系統がアクセス要
求に対応することができるので、連続して発生されるア
クセス要求に対してもスループットの向上が可能とな
る。

【００７２】(2).前記(1) において、特にアクセスパス
の動作サイクルを複数段のステージに分割して処理さ
せ、システム信号から分周して発生させた内部信号を使
って、これらの複数段のステージのそれぞれを並列動作
させるパイプライン方式を回路アーキテクチャとして用
いる場合には、パイプラインピッチを短くすることなし
に、さらに高速なシステムサイクルへの対応が可能とな
る。

【００７３】(3).前記(1) において、たとえばシンクロ
ナスＤＲＡＭとし、かつ２つのカラムアドレスデコーダ
に対応して互いに独立して動作できるアクセスパスを２
系統持つ場合には、任意のアクセス要求が発生した場合
に、必ずどちらか一方がこれを受け持ち、次のアクセス
要求に対しては必ず他方がこれを受け持つことができる
ので、前記(1) の場合のような順番の制約がなく、２系
統のアクセスパスが必ず交互にアクセスに応じることが
可能となる。

【００７４】(4).前記(1) において、たとえばマイクロ
プロセッサおよび主記憶装置などを内蔵するデータ処理
システムに用い、この主記憶装置を前記シンクロナスＤ
ＲＡＭなどの半導体記憶装置で構成した場合には、マイ
クロプロセッサの高速化に伴って、高速なデータ処理へ
の対応が良好に可能となる。

【００７５】(5).前記(1) 〜(4) により、複数系統のア
クセスパスおよびパイプライン方式の併用によって、特
に比較的アクセス時間の遅いデバイスに本発明を適用
し、高速なデータスループットの実現が可能とされる同
期式の半導体記憶装置、さらにこれを内蔵したデータ処
理システムを得ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例である半導体記憶装置の要部
構成を示す機能ブロック図である。

【図２】(a),(b) は本実施例と従来例のメモリアレイの
マット構成を示す説明図である。

【図３】本実施例におけるマット構成の回路接続図であ
る。

【図４】本実施例の半導体記憶装置を適用したデータ処
理システムの要部構成を示す機能ブロック図である。

【図５】(a),(b) は本実施例において、リード動作時に
おけるアクセスパスの説明図とタイミングチャートであ
る。

【図６】(a),(b) は本実施例において、ライト動作時に
おけるアクセスパスの説明図とタイミングチャートであ
る。

【図７】(a),(b) は本実施例において、リード／ライト
混成動作時におけるアクセスパスの説明図とタイミング
チャートである。

【図８】従来技術の一例である半導体記憶装置の要部構
成を示す機能ブロック図である。

【図９】従来技術の一例である半導体記憶装置における
基本動作を示すタイミングチャートである。

【符号の説明】

Ｍ−ＡＲＹメモリアレイ、Ｃ−ＡＤＣＲカラムアドレスデコーダＣ−ＡＬＡＴカラムアドレスラッチ回路ＤＷＡＭＰデータライトアンプＤＲＡＭＰデータリードアンプＤＬＡＴデータラッチ回路Ｃ−ＡＤＢカラムアドレスバッファＤＭＰＸデータマルチプレクサＤＩＢデータ入力バッファＤＯＢデータ出力バッファＣＯＮＴ／ＴＧ制御回路／タイミング発生回路Ｒ−ＡＤＣＲロウアドレスデコーダＣ−ＡＳＷカラムアドレススイッチＳＡセンスアンプＭＰＵマイクロプロセッサＲ−ＡＤＢロウアドレスバッファ

Claims

【特許請求の範囲】

【請求項１】システムクロック信号に同期して内部の
制御を行う同期式の半導体記憶装置であって、１つのメ
モリアレイに対して複数のアドレスデコーダを有し、該
複数のアドレスデコーダに対応して前記システムクロッ
ク信号から分周された内部信号を用いて互いに独立して
動作できるアクセスパスを複数系統持つことを特徴とす
る半導体記憶装置。
【請求項２】前記アクセスパスの動作サイクルを複数
段のステージに分割して処理させ、該複数段のステージ
のそれぞれを並列動作させるパイプライン方式を回路ア
ーキテクチャとして用いることを特徴とする請求項１記
載の半導体記憶装置。
【請求項３】前記半導体記憶装置をシンクロナスＤＲ
ＡＭとし、かつ前記複数のアドレスデコーダとして２つ
のカラムアドレスデコーダを有し、該２つのカラムアド
レスデコーダに対応して前記システムクロック信号を２
倍に分周した内部信号を２系統持ち、これを用いて互い
に独立して動作できるアクセスパスを２系統持ち、任意
のアクセス要求が発生した場合に、必ずどちらか一方が
これを受け持ち、次のアクセス要求に対しては必ず他方
がこれを受け持ち、前記２系統のアクセスパスが必ず交
互にアクセスに応じることを特徴とする請求項１または
２記載の半導体記憶装置。
【請求項４】前記半導体記憶装置を、少なくともマイ
クロプロセッサおよび主記憶装置を内蔵するデータ処理
システムに用い、前記主記憶装置を前記半導体記憶装置
で構成することを特徴とする請求項１，２または３記載
の半導体記憶装置。