TW495903B - Nonvolatile semiconductor memory device - Google Patents

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TW495903B
TW495903B TW090100425A TW90100425A TW495903B TW 495903 B TW495903 B TW 495903B TW 090100425 A TW090100425 A TW 090100425A TW 90100425 A TW90100425 A TW 90100425A TW 495903 B TW495903 B TW 495903B
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semiconductor
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Shigenobu Maeda
Tatsuya Kunikiyo
Takuji Matsumoto
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Mitsubishi Electric Corp
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Description

495903 五、發明說明（1) [發明所屬之技術領域] 本發明有關非揮發性半導體記憶裝置之構造，尤其有關 於使用SI0(Silicon On Insulator)基板之快閃記憶器之 構造。另外，本發明有關於形成有上述之非揮發性半導體 記憶裝置之LSI等之半導體積體電路之構造。 [習知之技術] 圖46是剖面圖，概略的表示使用有大塊基板（不是S(H基 板之通常之半導體基板）之快閃記憶器之記憶單元電晶體 之構造。在矽基板1 0 1之上面内，形成為互相離開之成對 之源極區域1 0 2 s和汲極區域1 〇 2 d。在被源極區域1 〇 2 s和沒 極區域1 02d包夾之部份之矽基板1〇ι之上面上，順序的積 層閘氧化膜1 0 3，浮動閘1 〇 4，絕緣膜1 〇 5，和控制閑丨〇 6妒 成積層構造’在該積層構造之侧面，形成有由絕 ( 在資料之寫入動作時，例如在對源極區域丨〇 2 s施 電位之狀態，對汲極區域丨〇 2d和控制閘丨〇 6施加高 地 利用此種方式，在通道區域和汲極區域1〇2d之近仵' ^。 場區域所產生之熱電子，注入到浮動閘1〇4内。方之高電 圖47是剖面圖，概略的表示使用有s〇I基板之 器之記憶單元電晶體之構造。s〇I基板丨〇8成為順、A记憶 矽基板109，B0X(BUried 0Xide)層11〇，和矽層積層有 構造。在矽層丨丨Ϊ内選擇性的形成有從矽層i^ 之積層 B 0 X層11 0之上面之完全分離型之元件分離絕緣犋面達到 凡件分離絕緣膜112所規定之元件形成區域内，、12。在 ^成互相
495903 五、發明說明（2) 離開之成對之源極區域1 0 2 s和汲極區域1 0 2 d。源極區域 102s和没極區域i〇2d之底面，達到BOX層110之上面。 另外’在本體區域，亦即在被源極區域1 q 2 §和沒極區域 1 0 2 d包夾之部份之石夕層111之上面上，形成順序積層閘氧 化膜1 0 3，浮動閘1 〇 4，絕緣膜1 〇 5，和控制閘1 〇 6之積層構 造，在該積層構造之側面，形成有由絕緣膜構成之側壁 107 ° 圖48是電路圖，用來表示將快閃記憶器之記憶單元陣列 之構造之一部份抽出。在圖4 8中只表示5列X 3行部份之合 a十1 5個之§己憶單元之構造。各個記憶單元分別具備有圖4 7 所示之§己憶單元電晶體。對於屬於同一列之記憶單元，各 個記憶單元電晶體之控制閘CG連接到共同之字線。例如， 記憶單tgMCI 1〜MCI 3所具備之各個記憶單元電晶體之控制 閘CG共同連接到字線孔1 〇 1。 另外’對於屬於同一列之記憶單元，各個記憶單元電晶 體之源極s連接到共同之源極線。例如，記憶單元MC丨丨〜 MC1 3所具備之各個記憶單元電晶體之源極s共同連接到源 極線SL101。另外，各列之源極線SL1〇1 〜SL1〇5連接到共 同之源極線S L1 0 0。 另外’對於屬於同一行之記憶單元，各個記憶單元電晶 體之沒極D連接到共同之位元線。例如，記憶單元MC丨丨〜 MC 1 5所具備之各個記憶單元電晶體之汲極d共同連接到位 元線BL101。 圖49是上面圖，用來表示具有圖48所示之記憶單元陣列
\\312\2d-code\90-04\90100425.ptd 第6頁 495903 五、發明說明（3) 之構造之習知之非揮發性半導體記憶裝置之構造。但是在 圖4 9中概略的表示浮動閘，字線（兼作為控制閘），源極 線’和元件分離絕緣膜之配置關係。例如，圖49所示之浮 動閘411，41 2, 421，對應到圖48所示之記憶單元MCI 1，MCI 2, MC21之分別具備之記憶單元電晶體之各個浮動閘叩。 另外’例如’圖49所示之源極區域Sa對應到圖48所示之 吕己fe、單元M C11，M C 2 1之分別具備之記憶單元電晶體之各個 源極S ’圖4 9所示之源極區域S d對應到圖4 8所示之記憶單 元M C 3 1，M C 4 1之分別具備之記憶單元電晶體之各個源極s。 另外，例如，圖4 9所示之汲極區域])a對應到圖48所示之 吕己憶單元M C 2 1，M C 3 1之分別具備之記憶單元電晶體之各個 汲極D，圖4 9所示之汲極區域Dd對應到圖48所示之記憶單 元MC41，MC51之分別具備之記憶單元電晶體之各個汲極D。 參照圖49，源極線SL101，SL102包含源極區域Sa〜Sc， 源極線S L 1 0 3，S L 1 0 4包含源極區域S d〜S f，源極線§ l 1 〇 5包 含源極區域Sg〜Si。源極線SL101〜SL105之形成是在各列 間設置未形成有元件分離絕緣膜1 1 2之區域。 圖5 0是剖面圖，用來表示沿著圖4 9所示之線X 1 〇 〇之位置 之剖面構造。源極區域Sa和源極區域Sb，經由完全分離型 之元件分離絕緣膜11 2形成互相分離。 [發明所欲解決之問題] 但是，在此種習知之非揮發性半導體記憶裴置中會有下 面所述之問題。參照圖4 7用來說明該問題。如上所述，在 資料之寫入動作時，在對源極區域1 0 2 s施加接地電位之狀
\\312\2d-code\90-04\90100425.ptd 第 7 頁 495903 五、發明說明（4) 悲’對 >及極區域1 〇 2 d和控制間1 n 於衝撞離子化現象，在通道施加高電壓。這時，由 生多個電子-電洞對偶。 或和汲極區域l〇2d之近傍產 在使用有S 0 I基板之習知之非J 中，因為本體區域成為電的浮動魚性半導體記憶裝置 本體區域内。因此，使本體带悲，所以電洞被儲存在 1 02S，汲極區域1 02d ,和本I* F升用來驅動由源極區域 體’其结果是卑生雔朽Φ Ϊ ：： £域構成之寄生雙極電晶 流動，因而產：錯誤；;;源=:1〇2s朝向汲極區域 揮發性半導體記憶裝置時 2二二？方式之習知之非 能，所以f*、、n祜馇；+ π ;本肢區域成為電的浮動狀 晶體，會有產生錯誤動作之問題。u此驅動可生雙極電 本發明用來解決此種問題，i 半導體記繼，可以避免電洞被===發 以使其不會由於寄生雙極電晶體之驅動而二乍猎 [解決問題之手段] 座生‘决動作。 立^發明之申請專利範圍第丨項是一種非揮發性 憶#置’其具備有：SG I基板，順序的 月且板 絕緣層，和半導體層；多個記憶單元 牛^肢基板， ΪΪ莫二 汲極區域，互相離開的形成 在丰V肢層之主面内；第丨閘極電極，經由絕緣 被源極區域和汲極區域包夾之部份之本體區、.7 閘極電極’經由絕緣膜形成在第】閘極電極上’和八第』 絕緣膜，具有底面未達到絕緣層，在半導體層之主件面刀内離
495903 五、發明說明（5) 形成在記憶 之垂直方向 域相同導電 源極區域之 電晶體。 另外，本 記憶裝置是 裝置中使在 所產生之空 另外，本 記憶裝置是 裝置中使在 所產生之空 另外，本 記憶裝置是 裝置中使在 所產生之空 另外，本 記憶裝置是 裝置中使在 與半導體層 層；非揮發 到屬於同一 極電極；本 早元電晶體之源極區域和 >及極區域之排列方向 互相鄰接之記憶單元電晶體之間；和與源極區 型之不純物導入區域，在半導體層内，形成在 間，分別具有依照列方向互相鄰接之記憶單元 發明之申請專利範圍第2項之非揮發性半導體 在申請專利範圍第1項之非揮發性半導體記憶 源極區域，或源極區域和半導體層之pn接合部 乏層，未達到絕緣層。 發明之申請專利範圍第3項之非揮發性半導體 在申請專利範圍第2項之非揮發性半導體記憶 汲極區域，或汲極區域和半導體層之pn接合部 乏層，未達到絕緣層。 發明之申請專利範圍第4項之非揮發性半導體 在申請專利範圍第2項之非揮發性半導體記憶 沒極區域，或汲極區域和半導體層之pn接合部 乏層，達到絕緣層。 發明之申請專利範圍第5項之非揮發性半導體 在申請專利範圍第1項之非揮發性半導體記憶 源極區域和汲極區域，或源極區域和汲極區域 之pn接合部所分別產生之空乏層，均達到絕緣 性半導體記憶裝置更具備有：字線，共同連接 列之多個記憶單元電晶體所分別具有之第2閘 體線，用來連接屬於同一列之多個記憶單元電
\\312\2d-code\90-04\90100425.ptd 第9頁 五、發明說明（β) 晶體所分別I古 ，用來將第/驅動驅動電s，連接到字線 到本體線，用來將子線；和第2驅動電路，連接 另外，本發ί弟驅動信號供給到本體線。 驅動電路被配置在：f:導體'己憶裝置是使第1和第2 之記憶單元陣；：相；：二”夹配置有多個記憶單元 晶體。 ^夕们^ f思早兀/刀別含有記憶單元電 導體記憶裝置2 2 1利範圍第6項是一種非揮發性半 板，絕緣層，和；ί:Γ=，順序的積層有半導體基 成行列狀，分別夕個記憶單元電晶體，被配置 形成在半導體層和汲極區域，互相離開的 控制閘，經由絕缘二 σ 77之本月豆區域上；和 絕緣膜，具有未達:：；ΐΓ广閑極電極上；和元件分離 内，形成在記恃單-予 ^ &面’在半導體層之主面 方向之垂直方：：：：=::區r-極區域之排列 域，或源極區域和丰 心早兀電晶體之間；源極區 合部所產生之空乏居/及極區域和半導體層之ρη接 0 t 之層，達到絕緣層。 另外，本發明之申請專利 導體記憶裝置，具備右· ςητ盆圍弟7項疋一種非揮發性半 板，絕緣層，和半導雕·二，，順序的積層有半導體基 成行列狀，分別具有個記憶單元電晶體，被配置 、有·源極區域和汲極區域，互相離開的 \\312\2d-code\90-04\90100425.ptd 第10頁 五 發明說明（7) 形成在半導+ τ〜 成在被源極區^和 Η ^ 1閘極電極，經由絕緣膜形 第2閘極雷炻，t , 匕又之σ卩知之本體區域上；和 ，形成在記憶在半導體層之主面内 向之垂直方h4日日版之源極區域和汲極區域之排列方 门：3方向互相鄰接之記憶單元電 ，共同連接到屬於同一列多 一且]，子、、泉 有之第2閘極電極；本㉟轉夕闲们/己^早兀電晶體所分別具 記憶單元電晶體所分別V有之本^ 連接到字線，用來將第/駿動//徂區域；第1驅動電路， 電路，連接到本體線，用來將第 給到字線；和第2驅動 :在源極區域和沒極區域末：二2二動信號供給咖 體層之ρη接合部所分別產4，Ϊ、極區域和汲極區域與半導 另外，本發明以匕層’均達到絕緣層。 記丨咅裝置是Α ϋ _專利靶圍弗8項之非揮發性半導體 心衣置疋在申#專利範圍第5或7 遑财 憶裝置中使第1和第2驅動 、之非揮鉍性丰V脰a己 單元陣列部，在1中配置^被配置在相反側包夾有記憶 個記憶單元。中配置有分別包含記憶單元電晶體之多 另外，本發明之φ 士主奄 記憶裝置是在申請專：二圍第?/79項之非揮發性半 憶裝置中使第2驅動電⑬，對於i7項之非揮發性半導體§己 本體線，供給接地電位二 =區動信號’對於非選擇： 為第2驅動信號。 電位相反極性之第2電位作 495903 五 '發明說明（8) ^ γ 申請專利範圍第1G項 =裝置是，申請專利範圍第5或7項以以 ;;置：ΐ第2,電路，在第"區動電路將第"區二 、、、"到子線之别，將第2驅動信號供給到本體線。 儿 $外，本發明之申請專利範圍第丨〗項之非揮笋性 ;己憶裝置是在申請專利範圍第6或7 】：：體 在半導體層内更具備有與源極 ，不純物導入區域，形成在列方向互相鄰接之:=電， 曰曰體分別具有之源極區域之間。 ϋ I-早7L電 另外，本發明之半導體積體電路具備有.S〇lAi j t ,a μ ^SOI ^ , „ Λ Λ ,Μ； · , , ^ " J晶體之驅動電壓低之電壓被驅動電々二，，比記憶單元 :壓電晶體分別具有互相離開之形成在;、G J晶體和低
品域和汲極區域，記憶單元曰托F七曰内之源極 域涑十、皆 寬日日體之源極區域，式、、眉托F 次和+導體層之ρη接合部所產生* 次源極& 】2電晶體之源極區域和汲極； 層’低 :與半導體一合部所分別產生區 低ί:電Γϋΐίίκ體電路是從半導體層之主面到 從半導】;之深度，大於 深度。 早兀電日日體之源極區域之底面之 90100425.ptd 第12頁 五、發明說明i 之腺=，本發明之半導體積體電敗e 另^，小於記憶單元陣列部之=低電壓部之半導體層 有元：：本發明之半導體積體電路之膜厚。 見界部份，纟面達到絕緣層。匕早凡陣列部和低電麼部之 憶匕陣=明= 有基板包含有:記 形成有以比記憶單元 70電晶體；低電壓部， 晶體；和高電屋部電壓驅動之多個低電堡電 動之多個高電麗電晶體.古 j電壓電晶體高之電壓驅 夾記憶單元陣列：间電昼部和低電塵部被配置成包 另外’本發明之半導體^ 多個電路塊，形成有古願雪狄疋低電壓部被分割成為 電壓部最遠之電路塊=。 呵頻電路部被設在離開高 體I: ’本發明之半導體積體電路其基板是順序積層半導 “Ϊ路半導體層所形成之S〇1基板，半導體 電路在+導體層内更具備有：第1元件分離絕緣臈，形 成在記憶單元陣列部，低電壓部，和高電壓部之各個境< 部份，具有達到絕緣層之底面；和幅度大於第1元件分離 絕緣膜之第2元件分離絕緣膜’形成在半導體層内之高頻 電路部和其他區域之境界部份，具有達到絕緣層之底面。 另外，本發明之半導體積體電路其基板是順序積層半導 體基板，絕緣層，和半導體層所形成之SO I基板，半導體 積體電路在半導體層之主面内更具備有：第1元件分離絕緣 90100425.ptd 第13頁 495903 五、發明說明（ίο) 膜，形成在互相鄰接之記憶單元電晶體之間，具有未 絕緣層之底面；和第2元件分離絕緣膜，在半導體層之主到 面内，形成在互相鄰接之低電壓電晶體之間，具有未 絕緣層之底面；從半導體層之主面到第1元件分離絕緣到 之底面之深度，大於從半導體層之主面到第2件分離浐、 膜之底面之深度。 {碌 另外，本發明之半導體積體電路其基板是順序積半導雕 基板，絕緣層，和半導體層所形成之S(H基板，半導體 體電路更具備有：第1元件分離絕緣膜，在半導體層之主貝 内，形成在互相鄰接之記憶單元電晶體之間，形成有鄰2 底面之第1通這切割層；和第2元件分離絕緣膜，在半導俨 層之主面内，形成在互相鄰接之低電壓電晶體之間，带= 有鄰接底面之第2通道切割層；第丨通道切割層之不純物、、曲 度’，大於第2切割層之不純物濃度。 /辰 另外 臨限值 另外 的積層 單元陣 成有以 體；和 之多個 憶單元 具有底 ，本發 電壓， ，本發 有半導 列部， 比記憶 高電壓 高電壓 陣列部 面達到 明之半導體積體電路是使記憶單元電晶體之 大於低電壓電晶體之臨限值電壓。 明之半導體積體電路具備有·· s〇I基板，順片 體基板，絕緣層，和半導體層，具有：記情 ，成有多個記憶單元電晶體；低電壓部， ，元電晶體低之電壓驅動之多個低電壓電晶 部，形成有以比低電壓電晶體高之電壓驅= 電晶體；和第1元件分離絕緣膜，形成在記 ，低電壓部，和高電壓部之各個境界部份， 絕緣層。 ⑺ 五、發明說明（11) 另外，本發明之生^ 鄰接低電壓部之部:^體積體電路其高電壓部具有一部份 第1元件分離絕緣膜V/導體積體電路更具備有幅度大於 半導體層内，且有、、查苐2兀件分離絕緣膜’部份的形成在 [發明之實施形、^達到絕緣層之底面。 實施形態1 · 圖1是剖面圖，用才 _ ^ 器之記憶單元電晶/表示本發明^貫施形態1之快閃記憶 板2，應層3，和；^構造。S〇1基板1成為順序積層石夕基 選擇性的形成有底夕面層去4之積層構$。在石夕層4之上面内， 型（以下簡「A未達到B〇X層3之上面之部份溝道分離 外，，-枝八^ °卩份分離型」）之兀件分離絕緣膜5。另 之v品:+为離絕緣膜5所規定之元件形成區域，於矽層 極區域(圖，i以包f本體區域7〇之成對之源極區域和： 份之石夕斤4上面t 另夕卜，在形成有本體區域7〇之部 上面’形成順序的積層有閘氧化膜6，浮動 面、、，邑緣膜8 ’和控制閘9之積層構造。在該 Ϊ成由絕緣膜構成之側壁11(圖1中未顯示）用ΐ 攝成閘極電極構造。 + 離Ϊ照Ϊ種方式’用以使互相鄰接之記憶單元之間互相分 緣膜凡而^ :絕緣膜，不是使用完全分離型之元件分離絕 、 疋知用部份分離型之元件分離絕緣膜5，經由位 ^ 刀離、纟巴緣膜5之底面和Β0Χ層3之上面之間之部份之 二4，，可以從外部固定本體區域7〇之電位。因此， 免由於儲存在本體區域7〇内之電洞所引起之上述之錯誤
90100425.ptd 第15頁 五、發明說明（12) 動作，可以提南源極-沒極間之耐壓。其☆士罢Η 佶田‘ > 、、、口禾疋可以雅Ρ 1之用向電壓實行資料之寫入動作和讀出動作之 ，仲 晶體。 D 、單元電 另外，不只是形成有記憶單元之記憶單元陣列部 使在形成有感測放大器等之周邊電路之周邊電路部^ ’即 採用部份分離型之元件分離絕緣膜5，同樣。’經由 極〜汲極間之耐壓。 Λ &高源 圖2是電路圖，表示抽出快閃記憶器之記憶單元 、 單兀之構造。其中，記憶單元陣列之 厂 之-部份。圖2丄只表示…3行部份之合； 列 表示參照後面 =圖3將記憶單元電晶體之源極區域和汲極區4域 列方向之垂直方向規定為「列方向」時之「 / # ϊ = : 表示參照後面所述之圖3」將記心’ 電:曰體，源極區域和汲極區域之排列方向規定為「行方 i單：i曰r #各個記憶單元分別具備㈣戶斤示之記 匕早TL電曰曰體。對於屬於同一列之記憶單元 元電晶體之控制閘CG連接到共同 同連接到字舰Γ 之㈣㈣’共 二:二於屬於同—列之記憶單元，各個記憶單元電晶 q 目进接到共同之源極線。例如，記憶單元MC1 1〜 八之各個記憶單元電晶體之源極s，共同連接到 :另外，各列之源極線⑴〜乩5連接到共同之 90100425.ptd 第16頁 495903 五、發明說明（13) 另外，對於屬於同一行之記憶單元，各個記憶單元電晶 體之汲極’連接到共同之位元線。例如，記憶單元M C 1 1〜 M C 5 1所具備之各個記憶早元電晶體之沒極J)共同連接到位 元線B L1。 圖3是上面圖，用來表示具有圖2所示之記憶單元陣列之 構造之本實施形態1之非揮發性半導體記憶裝置之構造。 但是在圖3中概略的表示浮動閘，字線（兼作為控制閘）， 源極線，和元件分離絕緣膜之配置關係。例如，圖3所示 之浮動閘71 1，712, 721對應到圖2所示之記憶單元!^^ J， M C 1 2，M C 2 1之分別具備之記憶單元電晶體之各個浮動閘 FG。 另外，例如圖3所示之源極區域Sa對應到圖2所示之記憶 單兀MCI 1，MC21之分別具備之記憶單元電晶體之各個源極 S，圖3所示之源極區域Sd對應到圖2所示之記憶單元…”， MC41之分別具備之記憶單元電晶體之各個源極s。 ，
。。另外，例如圖3所示之汲極區域Da對應到圖2所示之記七 单兀MC21，MC31之分別具備之記憶單元電晶體之各個汲極 I?3戶區域以對應到圖2所示之記憶單侧. MC51之为別，、備之記憶單元電晶體之各個汲極d。
S L 3，S L 4 包 3 源極區域 s d 〜S f，、、；s & a 〜Si。元件分離絕緣膜5形成在=極線SL5包含源嫌極區域S! 來使屬於不同行之記憶單元成之在門·^之間延伸成帶狀，用 形成有元件分離絕緣膜5之區二互力相分離。在圖3中’於 A附加斜線之陰影。
495903 發明說明（14) 屬於同列之全部之源極區域，經由& 膜5之底面觀層3之上面之間之部份之石夕層/牛=巴緣 接。例如，源極區域Sa〜Sc經由上述之部雷:連 接’利用此種方式構成依昭列方a κ仙 之夕層4電連 SL1，SL2。 飞稱成依知列方向延伸之帶狀之源極線 依照此種方式之本實施形態丨之非 置時，於列方向互相鄰接之源極區域之間袭 分離型之元件分離絕緣臈5之底面㈣分 :之二層此 SL5，P是未r 要在各列之間設置形成有源極線SL1〜 S一L5仁疋未形成有元件分離絕緣膜5之區域，當與 不之習知之非揮發性半導體記憶裝 ^削 憶單元陣列部之面積。 才了以削減5己 圖二面圖，與圖3對應的用來表示本發明之實施形態 之受化例之非揮發性半導體記憶裝置之構造。圖4所示之 非揮勒f生半^體s己憶裝置是以圖3所示之非揮發性半導體 。己隐雇置作為基礎，除去依列方向互相鄰接之源極區域 例如源極區域Sa和源極區域Sb)之間之元件分離絕緣膜 吏^該部份作為不純物導入用之窗，用來在由於元件 刀離、、’巴、冰膜5之除去而露出之部份之石夕層4内，形成後面所 述之不純物導入區域1 〇。 圖5〜圖8是剖面圖，分別表示沿著圖4所示之線χι〜χ4 之位置之剖面構造。參照圖5，本體區域Bl 1和本體區域 1 2，經由位於元件分離絕緣膜5之底面和Β〇χ層之上面之間 495903 五、發明說明（15) 之部份之矽層4，互相電連接。其結果是經由從外部對石夕 層4施加電壓，可以將本體區域B1 1，B1 2之電位固定在同— 電位。 參照圖6，在位於源極區域Sd和源極區域Se之間之矽層4 之上面内，經由除去元件分離絕緣膜用來形成凹部。另 外，在由於元件分離絕緣膜5之除去而露出之部份之位於 源極區域Sd和源極區域Se之間之矽層4内，形成與源極區 域S d，S e相同導電型之不純物導入區域1 〇。
另外，參照圖8，除去字線WL3和字線WL4之間之元件分 離絕緣膜5。然後，在由於元件分離絕緣膜5之除去而露出 之部份之石夕層4内，形成不純物導入區域1 〇。 不純物導入區域1 〇之形成是在形成記憶單元電晶體之 後，除去元件分離絕緣膜5用來形成上述之凹部，麸後， 利用離子注入法將與源極區域相同導電型之不純物從上士 凹部之底面導入到矽層4内。然後除去元件分離絕緣膜， 如圖6、8所示，可以穿全除本古π “ 人 70王丨示去直至使其下之矽層4露出， 亦可以只除去某一部份。 如圖6、8所示’不純物導入區域1〇最好形成使其底面 到BOX層3之上面。利用此種方式 々八可以避免在不純物導入 域10之底面和矽層4之間產生加接合電容，
源極線之寄生電容，所以可以使動一 、、 減 減小。 使動作鬲速化和使消耗電 參照圖7，源極區域Sa、Sd BOX層3之上面。此處所指之r %邗攻極區域Da 源極區域和汲極區域達
90100425.ptd 第19頁 495903
BOX層之上面」包含源極區域和汲極區域之不純 域本身分別達到Β〇χ層之上面之態樣（圖7)，和在源^政區 和汲極區域與矽層之ρη接合部產生之 =°區域 層之上面之態樣雙方。對於此料，本說；； =。以達到BOX層3之上面之方式形成源極區域和沒極區 域，可以用來減小在源極區域和汲極區域與矽層4之 生之pn接合電容，因為可以使源極線之寄生電^減小曰， 以可以使動作高速化和減小消耗電力。 所 依照此種方式之本實施形態丨之變化例之非揮發性半 體記憶裝置時，在位於依照列方向互相鄰接之源極區域之 間之矽層4内，形成與源極區域相同導電型之不純物導入 區域10。因此，可以減小源極線SLi〜SL5之電阻。 實施形態2.
在上述之實施形態1之非揮發性半導體記憶裝置中，如 圖7所不’ ό己憶早元電晶體之源極區域和沒極區域形成深 達Β 0 X層3之上面。但是’如圖7所示，例如本體區域β 2 ；[因 為被源極區域Sa和沒極區域Da從左右包夾，所以通道長产 方向之本體區域Da之幅度變狹，其結果是在圖7中之垂直 於紙面之方向使本體電阻上升（參照” Bulk-Lay out -Compatible 0.18//m S0I-CM0S Technology Using Body-Fixed Partial Trench Isolation (ΡΤΙ)Π，Y.H i rano et al., 1999 IEEE International SOI Conference, Oct. 1 9 9 9，ρρ 1 3 1)。在本實施形態2中提案可以避免此種問題之 非揮發性半導體記憶裝置。
90100425.ptd 第20頁 495903 五、發明說明（17) 圖9是剖面圖’用來表示本發明之實施形態2之非揮發性 半導體記憶裝置之構造。圖9與圖7對應的，擴大的表示只 有一個之記憶單元電晶體。記憶單元電晶體之源極區域S 和汲極區域D形成未達到BOX層3之上面之較淺。此種未達 到BOX層3之上面之源極區域s和汲極區域D之形成是例如在 矽層4之膜厚為150nm之情況時，可以以注入能量為8keV， 劑量為4 X 1 015/cm2之條件，注入As (NM0S之情況時）離子。 另外，圖1 0是剖面圖，與圖6對應的表示本發明之實施 形態2之非揮發性半導體記憶裝置之構造。源極區域δ形成 未達到B 0 X層3之上面之方式，與此相對的，不純物導入區 域1 0，與上述之實施形態i同樣的，形成達到Β〇χ層3之上 面〇 依fl?、此種方式之本貫施形悲2之非揮發性半導體記憶裝 置時，因為使記憶單元電晶體之源極區域S和汲極區域D形 成未達到BOX層3之上面，所以在圖9中之垂直於紙面之方 向，可以避免本體電阻之上升。 另外’參照圖3、4，在上述之實施形態1之非揮發性半 導體記憶裝置中，只能經由在列方向互相鄰接之記憶單元 間之區域將本體電位固定。與此相對的，依照本實施形態 2之非揮發性半導體記憶裝置時，因為在源極區域s和汲極 區域D之各個底面與Β〇χ層3之上面之間存在有矽層4，所以 經由行方向互相鄰接之記憶單元之間之區域，亦可以將本 體電位固定。其結果是本體電位之固定能力變高，可以更 進一步的提高源極—汲極間之耐壓。
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五、發明說明（19) 依照此種方式之本實施匕 置時，經由使汲極區域^悲'3之非揮發性半導體記憶裝 料之讀出動作和寫入動d_〇x層3之上面，可以使資 經由使源極區域形成 到二向速和低消耗電力之動作’ 本體電位之固定能力。 jB0X層3之上面，可以用來提高 圖12是上面圖，用來 一 發性半導體記憶裝置之^不本實施形態3之變化例之非揮 浮動間，字線(兼W制造門/旦ΐ在圖12中亦概略的表示 的，在各列之間設記憶單元陣列之布置同樣 源極線SL1〜SL5 # # t y成有元件分離絕緣膜5之區域， 形成未達到繼層^^區^内。這時，源極線⑴〜儿5 CT R ^ ^ ^ ^ 曰 上面之較淺。亦即，在源極線SL1〜 依ΥΛ !3之上面之間存在有石夕層4。 時，可只靶形恶3之變化例之非揮發性半導體記憶裝置 之間= 極線SL1〜SL5之底面和爾層3之上面 杆方6 乃石用來固定包夾源極線slI〜SL5之在 示之i互相鄰接之本體區域之電位。因此，當與圖3、4所 ^忐盔Ϊ比較時’從削減記憶單元陣列部之面積之觀點來 此，在又劣’但對於本體電位之固定能力非常優良。因 閃—己惜ί寫次數較多’源極—汲極間要求具有高耐壓之快 =器中’最好採用圖12所示之布置。另外，在採用圖 域形ΙΪ布置之非揮發性半導體記憶裝置中，因為汲極區 入動 到β 〇 X層3之上面，所以對於資料之讀出動作和寫 ^ 可以維持高速和低消耗電力之動作。 ”、
9〇1〇〇425.ptd 第23頁 495903 五、發明說明（20) j1施形態4 圖1 3是剖面圖，用來表示本發明之叙 積體電路之構造。S Ο I基板】具有記情i轭形態4之半導體 快閃記憶器之記憶單元陣列， 雷:凡陣列部用以形成 成以比快閃記憶器之動作電壓邏輯電路部用以形 邏輯電路。實質上’在低電壓邏輯電之低電壓 器本身之周邊電路’和與快閃記憶器二；有快閃記憶 輯電路。 5使用之其他之邏 記憶單兀陣列部和低電壓邏輯電路 4之上面内之部份分離型之元件分離絕缘膜 石夕層 =在記憶單元陣列部之秒層4 ，、相:離。 輯電路之矽層4之膜厚相等。 …在低電壓邏 對於兄丨思單元陣列部，在石夕声4 離開之成對之源極-汲極區域丨2。$卜内形成有互相 域12包夾之部份之石夕層4之^面2 μ另外，在被源極-汲極區 膜6，浮動閉7，絕、緣膜8，和控制閘9順序的積層有間氧化 外，在該積層構造之側面形上== =』 極構造。源極-汲極區域12盘上、+用耒構成閘極電 未達到BOX層3之上面Λ是、，上;\之十貫施―形態2同樣的，均 .介-Γ、，姐#』、Γ、 與上达之實施形態3同樣 、，亦構建成為汲極區域達到Β〇 極區域未達到BOX層3之上面。 韦倚、 另外一方面，對於低電麼邏輯電路部，在石夕層4之上面 内，形成有互相離開之成對之源極_汲極區剩。另外， 在被源極-汲極區域14包夾之部份之矽層4之上面上，順序 90100425.ptd 第24頁 五、發明說明（21) " —-- 的積層有氧化膜6和閘極電極]q ^ 、 該積層構造之側面形成有側辟》成積層構造。另外，在 造。源極-汲極區域14均形成% ，用來構成閘極電極構 依照此種方式之本實施層3之上面。 記憶單元陣列冑，與上述之：:之半導體積體電路時’在 區域12形成未達至讎層3之^'2二樣的’源、極1極 π接从 η >、 、 上面’或與上述之實施形熊] 針的二;、：ί極區域形成未達到Β0Χ層3之上面，與：相 =χ，層 邏2路部’…極區域14均形 ^ ^ 對於記憶單元陣列部可以獲得上 日:在：ϊ ΐ 5、3之非揮發性半導體記憶裝置之效果，同 m 部’可以避免由於源極-汲極區域η ==?之叩接合電容之增大而造成動作速度之降 低和湞耗電力之增大。 實施_形態5 . 接：U疋剖面圖’用來表不本發明之實施形態5之半導體 ΐ =構造。與上述之實施形態4同樣的，SOI基板1 二己隐單元陣列和低電壓邏輯電路部。在低電壓邏輯電 邛之矽層4之膜厚，比在記憶單元陣列部之矽層4之膜厚 薄。另外，利用形成在矽層4之上面内之部份分離型之元 件分離絕緣膜15，用來使記憶單元陣列部和低電壓邏輯電 路部互相分離。 f圮憶單兀陣列部形成有與上述之實施形態4同樣之記 憶單元電晶體。另外，在低電壓邏輯電路部之矽層4之上 面上’構建有與上述之實施形態4同樣之閘極電極構造。
495903 五、發明說明（22) 另外，在低電壓邏輯電路部之矽層4内，形成有達到BOX層 3之上面之源極-汲極區域3 6。從矽層4之上面到源極-汲極 區域1 2之底面之深度，等於從矽層4之上面到源極-汲極區 域36之底面之深度。 要獲得圖1 4所示之構造時可以依照順序的實行下列之工 程’（a)準備具有矽層4之膜厚為例如2 0 0nm之SOI基板1， (b)從上面對低電壓邏輯電路部之矽層4蝕刻1〇〇nm之膜 厚，（c)形成元件分離絕緣膜丨5，（d)在記憶單元陣列部和 ，電壓邏輯電路部分別形成閘極電極構造，（e)以注入能 量為50keV，劑量為4 X l〇i5/cm2之條件，注入As(nm〇s之情 況）離子。
依照此種方式之本實施形態5之半導體積體電路時，與 上述之實施形態4同樣的，對於記憶單元陣列部可以獲獨 上述之實施形態2、3之非揮發性半導體記憶裝置之效果 同時在低電壓邏輯電路部，可以避免由於源極_汲極區涵 3:和矽層4戶斤構成之Pn接"容之增大而造成動作速度之 降低和消耗電力之增大。 另外，在低電壓邏輯電路部 ’所以可以利用同一個之離子 層3之上面之源極-沒極區域1 2 極-汲極區域36。 實施形態6. 之石夕層4因為預先被薄膜化 &入工程（e)形成未達到B 0 X ’和達到BOX層3之上面之源
圖15是剖面圖，用來表示 積體電路之構造。本實施形 本發明之實施形態6之半導體 悲、6之半導體積體電路以圖13
五、發明說明（23) 所示之上述實施形態4之半. 憶單元陣列部和低電壓邏輯電路路作為基礎，在記 離絕緣膜16用以代替元件分離絕緣，界部份形成元件分 在底面之一部份具有達到Β0χ 、兀件分離絕緣16 圖16〜19是剖面圖，用决上面之完全分離部40。 製r法(曰本國專利案特願= 矽層4之上面上，於苴入；旧产 u⑽虓）。f先，在 18。其次，在氮化膜王之上面的形，成氧化膜Η和氮化膜 16之預定形成區域之上方具有開口 =緣； 次，使用光抗兹劑19作為遮罩，：=。f 底：讓層3之上面之間殘留切層4之二：^ 2二=之側面，形成由絕緣膜構成二^ ^ 使用側壁2 1和光抗蝕劑1 9作為遮罩，對石夕 層4Λ刻至使Β〇χ層3之上面露ι用來㈣凹部：圖二 诚〆人’在凹部20’22内充填絕緣膜之後’利用CMp法對全 體進行研磨至氮化膜18之底部殘留之程度，然後，經由除 去殘留之氮化膜18和氧化膜17，用來形成具有完全分離部 40之元件分離絕緣膜16(圖19)。 ，圖20、21是剖面圖，用來表示元件分離絕緣膜16之第2 製造方法之工程順序（特願平1〇_36 726 5號）。首先，在獲 得圖1 6所示之構造後，除去光抗蝕劑丨9。其次，在完全分 離部40之預定形成區域之上方形成具有開口圖型之光抗蝕 90100425.ptd 第27頁 五、發明說明（24) 背J 2 3 (圖2 0 )。其次，使用光抗钮劑2 3作為遮罩，對石夕層4 蝕刻至使BOX層3之上面露出’用來形成凹部24 (圖21)。 其次，在除去光抗蝕劑23之後，在凹部20、24之内充填 絕緣膜。其次，利用CMP法對全體研磨至使氮化膜18之底、 ^殘召之耘度，然後，除去殘留之氮化膜1 8和氧化膜1 7， f圖19同樣的’用來形成具有完全分離部⑼之元件分 緣膜1 6。 生圖2 2〜2 4剖面圖，用來表示元件分離絕緣膜丨6之第3掣 =方法（日本國專利案特願平n_m〇mit)。首先，在石) 1曰之《·上面上，於其全面順序的形成氧化膜1 7和氮化膜 子苜〜^ 在氮化膜18之上面上，形成於完全分離部4〇之 使^ y區域之上方具有開π圖型之光抗#劑25。其次， 几蝕劑2 5作為遮罩，順序的蝕刻氮化膜1 8，氧化膜 &’。和”4至綱層3之上面露，，用來形成凹部心 ^次二在除去光抗蝕劑25之後’在氮化膜18之上面 分離絕緣膜16之預定形成區域之上方具有開口： 之=劑27(圖23)。其次，使用光抗钮劑”作為遮固 成m九序 刻氮化膜18，氧化臈17，和矽層4，用來r 留有ί 這時，在凹部28之底面*B0X層3之上面之間; ，：層4之一部份。然後，除去光抗嫌7(圖24)之間殘 體i彳\ &凹部26,28内充填絕緣膜之後，利用CMP法對入 磨至使氮化膜18之底部殘留之程[然後，” ^之鼠化Μ18和氧化膜17，與圖19同樣的，用^形 五、發明說明（25) 成具有完全分離部40之元件分離絕緣膜丨6。 4製圖，〜圖29是，面圖’用來表示元件分離絕緣膜16之第 艳方法之工紅順序（日本國專利案特願2〇〇0-39484 二先，在石夕層4之上面上’於其全面順序的形成氧化 面形夕晶矽膜29::亂化膜18。其次，在氮化膜18之上 >成於70件分離絕緣膜1 6之預定形成區域之上方且有 開口圖型之光抗蝕劑3 〇 (圖2 5 )。 〃 其，，使用光抗㈣30作為遮罩，順序的㈣多晶石夕膜 礼化膜17，和石夕層4，用來形成凹部31。這時 、 之底面和B0X層3之上面之間殘留石夕層斗之一部份。然 後 除去光抗餘劑3 0 (圖2 6 )。 ^次’肖上述之第2製造方法同樣的，使用在完 預=區域之上方具有開口圖型之光抗靖3作 =罩，對石夕層4進行餘刻至使β〇χ層3之上面 乍 形成凹部32。然後，除去光抗蝕劑23(圖27)。 用末 來二心c程度之溫度條件’利用濕式氧化用 末在凹431，32之側面形成氧化膜33( ，入到多晶卿和氧化17之間，以及氧=3和: 層4之間。因此，氧化膜33之鳥嘴形狀變為顯著。 其次，在凹部31，32内充填氧化膜34之後，利用CMP法研 太抵㈤cn :: 不會比氮化膜18之上面 ;(圖9)。八：人，除去氮化膜18，多晶矽膜29，和氧化 膜7 ’人圖19同樣的，用來形成具有完全分離部40之元件 分離絕緣膜1 6。 t 90100425.ptd 第29頁 495903 I I 幽 五、發明說明（26) 在以上之說明中，所說明之情況是以圖1 3所示之上述實 施形態4之半導體積體電路作為基礎，使用在 6 :發明：但是亦可以以圖14所示之上述實施形態;二6 -積體電路作為基礎’使用在本實施形態6之 ί剖面圖’用來表示以上述實施形態5之半導體夂 作為基礎時之本發明之實士々— 壓邏輯電二Ϊ Π積體電路在記憶單元陣列部和低電 ^ ^ 1 ^卩之兄界部份，形成有元件分離絕緣膜Μ肖來 代替圖1 4所示之元件分 一 巴、表腰用木 底面之-部份且右、緣 牛分離絕緣膜35在 層3之上面之完全分離部41。 路之製造方法之工=^來表不圖30所不之半導體積體電 2，BOX層3和矽層4 : ^ 。百先準備依照順序積層矽基板 次，對在低電“輯層構造之SGi基板U圖3i)。其 用來形成矽氧化膜（圖、。卩之矽層4之上面進行熱氧化， 進行熱氧化，所以矽0未顯示）。因為在矽層4之内部亦 陣列部之矽層4之上乳化膜之底面變成存在於比記憶單元 巧氧化形成之上述-之位置。其次’利用蝕刻除去以 f邏輯電路部之矽 化膜。利用此種方式用來使在低電 4之矽層4之上面（圖。面，變成低於在記憶單元陣列 其次，利用與形-。 部和低時同樣之方法，在 .—_二Γ離型之…離【二=邏輯電 9〇1〇〇425.ptd 第30頁 495903 五、發明說明（27) 4之其上人面上在單元陣列部和低電壓邏輯電路部，於矽属 記憶單元陣列部預先# &玄叙M 』口以）。只貝上，在 晶梦和鎢石夕化物之ί 例如在全面形成多 來形成閘極電極構造構^後’進行圖型製作用 …、後，使用閘極電極構造和元件分纟 ^ 罩，對矽層4内注入不純物離子，田才λ：ϊ/、、象朕b，仏作為遮 1 2 ] fi，拉lv A…日m ” 末形成源極-汲極區诗 以，，措以獲得圖3〇所示之構造。 匕埤 芩舨圖1 3、1 4 ’在記憶單元陣列部 之境界部·，形成有部份分離型之元件分離=2電路部 在兀件分離絕緣膜5，15之底面和β〇χ層3 :、、·彖胰5，15， 石夕層4。目此，在記憶單元陣列部和^面之間存在有 生之雜訊’很容易經由該部份之矽層互4耳電路部產 電晶體和低電壓邏輯電路相互間容易受=輪，記憶單元 與此相對的，依照本實施形態6之半導/ 之影響。 在記憶單元陣列部和低電壓邏輯電路部之产·^处·電路時， 具有完全分離部40,41之元件分離絕緣膜16兄^部份’形成 以抑制記憶單元陣列部和低電壓邏輯電路部 *。因此，可 傳輸，可以獲得不容易受到雜訊之影燮:之雜訊之互相 路。 θ 導體積體電 另外，在以上之說明中，所說明之情、、兄9 份形成具有完全分離部40, 41之元件分離絕^ 1面之一部 是用來代替形成元件分離絕緣膜1 β，3 5者，亦、、’ 3 5 ’但 有底面達到BOX層3之上面之完全分離别可以形成具 主 < 凡件分離絕緣 \\312\2d-code\90-04\90100425.ptd 第31頁 495903 五、發明說明（28) 膜，可以獲得與上述者同樣之效果。 態 7· 圖3 5是上面圖，概略的表示本發明之實施形態7之半導 體積體電路之構造。另外’圖3 6是剖面圖，概略的表示本 餐明之貫施形態7之半導體積體電路之剖面構造。如圖3 5， 36所示，本實施形態7之半導體積體電路具備有包含上述 之低電壓邏輯電路部等之低電壓部，和以比低電壓部高之 電壓進行動作之高電壓部。高電壓部具有高電壓電路部和 記憶單元陣列部，高電壓電路部和低電壓部被配置在基板 之相反側成為包夾記憶單元陣列部。高電壓電路部經由元 件分離絕緣膜45形成與記憶單元陣列部分離。另外，低電 壓部經由元件分離絕緣膜4 5形成與記憶單元陣列部分離。 如圖3 6所示，元件分離絕緣膜4 5在底面之一部份具有完全 分離部4 7。但是，亦可以形成完全分離型之元件分離絕緣 膜用來代替元件分離絕緣膜45。 在記憶單元陣列部，經由部份分離型之元件分離絕緣膜 而互相分離之多個記憶單元電晶體，形成行列狀。其中之 記憶單元陣列部亦可適於使用本發明之上述之實施形態1 〜3 ° 另外，在低電壓部形成有多個低電壓電晶體以比記憶單 元電晶體之驅動電壓低之電壓被驅動。互相鄰接之低電壓 電晶體之間經由元件分離絕緣膜5形成互相分離。其中之 記憶單元陣列部和低電壓部亦可適於使用本發明之上述之 實施形態4、5。另外，在高電壓電路部形成有多個高電壓
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電晶體以f低電壓電晶體之驅動電壓高之電壓被驅動。互 相鄰接之同電壓電晶體之間經由元件分離絕緣膜5形成互 相分離。 依照此種方式之本實施形態7之半導體積體電路時，因 為將尚，壓電路部和低電壓部配置在基板之相反侧成為包 夾記憶單兀陣列部，所以可以抑制低電壓部受到容易成為 雜说之1¾生源之向電壓電路部之影響。 … 另外，因^為低電壓部和記憶單元陣列部，以及記憶單元 Γ歹!：和同電壓電路部，經由具有完全分離部4 7之元件分 5 = 了 Τ、5 j或經由完全分離型之元件分離絕緣膜而互相 以可以抑制在各個區域產生之雜訊經由矽層4互 ‘。可以獲得不容易受到雜訊之影響之半導體積體電 圚是上面圖 化例之半 多個電路4 4 a 〜4 4 f 緣膜4 5形 導體積體 制電路塊 圖38是 化例之半 導體積體 和低電壓 導體積塊42a产 。另外 成互相 電路時 間之雜 上面圖 導體積 電路同 部之各 ’概略 體電路 -42d， ’互相 分離。 ’在高 訊之互 ，概略 體電路 樣的， 個區域 的表示 之構造 低電壓 鄰接之 依照本 電壓電 相影響 的表示 之構造 在南電 之間形 本發明之實施形態7之第1變 。高電壓電路部被分割成為 部被分割成為多個電路塊 電路塊之間經由元件分離絕 實施形態7之第1變化例之半 路部和低電壓部分別可以抑 〇 本發明之實施形態7之第2變 。與上述之第1變化例之半 壓電路部，記憶單元陣列部 成有元件分離絕緣膜4 5，另
^5903 五 發明說明（30) 外’在高電壓電路部和低電壓部内之電路 凡件分離絕緣膜45。 Α <間亦形成有 ，本實施形態7之第2變化例之半導體積體 置疋將兩電壓電路部之一部份和低電壓部之一 &中，其布 互相鄰接，在互相鄰接之部份之高電壓電路=份配置成 間’形成有巾s度比元件分離絕緣膜4 $官令_ 低電壓部 ，。元件分離絕緣膜46a，與元件分；；=離絕緣 \成為具有完全分離部47之元件分離絕緣、；膜45同樣 王/刀離型之元件分離絕緣膜。依能或成為完 =半導體積體電路時，因為在互相；接：7二2變化 路朴低電壓部之間形成有分離性能比元件分：”懲 巧之寬幅度之元件分離絕緣膜46 離名緣模 部：：高電壓電路部和低電壓部之間二 ^路中，當在低電壓部形成有用以處理高頻之體積體 iUi2(RF:Rad1。FreQUenCy)電路之情況時，、最 Ϊίΐ =成離開高電壓電路部最遠之電路塊44f，44j形成高在破 呻產也利用此種方式’彳以缓和高頻電路受到高電壓電路 產生之雜訊之影響。 电i冤路 另外，參照圖38，在電路塊4以形成有高頻電路之情況 丄^可以在電路塊44j和與其鄰接之電路塊44g，44i之間 =:向分離性能之寬幅度之元件分離絕緣膜46b。元件分 絕緣膜46b是與元件分離絕緣膜45同樣之具有完全分離 4 7之元件分離絕緣膜，或是完全分離型之元件分離絕緣
495903 五、發明說明（31) 膜。利用此種方式可以更進一步的緩和高頻電路受到♦ 塊4 4 j以外之區域所產生之雜訊之影響。 电 實施形態8. 圖3 9是剖面圖，概略的表示本發明之實施形態8之半 體積體電路之構造。圖39所示之本實施形態8之半導體产 體電路以圖36所示之上述實施形態7之半導體積體電^^ 為基礎’使高電壓電路部和記憶單元陣列部之元件分離絕 緣膜48, 49形成比低電壓部之元件分離絕緣膜5, 45深。巴 元f分離絕緣膜4 8是部份分離型之元件分離絕緣膜，在 高電壓電路部内，形成在互相鄰接之高壓電晶體之間，和 在記憶單兀陣列部内，形成在互相鄰接之記憶單元電晶體 之間。另外’元件分離絕緣膜4 9是在底面之一部份具有完 全分離部5 0之元件分離絕緣膜，形成在高電壓電路部和記 憶單元陣列部之間。 依照此種方式之本實施形態8之半導體積體電路時，因 為使高電壓電路部和記憶單元陣列部之元件分離絕緣膜 48, 49形成比低電壓部之元件分離絕緣膜5, 45深，所以在 以比低電壓部高之電壓進行動作之高電壓部中，可以提高 元件分離絕緣膜4 8，4 9之分離耐壓。 實施形態9. 圖4 0是剖面圖，概略的表示本發明之實施形態9之半導 體積體電路之構造。在圖4〇中，上述之實施形態8之高電 壓電路部和記憶單元陣列部合稱為「高電壓部」。後面所 述之圖4 1〜4 3亦同。在低電壓部，在位於元件分離絕緣膜
\\312\2d-code\90-04\90100425.ptd 495903 五、發明說明（32) 5之底面和BOX層3之上面之間之部份之矽層4内， 道切割層5 2。另外，在高電壓部，在 y 有通 5之底面和祕之上面之間之部層二分 純物濃度比通道切割層52高之通道切割層51。 7珉有不 依照此種方式之本實施形態9之半導體^積體電路時， 為形成在高電壓部之通道切割層51之不純物濃度，比 在低電壓部之通道切割層52之不純物濃度高，所以可 面該高電壓部之元件間之分離耐壓。 實施形態1 ◦ · 圖41〜43是剖面圖’用來表示本發明之實施形態1〇 導體積體電路之構造。參照圖41，在s〇I基板！之高電壓 和低電壓部分別形成有電晶體。另外，在低電壓部之矽二 4内形成有通道摻雜區域54，在高電壓部之矽層4内，形^ 有不純物濃度比通道摻雜區域54高之通道摻雜區域53。、 參照圖4 2 ’在S 0 I基板1之高電壓部和低電壓部分別形 有電晶體。形成在高電壓部之電晶體之閘氧化5 5之膜厚^ / 大於形成在低電壓部之電晶體之閘氧化膜6之膜厚。予 參照圖4 3，在S 01基板1之高電壓部和低電壓部分別步、 有電晶體。形成有高電壓部之電晶體之閘長度，大於步成 在低電壓部之電晶體之閘長度。圖41〜43所示之構造^ f 以使用任意之組合。 1 依照此種方式之本實施形態1 〇之半導體積體電路時，大 為可以將形成在高電壓部之電晶體之臨限值電壓設定成為 高於形成在低電壓部之電晶體之臨限值電壓，所以在高電
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壓部可以提高電晶體擊穿耐性。 實施形態1 1. 本發明之貫施形態11如圖7所示，以具有源極區域和汲 極區域均達到BOX層3之上面之構造之非揮發性半導體記憶 裝置作為對象。圖44是電路圖，表示將本發明之實施形態 11之快閃§己憶為之記憶單元陣列之構造之一部份抽出。在 圖4 4中只顯示3列X 3行部份之合計9個之記憶單元之構 造。屬於同一列之記憶單元電晶體連接到共同之本體線。 例如，記憶單元MCI〜MCI 3所具備之各個記憶單元電曰 共同連接到本體線BDL1。 09 子線WL1〜WL3分別連接到字線之驅動電路6〇1〜6〇3另 外，本體線BDL1〜BDL3分別連接到本體線之驅動電路/“ 〜613。這時，如圖44所示，驅動電路6〇1〜6〇3和驅動電 路61 1〜613最好配置在基板之相反側成為包夾記憶單元陣 在一般之快閃記憶器中，例如’對源極8施〇乂，對及極 施加SV，對控制閘⑶施加12V之電壓，經由在浮動間％内 庄入熱電子，用來進行資料之寫入。 在本實施形態1 1中，當進行資料之寫入動作
=”!^施加電壓。圖45是時序圖，用來表示當: ϊ 分別施加在字線和本體線之字線（wl)驅動^ 和^體線（BDL)驅動信號之波形。WL驅動信號在時 位準轉移成為H位準。這時最好將本體線_驅動 肌驅動信號在比U早之時㈣從L位準轉移成為1!位準。
495903 五、發明說明（34) 亦即，最好在字線WL之前驅動本體線BDL。 由矽構成之本體線BDL之電阻比由矽化物等構成之字線 WL之電阻高，所以信號之傳達速度較慢。但是，經由在字 線WL之前驅動本體線BDL，可以避免BDL驅動信號比WL驅動 信號慢。 另外，驅動電路6 〇 1〜6 〇 3和驅動電路6 j J〜6 i 3因為被酉 基相反側成為包夾記憶單元陣列，所以可以使与 線WL和本體線BDL之么個雷p日讲hi 冬各個電阻所引起之電壓降之影響互相 抵湞。利用此種方式，對於屬於n ^ ^ ^ A ^ Λ對於屬於冋一列之多個記憶單元， 了以使罵入特性均一化。
依照此種方式之本實施形態1 1之非揮發性記憶裝置時， 當進行資料之寫入動作時，亦驅動字線WL和本體線6儿。 利用此種方式，因為雙極電流可以從記憶單元電晶體之源 極S流到汲極D，所以可以提高寫入效率。例如，經由對本 體線BDL施加0.3V之電壓，可以使施加在字線乳之電壓下 降為1 0 V。利用此種方式可以減少消耗電力。 e13^Vov^# , ^ ^ t ^ 性之電壓（例如。㈣之本體線肌相反: 之發生。 J用此種方式可以避免擾動不良 [發明之效果] 依照本發明之申 以使在列方向互相 利用此種方式構成 請專利範圍第1項時 鄰接之源極區域之間 源極線。
經由半導體層可 互相電連接，可以
五、發明說明（35) 另外，因為在列方向互相鄰接 與源極區域相同導電型之不純物導或之間，形成有 源極線之電阻。 或，所以可以減小 另外，依照本發明之申請專利範 與行方向有關之本體電阻之上升。圍弟2項時，可以避免 另外，在行方向互相鄰接之記 極區域和絕緣層之間之部份之^ =之間，經由位於源 固定。 體層，可以將本體電位 另外，依照本發明之申請專利範 方=相鄰接之記憶單元電晶體=項時’對於在行 和絶緣層之間之部份之半導體層可以位於沒極區域 以可以提高本體電位之固定能力。、本體電位固定，所 另外，依照本發明之申請^ 減小汲極區域和半導體層之邱接：，:4項時’因為可以 對於資料之讀出動作和寫入動作：⑽接合電容，所以 耗電力之動作。 乍 可以維持高速而且低消 另外，依照本發明之申請專 料之寫入動作時，經由： = 項時，當進行資 從記憶單元電晶體東$體線可以使雙極電流 高寫入效率。 L次机到汲極區域，所以可以提 另外’依照本發明時，因為筮 被配置在相反側形成包爽情動電路和第2驅動電路 和本體線之各個電阻所=列部，所以由於字線 消。利用此種方式，降之影響可以互相抵 了於屬於冋一列之多個記憶單元，可 90100425.ptd 第39頁 495903 五、發明說明（36) 以使其寫入特性均一化。 另外，依照本發明之申請專利 向可以避免本體電阻之上升。 圍弟6項時，對於行方 另外’在行方向互相鄰接之記 。一 ，區域和絕緣層之間之部份之丰=早兀之間，經由位於源 固定。 ¥體層’可以將本體電位
Pn H，因為可以減小汲極區域和半導濟思 接δ電容，所以對於資料之1 V體層之pn接合部之 維持高迷而且低消耗電2;;;出動作和寫入動作，可以 料^夕寫卜發明之申請專利範圍第7項時，告進行次 冩入動作日寸，經由驅動字 田進仃貝 憶單元電晶體之源極區域流以使雙極電 巧寫入效率。 ^域，所以可以 驅依照本發明之申請專利範圍第8項日士 η ^ 動電路和第2驅動雷玖献里丄 貝¥ ’因為將第1 陣列邱#巧£動電路配置在相反側成為包夾^蛋 降，所以由於字線和本體線之各個電大兄隐早兀 之多：響可以互相抵消。利用此種方式，對壓 2記憶單元，可以使其寫入特性：於屬於同-列 夕卜’依照本發明之申請專利範 。 7 +良。 貝時可以避免擾 體：：，依照本發明之申請專利範圍第 信i:電阻高於字線之電阻之情況，/亦可2，即使在本 〜比第1驅動信號慢。 乂避免第2驅動 另外，依照本發明之申請專利範圍 上貝日可，經由在列 方向互相鄰接之源極區 可以 用來減小源極線之電阻。0 y成不純物導入區域，〜^ 另外，依照本發明時， 電位之固定能力，和在低ΐ壓ί;:=]部可以提高切 之增大而使動作速度降低和消 =^由於Ρ η接合電^ 依照本發明時，可：匕。 汲極區域’或源極區域 =低電昼部使源極 私八c丨立丄 q和沒極區域與丰逡w θ ^域和 所^產生之空乏層，達到絕緣層。粗層之叫妾合部 另外，依照本發明時， 汲極區域，或源極F4 〃、在低電壓部使源柘r 所分別產生域^極區域與半導體層；：；， 之層，達到絕緣層。 、pn接合部 另夕’可以利用同-離子注入工程 :之未達到絕緣層之源極區 低己憶單 層之源極區域和汲極區域。 電壓部之達到絕^ 另外，依照本發明時， 電壓部分別產生之雜1 ^ Λ I、..制在记憶單元陣列 不容易受到雜訊影響之半導體積體電路相傳輪’可以獲得 另夕’依照本發明時，因為將高電壓 在3之相反側成為包夹記憶單元陣列部:電堡部酉己置 低電塵部受到容易成為雜訊 心:斤以可以抑 訊之影響。 電壓部所產生之雜 另外’依恥本發明時，對於容易受 路，可以緩和其受到高電塵部 ：：響之高頻電 另外，依照本發明時，經由形細元件分 五、發明說明(38) ___ 可以用來抑制記憶單元陣列部 各個區域所產生之雜訊經由半導= °卩，和高電壓部之 不容易受到雜訊影響之半導體積^路相傳輸，可以獲得 另外，經由形成第2元件分離絕緣膜 路受到高頻電路部以外之1# 了 乂減小南頻電 另外，依照本發明時，；： = = ;雜訊之影響。 作之記憶單元陣列部，可以 楚电i σ卩兩之電壓進行動 離耐壓。 ^棱问第1元件分離絕緣膜之分 另外，依照本發明時，在以比低屙^ 作之記憶單元陣列部，可三 土邛鬲之電壓進行動 離耐壓。 徒ν弟1兀件分離絕緣膜之分 另外，依照本發明時，在 體之擊穿耐性。 σ思早7L陣列部可以提高電晶 另外，依照本發明時，I、，1丄 壓部，和高電壓部之各個區二：產J = 2:元陣列部，低電 互相傳輸，可以獲得不衮= 生之雜訊經由半導體層 路。 谷易受到雜訊影響之半導體積體電 另外，依照本發明時，細 件分離絕緣膜，可以用步^形成7刀離耐壓較高之第2元 壓部之雜訊之互相影響。（卩制鄰接部份之高電壓部和低電 _ [元件編號之說明] 2 S ΟI基板 2 梦基板 BOX層 90100425.ptd 第42頁 495903
90100425.ptd 第43頁 495903 圖式簡單說明 圖1是剖面圖，用來表示本發明之實施形態1之非揮發性 半導體記憶裝置之記憶單元電晶體之構造。 圖2是電路圖，用來表示將本發明之實施形態1之非揮發 性半導體記憶裝置之記憶單元陣列之構造之一部份抽出。 圖3是上面圖，用來表示本發明之實施形態1之非揮發性 半導體記憶裝置之構造。 圖4是上面圖，用來表示本發明之實施形態1之非揮發性 半導體記憶裝置之構造。 圖5是剖面圖，用來表示沿著圖4所示之線X1之位置之剖 面構造。 圖6是剖面圖 面構造。 圖7是剖面圖 面構造。 圖8是剖面圖 面構造。 圖9是剖面圖 用來表示沿著圖4所示之線X 2之位置之剖 用來表示沿著圖4所示之線X 3之位置之剖 用來表示沿著圖4所示之線X4之位置之剖 用來表示本發明之實施形態2之非揮發性 半導體記憶裝置之構造。 圖1 0是剖面圖，用來表示本發明之實施形態2之非揮發 性半導體記憶裝置之構造。 圖11是剖面圖，用來表示本發明之實施形態3之非揮發 性半導體記憶裝置之構造。 圖1 2是上面圖，用來表示本實施形態3之變化例之非揮 發性半導體記憶裝置之構造。
90100425.ptd 第44頁 495903 圖式簡單說明 圖1 3是剖面圖，用來表示本發明之實施形態4之半導體 積體電路之構造。 圖1 4是剖面圖，用來表示本發明之實施形態5之半導體 積體電路之構造。 圖1 5是剖面圖，用來表示本發明之實施形態6之半導體 積體電路之構造。 圖1 6是剖面圖，用來表示本發明之實施形態6之半導體 積體電路之元件分離絕緣膜之第1製造方法之工程順序。 圖1 7是剖面圖，用來表示本發明之實施形態6之半導體 積體電路之元件分離絕緣膜之第1製造方法之工程順序。 圖1 8是剖面圖，用來表示本發明之實施形態6之半導體 積體電路之元件分離絕緣膜之第1製造方法之工程順序。 圖1 9是剖面圖，用來表示本發明之實施形態6之半導體 積體電路之元件分離絕緣膜之第1製造方法之工程順序。 圖2 0是剖面圖，用來表示本發明之實施形態6之半導體 積體電路之元件分離絕緣膜之第2製造方法之工程順序。 圖2 1是剖面圖，用來表示本發明之實施形態6之半導體 積體電路之元件分離絕緣膜之第2製造方法之工程順序。 圖2 2是剖面圖，用來表示本發明之實施形態6之半導體 積體電路之元件分離絕緣膜之第3製造方法之工程順序。 圖2 3是剖面圖，用來表示本發明之實施形態6之半導體 積體電路之元件分離絕緣膜之第3製造方法之工程順序。 圖2 4是剖面圖，用來表示本發明之實施形態6之半導體 積體電路之元件分離絕緣膜之第3製造方法之工程順序。
90100425.ptd 第45頁 495903 圖式簡單說明 圖2 5是剖面圖，用來表示本發明之實施形態6之半導體 積體電路之元件分離絕緣膜之第4製造方法之工程順序。 圖2 6是剖面圖，用來表示本發明之實施形態6之半導體 積體電路之元件分離絕緣膜之第4製造方法之工程順序。 圖2 7是剖面圖，用來表示本發明之實施形態6之半導體 積體電路之元件分離絕緣膜之第4製造方法之工程順序。 圖2 8是剖面圖，用來表示本發明之實施形態6之半導體 積體電路之元件分離絕緣膜之第4製造方法之工程順序。 圖2 9是剖面圖，用來表示本發明之實施形態6之半導體 積體電路之元件分離絕緣膜之第4製造方法之工程順序。 圖3 0是剖面圖，用來表示本發明之實施形態6之半導體 積體電路之其他構造。 圖31是剖面圖，用來表示圖30所示之半導體積體電路之 製造方法之工程順序。 圖32是剖面圖，用來表示圖30所示半導體積體電路之製 造方法之工程順序。 圖33是剖面圖，用來表示圖30所示之半導體積體電路之 製造方法之工程順序。 圖34是剖面圖，用來表示圖30所示之半導體積體電路之 製造方法之工程順序。 圖3 5是上面圖，概略的表示本發明之實施形態7之半導 體積體電路之構造。 圖3 6是剖面圖，概略的表示本發明之實施形態7之半導 體積體電路之剖面構造。
90100425.ptd 第46頁 495903 圖式簡單說明 圖37是 化例之半 圖38是 化例之半 圖39是 體積體電 圖40是 體積體電 圖41是 積體電路 圖42是 積體電路 圖43是 積體電路 圖4 4是 性半導體 圖4 5是 揮發性半 信號之波 圖46是 器之記憶 圖47是 裝置之記 圖4 8是 上面圖 導體積 上面圖 導體積 剖面圖 路之構 剖面圖 路之構 剖面圖 之構造 剖面圖 之構造 剖面圖 之構造 電路圖 記憶裝 時序圖 導體記 形。 剖面圖 單元電 剖面圖 憶單元 電路圖 ，概略的表示本發明之實施形態7之第1變 體電路之構造。 ，概略的表示本發明之實施形態7之第2變 體電路之構造。 ，概略的表示本發明之實施形態8之半導 造。 ，概略的表示本發明之實施形態9之半導 造。 ，用來表示本發明之實施形態1 0之半導體 〇 ，用來表示本發明之實施形態1 0之半導體 〇 ，用來表示本發明之實施形態1 0之半導體 〇 ，用來表示本發明之實施形態1 1之非揮發 置之記憶單元陣列之構造之一部份抽出。 ，用來表示對於本發明之實施形態11之非 憶裝置，分別施加在字線和本體線之驅動 ，概略的表示使用有大塊基板之快閃記憶 晶體之構造。 ，概略的表示習知之非揮發性半導體記憶 電晶體之構造。 ，用來表示對於習知之非揮發性半導體記
\\312\2d-code\90-04\90100425.ptd 第47頁 495903 圖式簡單說明 憶裝置，將記憶單元陣列之構造之一部份抽出。 圖4 9是上面圖，用來表示習知之非揮發性半導體記憶裝 置之構造。 圖5 0是剖面圖，用來表示沿著圖4 9所示之線1 0 0之位置 之剖面構造。 ❿
90100425.ptd 第48頁

Claims (1)

  1. 495903 六、申請專利範圍 1. 一種非揮發性半導體記憶裝置，其特徵是具備有： SOI基板 體層； 多個記憶 極區域和汲 主面内；第 區域和上述 閘極電極， 元件分離 述半導體層 上述源極區 鄰接之上述 與上述源 之半導體層 照上述之列 2. 如申請 其中上述之 層之pn接合 3. 如申請 其中上述之 層之pn接合 4. 如申請 其中上述之 層之pn接合 順序的積層有半導體基板’絕緣層’和半導 單元電晶體，被配置成行列狀，分別具有：源 極區域，互相離開的形成在上述之半導體層之 1閘極電極，經由絕緣膜形成在被上述之源極 之汲極區域包夾之部份之本體區域上；和第2 經由絕緣膜形成在上述之第1閘極電極上； 絕緣膜，具有底面未達到上述之絕緣層，在上 之上述主面内，形成在上述記憶單元電晶體之 域和上述汲極區域之排列方向之垂直方向互相 記憶單元電晶體之間；和 極區域相同導電型之不純物導入區域，在上述 内，形成在上述之源極區域之間，分別具有依 方向互相鄰接之上述記憶單元電晶體。 專利範圍第1項之非揮發性半導體記憶裝置， 源極區域，或上述之源極區域和上述之半導體 部所產生之空乏層，未達到上述之絕緣層。 專利範圍第2項之非揮發性半導體記憶裝置， 汲極區域，或上述之汲極區域和上述之半導體 部所產生之空乏層，未達到上述之絕緣層。 專利範圍第2項之非揮發性半導體記憶裝置， >及極區域5或上述之 >及極區域和上述之半導體 部所產生之空乏層，達到上述之絕緣層。
    \\312\2d-code\90-04\90100425.ptd 第49頁 六 申請專利範圍 其中H =專利範圍第1項之非揮發性半導體記憶裝置， /區@ 4 ^之源極區域和上述之汲極區域，或上述之源極 別ΐΐΐϊΐ;極區域與上述之半導體層之pn接合部所分 ίίΐ:，層’均達到上述之絕緣層； 字ί ϊ發性半導體記憶裝置更具備有： 體所“1 ^ f連接到屬於同一列之多個上述記憶單元電晶 7刀別具有之上述第2閘極電極； 體所5 t且：來連接屬於同一列之多個上述記憶單元電晶 篮所刀別具有之上述本體區域； 苐1驅動電路，遠接ξ | 供认糾μ、+、 連接到上返之字線，用來將第1驅動信號 …到上述之字線；和 第2驅動電路，遠接| 號供給到上述之本體線迷之本體線’用來將第2驅動信 體層； 員序的積層有半導體基板，絕緣層，和半導 極ί Ξ :: ί ί晶體，被配置成行列狀，分別具有:源 主面内ί上相離開的形成在上述之半導體層之 元件分離絕緣膜，且有夫、15閑極電極上；和 上述半導體層之i=而向達到上述之絕緣層之底面，在 之上述-赶^" 内’形成在上述記憶單元電晶體 攻源極區域和上述汲極區域之排列方向之垂直方向互 495903 六、申請專利範圍 相鄰接之上述記憶單元電晶體之間； 上述之源極區域，或上述之源極區域和上述之半導體層 之pn接合部所產生之空乏層，未達到上述之絕緣層； 上述之汲極區域，或上述之汲極區域和上述之半導體層 之pn接合部所產生之空乏層，達到上述之絕緣層。 7. —種非揮發性半導體記憶裝置，其特徵是具備有： S0 I基板，順序的積層有半導體基板，絕緣層，和半導 體層； 多個記憶單元電晶體，被配置成行列狀，分別具有：源 極區域和汲極區域，互相離開的形成在上述之半導體層之 主面内；第1閘極電極，經由絕緣膜形成在被上述之源極 區域和上述之汲極區域包夾之部份之本體區域上；和第2 閘極電極，經由絕緣膜形成在上述之第1閘極電極上； 元件分離絕緣膜，具有底面未達到上述之絕緣層，在上 述半導體層之主面内，，形成在上述記憶單元電晶體之上述 源極區域和上述汲極區域之排列方向之垂直方向互相鄰接 之上述記憶單元電晶體之間； 字線，共同連接到屬於同一列之多個上述記憶單元電晶 體所分別具有之上述第2閘極電極； 本體線，用來連接屬於同一列之多個上述記憶單元電晶 體所分別具有之上述本體區域； 第1驅動電路，連接到上述之字線，用來將第1驅動信號 供給到上述之字線；和 第2驅動電路，連接到上述之本體線，用來將第2驅動信
    90100425.ptd 第51頁 申請專利範圍 號供給到上述之本體線； 在上述之源極區域和上述之汲極區域，或上述 或和上述之汲極區域與上 / ，原極區 產生之空乏層，均達到上述層之-接合部所分別 置8: ΐ ΐ :第i或7項之非揮發性半導體記憶裝 且 丹甲上述之第1和箆？雖：知兩“ 記憶單元陣列部，在其中配2路被配置在相反側包夾有 晶體之多個記憶單元。_ 刀別包含上述記憶單元電 9 ·如申請專利範圍第5式 置，其中上述之第2驅動電、之非揮發性半導體記憶裝 之上述本體線’供給第〗=你對於資料之讀出時被選擇 於非選擇之上述本體線，乍為上述之第2驅動信號，對 相反極性之第2電位作兔μ 地電位或與上述第1電位 ίο.如申請專利範圍以：第2驅動信號。 置，其中上述之第2驅動電路員之非揮發性半導體記憶裝 述第1驅動信號供給到上述〜 在上述之第1驅動電路將上 供給到上述之本體線。子線之前，將上述第2驅動信號 11 ·如申請專利範圍第6或7 置，其中在上述之半導體居、之非揮發性半導體記憶裝 同導電型之不純物導入區^内更具備有與上述源極區域相 之—t*述記憶單元電晶體分^夏$成在上述列方向互相鄰接 具有之上述源極區域之間。
    90100425.ptd
    第52 頁
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