JP4579512B2 - 半導体装置およびその製造方法 - Google Patents
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Description
前記支持基板上に形成された絶縁層と、
前記絶縁層上に形成された第1半導体層と、
前記第1半導体層内に形成された第1高耐圧トランジスタと、
前記絶縁層上に形成された第2半導体層と、
前記第2半導体層内に形成された第2高耐圧トランジスタと、
前記第1半導体層と前記第2半導体層との間に設けられた第1素子分離領域であって、前記絶縁層に到達する深さを有する第1素子分離領域と、
前記絶縁層上に形成された第3半導体層と、
前記第3半導体層内に形成された第1低耐圧トランジスタと、
前記第3半導体層内に形成された第2低耐圧トランジスタと、
前記第3半導体層内に形成され、かつ、前記第1低耐圧トランジスタと前記第2低耐圧トランジスタとの間に設けられた第2素子分離領域であって、前記絶縁層に到達しない深さを有する第2素子分離領域と、を含み、
前記第1素子分離領域は、デュアルトレンチ構造を有するトレンチ絶縁層からなる。
前記第3素子分離領域は、デュアルトレンチ構造を有するトレンチ絶縁層からなることができる。
チャネル領域の上方に形成された第1ゲート絶縁層と、
オフセット領域の上方に形成された第2ゲート絶縁層と、をさらに含み、
前記第2ゲート絶縁層は、前記第1ゲート絶縁層の膜厚に比べ大きい膜厚を有することができる。
支持基板と絶縁層と半導体層とが順に形成された基板を準備する工程と、
第1開口部を有するマスク層を用いて、前記半導体層に溝部を形成する工程と、
前記第1開口部と比して大きい第2開口部を有するマスク層を用いて、前記溝部を含む領域の前記半導体層をエッチングすることにより、前記絶縁層に到達する深さを有する第1トレンチと、前記絶縁層に到達しない深さを有する第2トレンチとからなるデュアルトレンチを形成する工程と、
前記デュアルトレンチに絶縁層を埋め込み第1素子分離領域および第3素子分離領域を形成することにより、第1半導体層、第2半導体層および第3半導体層を形成する工程と、
前記第3半導体層に前記絶縁層に到達しない深さを有する第2素子分離領域を形成する工程と、
前記第1半導体層内に第1高耐圧トランジスタを形成する工程と、
前記第2半導体層内に第2高耐圧トランジスタを形成する工程と、
前記第3半導体層内に第1低耐圧トランジスタを形成する工程と、
前記第3半導体層内において、前記第1低耐圧トランジスタと前記第2素子分離領域を介して隣り合う第2低耐圧トランジスタを形成する工程と、を含む。
オフセット領域の上方にオフセット絶縁層を形成する工程と、
少なくともチャネル領域および前記オフセット領域の上方に第1ゲート絶縁層を形成する工程と、を含み、
前記オフセット領域の上方には、前記オフセット絶縁層と前記第1ゲート絶縁層とが積層された第2ゲート絶縁層を形成することができる。
図1は、本実施の形態の半導体装置を模式的に示す断面図である。本実施の形態の半導体装置は、支持基板10aの上に、絶縁層10b、半導体層10cが順に積層されたSOI基板10を有する。半導体層10cは、たとえば、単結晶シリコン層である。SOI基板10内には、高耐圧トランジスタ領域10HVと、低耐圧トランジスタ領域10LVとが設けられている。高耐圧トランジスタ領域10HVは、Pチャネル高耐圧トランジスタ領域10HVpと、Nチャネル高耐圧トランジスタ領域10HVnとを有する。低耐圧トランジスタ領域10LVは、Pチャネル低耐圧トランジスタ領域10LVpと、Nチャネル低耐圧トランジスタ領域10LVnとを有する。Pチャネル高耐圧トランジスタ領域10HVpには、Pチャネル高耐圧トランジスタ100Pが形成され、Nチャネル高耐圧トランジスタ領域10HVnには、Nチャネル高耐圧トランジスタ100Nが形成されている。同様に、Pチャネル低耐圧トランジスタ領域10LVpには、Pチャネル低耐圧トランジスタ200Pが形成され、Nチャネル低耐圧トランジスタ領域10LVnには、Nチャネル低耐圧トランジスタ200Nが形成されている。
まず、高耐圧トランジスタ領域10HVについて説明する。高耐圧トランジスタ領域10HVと、低耐圧トランジスタ領域10LVとの境界には、絶縁層10bに到達する深さの第1および第3の素子分離領域110a,bが形成される。第3の素子分離領域110bは、高耐圧トランジスタ領域10HVと、低耐圧トランジスタ領域10LVとを分離する。すなわち、高耐圧トランジスタ領域10HVは、絶縁層10bに到達する深さの第3の素子分離領域110bに囲まれる。
まず、低耐圧トランジスタ領域10LVについて説明する。低耐圧トランジスタ領域10LVには、Pチャネル低耐圧トランジスタ領域10LVpと、Nチャネル低耐圧トランジスタ領域10LVnとが設けられる。隣り合う低耐圧トランジスタ領域の間には、絶縁層10bに到達しない深さの第2の素子分離領域210が設けられている。すなわち、隣り合うPチャネル低耐圧トランジスタ200Pと、Nチャネル低耐圧トランジスタ200Nとの間には、絶縁層10bに到達しない深さの第2の素子分離領域210が設けられている。
次に、本実施の形態の半導体装置の製造方法について、図3〜22を参照しながら説明する。図3〜22は、本実施の形態の半導体装置の製造方法の工程を模式的に示す断面図である。
Claims (8)
- 支持基板上に第1絶縁層と半導体層とが積層されたSOI基板に形成される半導体装置の製造方法であって、以下の工程を含むことを特徴とする半導体装置の製造方法。
(a)第1開口部を有する第1マスクを用いて前記半導体層をエッチングすることにより、前記半導体層に前記第1絶縁層まで到達しない深さを有する第1溝部を形成する工程と、
(b)前記第1開口部よりも大きい第2開口部を有する第2マスクを用いて前記半導体層をエッチングすることにより、前記第1溝部を、第1トレンチと、前記第1トレンチの上方にあり、前記第1トレンチよりも大きい開口を有する第2トレンチとからなるデュアルトレンチ構造に形成し、前記第1溝部の深さを前記第1絶縁層に到達する深さにするとともに、前記半導体層に前記第1絶縁層まで到達しない深さを有する第2溝部を形成する工程と、
(c)前記デュアルトレンチ構造を有する前記第1溝部と、前記第2溝部とに、第2絶縁層を埋め込んで、素子分離領域を形成する工程と、
(d)前記第1溝部に形成された素子分離領域に囲まれた領域に高耐圧トランジスタを形成する工程と、
(e)前記第2溝部に形成された素子分離領域に囲まれた領域に低耐圧トランジスタを形成する工程と、を含み、
前記高耐圧トランジスタは、前記低耐圧トランジスタが備えるゲート絶縁層よりも厚いゲート絶縁層を備えることを特徴とする半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記第1溝部の深さは、前記半導体層の厚さから前記第2溝部の深さを差し引いた深さであることを特徴とする半導体装置の製造方法。 - 請求項1または請求項2に記載の半導体装置の製造方法において、
前記高耐圧トランジスタを形成する工程は、
オフセット領域の上方にオフセット絶縁層を形成する工程を、含み、
前記オフセット領域の上方には、前記オフセット絶縁層と、前記高耐圧トランジスタのゲート絶縁層と、が積層されることを特徴とする半導体装置の製造方法。 - 請求項3記載の半導体装置の製造方法において、
前記オフセット絶縁層は、トレンチ素子分離法により形成されることを特徴とする半導体装置の製造方法。 - 請求項4記載の半導体装置の製造方法において、
前記オフセット絶縁層を形成する工程と、前記素子分離領域を形成する工程とは、同一の工程で行われることを特徴とする半導体装置の製造方法。 - 請求項1ないし請求項5いずれかに記載の半導体装置の製造方法において、
前記第2マスクは、ストッパ層及びパッド層を含むことを特徴とする半導体装置の製造方法。 - 請求項6記載の半導体装置の製造方法において、
前記ストッパ層は、窒化シリコン膜であることを特徴とする半導体装置の製造方法。 - 請求項6または請求項7記載の半導体装置の製造方法において、
前記パッド層は、酸化シリコン膜または窒化酸化シリコン膜であることを特徴とする半導体装置の製造方法。
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