JPH09321254A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
不揮発性半導体記憶装置及びその製造方法Info
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- JPH09321254A JPH09321254A JP8129625A JP12962596A JPH09321254A JP H09321254 A JPH09321254 A JP H09321254A JP 8129625 A JP8129625 A JP 8129625A JP 12962596 A JP12962596 A JP 12962596A JP H09321254 A JPH09321254 A JP H09321254A
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/90—MOSFET type gate sidewall insulating spacer
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Abstract
(57)【要約】
【課題】 埋め込み拡散層型セルのフラッシュメモリに
おいて、製造工程を増やすことなく、メモリセルが微細
化された場合においても高い容量比を保つことができる
不揮発性半導体記憶装置及びその製造方法を提供する。 【解決手段】 埋め込み拡散層型セルのフラッシュメモ
リにおいて、ソース領域109及びドレイン領域110
a,110bが、その上面に凹凸を有する多結晶シリコ
ン104をもつ多結晶シリコン膜パターン117に自己
整合的に形成される。
おいて、製造工程を増やすことなく、メモリセルが微細
化された場合においても高い容量比を保つことができる
不揮発性半導体記憶装置及びその製造方法を提供する。 【解決手段】 埋め込み拡散層型セルのフラッシュメモ
リにおいて、ソース領域109及びドレイン領域110
a,110bが、その上面に凹凸を有する多結晶シリコ
ン104をもつ多結晶シリコン膜パターン117に自己
整合的に形成される。
Description
【0001】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置及びその製造方法に関し、特に、スタックトゲー
ト型のフラッシュメモリ及びその製造方法に関する。
憶装置及びその製造方法に関し、特に、スタックトゲー
ト型のフラッシュメモリ及びその製造方法に関する。
【0002】
【従来の技術】従来より、電気的に書き換えを行うこと
ができる不揮発性半導体記憶装置のうち、所用の領域内
の複数のメモリセルを電気的に一括して消去できる機能
を有するフラッシュメモリにおいては、スタックゲート
型のメモリセルから構成されているものがある。
ができる不揮発性半導体記憶装置のうち、所用の領域内
の複数のメモリセルを電気的に一括して消去できる機能
を有するフラッシュメモリにおいては、スタックゲート
型のメモリセルから構成されているものがある。
【0003】図42は、従来のスタクットゲート型のメ
モリセルからなるフラッシュメモリの一構成例を示す平
面模式図であり、図43は、図42に示すフラッシュメ
モリの断面模式図であり、(a)は図42に示すX−
X’断面図、(b)は図42に示すY−Y’断面図であ
る。
モリセルからなるフラッシュメモリの一構成例を示す平
面模式図であり、図43は、図42に示すフラッシュメ
モリの断面模式図であり、(a)は図42に示すX−
X’断面図、(b)は図42に示すY−Y’断面図であ
る。
【0004】図42及び図43に示すように、P型シリ
コン基板201の表面上には、素子分離領域にフィール
ド酸化膜202、素子形成領域にスタックトゲート型の
メモリセルがそれぞれ設けられており、メモリセルのそ
れぞれは、P型シリコン基板201の表面に設けられた
ゲート酸化膜210と、ゲート酸化膜210を介してP
型シリコン基板201の表面上に設けられたN型の多結
晶シリコン膜からなる浮遊ゲート電極215と、浮遊ゲ
ート電極215の表面上に設けられ、酸化シリコン膜、
窒化シリコン膜および酸化シリコン膜が積層されてなる
ゲート絶縁膜213と、ゲート絶縁膜213を介して浮
遊ゲート電極215上に設けられたワード線をかねるN
+型の多結晶シリコン膜からなる制御ゲート電極216
と、P型シリコン基板201の表面に設けられたソース
領域208及びドレイン領域207a,207bとから
構成されている。なお、それぞれの浮遊ゲート電極21
5は、それぞれ1つのメモリセルに属している。
コン基板201の表面上には、素子分離領域にフィール
ド酸化膜202、素子形成領域にスタックトゲート型の
メモリセルがそれぞれ設けられており、メモリセルのそ
れぞれは、P型シリコン基板201の表面に設けられた
ゲート酸化膜210と、ゲート酸化膜210を介してP
型シリコン基板201の表面上に設けられたN型の多結
晶シリコン膜からなる浮遊ゲート電極215と、浮遊ゲ
ート電極215の表面上に設けられ、酸化シリコン膜、
窒化シリコン膜および酸化シリコン膜が積層されてなる
ゲート絶縁膜213と、ゲート絶縁膜213を介して浮
遊ゲート電極215上に設けられたワード線をかねるN
+型の多結晶シリコン膜からなる制御ゲート電極216
と、P型シリコン基板201の表面に設けられたソース
領域208及びドレイン領域207a,207bとから
構成されている。なお、それぞれの浮遊ゲート電極21
5は、それぞれ1つのメモリセルに属している。
【0005】ソース領域208及びドレイン領域207
a,207bは、例えば窒化膜パターン205に対して
自己整合的なN+型拡散層から構成されている。ドレイ
ン領域207a,207bは、メモリセルの表面を覆う
層間絶縁膜217に例えばメモリセル16個おきに設け
られたコンタクト孔218を介して、層間絶縁膜217
の表面上に設けられたビット線219a,219bに接
続されている。また、ソース領域208は、所用の数の
メモリセルが共有しており、それぞれのソース領域20
8は、ドレイン領域207a,207bと同様にコンタ
クト孔218を介して層間絶縁膜217の表面上に設け
られたソース線220に接続されている。
a,207bは、例えば窒化膜パターン205に対して
自己整合的なN+型拡散層から構成されている。ドレイ
ン領域207a,207bは、メモリセルの表面を覆う
層間絶縁膜217に例えばメモリセル16個おきに設け
られたコンタクト孔218を介して、層間絶縁膜217
の表面上に設けられたビット線219a,219bに接
続されている。また、ソース領域208は、所用の数の
メモリセルが共有しており、それぞれのソース領域20
8は、ドレイン領域207a,207bと同様にコンタ
クト孔218を介して層間絶縁膜217の表面上に設け
られたソース線220に接続されている。
【0006】このようなフラッシュメモリにおいては、
N+型拡散層を副ビット線及び副ソース線としており、
メモリセル1個に対してコンタクト孔が1個あるのでは
なく、同じN+型拡散層からなるドレイン領域及びソー
ス領域を共有し、複数のメモリセルに対してコンタクト
孔がドレイン領域に1個、ソース領域に1個それぞれ存
在する。このように、コンタクト孔が複数のメモリセル
に対して1個であることは、メモリセルの面積を小さく
することが可能であり、チップサイズの縮小に有効であ
る。以下、上述したようなメモリセルの構成を埋め込み
拡散層型フラッシュメモリと呼ぶ。
N+型拡散層を副ビット線及び副ソース線としており、
メモリセル1個に対してコンタクト孔が1個あるのでは
なく、同じN+型拡散層からなるドレイン領域及びソー
ス領域を共有し、複数のメモリセルに対してコンタクト
孔がドレイン領域に1個、ソース領域に1個それぞれ存
在する。このように、コンタクト孔が複数のメモリセル
に対して1個であることは、メモリセルの面積を小さく
することが可能であり、チップサイズの縮小に有効であ
る。以下、上述したようなメモリセルの構成を埋め込み
拡散層型フラッシュメモリと呼ぶ。
【0007】上述したような埋め込み拡散層型フラッシ
ュメモリに対するデータの書き込み及び消去の概要は、
ドレイン領域207a,207bへの印加電圧、ソース
領域208への印加電圧、制御ゲート電極216への印
加電圧、P型シリコン基板201への印加電圧をそれぞ
れVDD、VSS、VCG、VSUBとすると、次のようにな
る。
ュメモリに対するデータの書き込み及び消去の概要は、
ドレイン領域207a,207bへの印加電圧、ソース
領域208への印加電圧、制御ゲート電極216への印
加電圧、P型シリコン基板201への印加電圧をそれぞ
れVDD、VSS、VCG、VSUBとすると、次のようにな
る。
【0008】メモリセルの書き込みは、浮遊ゲート電極
215に注入された電子を浮遊ゲート電極215から引
き抜くことであり、例えば、書き込みを行いたいメモリ
セルに属する制御ゲート電極216にVCG=−9V、ド
レイン領域207a,207bにVDD=5V、P型シリ
コン基板201にVSUB=0Vをそれぞれ印加し、ソー
ス領域208を開放することによりなされる。この時、
書き込みを行うために選択された制御ゲート電極216
及びドレイン領域207に属するメモリセルにおいて
は、他のメモリセルに比べて、ゲート酸化膜210にか
かる電界が高くなる。この結果、量子トンネル効果に基
づいたファウラー・ノルドハイム(Fowler−No
ldheim)電流(以下、FN電流と称す)が流れる
ことにより、このメモリセルの浮遊ゲート電極215か
ら電子が引き抜かれることになる。そして、メモリセル
のしきい値電圧は、負の方向にシフトして5V程度から
2V程度となる。
215に注入された電子を浮遊ゲート電極215から引
き抜くことであり、例えば、書き込みを行いたいメモリ
セルに属する制御ゲート電極216にVCG=−9V、ド
レイン領域207a,207bにVDD=5V、P型シリ
コン基板201にVSUB=0Vをそれぞれ印加し、ソー
ス領域208を開放することによりなされる。この時、
書き込みを行うために選択された制御ゲート電極216
及びドレイン領域207に属するメモリセルにおいて
は、他のメモリセルに比べて、ゲート酸化膜210にか
かる電界が高くなる。この結果、量子トンネル効果に基
づいたファウラー・ノルドハイム(Fowler−No
ldheim)電流(以下、FN電流と称す)が流れる
ことにより、このメモリセルの浮遊ゲート電極215か
ら電子が引き抜かれることになる。そして、メモリセル
のしきい値電圧は、負の方向にシフトして5V程度から
2V程度となる。
【0009】メモリセルの消去は、浮遊ゲート電極21
5に電子を注入することにより行われる。フラッシュメ
モリにおける消去は、個々のメモリセルアレイ毎に行わ
れる。例えば、制御ゲート電極216にVCG=16V、
ドレイン領域207にVDD=0V、P型シリコン基板2
01にVSUB=0V、ソース領域208にVSS=0Vを
それぞれ印加することによりなされる。これにより、制
御ゲート電極216に属する全てのメモリセルのゲート
酸化膜210に高い電界が印加されることになる。この
結果、書き込みと同様に量子トンネル効果に基づいたF
N電流が流れ、それにより、このメモリセルの浮遊ゲー
ト電極215に電子が注入される。そして、メモリセル
のしきい値電圧は、正の方向にシフトして2V程度から
5V程度となる。
5に電子を注入することにより行われる。フラッシュメ
モリにおける消去は、個々のメモリセルアレイ毎に行わ
れる。例えば、制御ゲート電極216にVCG=16V、
ドレイン領域207にVDD=0V、P型シリコン基板2
01にVSUB=0V、ソース領域208にVSS=0Vを
それぞれ印加することによりなされる。これにより、制
御ゲート電極216に属する全てのメモリセルのゲート
酸化膜210に高い電界が印加されることになる。この
結果、書き込みと同様に量子トンネル効果に基づいたF
N電流が流れ、それにより、このメモリセルの浮遊ゲー
ト電極215に電子が注入される。そして、メモリセル
のしきい値電圧は、正の方向にシフトして2V程度から
5V程度となる。
【0010】以下に、上記のように構成されたフラッシ
ュメモリの製造方法について説明する。
ュメモリの製造方法について説明する。
【0011】図44〜図54は、図42及び図43に示
したフラッシュメモリの製造方法を説明するための断面
模式図である。
したフラッシュメモリの製造方法を説明するための断面
模式図である。
【0012】まず、P型シリコン基板201表面の素子
分離領域に、フィールド酸化膜202を形成し、続いて
4nmの厚さの第1酸化膜203を形成して約300n
mの厚さの窒化膜204を全面成長させる(図44)。
分離領域に、フィールド酸化膜202を形成し、続いて
4nmの厚さの第1酸化膜203を形成して約300n
mの厚さの窒化膜204を全面成長させる(図44)。
【0013】次に、窒化膜204をストライプ状にパタ
ーニングして窒化膜パターン205を形成する。その
後、窒化膜パターン205をマスクにして5E15cm
-2の砒素をP型シリコン基板201の表面に対する法線
に概ね平行に70KeVでイオン注入し、P型シリコン
基板201内に砒素イオン注入層206を形成する(図
45)。
ーニングして窒化膜パターン205を形成する。その
後、窒化膜パターン205をマスクにして5E15cm
-2の砒素をP型シリコン基板201の表面に対する法線
に概ね平行に70KeVでイオン注入し、P型シリコン
基板201内に砒素イオン注入層206を形成する(図
45)。
【0014】次に、850℃の窒素雰囲気中において3
0分の熱処理を施す。この熱処理により砒素イオン注入
層206が活性化され、N+型拡散層よりなるドレイン
領域207a,207b及びソース領域208が形成さ
れる(図46)。
0分の熱処理を施す。この熱処理により砒素イオン注入
層206が活性化され、N+型拡散層よりなるドレイン
領域207a,207b及びソース領域208が形成さ
れる(図46)。
【0015】次に、850℃において熱酸化を行いてド
レイン領域207a,207b及びソース領域208上
に膜厚100nm程度の第2酸化膜209a,209
b,209cを形成する(図47)。
レイン領域207a,207b及びソース領域208上
に膜厚100nm程度の第2酸化膜209a,209
b,209cを形成する(図47)。
【0016】次に、窒化膜パターン205及び第1酸化
膜203を順次エッチングにより除去し、P型シリコン
基板201の表面の一部を露出させる(図48)。
膜203を順次エッチングにより除去し、P型シリコン
基板201の表面の一部を露出させる(図48)。
【0017】次に、P型シリコン基板201表面の素子
形成領域に、熱酸化により8nm程度のゲート酸化膜2
10を形成し、その後、全面にN型の第1多結晶シリコ
ン膜211を形成する(図49)。
形成領域に、熱酸化により8nm程度のゲート酸化膜2
10を形成し、その後、全面にN型の第1多結晶シリコ
ン膜211を形成する(図49)。
【0018】次に、第1多結晶シリコン膜211を、ビ
ット線に平行になるような縞状の多結晶シリコン膜パタ
ーン212にパターニングする(図50)。
ット線に平行になるような縞状の多結晶シリコン膜パタ
ーン212にパターニングする(図50)。
【0019】次に、全面にゲート絶縁膜213を形成す
る(図51)。
る(図51)。
【0020】次に、全面にN+型の第2多結晶シリコン
膜214を形成する(図52)。
膜214を形成する(図52)。
【0021】次に、第2多結晶シリコン膜214、ゲー
ト絶縁膜213及び多結晶シリコン膜パターン212を
順次パターニングし、第2多結晶シリコン膜214より
なる制御ゲート電極216と多結晶シリコン膜パターン
212よりなる浮遊ゲート電極215とを形成する。続
いて、熱酸化により制御ゲート電極215と浮遊ゲート
電極215との露出面及びP型シリコン基板201の表
面に膜厚10〜20nm程度の酸化シリコン膜(不図
示)を形成する(図53)。
ト絶縁膜213及び多結晶シリコン膜パターン212を
順次パターニングし、第2多結晶シリコン膜214より
なる制御ゲート電極216と多結晶シリコン膜パターン
212よりなる浮遊ゲート電極215とを形成する。続
いて、熱酸化により制御ゲート電極215と浮遊ゲート
電極215との露出面及びP型シリコン基板201の表
面に膜厚10〜20nm程度の酸化シリコン膜(不図
示)を形成する(図53)。
【0022】次に、全面に膜厚0.8μm程度のBPS
G膜からなる層間絶縁膜217を形成し、続いて、ドレ
イン領域207a,207b及びソース領域208に達
するコンタクト孔218等を形成する。なお、ビットコ
ンタクト孔218の面積は0.4μm2である。その
後、全面に膜厚0.45μm程度のアルミニウム系の金
属膜を形成し、この金属膜をパターニングすることによ
りビット線219a,219b及びソース線220等を
形成する(図54)。
G膜からなる層間絶縁膜217を形成し、続いて、ドレ
イン領域207a,207b及びソース領域208に達
するコンタクト孔218等を形成する。なお、ビットコ
ンタクト孔218の面積は0.4μm2である。その
後、全面に膜厚0.45μm程度のアルミニウム系の金
属膜を形成し、この金属膜をパターニングすることによ
りビット線219a,219b及びソース線220等を
形成する(図54)。
【0023】
【発明が解決しようとする課題】しかしながら、上述し
たような従来のものにおいては、ドレイン領域及びソー
ス領域を多結晶シリコン膜に対して自己整合的に形成す
ることができないため、製造工程が長くなってしまい、
また、メモリセルの微細化が難しいという問題点があ
る。
たような従来のものにおいては、ドレイン領域及びソー
ス領域を多結晶シリコン膜に対して自己整合的に形成す
ることができないため、製造工程が長くなってしまい、
また、メモリセルの微細化が難しいという問題点があ
る。
【0024】上述した従来の製造方法においては、まず
ドレイン領域及びソース領域を窒化膜パターンに対して
自己整合的に形成し、その後、窒化膜パターンの幅を例
えば0.4μmとした場合、それに対して、多結晶シリ
コン膜パターンの幅を例えば1.45μmと大幅に大き
くすることにより、メモリセルの容量比を例えば0.7
程度に設定していた。
ドレイン領域及びソース領域を窒化膜パターンに対して
自己整合的に形成し、その後、窒化膜パターンの幅を例
えば0.4μmとした場合、それに対して、多結晶シリ
コン膜パターンの幅を例えば1.45μmと大幅に大き
くすることにより、メモリセルの容量比を例えば0.7
程度に設定していた。
【0025】ここで、メモリセルの容量比について説明
する。
する。
【0026】メモリセルの容量比は、メモリセルの動作
すなわち書き込み、消去、読み出しなどを行う際に重要
なパラメータとなる。容量比とは、以下の式で定義され
る。
すなわち書き込み、消去、読み出しなどを行う際に重要
なパラメータとなる。容量比とは、以下の式で定義され
る。
【0027】Vfg=α(Vcg−△Vth) α=Cfg/Ct Vfg:浮遊ゲート電極の電位 Vcg:制御ゲート電極の電位 α:容量比 △Vth:メモリセルのしきい値電圧のシフト量 Cfg:浮遊ゲート電極と制御ゲート電極間の容量 Ct:浮遊ゲート電極まわりの全ての容量 すなわち、制御ゲートに対してある電圧を印加した場
合、浮遊ゲート電極とP型シリコン基板との間に印加さ
れる電圧は、制御ゲート電極に印加した電圧に容量比を
かけた値となる。
合、浮遊ゲート電極とP型シリコン基板との間に印加さ
れる電圧は、制御ゲート電極に印加した電圧に容量比を
かけた値となる。
【0028】ここで、上述した従来のメモリセルにおけ
る書き込み及び消去においては、FNトンネリング現象
を用いており、この方式においては、例えばチャネルホ
ットエレクトロン注入方式と比較して、書き込み及び消
去の際の消費電流を低くすることができる。このため、
フラッシュメモリに近年求められている電源電圧の低電
圧化に適している。
る書き込み及び消去においては、FNトンネリング現象
を用いており、この方式においては、例えばチャネルホ
ットエレクトロン注入方式と比較して、書き込み及び消
去の際の消費電流を低くすることができる。このため、
フラッシュメモリに近年求められている電源電圧の低電
圧化に適している。
【0029】しかしながら、FNトンネリング現象をも
ちいて書き込み及び消去を行うためには、ゲート酸化膜
に高い電界を印加する必要がある。すなわち容量比を考
慮すると制御ゲート電極にはさらに高い電圧を印加する
必要がある。ここで、チップ内部で高い電圧を発生させ
るためには、専用の回路が必要であり、高い電圧になれ
ばなるほどチップ内にしめる面積は大きくなってしま
う。チップ面積を小さくするためには、制御ゲート電極
に印加する電圧を極力低くする必要があり、メモリセル
の容量比を高く設定し、ゲート酸化膜に印加される電界
をFNトンネリング現象が起こるほど高くする必要があ
る。
ちいて書き込み及び消去を行うためには、ゲート酸化膜
に高い電界を印加する必要がある。すなわち容量比を考
慮すると制御ゲート電極にはさらに高い電圧を印加する
必要がある。ここで、チップ内部で高い電圧を発生させ
るためには、専用の回路が必要であり、高い電圧になれ
ばなるほどチップ内にしめる面積は大きくなってしま
う。チップ面積を小さくするためには、制御ゲート電極
に印加する電圧を極力低くする必要があり、メモリセル
の容量比を高く設定し、ゲート酸化膜に印加される電界
をFNトンネリング現象が起こるほど高くする必要があ
る。
【0030】本発明は、上述したような従来の技術が有
する問題点に鑑みてなされたものであって、埋め込み拡
散層型セルのフラッシュメモリにおいて、製造工程を増
やすことなく、メモリセルが微細化された場合において
も高い容量比を保つことができる不揮発性半導体記憶装
置及びその製造方法を提供することを目的とする。
する問題点に鑑みてなされたものであって、埋め込み拡
散層型セルのフラッシュメモリにおいて、製造工程を増
やすことなく、メモリセルが微細化された場合において
も高い容量比を保つことができる不揮発性半導体記憶装
置及びその製造方法を提供することを目的とする。
【0031】
【課題を解決するための手段】上記目的を達成するため
に本発明は、ゲート酸化膜を介して半導体基板の表面上
に設けられた浮遊ゲート電極と、ゲート絶縁膜を介して
前記浮遊ゲート電極の表面上に設けられ、ワード線を兼
ねる制御ゲート電極と、前記半導体基板の表面に設けら
れ、前記ワード線に直交するN+型拡散層からなるビッ
ト線に接続されたドレイン領域と、前記半導体基板の表
面に設けられ、前記ワード線に直交するN+型拡散層か
らなるソース線に接続されたソース領域とから構成され
たメモリセルを有する不揮発性半導体記憶装置におい
て、前記浮遊ゲート電極は、上面に凹凸を有することを
特徴とする。
に本発明は、ゲート酸化膜を介して半導体基板の表面上
に設けられた浮遊ゲート電極と、ゲート絶縁膜を介して
前記浮遊ゲート電極の表面上に設けられ、ワード線を兼
ねる制御ゲート電極と、前記半導体基板の表面に設けら
れ、前記ワード線に直交するN+型拡散層からなるビッ
ト線に接続されたドレイン領域と、前記半導体基板の表
面に設けられ、前記ワード線に直交するN+型拡散層か
らなるソース線に接続されたソース領域とから構成され
たメモリセルを有する不揮発性半導体記憶装置におい
て、前記浮遊ゲート電極は、上面に凹凸を有することを
特徴とする。
【0032】また、前記半導体基板は、P型シリコン基
板であることを特徴とする。
板であることを特徴とする。
【0033】また、前記不揮発性半導体記憶装置の製造
方法であって、前記半導体基板表面の素子形成領域に熱
酸化により前記ゲート酸化膜を形成する工程と、前記半
導体基板全面に、所要の不純物を有しその上面に凹凸を
有するN型の多結晶シリコン膜を形成する工程と、前記
半導体基板全面に、前記ゲート絶縁膜を形成する工程
と、前記ゲート絶縁膜及び前記多結晶シリコン膜を第1
のフォトレジスト膜パターンにて順次パターニングして
所定の多結晶シリコン膜パターンを形成する工程と、前
記第1のフォトレジスト膜パターンをマスクとして前記
半導体基板の表面に対する法線に平行に砒素イオンを注
入して砒素イオン注入層を形成する工程と、前記第1の
フォトレジスト膜パターンを除去し、所定の温度での熱
処理を施すことにより前記砒素イオン注入層を活性化さ
せてN+型拡散層よりなる前記ドレイン領域及び前記ソ
ース領域を前記半導体基板表面に形成する工程と、熱酸
化により前記半導体基板表面の前記ドレイン領域及び前
記ソース領域上に酸化膜を形成する工程と、前記半導体
基板全面に導電体膜を形成し、該導電体膜、前記ゲート
絶縁膜及び前記多結晶シリコン膜パターンを順次パター
ニングして前記導電体膜からなる制御ゲート電極と前記
結晶シリコン膜パターンからなる浮遊ゲート電極とを形
成する工程と、前記半導体基板全面に層間絶縁膜を形成
し、該層間絶縁膜に前記N+型拡散層に達するコンタク
ト孔を形成し、前記層間絶縁膜表面上に前記コンタクト
孔を介して前記ドレイン領域及び前記ソース領域にそれ
ぞれ接続されるビット線及びソース線を形成する工程と
を順次行うことを特徴とする。
方法であって、前記半導体基板表面の素子形成領域に熱
酸化により前記ゲート酸化膜を形成する工程と、前記半
導体基板全面に、所要の不純物を有しその上面に凹凸を
有するN型の多結晶シリコン膜を形成する工程と、前記
半導体基板全面に、前記ゲート絶縁膜を形成する工程
と、前記ゲート絶縁膜及び前記多結晶シリコン膜を第1
のフォトレジスト膜パターンにて順次パターニングして
所定の多結晶シリコン膜パターンを形成する工程と、前
記第1のフォトレジスト膜パターンをマスクとして前記
半導体基板の表面に対する法線に平行に砒素イオンを注
入して砒素イオン注入層を形成する工程と、前記第1の
フォトレジスト膜パターンを除去し、所定の温度での熱
処理を施すことにより前記砒素イオン注入層を活性化さ
せてN+型拡散層よりなる前記ドレイン領域及び前記ソ
ース領域を前記半導体基板表面に形成する工程と、熱酸
化により前記半導体基板表面の前記ドレイン領域及び前
記ソース領域上に酸化膜を形成する工程と、前記半導体
基板全面に導電体膜を形成し、該導電体膜、前記ゲート
絶縁膜及び前記多結晶シリコン膜パターンを順次パター
ニングして前記導電体膜からなる制御ゲート電極と前記
結晶シリコン膜パターンからなる浮遊ゲート電極とを形
成する工程と、前記半導体基板全面に層間絶縁膜を形成
し、該層間絶縁膜に前記N+型拡散層に達するコンタク
ト孔を形成し、前記層間絶縁膜表面上に前記コンタクト
孔を介して前記ドレイン領域及び前記ソース領域にそれ
ぞれ接続されるビット線及びソース線を形成する工程と
を順次行うことを特徴とする。
【0034】また、ゲート酸化膜を介して半導体基板の
表面上に設けられた浮遊ゲート電極と、ゲート絶縁膜を
介して前記浮遊ゲート電極の表面上に設けられ、ワード
線を兼ねる制御ゲート電極と、前記半導体基板の表面に
設けられ、前記ワード線に直交するN+型拡散層からな
るビット線に接続されたドレイン領域と、前記半導体基
板の表面に設けられ、前記ワード線に直交するN+型拡
散層からなるソース線に接続されたソース領域と、前記
浮遊ゲート電極の側面でかつ前記ドレイン領域及び前記
ソース領域の上部に形成されたサイドウォール酸化膜と
から構成されたメモリセルを有する不揮発性半導体記憶
装置において、前記浮遊ゲート電極は、上面に凹凸を有
することを特徴とする。
表面上に設けられた浮遊ゲート電極と、ゲート絶縁膜を
介して前記浮遊ゲート電極の表面上に設けられ、ワード
線を兼ねる制御ゲート電極と、前記半導体基板の表面に
設けられ、前記ワード線に直交するN+型拡散層からな
るビット線に接続されたドレイン領域と、前記半導体基
板の表面に設けられ、前記ワード線に直交するN+型拡
散層からなるソース線に接続されたソース領域と、前記
浮遊ゲート電極の側面でかつ前記ドレイン領域及び前記
ソース領域の上部に形成されたサイドウォール酸化膜と
から構成されたメモリセルを有する不揮発性半導体記憶
装置において、前記浮遊ゲート電極は、上面に凹凸を有
することを特徴とする。
【0035】また、前記半導体基板は、P型シリコン基
板であることを特徴とする。
板であることを特徴とする。
【0036】また、前記不揮発性半導体装置の製造方法
であって、 前記半導体基板表面の素子形成領域に熱酸
化により前記ゲート酸化膜を形成する工程と、前記半導
体基板全面に、所要の不純物を有しその上面に凹凸を有
するN型の多結晶シリコン膜を形成する工程と、前記多
結晶シリコン膜を第1のフォトレジスト膜パターンにて
パターニングして所定の多結晶シリコン膜パターンを形
成する工程と、前記第1のフォトレジスト膜パターンを
マスクとして前記半導体基板の表面に対する法線に平行
に砒素イオンを注入して砒素イオン注入層を形成する工
程と、前記第1のフォトレジスト膜パターンを除去し、
所定の温度での熱処理を施すことにより前記砒素イオン
注入層を活性化させてN+型拡散層よりなる前記ドレイ
ン領域及び前記ソース領域を前記半導体基板表面に形成
する工程と、前記半導体基板全面に酸化膜を堆積させて
異方性エッチングを行うことにより前記多結晶シリコン
膜パターンの側面にサイドウォール酸化膜を形成する工
程と、熱酸化により前記半導体基板表面の前記ドレイン
領域及び前記ソース領域上に酸化膜を形成する工程と、
前記半導体基板全面に導電体膜を形成し、該導電体膜、
前記ゲート絶縁膜及び前記多結晶シリコン膜パターンを
順次パターニングして前記導電体膜からなる制御ゲート
電極と前記結晶シリコン膜パターンからなる浮遊ゲート
電極とを形成する工程と、前記半導体基板全面に層間絶
縁膜を形成し、該層間絶縁膜に前記N+型拡散層に達す
るコンタクト孔を形成し、前記層間絶縁膜表面上に前記
コンタクト孔を介して前記ドレイン領域及び前記ソース
領域にそれぞれ接続されるビット線及びソース線を形成
する工程とを順次行うことを特徴とする。
であって、 前記半導体基板表面の素子形成領域に熱酸
化により前記ゲート酸化膜を形成する工程と、前記半導
体基板全面に、所要の不純物を有しその上面に凹凸を有
するN型の多結晶シリコン膜を形成する工程と、前記多
結晶シリコン膜を第1のフォトレジスト膜パターンにて
パターニングして所定の多結晶シリコン膜パターンを形
成する工程と、前記第1のフォトレジスト膜パターンを
マスクとして前記半導体基板の表面に対する法線に平行
に砒素イオンを注入して砒素イオン注入層を形成する工
程と、前記第1のフォトレジスト膜パターンを除去し、
所定の温度での熱処理を施すことにより前記砒素イオン
注入層を活性化させてN+型拡散層よりなる前記ドレイ
ン領域及び前記ソース領域を前記半導体基板表面に形成
する工程と、前記半導体基板全面に酸化膜を堆積させて
異方性エッチングを行うことにより前記多結晶シリコン
膜パターンの側面にサイドウォール酸化膜を形成する工
程と、熱酸化により前記半導体基板表面の前記ドレイン
領域及び前記ソース領域上に酸化膜を形成する工程と、
前記半導体基板全面に導電体膜を形成し、該導電体膜、
前記ゲート絶縁膜及び前記多結晶シリコン膜パターンを
順次パターニングして前記導電体膜からなる制御ゲート
電極と前記結晶シリコン膜パターンからなる浮遊ゲート
電極とを形成する工程と、前記半導体基板全面に層間絶
縁膜を形成し、該層間絶縁膜に前記N+型拡散層に達す
るコンタクト孔を形成し、前記層間絶縁膜表面上に前記
コンタクト孔を介して前記ドレイン領域及び前記ソース
領域にそれぞれ接続されるビット線及びソース線を形成
する工程とを順次行うことを特徴とする。
【0037】また、前記不揮発性半導体装置の製造方法
であって、前記半導体基板表面の素子形成領域に熱酸化
により前記ゲート酸化膜を形成する工程と、前記半導体
基板全面に、所要の不純物を有しその上面に凹凸を有す
るN型の多結晶シリコン膜を形成する工程と、前記多結
晶シリコン膜を第1のフォトレジスト膜パターンにてパ
ターニングして所定の多結晶シリコン膜パターンを形成
する工程と、少なくともソース形成予定領域を覆い、ド
レイン形成予定領域に開口部を有する第2のフォトレジ
スト膜パターンを形成する工程と、前記第2のフォトレ
ジスト膜パターンをマスクにして、前記半導体基板表面
に対する法線に平行に、第1の注入エネルギーにより、
高濃度の第1の注入量の砒素のイオン注入を行い、前記
半導体基板内に第2の砒素イオン注入層を形成する工程
と、前記第2のフォトレジスト膜パターンを除去し、所
定温度での第1の熱処理を施すことにより前記第2の砒
素イオン注入層を活性化させて第1のN+型拡散層によ
りなるドレイン領域を前記半導体基板表面に形成する工
程と、前記半導体基板全面に酸化膜を堆積させ異方性エ
ッチングを施すことにより前記多結晶シリコン膜パター
ンの側面にサイドウォール酸化膜を形成する工程と、少
なくともドレイン形成予定領域を覆い、ソース形成予定
領域に開口部を有する第3のフォトレジスト膜パターン
を形成する工程と、前記第3のフォトレジスト膜パター
ンをマスクにして前記半導体基板表面に対する法線に平
行に、第2の注入エネルギーにより、高濃度の第2の注
入量の砒素のイオン注入を行い、前記半導体基板内に第
3の砒素イオン注入層を形成する工程と、熱酸化法にて
前記半導体基板表面に酸化膜を形成するとともに前記第
3フォトレジスト膜パターンを除去し、前記第3の砒素
イオン注入層を活性化させて第2のN+型拡散層により
なるソース領域を前記半導体基板内の表面に形成する工
程と、前記半導体基板全面にゲート絶縁膜及び導電体膜
を形成し、該導電体膜、前記ゲート絶縁膜及び前記多結
晶シリコン膜パターンを順次パターニングして前記導電
体膜からなる制御ゲート電極と該結晶シリコン膜パター
ンからなる浮遊ゲート電極とを形成する工程と、前記半
導体基板全面に層間絶縁膜を形成し、該層間絶縁膜前記
N+型拡散層に達するコンタクト孔を形成し、前記層間
絶縁膜の表面上に前記コンタクト孔を介して前記ドレイ
ン領域及び前記ソース領域にそれぞれ接続される前記ビ
ット線及び前記ソース線を形成する工程とを順次行うこ
とを特徴とする。
であって、前記半導体基板表面の素子形成領域に熱酸化
により前記ゲート酸化膜を形成する工程と、前記半導体
基板全面に、所要の不純物を有しその上面に凹凸を有す
るN型の多結晶シリコン膜を形成する工程と、前記多結
晶シリコン膜を第1のフォトレジスト膜パターンにてパ
ターニングして所定の多結晶シリコン膜パターンを形成
する工程と、少なくともソース形成予定領域を覆い、ド
レイン形成予定領域に開口部を有する第2のフォトレジ
スト膜パターンを形成する工程と、前記第2のフォトレ
ジスト膜パターンをマスクにして、前記半導体基板表面
に対する法線に平行に、第1の注入エネルギーにより、
高濃度の第1の注入量の砒素のイオン注入を行い、前記
半導体基板内に第2の砒素イオン注入層を形成する工程
と、前記第2のフォトレジスト膜パターンを除去し、所
定温度での第1の熱処理を施すことにより前記第2の砒
素イオン注入層を活性化させて第1のN+型拡散層によ
りなるドレイン領域を前記半導体基板表面に形成する工
程と、前記半導体基板全面に酸化膜を堆積させ異方性エ
ッチングを施すことにより前記多結晶シリコン膜パター
ンの側面にサイドウォール酸化膜を形成する工程と、少
なくともドレイン形成予定領域を覆い、ソース形成予定
領域に開口部を有する第3のフォトレジスト膜パターン
を形成する工程と、前記第3のフォトレジスト膜パター
ンをマスクにして前記半導体基板表面に対する法線に平
行に、第2の注入エネルギーにより、高濃度の第2の注
入量の砒素のイオン注入を行い、前記半導体基板内に第
3の砒素イオン注入層を形成する工程と、熱酸化法にて
前記半導体基板表面に酸化膜を形成するとともに前記第
3フォトレジスト膜パターンを除去し、前記第3の砒素
イオン注入層を活性化させて第2のN+型拡散層により
なるソース領域を前記半導体基板内の表面に形成する工
程と、前記半導体基板全面にゲート絶縁膜及び導電体膜
を形成し、該導電体膜、前記ゲート絶縁膜及び前記多結
晶シリコン膜パターンを順次パターニングして前記導電
体膜からなる制御ゲート電極と該結晶シリコン膜パター
ンからなる浮遊ゲート電極とを形成する工程と、前記半
導体基板全面に層間絶縁膜を形成し、該層間絶縁膜前記
N+型拡散層に達するコンタクト孔を形成し、前記層間
絶縁膜の表面上に前記コンタクト孔を介して前記ドレイ
ン領域及び前記ソース領域にそれぞれ接続される前記ビ
ット線及び前記ソース線を形成する工程とを順次行うこ
とを特徴とする。
【0038】(作用)上記のように構成された本発明に
おいては、浮遊ゲート電極を形成する多結晶シリコン膜
表面が凹凸形状であるので、浮遊ゲート電極の表面積が
増大し、メモリセルの容量比が大きくなる。
おいては、浮遊ゲート電極を形成する多結晶シリコン膜
表面が凹凸形状であるので、浮遊ゲート電極の表面積が
増大し、メモリセルの容量比が大きくなる。
【0039】ここで、書き込み及び消去に必要な電圧
は、容量比と制御ゲート電極に印加される電圧とをかけ
たものであるが、容量比が大きくなれば、制御ゲート電
極に低い電圧を印加してもFNトンネリングが起き、製
造工程を増やしたりする必要がなくなる。
は、容量比と制御ゲート電極に印加される電圧とをかけ
たものであるが、容量比が大きくなれば、制御ゲート電
極に低い電圧を印加してもFNトンネリングが起き、製
造工程を増やしたりする必要がなくなる。
【0040】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【0041】図1は、本発明の不揮発性半導体記憶装置
の実施の形態を示す平面模式図である。
の実施の形態を示す平面模式図である。
【0042】(第1の実施の形態)図2は、図1に示し
た不揮発性半導体記憶装置の第1の実施の形態を示す断
面模式図であり、(a)は図1に示すX−X’断面図、
(b)は図1に示すY−Y’断面図である。
た不揮発性半導体記憶装置の第1の実施の形態を示す断
面模式図であり、(a)は図1に示すX−X’断面図、
(b)は図1に示すY−Y’断面図である。
【0043】(100)の面方位を有し、2×1017c
m-3程度の表面不純物濃度を有する半導体基板であるP
型シリコン基板101の表面には、素子分離領域に膜厚
0.5μm程度のフィールド酸化膜102が、素子形成
領域にスタックゲート型のメモリセルがそれぞれ設けら
れており、メモリセルのそれぞれは、P型シリコン基板
101の表面に設けられた膜厚7.5nm程度のゲート
酸化膜103と、ゲート酸化膜103を介してP型シリ
コン基板101の表面上に1×1019cm-3程度の不純
物濃度を有して設けられ、150nm程度の膜厚を有す
るN型でその上面に凹凸を有する多結晶シリコン104
よりなる浮遊ゲート電極105と、浮遊ゲート電極10
5の表面上に設けられ、膜厚7nm程度の酸化膜シリコ
ン膜、膜厚7nm程度の窒化膜シリコン膜及び膜厚2n
m程度の酸化シリコン膜が積層されてなるゲート絶縁膜
107と、ゲート絶縁膜107を介して浮遊ゲート電極
105上に設けられたワード線をかねる制御ゲート電極
108と、P型シリコン基板101の表面に設けられた
ソース領域109及びドレイン領域110a,110b
とから構成されており、それぞれの浮遊ゲート電極10
5は、それぞれ1つのメモリセルに属している。なお、
浮遊ゲート電極105のワード線方法の距離は例えば
0.3μm、ソース領域109及びドレイン領域110
a,110bの幅は0.3μm、フィールド酸化膜10
2の幅は0.3μmである。
m-3程度の表面不純物濃度を有する半導体基板であるP
型シリコン基板101の表面には、素子分離領域に膜厚
0.5μm程度のフィールド酸化膜102が、素子形成
領域にスタックゲート型のメモリセルがそれぞれ設けら
れており、メモリセルのそれぞれは、P型シリコン基板
101の表面に設けられた膜厚7.5nm程度のゲート
酸化膜103と、ゲート酸化膜103を介してP型シリ
コン基板101の表面上に1×1019cm-3程度の不純
物濃度を有して設けられ、150nm程度の膜厚を有す
るN型でその上面に凹凸を有する多結晶シリコン104
よりなる浮遊ゲート電極105と、浮遊ゲート電極10
5の表面上に設けられ、膜厚7nm程度の酸化膜シリコ
ン膜、膜厚7nm程度の窒化膜シリコン膜及び膜厚2n
m程度の酸化シリコン膜が積層されてなるゲート絶縁膜
107と、ゲート絶縁膜107を介して浮遊ゲート電極
105上に設けられたワード線をかねる制御ゲート電極
108と、P型シリコン基板101の表面に設けられた
ソース領域109及びドレイン領域110a,110b
とから構成されており、それぞれの浮遊ゲート電極10
5は、それぞれ1つのメモリセルに属している。なお、
浮遊ゲート電極105のワード線方法の距離は例えば
0.3μm、ソース領域109及びドレイン領域110
a,110bの幅は0.3μm、フィールド酸化膜10
2の幅は0.3μmである。
【0044】ソース領域109及びドレイン領域110
a,110bは、例えば多結晶シリコン膜パターン11
7に自己整合的なN+型拡散層からなる。ドレイン領域
110a,110bは、メモリセルの表面を覆う層間絶
縁膜111に例えばメモリセル16個おきに設けられた
コンタクト孔124を介して、層間絶縁膜111の表面
上に設けられたビット線112a,112bに接続され
ている。また、ソース領域109は、所用の数のメモリ
セルが共有しており、それぞれのソース領域109は、
ドレイン領域110a,110bと同様にコンタクト孔
124を介して層間絶縁膜111の表面上に設けられた
ソース線113に接続されている。
a,110bは、例えば多結晶シリコン膜パターン11
7に自己整合的なN+型拡散層からなる。ドレイン領域
110a,110bは、メモリセルの表面を覆う層間絶
縁膜111に例えばメモリセル16個おきに設けられた
コンタクト孔124を介して、層間絶縁膜111の表面
上に設けられたビット線112a,112bに接続され
ている。また、ソース領域109は、所用の数のメモリ
セルが共有しており、それぞれのソース領域109は、
ドレイン領域110a,110bと同様にコンタクト孔
124を介して層間絶縁膜111の表面上に設けられた
ソース線113に接続されている。
【0045】以下に、上記のように構成された不揮発性
半導体記憶装置の製造方法について説明する。
半導体記憶装置の製造方法について説明する。
【0046】図3〜図9は、図2に示した不揮発性半導
体記憶装置の製造方法を説明するための断面模式図であ
る。
体記憶装置の製造方法を説明するための断面模式図であ
る。
【0047】まず、P型シリコン基板101の表面の素
子分離領域にフィールド酸化膜102を形成し、P型シ
リコン基板101の表面の素子形成領域に熱酸化により
膜厚ゲート酸化膜103を形成する。その後、全面にN
型の第1多結晶シリコン膜14及びアモルファスシリコ
ン膜115を形成する(図3)。
子分離領域にフィールド酸化膜102を形成し、P型シ
リコン基板101の表面の素子形成領域に熱酸化により
膜厚ゲート酸化膜103を形成する。その後、全面にN
型の第1多結晶シリコン膜14及びアモルファスシリコ
ン膜115を形成する(図3)。
【0048】次に、アモルファスシリコン膜115にジ
シランを照射してアモルファスシリコン膜115の表面
に核(不図示)を形成する。その後、ジシラン雰囲気中
にて高温の熱処理を施すことにより、核を中心としてグ
レインを成長させる。この結果、アモルファスシリコン
膜115が結晶化して第1多結晶シリコン膜114と同
一となり、上面に凹凸を有する多結晶シリコン膜104
が形成される。この凹凸により、多結晶シリコン膜10
4の上面の表面積が増大する。
シランを照射してアモルファスシリコン膜115の表面
に核(不図示)を形成する。その後、ジシラン雰囲気中
にて高温の熱処理を施すことにより、核を中心としてグ
レインを成長させる。この結果、アモルファスシリコン
膜115が結晶化して第1多結晶シリコン膜114と同
一となり、上面に凹凸を有する多結晶シリコン膜104
が形成される。この凹凸により、多結晶シリコン膜10
4の上面の表面積が増大する。
【0049】次に、高温気相成長法により膜厚7nm程
度の酸化シリコン膜(不図示)と減圧気相成長法(LP
CVD)により窒化シリコン膜(不図示)とを全面に形
成し、その後、高温気相成長法により膜厚2nm程度の
酸化シリコン膜(不図示)を形成することにより、全面
に合計膜厚12.5nm程度のゲート絶縁膜107を形
成する(図4)。なお、上面に凹凸を有する多結晶シリ
コン104は、本形態においては、第1多結晶シリコン
膜114及びアモルファスシリコン膜115から構成さ
れているが、本発明は、これに限られるものではなく、
これ以外の膜から構成されているものであっても、その
上面に凹凸を有する多結晶シリコンであれば、本発明の
有効性は何ら失われることはない。
度の酸化シリコン膜(不図示)と減圧気相成長法(LP
CVD)により窒化シリコン膜(不図示)とを全面に形
成し、その後、高温気相成長法により膜厚2nm程度の
酸化シリコン膜(不図示)を形成することにより、全面
に合計膜厚12.5nm程度のゲート絶縁膜107を形
成する(図4)。なお、上面に凹凸を有する多結晶シリ
コン104は、本形態においては、第1多結晶シリコン
膜114及びアモルファスシリコン膜115から構成さ
れているが、本発明は、これに限られるものではなく、
これ以外の膜から構成されているものであっても、その
上面に凹凸を有する多結晶シリコンであれば、本発明の
有効性は何ら失われることはない。
【0050】次に、第1のフォトレジスト膜パターン1
16をマスクとして、ゲート絶縁膜107及び上面に凹
凸有する多結晶シリコン膜104をビット線に平行にな
るような線状の多結晶シリコン膜パターン117にパタ
ーニングする。その後、5×15cm-2の砒素イオンを
P型シリコン基板101の表面に対する法線に概ね平行
に70KeVでイオン注入することにより、第1砒素イ
オン注入層118を形成する(図5)。
16をマスクとして、ゲート絶縁膜107及び上面に凹
凸有する多結晶シリコン膜104をビット線に平行にな
るような線状の多結晶シリコン膜パターン117にパタ
ーニングする。その後、5×15cm-2の砒素イオンを
P型シリコン基板101の表面に対する法線に概ね平行
に70KeVでイオン注入することにより、第1砒素イ
オン注入層118を形成する(図5)。
【0051】次に、フォトレジスト膜パターン116を
除去し、その後、850℃の窒素雰囲気中において30
分程度の熱処理を施す。この熱処理により、第1砒素イ
オン注入層118が活性化され、N+型拡散層よりなる
ソース領域109及びドレイン領域110a,110b
が形成される。続いて、850℃の熱酸化法によりP型
シリコン基板101表面及び多結晶シリコン膜パターン
117の表面を酸化させ、ソース領域109及びドレイ
ン領域110a,110b上のP型シリコン基板101
の表面に厚さ100nm程度の酸化膜106を形成する
(図6)。
除去し、その後、850℃の窒素雰囲気中において30
分程度の熱処理を施す。この熱処理により、第1砒素イ
オン注入層118が活性化され、N+型拡散層よりなる
ソース領域109及びドレイン領域110a,110b
が形成される。続いて、850℃の熱酸化法によりP型
シリコン基板101表面及び多結晶シリコン膜パターン
117の表面を酸化させ、ソース領域109及びドレイ
ン領域110a,110b上のP型シリコン基板101
の表面に厚さ100nm程度の酸化膜106を形成する
(図6)。
【0052】次に、全面にN+型の第2多結晶シリコン
膜119を形成する(図7)。
膜119を形成する(図7)。
【0053】次に、導電体膜である第2多結晶シリコン
膜119、ゲート絶縁膜107及び多結晶シリコン膜パ
ターン117を順次パターニングし、第2多結晶シリコ
ン膜119からなる制御ゲート電極108と多結晶シリ
コン膜パターン117よりなる浮遊ゲート電極105と
を形成する。なお、本形態においては、N+型の第2多
結晶シリコン膜119を材料として制御ゲート電極10
8を形成しているが、本発明はこれに限定されるもので
はなく、ポリサイド膜あるいはシリサイド膜から制御ゲ
ート電極を形成しても差し支えはない。
膜119、ゲート絶縁膜107及び多結晶シリコン膜パ
ターン117を順次パターニングし、第2多結晶シリコ
ン膜119からなる制御ゲート電極108と多結晶シリ
コン膜パターン117よりなる浮遊ゲート電極105と
を形成する。なお、本形態においては、N+型の第2多
結晶シリコン膜119を材料として制御ゲート電極10
8を形成しているが、本発明はこれに限定されるもので
はなく、ポリサイド膜あるいはシリサイド膜から制御ゲ
ート電極を形成しても差し支えはない。
【0054】次に、全面に膜厚0.8μm程度のBPS
G膜からなる層間絶縁膜111を形成する(図8)。な
お、制御ゲート電極108等がN+型の多結晶シリコン
膜より構成されていない場合は、BPSG膜にのみ予め
手高温気相成長法などにより所用膜厚の酸化シリコン膜
を形成しておくことが望ましい。
G膜からなる層間絶縁膜111を形成する(図8)。な
お、制御ゲート電極108等がN+型の多結晶シリコン
膜より構成されていない場合は、BPSG膜にのみ予め
手高温気相成長法などにより所用膜厚の酸化シリコン膜
を形成しておくことが望ましい。
【0055】次に、ドレイン領域110a,110b及
びソース領域109に達するコンタクト孔(不図示)等
を層間絶縁膜111に形成し、続いて、全面に膜厚0.
45μm程度のアルミニウム系の金属膜を形成し、この
金属膜をパターニングすることによりビット線112
a,112b及びソース線113を形成する(図9)。
びソース領域109に達するコンタクト孔(不図示)等
を層間絶縁膜111に形成し、続いて、全面に膜厚0.
45μm程度のアルミニウム系の金属膜を形成し、この
金属膜をパターニングすることによりビット線112
a,112b及びソース線113を形成する(図9)。
【0056】上述した形態におけるメモリセルの書き込
みの条件は、メモリセルの容量比が従来のメモリセルと
比較して大きくなるので、従来のメモリセルとは異な
る。例えば、所望のメモリセルを書き込むためには、制
御ゲート電極108への印加電圧VCG=−8V、ドレイ
ン領域110a,110bへの印加電圧VDD=3V、p
型シリコン基板101への印加電圧VSUB:開放、ソー
ス領域109への印加電圧VSS=0Vにすることにより
行われる。この結果、メモリセルのしきい値は、5V程
度から2V程度になる。なお本形態におけるメモリセル
の消去は、従来のメモリセルと同一の条件で行われる。
みの条件は、メモリセルの容量比が従来のメモリセルと
比較して大きくなるので、従来のメモリセルとは異な
る。例えば、所望のメモリセルを書き込むためには、制
御ゲート電極108への印加電圧VCG=−8V、ドレイ
ン領域110a,110bへの印加電圧VDD=3V、p
型シリコン基板101への印加電圧VSUB:開放、ソー
ス領域109への印加電圧VSS=0Vにすることにより
行われる。この結果、メモリセルのしきい値は、5V程
度から2V程度になる。なお本形態におけるメモリセル
の消去は、従来のメモリセルと同一の条件で行われる。
【0057】図10は、図2に示した不揮発性半導体記
憶装置における効果を説明するための図であり、ドレイ
ン領域110の端部から浮遊ゲート電極105までの距
離による容量比の依存性を示している。
憶装置における効果を説明するための図であり、ドレイ
ン領域110の端部から浮遊ゲート電極105までの距
離による容量比の依存性を示している。
【0058】なお、測定に用いたメモリセルのゲート長
は0.3μm、チャネル幅は0.3μmである。
は0.3μm、チャネル幅は0.3μmである。
【0059】従来のメモリセルにおいては、例えば0.
7の容量比を得ようとすると、ドレイン領域110の端
部から浮遊ゲート電極までの距離が0.25μm以上必
要であったが、これに対して、本発明によれば図10に
示すように、ドレイン領域110の端部から浮遊ゲート
電極105までの距離が0μmとしても容量比は0.8
となる。
7の容量比を得ようとすると、ドレイン領域110の端
部から浮遊ゲート電極までの距離が0.25μm以上必
要であったが、これに対して、本発明によれば図10に
示すように、ドレイン領域110の端部から浮遊ゲート
電極105までの距離が0μmとしても容量比は0.8
となる。
【0060】これより、ドレイン領域110の端部から
浮遊ゲート電極105までの距離も短くすることが可能
となりメモリセルの微細化にも大きな効果がある。
浮遊ゲート電極105までの距離も短くすることが可能
となりメモリセルの微細化にも大きな効果がある。
【0061】(第2の実施の形態)図11は、図1に示
した不揮発性半導体記憶装置の第2の実施の形態を示す
断面模式図であり、(a)は図1に示すX−X’断面
図、(b)は図1に示すY−Y’断面図である。また、
図12〜図18は、図11に示した不揮発性半導体記憶
装置の製造方法を説明するための断面模式図である。な
お、本形態は、多結晶シリコン膜パターン117をテー
パーエッチするものである。
した不揮発性半導体記憶装置の第2の実施の形態を示す
断面模式図であり、(a)は図1に示すX−X’断面
図、(b)は図1に示すY−Y’断面図である。また、
図12〜図18は、図11に示した不揮発性半導体記憶
装置の製造方法を説明するための断面模式図である。な
お、本形態は、多結晶シリコン膜パターン117をテー
パーエッチするものである。
【0062】まず、P型シリコン基板101の表面の素
子分離領域にフィールド酸化膜102を形成し、P型シ
リコン基板101の表面の素子形成領域に熱酸化により
膜厚ゲート酸化膜103を形成する。その後、全面にN
型の第1多結晶シリコン膜114及びアモルファスシリ
コン膜115を形成する(図12)。
子分離領域にフィールド酸化膜102を形成し、P型シ
リコン基板101の表面の素子形成領域に熱酸化により
膜厚ゲート酸化膜103を形成する。その後、全面にN
型の第1多結晶シリコン膜114及びアモルファスシリ
コン膜115を形成する(図12)。
【0063】次に、アモルファスシリコン膜115にジ
シランを照射し、それにより、アモルファスシリコン膜
115の表面に核(不図示)を形成する。この後、ジシ
ラン雰囲気中にて高温の熱処理を施すことにより、核を
中心としてグレインを成長させる。この結果、アモルフ
ァスシリコン膜115が結晶化し、第1多結晶シリコン
膜114と同一となり、上面に凹凸を有する多結晶シリ
コン104が形成される。この凹凸のため、第1多結晶
シリコン膜の上面の表面積が増大する。
シランを照射し、それにより、アモルファスシリコン膜
115の表面に核(不図示)を形成する。この後、ジシ
ラン雰囲気中にて高温の熱処理を施すことにより、核を
中心としてグレインを成長させる。この結果、アモルフ
ァスシリコン膜115が結晶化し、第1多結晶シリコン
膜114と同一となり、上面に凹凸を有する多結晶シリ
コン104が形成される。この凹凸のため、第1多結晶
シリコン膜の上面の表面積が増大する。
【0064】次に、高温気相成長法による膜厚7nm程
度の酸化シリコン膜(不図示)と減圧気相成長法(LP
CVD)による窒化シリコン膜(不図示)とを全面に形
成し、その後、高温気相成長法による膜厚2nm程度の
酸化シリコン膜(不図示)を形成することにより、全面
に合計膜厚12.5nm程度のゲート絶縁膜107を形
成する(図13)。
度の酸化シリコン膜(不図示)と減圧気相成長法(LP
CVD)による窒化シリコン膜(不図示)とを全面に形
成し、その後、高温気相成長法による膜厚2nm程度の
酸化シリコン膜(不図示)を形成することにより、全面
に合計膜厚12.5nm程度のゲート絶縁膜107を形
成する(図13)。
【0065】次に、フォトレジスト膜パターン116に
より、ゲート絶縁膜107及び第1多結晶シリコン膜1
14をビット線に平行になるような線状の多結晶シリコ
ン膜パターン117にパターニングする。この時、多結
晶シリコンパターン117の形状をテーパー形状になる
ようにエッチングを行う。続いて、5×15cm-2の砒
素イオンをP型シリコン基板101の表面に対する法線
に概ね平行に70KeVでイオン注入することにより、
第1砒素イオン注入層118を形成する(図14)。
より、ゲート絶縁膜107及び第1多結晶シリコン膜1
14をビット線に平行になるような線状の多結晶シリコ
ン膜パターン117にパターニングする。この時、多結
晶シリコンパターン117の形状をテーパー形状になる
ようにエッチングを行う。続いて、5×15cm-2の砒
素イオンをP型シリコン基板101の表面に対する法線
に概ね平行に70KeVでイオン注入することにより、
第1砒素イオン注入層118を形成する(図14)。
【0066】次に、フォトレジスト膜パターン116を
除去し、その後、850℃の窒素雰囲気中において30
分程度の熱処理を施す。この熱処理により、第1砒素イ
オン注入層118が活性化され、ソース領域109及び
ドレイン領域110a,110bが形成される。その
後、熱酸化法により、P型シリコン基板101表面及び
多結晶シリコン膜パターン117の表面を酸化し、第1
砒素イオン注入層118上のP型シリコン基板101の
表面に厚さ100nm程度の酸化膜106を形成する
(図15)。
除去し、その後、850℃の窒素雰囲気中において30
分程度の熱処理を施す。この熱処理により、第1砒素イ
オン注入層118が活性化され、ソース領域109及び
ドレイン領域110a,110bが形成される。その
後、熱酸化法により、P型シリコン基板101表面及び
多結晶シリコン膜パターン117の表面を酸化し、第1
砒素イオン注入層118上のP型シリコン基板101の
表面に厚さ100nm程度の酸化膜106を形成する
(図15)。
【0067】次に、全面にN+型の第2多結晶シリコン
膜119を形成する(図16)。
膜119を形成する(図16)。
【0068】次に、第2多結晶シリコン膜119、ゲー
ト絶縁膜106及び多結晶シリコン膜パターン117を
順次パターニングし、第2多結晶シリコン膜119から
なる制御ゲート電極108と多結晶シリコン膜パターン
117よりなる浮遊ゲート電極105を形成する。次
に、全面に膜厚0.8μm程度のBPSG膜からなる層
間絶縁膜111を形成する(図17)。
ト絶縁膜106及び多結晶シリコン膜パターン117を
順次パターニングし、第2多結晶シリコン膜119から
なる制御ゲート電極108と多結晶シリコン膜パターン
117よりなる浮遊ゲート電極105を形成する。次
に、全面に膜厚0.8μm程度のBPSG膜からなる層
間絶縁膜111を形成する(図17)。
【0069】次に、ドレイン領域110a,110b及
びソース領域109に達するコンタクト孔(不図示)等
を層間絶縁膜111に形成し、続いて、全面に膜厚0.
45μm程度のアルミニウム系の金属膜を形成し、この
金属膜をパターニングすることによりビット線112
a,112b及びソース線113を形成する(図1
8)。
びソース領域109に達するコンタクト孔(不図示)等
を層間絶縁膜111に形成し、続いて、全面に膜厚0.
45μm程度のアルミニウム系の金属膜を形成し、この
金属膜をパターニングすることによりビット線112
a,112b及びソース線113を形成する(図1
8)。
【0070】(第3の実施の形態)図19は、図1に示
した不揮発性半導体記憶装置の第3の実施の形態を示す
断面模式図であり、(a)は図1に示すX−X’断面
図、(b)は図1に示すY−Y’断面図である。また、
図20〜図29は、図19に示した不揮発性半導体記憶
装置の製造方法を説明するための断面模式図である。な
お、本形態においては、多結晶シリコン膜パターン11
7側部にサイドウォール酸化膜120を設ける。
した不揮発性半導体記憶装置の第3の実施の形態を示す
断面模式図であり、(a)は図1に示すX−X’断面
図、(b)は図1に示すY−Y’断面図である。また、
図20〜図29は、図19に示した不揮発性半導体記憶
装置の製造方法を説明するための断面模式図である。な
お、本形態においては、多結晶シリコン膜パターン11
7側部にサイドウォール酸化膜120を設ける。
【0071】まず、P型シリコン基板101の表面の素
子分離領域にフィールド酸化膜102を形成し、P型シ
リコン基板101の表面の素子形成領域に熱酸化により
ゲート酸化膜103を形成する。その後、全面にN型の
第1多結晶シリコン膜114及びアモルファスシリコン
膜115を形成する(図20)。
子分離領域にフィールド酸化膜102を形成し、P型シ
リコン基板101の表面の素子形成領域に熱酸化により
ゲート酸化膜103を形成する。その後、全面にN型の
第1多結晶シリコン膜114及びアモルファスシリコン
膜115を形成する(図20)。
【0072】次に、アモルファスシリコン膜115にジ
シランを照射し、それにより、アモルファスシリコン膜
115の表面に核(不図示)を形成する。その後、ジシ
ラン雰囲気中にて高温の熱処理を施し、核を中心として
グレインを成長させる。この結果、アモルファスシリコ
ン膜115が結晶化して第1多結晶シリコン膜114と
同一となり、上面に凹凸を有する多結晶シリコン104
が形成される。この凹凸のため、第1多結晶シリコン膜
の上面の表面積が増大する(図21)。
シランを照射し、それにより、アモルファスシリコン膜
115の表面に核(不図示)を形成する。その後、ジシ
ラン雰囲気中にて高温の熱処理を施し、核を中心として
グレインを成長させる。この結果、アモルファスシリコ
ン膜115が結晶化して第1多結晶シリコン膜114と
同一となり、上面に凹凸を有する多結晶シリコン104
が形成される。この凹凸のため、第1多結晶シリコン膜
の上面の表面積が増大する(図21)。
【0073】次に、フォトレジスト膜パターン116に
より、第1多結晶シリコン膜114をビット線に平行に
なるような線状の多結晶シリコン膜パターン117にパ
ターニングする。この時、多結晶シリコンパターン11
7の形状をテーパー形状になるようにエッチングを行
う。続いて、5×15cm-2の砒素イオンをP型シリコ
ン基板101の表面に対する法線に概ね平行に70Ke
Vでイオン注入し、それにより、第1砒素イオン注入層
118を形成する(図22)。
より、第1多結晶シリコン膜114をビット線に平行に
なるような線状の多結晶シリコン膜パターン117にパ
ターニングする。この時、多結晶シリコンパターン11
7の形状をテーパー形状になるようにエッチングを行
う。続いて、5×15cm-2の砒素イオンをP型シリコ
ン基板101の表面に対する法線に概ね平行に70Ke
Vでイオン注入し、それにより、第1砒素イオン注入層
118を形成する(図22)。
【0074】次に、全面に膜厚150nmの堆積酸化膜
121を成長させ、続いて、850℃の窒素雰囲気中に
おいて30分程度の熱処理を施す。この熱処理により、
第1砒素イオン注入層118が活性化され、ソース領域
109及びドレイン領域110a,110bが形成され
る。(図23)。
121を成長させ、続いて、850℃の窒素雰囲気中に
おいて30分程度の熱処理を施す。この熱処理により、
第1砒素イオン注入層118が活性化され、ソース領域
109及びドレイン領域110a,110bが形成され
る。(図23)。
【0075】次に、全面において異方エッチングを行
う。この結果、多結晶シリコン膜パターン117の側部
にサイドウォール酸化膜120が形成される(図2
4)。
う。この結果、多結晶シリコン膜パターン117の側部
にサイドウォール酸化膜120が形成される(図2
4)。
【0076】次に、熱酸化法によりP型シリコン基板1
01表面及び多結晶シリコン膜パターン117の表面を
酸化させ、ドレイン領域110a,110b及びソース
領域109上のP型シリコン基板101の表面に厚さ1
00nm程度の酸化膜106を形成する(図25)。
01表面及び多結晶シリコン膜パターン117の表面を
酸化させ、ドレイン領域110a,110b及びソース
領域109上のP型シリコン基板101の表面に厚さ1
00nm程度の酸化膜106を形成する(図25)。
【0077】次に、高温気相成長法による膜厚7nm程
度の酸化シリコン膜(不図示)と減圧気相成長法(LP
CVD)による窒化シリコン膜(不図示)とを全面に形
成し、その後、高温気相成長法による膜厚2nm程度の
酸化シリコン膜(不図示)を形成することにより、全面
に合計膜厚12.5nm程度のゲート絶縁膜107を形
成す(図26)。
度の酸化シリコン膜(不図示)と減圧気相成長法(LP
CVD)による窒化シリコン膜(不図示)とを全面に形
成し、その後、高温気相成長法による膜厚2nm程度の
酸化シリコン膜(不図示)を形成することにより、全面
に合計膜厚12.5nm程度のゲート絶縁膜107を形
成す(図26)。
【0078】次に、全面にN+型の第2多結晶シリコン
膜119を形成する(図27)。
膜119を形成する(図27)。
【0079】次に、第2多結晶シリコン膜119、ゲー
ト絶縁膜107及び多結晶シリコン膜パターン117を
順次パターニングし、第2多結晶シリコン膜119から
なる制御ゲート電極108と多結晶シリコン膜パターン
117よりなる浮遊ゲート電極105とを形成する。そ
の後、全面に膜厚0.8μm程度のBPSG膜からなる
層間絶縁膜111を形成する(図28)。
ト絶縁膜107及び多結晶シリコン膜パターン117を
順次パターニングし、第2多結晶シリコン膜119から
なる制御ゲート電極108と多結晶シリコン膜パターン
117よりなる浮遊ゲート電極105とを形成する。そ
の後、全面に膜厚0.8μm程度のBPSG膜からなる
層間絶縁膜111を形成する(図28)。
【0080】次に、ドレイン領域110a,110b及
びソース領域109に達するコンタクト孔124等を層
間絶縁膜111に形成する。その後、全面に膜厚0.4
5μm程度のアルミニウム系の金属膜を形成し、この金
属膜をパターニングすることによりビット線112a,
112b及びソース線113を形成する(図29)。
びソース領域109に達するコンタクト孔124等を層
間絶縁膜111に形成する。その後、全面に膜厚0.4
5μm程度のアルミニウム系の金属膜を形成し、この金
属膜をパターニングすることによりビット線112a,
112b及びソース線113を形成する(図29)。
【0081】(第4の実施の形態)図30は、図1に示
した不揮発性半導体記憶装置の第4の実施の形態を示す
断面模式図であり、(a)は図1に示すX−X’断面
図、(b)は図1に示すY−Y’断面図である。また、
図31〜図41は、図30に示した不揮発性半導体記憶
装置の製造方法を説明するための断面模式図である。な
お、本形態においては、多結晶シリコン膜パターン11
7側部にサイドウォール酸化膜120を設け、また、ソ
ース領域109及びドレイン領域110a,110bを
上述した形態とは別の工程にて形成する。
した不揮発性半導体記憶装置の第4の実施の形態を示す
断面模式図であり、(a)は図1に示すX−X’断面
図、(b)は図1に示すY−Y’断面図である。また、
図31〜図41は、図30に示した不揮発性半導体記憶
装置の製造方法を説明するための断面模式図である。な
お、本形態においては、多結晶シリコン膜パターン11
7側部にサイドウォール酸化膜120を設け、また、ソ
ース領域109及びドレイン領域110a,110bを
上述した形態とは別の工程にて形成する。
【0082】まず、P型シリコン基板101の表面の素
子分離領域にフィールド酸化膜102を形成し、P型シ
リコン基板101の表面の素子形成領域に熱酸化により
ゲート酸化膜103を形成する。その後、全面にN型の
第1多結晶シリコン膜114及びアモルファスシリコン
膜115を形成する(図31)。
子分離領域にフィールド酸化膜102を形成し、P型シ
リコン基板101の表面の素子形成領域に熱酸化により
ゲート酸化膜103を形成する。その後、全面にN型の
第1多結晶シリコン膜114及びアモルファスシリコン
膜115を形成する(図31)。
【0083】次に、アモルファスシリコン膜115にジ
シランを照射し、それにより、アモルファスシリコン膜
115の表面に核(不図示)を形成する。その後、ジシ
ラン雰囲気中にて高温の熱処理を施すことにより、核を
中心としてグレインを成長させる。この結果、アモルフ
ァスシリコン膜115が結晶化して第1多結晶シリコン
膜114と同一となり、上面に凹凸を有する多結晶シリ
コン104が形成される。この凹凸のため、第1多結晶
シリコン膜の上面の表面積が増大する。(図32)。
シランを照射し、それにより、アモルファスシリコン膜
115の表面に核(不図示)を形成する。その後、ジシ
ラン雰囲気中にて高温の熱処理を施すことにより、核を
中心としてグレインを成長させる。この結果、アモルフ
ァスシリコン膜115が結晶化して第1多結晶シリコン
膜114と同一となり、上面に凹凸を有する多結晶シリ
コン104が形成される。この凹凸のため、第1多結晶
シリコン膜の上面の表面積が増大する。(図32)。
【0084】次に、第1のフォトレジスト膜パターン1
16により、第1多結晶シリコン膜114をビット線に
平行になるような線状の多結晶シリコン膜パターン11
7にパターニングする。(図33)。
16により、第1多結晶シリコン膜114をビット線に
平行になるような線状の多結晶シリコン膜パターン11
7にパターニングする。(図33)。
【0085】次に、ドレイン形成予定領域以外に第2の
フォトレジスト膜パターン126を形成し、5×15c
m-2の砒素をフォトレジスト膜パターン126をマスク
にしてP型シリコン基板101の表面に対する法線に概
ね平行に第1の注入エネルギーである70KeVでイオ
ン注入し、P型シリコン基板101内に第2砒素イオン
注入層112を形成する(図34))。
フォトレジスト膜パターン126を形成し、5×15c
m-2の砒素をフォトレジスト膜パターン126をマスク
にしてP型シリコン基板101の表面に対する法線に概
ね平行に第1の注入エネルギーである70KeVでイオ
ン注入し、P型シリコン基板101内に第2砒素イオン
注入層112を形成する(図34))。
【0086】次に、全面に膜厚150nmの堆積酸化膜
121を成長させる。続いて、850℃の窒素雰囲気で
30分程度の第1の熱処理を施す。この熱処理により、
第2砒素イオン注入層122が活性化され、ドレイン領
域110a,110bが形成される(図35)。
121を成長させる。続いて、850℃の窒素雰囲気で
30分程度の第1の熱処理を施す。この熱処理により、
第2砒素イオン注入層122が活性化され、ドレイン領
域110a,110bが形成される(図35)。
【0087】次に、全面において異方性エッチングを行
う。この結果、多結晶シリコン膜パターン117の側部
に、サイドウォール酸化膜120が形成される。続い
て、ソース形成予定領域以外に第3のフォトレジスト膜
パターン136を形成する。その後、3×1015cm-2
の砒素をフォトレジスト膜パターン116をマスクにし
てP型シリコン基板101の表面に対する法線に概ね平
行に第2の注入エネルギーである40KeVでイオン注
入し、P型シリコン基板101内に第3砒素イオン注入
層123を形成する(図36)。
う。この結果、多結晶シリコン膜パターン117の側部
に、サイドウォール酸化膜120が形成される。続い
て、ソース形成予定領域以外に第3のフォトレジスト膜
パターン136を形成する。その後、3×1015cm-2
の砒素をフォトレジスト膜パターン116をマスクにし
てP型シリコン基板101の表面に対する法線に概ね平
行に第2の注入エネルギーである40KeVでイオン注
入し、P型シリコン基板101内に第3砒素イオン注入
層123を形成する(図36)。
【0088】次に、熱酸化法によりP型シリコン基板1
01表面及び多結晶シリコン膜パターン117の表面を
酸化し、第2砒素イオン注入層122及び第3砒素イオ
ン注入層123上のP型シリコン基板101の表面に1
00nm程度の酸化膜106を形成する。この時、同時
に第3砒素イオン注入層123も活性化されソース領域
109が形成される(図37)。
01表面及び多結晶シリコン膜パターン117の表面を
酸化し、第2砒素イオン注入層122及び第3砒素イオ
ン注入層123上のP型シリコン基板101の表面に1
00nm程度の酸化膜106を形成する。この時、同時
に第3砒素イオン注入層123も活性化されソース領域
109が形成される(図37)。
【0089】次に、高温気相成長法による膜厚7nm程
度の酸化シリコン膜(不図示)と減圧気相成長法(LP
CVD)による窒化シリコン膜(不図示)とを全面に形
成し、その後、高温気相成長法による膜厚2nm程度の
酸化シリコン膜(不図示)を形成することにより、全面
に合計膜厚12.5nm程度のゲート絶縁膜107を形
成する(図38)。
度の酸化シリコン膜(不図示)と減圧気相成長法(LP
CVD)による窒化シリコン膜(不図示)とを全面に形
成し、その後、高温気相成長法による膜厚2nm程度の
酸化シリコン膜(不図示)を形成することにより、全面
に合計膜厚12.5nm程度のゲート絶縁膜107を形
成する(図38)。
【0090】次に、全面にN+型の第2多結晶シリコン
膜119を形成する(図39)。
膜119を形成する(図39)。
【0091】次に、第2多結晶シリコン膜119、ゲー
ト絶縁膜107及び多結晶シリコン膜パターン117を
順次パターニングし、第2多結晶シリコン膜119から
なる制御ゲート電極108と多結晶シリコン膜パターン
117よりなる浮遊ゲート電極105とを形成する。そ
の後、全面に膜厚0.8μm程度のBPSG膜からなる
層間絶縁膜111を形成する(図40)。
ト絶縁膜107及び多結晶シリコン膜パターン117を
順次パターニングし、第2多結晶シリコン膜119から
なる制御ゲート電極108と多結晶シリコン膜パターン
117よりなる浮遊ゲート電極105とを形成する。そ
の後、全面に膜厚0.8μm程度のBPSG膜からなる
層間絶縁膜111を形成する(図40)。
【0092】次に、ドレイン領域110a、110b及
びソース領域109に達するコンタクト孔(不図示)等
を層間絶縁膜111に形成される。その後、全面に膜厚
0.45μm程度のアルミニウム系の金属膜を形成し、
この金属膜をパターニングすることにより、ビット線1
12a,112b及びソース線113を形成する(図4
1)。
びソース領域109に達するコンタクト孔(不図示)等
を層間絶縁膜111に形成される。その後、全面に膜厚
0.45μm程度のアルミニウム系の金属膜を形成し、
この金属膜をパターニングすることにより、ビット線1
12a,112b及びソース線113を形成する(図4
1)。
【0093】
【発明の効果】本発明は、以上説明したように構成され
ているので、以下に記載するような効果を奏する。
ているので、以下に記載するような効果を奏する。
【0094】(1)浮遊ゲート電極の上面に凹凸を有す
る多結晶シリコンが形成されているため、浮遊ゲート電
極上面の実効的な面積が増大する。そのため、浮遊ゲー
ト電極と制御ゲート電極間の容量が増大し、従来のメモ
リセルのように窒化膜パターンに自己整合でドレイン領
域及びソース領域を形成する必要が無く、多結晶シリコ
ン膜パターンに自己整合でドレイン領域及びソース領域
を形成することができ、電源電圧の低電圧に適した高い
容量比を得るメモリセルの構造を従来の製法と比較して
少ない工程で得ることができる。
る多結晶シリコンが形成されているため、浮遊ゲート電
極上面の実効的な面積が増大する。そのため、浮遊ゲー
ト電極と制御ゲート電極間の容量が増大し、従来のメモ
リセルのように窒化膜パターンに自己整合でドレイン領
域及びソース領域を形成する必要が無く、多結晶シリコ
ン膜パターンに自己整合でドレイン領域及びソース領域
を形成することができ、電源電圧の低電圧に適した高い
容量比を得るメモリセルの構造を従来の製法と比較して
少ない工程で得ることができる。
【0095】(2)多結晶シリコン膜パターンにテーパ
ーエッチを施しており、浮遊ゲート電極の側面の面積が
増加し、さらに高い容量比を得ることができる。
ーエッチを施しており、浮遊ゲート電極の側面の面積が
増加し、さらに高い容量比を得ることができる。
【0096】(3)多結晶シリコン膜パターンの側部に
サイドウォール酸化膜が形成されているため、ドレイン
領域及びソース領域上に酸化膜を形成する際、多結晶シ
リコン膜パターン及びゲート酸化膜が酸化されることな
く、ゲート酸化膜は均一な膜厚を保つことができる。そ
のため、ゲート酸化膜の端部における酸化膜厚の不均一
性やバーズビーク進入による厚膜化が防止され、書き込
み及び消去時の特性の変動を防止することができる。
サイドウォール酸化膜が形成されているため、ドレイン
領域及びソース領域上に酸化膜を形成する際、多結晶シ
リコン膜パターン及びゲート酸化膜が酸化されることな
く、ゲート酸化膜は均一な膜厚を保つことができる。そ
のため、ゲート酸化膜の端部における酸化膜厚の不均一
性やバーズビーク進入による厚膜化が防止され、書き込
み及び消去時の特性の変動を防止することができる。
【0097】(4)多結晶シリコン膜パターンの側部に
サイドウォール酸化膜を設け、かつソース領域とドレイ
ン領域とを別の工程にて形成しているため、ソース領域
を浮遊ゲート電極の端部から浅く形成することが可能で
あり、さらに微細なメモリセルを形成することが可能と
なる。
サイドウォール酸化膜を設け、かつソース領域とドレイ
ン領域とを別の工程にて形成しているため、ソース領域
を浮遊ゲート電極の端部から浅く形成することが可能で
あり、さらに微細なメモリセルを形成することが可能と
なる。
【図1】本発明の不揮発性半導体記憶装置の実施の形態
を示す平面模式図である。
を示す平面模式図である。
【図2】図1に示した不揮発性半導体記憶装置の第1の
実施の形態を示す断面模式図であり、(a)は図1に示
すX−X’断面図、(b)は図1に示すY−Y’断面図
である。
実施の形態を示す断面模式図であり、(a)は図1に示
すX−X’断面図、(b)は図1に示すY−Y’断面図
である。
【図3】図2に示した不揮発性半導体記憶装置の製造方
法を説明するための断面模式図である。
法を説明するための断面模式図である。
【図4】図2に示した不揮発性半導体記憶装置の製造方
法を説明するための断面模式図である。
法を説明するための断面模式図である。
【図5】図2に示した不揮発性半導体記憶装置の製造方
法を説明するための断面模式図である。
法を説明するための断面模式図である。
【図6】図2に示した不揮発性半導体記憶装置の製造方
法を説明するための断面模式図である。
法を説明するための断面模式図である。
【図7】図2に示した不揮発性半導体記憶装置の製造方
法を説明するための断面模式図である。
法を説明するための断面模式図である。
【図8】図2に示した不揮発性半導体記憶装置の製造方
法を説明するための断面模式図である。
法を説明するための断面模式図である。
【図9】図2に示した不揮発性半導体記憶装置の製造方
法を説明するための断面模式図である。
法を説明するための断面模式図である。
【図10】図2に示した不揮発性半導体記憶装置におけ
る効果を説明するための図である。
る効果を説明するための図である。
【図11】図1に示した不揮発性半導体記憶装置の第2
の実施の形態を示す断面模式図であり、(a)は図1に
示すX−X’断面図、(b)は図1に示すY−Y’断面
図である。
の実施の形態を示す断面模式図であり、(a)は図1に
示すX−X’断面図、(b)は図1に示すY−Y’断面
図である。
【図12】図11に示した不揮発性半導体記憶装置の製
造方法を説明するための断面模式図である。
造方法を説明するための断面模式図である。
【図13】図11に示した不揮発性半導体記憶装置の製
造方法を説明するための断面模式図である。
造方法を説明するための断面模式図である。
【図14】図11に示した不揮発性半導体記憶装置の製
造方法を説明するための断面模式図である。
造方法を説明するための断面模式図である。
【図15】図11に示した不揮発性半導体記憶装置の製
造方法を説明するための断面模式図である。
造方法を説明するための断面模式図である。
【図16】図11に示した不揮発性半導体記憶装置の製
造方法を説明するための断面模式図である。
造方法を説明するための断面模式図である。
【図17】図11に示した不揮発性半導体記憶装置の製
造方法を説明するための断面模式図である。
造方法を説明するための断面模式図である。
【図18】図11に示した不揮発性半導体記憶装置の製
造方法を説明するための断面模式図である。
造方法を説明するための断面模式図である。
【図19】図1に示した不揮発性半導体記憶装置の第3
の実施の形態を示す断面模式図であり、(a)は図1に
示すX−X’断面図、(b)は図1に示すY−Y’断面
図である。
の実施の形態を示す断面模式図であり、(a)は図1に
示すX−X’断面図、(b)は図1に示すY−Y’断面
図である。
【図20】図19に示した不揮発性半導体記憶装置の製
造方法を説明するための断面模式図である。
造方法を説明するための断面模式図である。
【図21】図19に示した不揮発性半導体記憶装置の製
造方法を説明するための断面模式図である。
造方法を説明するための断面模式図である。
【図22】図19に示した不揮発性半導体記憶装置の製
造方法を説明するための断面模式図である。
造方法を説明するための断面模式図である。
【図23】図19に示した不揮発性半導体記憶装置の製
造方法を説明するための断面模式図である。
造方法を説明するための断面模式図である。
【図24】図19に示した不揮発性半導体記憶装置の製
造方法を説明するための断面模式図である。
造方法を説明するための断面模式図である。
【図25】図19に示した不揮発性半導体記憶装置の製
造方法を説明するための断面模式図である。
造方法を説明するための断面模式図である。
【図26】図19に示した不揮発性半導体記憶装置の製
造方法を説明するための断面模式図である。
造方法を説明するための断面模式図である。
【図27】図19に示した不揮発性半導体記憶装置の製
造方法を説明するための断面模式図である。
造方法を説明するための断面模式図である。
【図28】図19に示した不揮発性半導体記憶装置の製
造方法を説明するための断面模式図である。
造方法を説明するための断面模式図である。
【図29】図19に示した不揮発性半導体記憶装置の製
造方法を説明するための断面模式図である。
造方法を説明するための断面模式図である。
【図30】図1に示した不揮発性半導体記憶装置の第4
の実施の形態を示す断面模式図であり、(a)は図1に
示すX−X’断面図、(b)は図1に示すY−Y’断面
図である。
の実施の形態を示す断面模式図であり、(a)は図1に
示すX−X’断面図、(b)は図1に示すY−Y’断面
図である。
【図31】図30に示した不揮発性半導体記憶装置の製
造方法を説明するための断面模式図である。
造方法を説明するための断面模式図である。
【図32】図30に示した不揮発性半導体記憶装置の製
造方法を説明するための断面模式図である。
造方法を説明するための断面模式図である。
【図33】図30に示した不揮発性半導体記憶装置の製
造方法を説明するための断面模式図である。
造方法を説明するための断面模式図である。
【図34】図30に示した不揮発性半導体記憶装置の製
造方法を説明するための断面模式図である。
造方法を説明するための断面模式図である。
【図35】図30に示した不揮発性半導体記憶装置の製
造方法を説明するための断面模式図である。
造方法を説明するための断面模式図である。
【図36】図30に示した不揮発性半導体記憶装置の製
造方法を説明するための断面模式図である。
造方法を説明するための断面模式図である。
【図37】図30に示した不揮発性半導体記憶装置の製
造方法を説明するための断面模式図である。
造方法を説明するための断面模式図である。
【図38】図30に示した不揮発性半導体記憶装置の製
造方法を説明するための断面模式図である。
造方法を説明するための断面模式図である。
【図39】図30に示した不揮発性半導体記憶装置の製
造方法を説明するための断面模式図である。
造方法を説明するための断面模式図である。
【図40】図30に示した不揮発性半導体記憶装置の製
造方法を説明するための断面模式図である。
造方法を説明するための断面模式図である。
【図41】図30に示した不揮発性半導体記憶装置の製
造方法を説明するための断面模式図である。
造方法を説明するための断面模式図である。
【図42】従来のスタクットゲート型のメモリセルから
なるフラッシュメモリの一構成例を示す平面模式図であ
る。
なるフラッシュメモリの一構成例を示す平面模式図であ
る。
【図43】図42に示すフラッシュメモリの断面模式図
であり、(a)は図42に示すX−X’断面図、(b)
は図42に示すY−Y’断面図である。
であり、(a)は図42に示すX−X’断面図、(b)
は図42に示すY−Y’断面図である。
【図44】図42及び図43に示したフラッシュメモリ
の製造方法を説明するための断面模式図である。
の製造方法を説明するための断面模式図である。
【図45】図42及び図43に示したフラッシュメモリ
の製造方法を説明するための断面模式図である。
の製造方法を説明するための断面模式図である。
【図46】図42及び図43に示したフラッシュメモリ
の製造方法を説明するための断面模式図である。
の製造方法を説明するための断面模式図である。
【図47】図42及び図43に示したフラッシュメモリ
の製造方法を説明するための断面模式図である。
の製造方法を説明するための断面模式図である。
【図48】図42及び図43に示したフラッシュメモリ
の製造方法を説明するための断面模式図である。
の製造方法を説明するための断面模式図である。
【図49】図42及び図43に示したフラッシュメモリ
の製造方法を説明するための断面模式図である。
の製造方法を説明するための断面模式図である。
【図50】図42及び図43に示したフラッシュメモリ
の製造方法を説明するための断面模式図である。
の製造方法を説明するための断面模式図である。
【図51】図42及び図43に示したフラッシュメモリ
の製造方法を説明するための断面模式図である。
の製造方法を説明するための断面模式図である。
【図52】図42及び図43に示したフラッシュメモリ
の製造方法を説明するための断面模式図である。
の製造方法を説明するための断面模式図である。
【図53】図42及び図43に示したフラッシュメモリ
の製造方法を説明するための断面模式図である。
の製造方法を説明するための断面模式図である。
【図54】図42及び図43に示したフラッシュメモリ
の製造方法を説明するための断面模式図である。
の製造方法を説明するための断面模式図である。
101 P型シリコン基板 102 フィールド酸化膜 103,107 ゲート酸化膜 104 多結晶シリコン膜 105 浮遊ゲート電極 106 酸化膜 108 制御ゲート電極 109 ソース領域 110a,110b ドレイン領域 111 層間絶縁膜 112a,112b ビット線 113 ソース線 114 第1多結晶シリコン膜 115 アモルファスシリコン膜 116,126,136 フォトレジスト膜パターン 117 多結晶シリコン膜パターン 118 第1砒素イオン注入層 119 第2多結晶シリコン膜 120 サイドウォール酸化膜 121 堆積酸化膜 122 第2砒素イオン注入層 123 第3砒素イオン注入層 124 コンタクト孔
───────────────────────────────────────────────────── フロントページの続き (72)発明者 渡辺 啓仁 東京都港区芝五丁目7番1号 日本電気株 式会社内 (72)発明者 小野 春彦 東京都港区芝五丁目7番1号 日本電気株 式会社内 (72)発明者 岡澤 武 東京都港区芝五丁目7番1号 日本電気株 式会社内
Claims (7)
- 【請求項1】 ゲート酸化膜を介して半導体基板の表面
上に設けられた浮遊ゲート電極と、 ゲート絶縁膜を介して前記浮遊ゲート電極の表面上に設
けられ、ワード線を兼ねる制御ゲート電極と、 前記半導体基板の表面に設けられ、前記ワード線に直交
するN+型拡散層からなるビット線に接続されたドレイ
ン領域と、 前記半導体基板の表面に設けられ、前記ワード線に直交
するN+型拡散層からなるソース線に接続されたソース
領域とから構成されたメモリセルを有する不揮発性半導
体記憶装置において、 前記浮遊ゲート電極は、上面に凹凸を有することを特徴
とする不揮発性半導体記憶装置。 - 【請求項2】 請求項1に記載の不揮発性半導体記憶装
置において、 前記半導体基板は、P型シリコン基板であることを特徴
とする不揮発性半導体記憶装置。 - 【請求項3】 請求項1に記載の不揮発性半導体装置の
製造方法であって、 前記半導体基板表面の素子形成領域に熱酸化により前記
ゲート酸化膜を形成する工程と、 前記半導体基板全面に、所要の不純物を有しその上面に
凹凸を有するN型の多結晶シリコン膜を形成する工程
と、 前記半導体基板全面に、前記ゲート絶縁膜を形成する工
程と、 前記ゲート絶縁膜及び前記多結晶シリコン膜を第1のフ
ォトレジスト膜パターンにて順次パターニングして所定
の多結晶シリコン膜パターンを形成する工程と、 前記第1のフォトレジスト膜パターンをマスクとして前
記半導体基板の表面に対する法線に平行に砒素イオンを
注入して砒素イオン注入層を形成する工程と、 前記第1のフォトレジスト膜パターンを除去し、所定の
温度での熱処理を施すことにより前記砒素イオン注入層
を活性化させてN+型拡散層よりなる前記ドレイン領域
及び前記ソース領域を前記半導体基板表面に形成する工
程と、 熱酸化により前記半導体基板表面の前記ドレイン領域及
び前記ソース領域上に酸化膜を形成する工程と、 前記半導体基板全面に導電体膜を形成し、該導電体膜、
前記ゲート絶縁膜及び前記多結晶シリコン膜パターンを
順次パターニングして前記導電体膜からなる制御ゲート
電極と前記結晶シリコン膜パターンからなる浮遊ゲート
電極とを形成する工程と、 前記半導体基板全面に層間絶縁膜を形成し、該層間絶縁
膜に前記N+型拡散層に達するコンタクト孔を形成し、
前記層間絶縁膜表面上に前記コンタクト孔を介して前記
ドレイン領域及び前記ソース領域にそれぞれ接続される
ビット線及びソース線を形成する工程とを順次行うこと
を特徴とする不揮発性半導体記憶装置の製造方法。 - 【請求項4】 ゲート酸化膜を介して半導体基板の表面
上に設けられた浮遊ゲート電極と、 ゲート絶縁膜を介して前記浮遊ゲート電極の表面上に設
けられ、ワード線を兼ねる制御ゲート電極と、 前記半導体基板の表面に設けられ、前記ワード線に直交
するN+型拡散層からなるビット線に接続されたドレイ
ン領域と、 前記半導体基板の表面に設けられ、前記ワード線に直交
するN+型拡散層からなるソース線に接続されたソース
領域と、 前記浮遊ゲート電極の側面でかつ前記ドレイン領域及び
前記ソース領域の上部に形成されたサイドウォール酸化
膜とから構成されたメモリセルを有する不揮発性半導体
記憶装置において、 前記浮遊ゲート電極は、上面に凹凸を有することを特徴
とする不揮発性半導体記憶装置。 - 【請求項5】 請求項4に記載の不揮発性半導体記憶装
置において、 前記半導体基板は、P型シリコン基板であることを特徴
とする不揮発性半導体記憶装置。 - 【請求項6】 請求項4に記載の不揮発性半導体装置の
製造方法であって、 前記半導体基板表面の素子形成領域に熱酸化により前記
ゲート酸化膜を形成する工程と、 前記半導体基板全面に、所要の不純物を有しその上面に
凹凸を有するN型の多結晶シリコン膜を形成する工程
と、 前記多結晶シリコン膜を第1のフォトレジスト膜パター
ンにてパターニングして所定の多結晶シリコン膜パター
ンを形成する工程と、 前記第1のフォトレジスト膜パターンをマスクとして前
記半導体基板の表面に対する法線に平行に砒素イオンを
注入して砒素イオン注入層を形成する工程と、 前記第1のフォトレジスト膜パターンを除去し、所定の
温度での熱処理を施すことにより前記砒素イオン注入層
を活性化させてN+型拡散層よりなる前記ドレイン領域
及び前記ソース領域を前記半導体基板表面に形成する工
程と、 前記半導体基板全面に酸化膜を堆積させて異方性エッチ
ングを行うことにより前記多結晶シリコン膜パターンの
側面にサイドウォール酸化膜を形成する工程と、 熱酸化により前記半導体基板表面の前記ドレイン領域及
び前記ソース領域上に酸化膜を形成する工程と、 前記半導体基板全面に導電体膜を形成し、該導電体膜、
前記ゲート絶縁膜及び前記多結晶シリコン膜パターンを
順次パターニングして前記導電体膜からなる制御ゲート
電極と前記結晶シリコン膜パターンからなる浮遊ゲート
電極とを形成する工程と、 前記半導体基板全面に層間絶縁膜を形成し、該層間絶縁
膜に前記N+型拡散層に達するコンタクト孔を形成し、
前記層間絶縁膜表面上に前記コンタクト孔を介して前記
ドレイン領域及び前記ソース領域にそれぞれ接続される
ビット線及びソース線を形成する工程とを順次行うこと
を特徴とする不揮発性半導体記憶装置の製造方法。 - 【請求項7】 請求項4に記載の不揮発性半導体装置の
製造方法であって、 前記半導体基板表面の素子形成領域に熱酸化により前記
ゲート酸化膜を形成する工程と、 前記半導体基板全面に、所要の不純物を有しその上面に
凹凸を有するN型の多結晶シリコン膜を形成する工程
と、 前記多結晶シリコン膜を第1のフォトレジスト膜パター
ンにてパターニングして所定の多結晶シリコン膜パター
ンを形成する工程と、 少なくともソース形成予定領域を覆い、ドレイン形成予
定領域に開口部を有する第2のフォトレジスト膜パター
ンを形成する工程と、 前記第2のフォトレジスト膜パターンをマスクにして、
前記半導体基板表面に対する法線に平行に、第1の注入
エネルギーにより、高濃度の第1の注入量の砒素のイオ
ン注入を行い、前記半導体基板内に第2の砒素イオン注
入層を形成する工程と、 前記第2のフォトレジスト膜パターンを除去し、所定温
度での第1の熱処理を施すことにより前記第2の砒素イ
オン注入層を活性化させて第1のN+型拡散層によりな
るドレイン領域を前記半導体基板表面に形成する工程
と、 前記半導体基板全面に酸化膜を堆積させ異方性エッチン
グを施すことにより前記多結晶シリコン膜パターンの側
面にサイドウォール酸化膜を形成する工程と、 少なくともドレイン形成予定領域を覆い、ソース形成予
定領域に開口部を有する第3のフォトレジスト膜パター
ンを形成する工程と、 前記第3のフォトレジスト膜パターンをマスクにして前
記半導体基板表面に対する法線に平行に、第2の注入エ
ネルギーにより、高濃度の第2の注入量の砒素のイオン
注入を行い、前記半導体基板内に第3の砒素イオン注入
層を形成する工程と、 熱酸化法にて前記半導体基板表面に酸化膜を形成すると
ともに前記第3フォトレジスト膜パターンを除去し、前
記第3の砒素イオン注入層を活性化させて第2のN+型
拡散層によりなるソース領域を前記半導体基板内の表面
に形成する工程と、 前記半導体基板全面にゲート絶縁膜及び導電体膜を形成
し、該導電体膜、前記ゲート絶縁膜及び前記多結晶シリ
コン膜パターンを順次パターニングして前記導電体膜か
らなる制御ゲート電極と該結晶シリコン膜パターンから
なる浮遊ゲート電極とを形成する工程と、 前記半導体基板全面に層間絶縁膜を形成し、該層間絶縁
膜前記N+型拡散層に達するコンタクト孔を形成し、前
記層間絶縁膜の表面上に前記コンタクト孔を介して前記
ドレイン領域及び前記ソース領域にそれぞれ接続される
前記ビット線及び前記ソース線を形成する工程とを順次
行うことを特徴とする不揮発性半導体記憶装置の製造方
法。
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