JPH11177047A - 半導体集積回路装置及びその製造方法 - Google Patents

半導体集積回路装置及びその製造方法

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JPH11177047A JP9338586A JP33858697A JPH11177047A JP H11177047 A JPH11177047 A JP H11177047A JP 9338586 A JP9338586 A JP 9338586A JP 33858697 A JP33858697 A JP 33858697A JP H11177047 A JPH11177047 A JP H11177047A
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章二 宿利
Norio Suzuki
範夫 鈴木
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Abstract

(57)【要約】 （修正有） 【課題】 ゲート絶縁膜の厚さが異なる複数種類の電界
効果トランジスタを有する半導体集積回路装置の信頼性
を高める。 【解決手段】 半導体基板１の主面の第１の素子形成領
域７上にゲート絶縁膜１０が形成される第１の電界効果
トランジスタＱ１と、半導体基板の主面の第２の素子形
成領域６上に第１の電界効果トランジスタのゲート絶縁
膜よりも薄い厚さでゲート絶縁膜１１が形成される第２
の電界効果トランジスタＱ２とを有する半導体集積回路
装置の製造方法であって、半導体基板の主面の第１の素
子形成領域上及び第２の素子形成領域上に熱酸化膜８を
形成し、その後、熱酸化膜上を含む半導体基板の主面上
に堆積膜９を形成し、その後、第２の素子形成領域上の
堆積膜及び熱酸化膜を除去し、その後、第２の素子形成
領域上に熱酸化膜を形成して、第１の素子形成領域上、
第２の素子形成領域上の夫々にゲート絶縁膜を形成する
工程を備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、ゲート絶縁膜の膜厚が異なる複数種類
の電界効果トランジスタを有する半導体集積回路装置に
適用して有効な技術に関するものである。
【０００２】
【従来の技術】半導体メモリの高集積化を支えている技
術の一つは素子分離である。６４Ｍビットのランダムア
クセスメモリ(以下、ＤＲＡＭと略記)を初めとする０．
２５ミクロン技術を用いた半導体集積回路装置の素子分
離では、従来のＬＯＣＯＳ(Ｌocal Ｏxidation Ｏf Ｓi
licon)素子分離から、シリコン基板の素子分離領域に溝
を形成し、この溝内に埋込絶縁膜を形成して素子形成領
域間を絶縁分離する所謂溝型素子分離が本格的に採用さ
れつつある。この溝型素子分離によれば、ＬＯＣＯＳ素
子分離において不可能であった０．３ミクロン以下の素
子分離長が設計でき、メモリ集積度の大幅な向上が達成
できる。
【０００３】一方、低電圧・低消費電力化といった従来
からの市場ニーズに加えて、ＰＤＡ(Ｐersonal Ｄigita
l Ａssistants)や電子スチールカメラなどの携帯機器の
急速な浸透により、従来は異なるチップ上に形成されて
きた素子を同時にオンチップ化する要求が強まってき
た。その一例として、フラッシュメモリを内蔵したマイ
クロコンピュータや、中容量のＤＲＡＭを内蔵したマイ
クロコンピュータ等が製品化されている。
【０００４】異なる機能のデバイスを混載したこれらの
半導体集積回路装置には、動作電圧の異なる複数種類の
電界効果トランジスタが塔載されている。例えば、フラ
ッシュメモリへの情報の書き込み・消去動作は１５〜２
０［Ｖ］の高電圧が必要であるため、周辺回路の一部に
はその電圧印加に耐える１５〜２５［ｎｍ］の厚さのゲ
ート絶縁膜を有する電界効果トランジスタが使用され
る。また、通常の３．３［Ｖ］で動作するマイクロコン
ピュータの論理回路部には、７〜１０［ｎｍ］の厚さの
ゲート絶縁膜を有する電界効果トランジスタが使用され
る。更に、最近の０．２５ミクロン技術によるフラッシ
ュメモリ内蔵マイクロコンピュータにおいては、１．８
［Ｖ］程度の低電源電圧で高速動作を実現するため、論
理回路部に４〜５［ｎｍ］の厚さのゲート絶縁膜を有す
る電界効果トランジスタが使用されており、入出力部を
３．３［Ｖ］でも対応可能とする場合には、結果的に３
水準、４〜５［ｎｍ］厚のゲート絶縁膜(１．８［Ｖ］
用)、７〜１０［ｎｍ］厚のゲート絶縁膜(３．３［Ｖ］
用)、及び１５〜２５［ｎｍ］厚のゲート絶縁膜（フラ
ッシュメモリ用）を形成する必要がある。
【０００５】
【発明が解決しようとする課題】前述の溝型素子分離で
絶縁分離されたシリコン基板の二つの素子形成領域上に
厚さが異なる二種類のゲート絶縁膜を従来技術で作り分
けた場合の問題点を図４０乃至図４６を用いて説明す
る。図４０乃至図４４は従来技術を説明するための断面
図であり、図４０乃至図４２は電界効果トランジスタの
ゲート長方向に沿う断面図であり、図４３及び図４４は
電界効果トランジスタのゲート幅方向に沿う断面図であ
る。図４５は溝型素子分離におけるキャパシタの耐圧分
布とＬＯＣＯＳ素子分離におけるキャパシタの耐圧分布
とを比較した図である。図４６は溝型素子分離における
電界効果トランジスタのサブシュレッシュ特性とＬＯＣ
ＯＳ素子分離における電界効果トランジスタのサブシュ
レッシュ特性とを比較した図である。図４５において、
横軸はキャパシタゲート印加電圧であり、縦軸は累積不
良数である。図４６において、横軸はゲート電圧であ
り、縦軸はドレイン電流である。
【０００６】まず、図４０(Ａ)に示すように、シリコン
基板１５１の主面の素子分離領域に第１の素子形成領
域、第２の素子形成領域の夫々の周囲を規定する溝１５
２を形成し、その後、前記溝１５２内に酸化珪素膜から
なる埋込絶縁膜１５３を形成して溝型素子分離を行い、
その後、前記第１の素子形成領域上及び前記第２の素子
形成領域上に不純物導入用のバッファ絶縁膜１５４を形
成し、その後、前記第１の素子形成領域、前記第２の素
子形成領域の夫々の表層部に電界効果トランジスタのし
きい値電圧を制御するためのチャネルインプラ層１５５
Ａ、１５５Ｂの夫々を形成する。
【０００７】次に、前記バッファ絶縁膜１５４を除去し
た後、熱酸化処理を施し、図４０(Ｂ）に示すように、
前記第１の素子形成領域上及び前記第２の素子形成領域
上に２０［ｎｍ］程度の厚さの熱酸化(ＳiＯ2)膜からな
るゲート絶縁膜１５６を形成する。
【０００８】次に、前記第１の素子形成領域上を覆い、
前記第２の素子形成領域上が開口されたマスク１５７を
フォトリソグラフィ技術を用いて形成する。
【０００９】次に、前記マスク１５７をエッチングマス
クとして使用し、図４１(Ｃ)に示すように、前記第２の
素子形成領域上のゲート絶縁膜１５６をフッ酸水溶液を
用いたウエットエッチング法で除去する。
【００１０】次に、前記マスク１５７を除去した後、熱
酸化処理を施し、図４１(Ｄ)に示すように、前記第２の
素子形成領域上に５［ｎｍ］程度の厚さの熱酸化(ＳiＯ
2)膜からなるゲート絶縁膜１５８を形成する。この工程
により、溝型素子分離で絶縁分離された第１の素子形成
領域上、第２の素子形成領域上の夫々に、厚さが異なる
ゲート絶縁膜１５６、ゲート絶縁膜１５８の夫々を作り
分けることができる。
【００１１】次に、前記第１の素子形成領域上、前記第
２の素子形成領域上の夫々に不純物が導入された多結晶
珪素膜からなるゲート電極１５９を形成し、その後、前
記第１の素子形成領域の表層部にソース領域及びドレイ
ン領域である一対の半導体領域１６０を形成し、その
後、前記第２の素子形成領域の表層部にソース領域及び
ドレイン領域である一対の半導体領域１６１を形成する
ことにより、図４２に示すように、ゲート絶縁膜の厚さ
が異なる電界効果トランジスタＱ１２及び電界効果トラ
ンジスタＱ１３が形成される。なお、電界効果トランジ
スタＱ１２、Ｑ１３の夫々のゲート電極１５９は、図４
３及び図４４に示すように、ゲート幅方向の両端部が埋
込絶縁膜１５３上に引き出された形状で形成される。
【００１２】前述の従来技術によるゲート絶縁膜の作り
分けでは、第２の素子形成領域上に形成されたゲート絶
縁膜１５６をウエットエッチング法で除去する際、図４
１(Ｃ）に示すように、溝１５２内に埋め込まれた埋込
絶縁膜１５３も同時にエッチングされるため、第２の素
子形成領域と素子分離領域との間の素子分離領域端部に
おいて、第２の素子形成領域の側面を露出する断差が発
生する。本発明者等の実験によれば、第２の素子形成領
域上に形成したゲート絶縁膜の厚さ４．５［ｎｍ］に対
して２５［ｎｍ］の段差が発生した。この段差に起因す
る二つの大きな問題点がある。
【００１３】第１点は、段差部での機械的応力集中が原
因となって、第２の素子形成領域と素子分離領域との間
の素子分離領域端部において、図４４中の矢印１６２で
示すようなゲート絶縁膜１５８の薄膜化が発生し、結果
としてゲート絶縁膜１５８の信頼度が劣化する問題であ
る。図４５に示すように、溝型素子分離では５〜１０％
の耐圧劣化が見られた。
【００１４】第２点は、図４４中の矢印１６３で示すよ
うに、第２の素子形成領域の側面の段差底部付近におけ
るチャネルインプラ濃度が平坦部のチャネルインプラ層
１５５Ｂと比較して低下することから、電界効果トラン
ジスタＱ１３の特性が変動する問題である。図４６に示
すように、溝型素子分離では、通称キンクと呼ばれてい
る電圧−電流特性が途中で変化する現象が見られ、結果
的に電界効果トランジスタＱ１３のしきい値電圧の低下
と、そのバラツキが問題となる。
【００１５】本発明の目的は、ゲート絶縁膜の厚さが異
なる複数種類の電界効果トランジスタを有する半導体集
積回路装置の信頼性を高めることが可能な技術を提供す
ることにある。本発明の前記ならびにその他の目的と新
規な特徴は、本明細書の記述及び添付図面によって明ら
かになるであろう。
【００１６】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。半導体基板の主面の第１の素子形
成領域上にゲート絶縁膜が形成される第１の電界効果ト
ランジスタと、前記半導体基板の主面の第２の素子形成
領域上に前記第１の電界効果トランジスタのゲート絶縁
膜よりも薄い厚さでゲート絶縁膜が形成される第２の電
界効果トランジスタとを有する半導体集積回路装置の製
造方法であって、前記半導体基板の主面の第１の素子形
成領域上及び第２の素子形成領域上に熱酸化膜を形成
し、その後、前記熱酸化膜上を含む前記半導体基板の主
面上に堆積膜を形成し、その後、前記第２の素子形成領
域上の前記堆積膜及び前記熱酸化膜を除去し、その後、
前記第２の素子形成領域上に熱酸化膜を形成して、前記
第１の素子形成領域上、前記第２の素子形成領域上の夫
々にゲート絶縁膜を形成する工程を備える。
【００１７】前記第１の素子形成領域、前記第２の素子
形成領域の夫々は、前記半導体基板の主面の素子分離領
域に形成された溝及びこの溝内に埋め込まれた埋込絶縁
膜によって絶縁分離されている。
【００１８】上述した手段によれば、第２の素子形成領
域上に形成された堆積膜及び熱酸化膜を除去する際、埋
込絶縁膜は堆積膜で覆われており、堆積膜が除去される
まで埋込絶縁膜はエッチングされないので、堆積膜９の
厚さに相当する分、埋込絶縁膜のエッチング量を低減で
きる。従って、第２の素子形成領域と素子分離領域との
間の素子分離領域端部に発生する段差を緩和でき、段差
に起因する電界効果トランジスタのゲート耐圧の劣化及
び特性変動を回避できる。この結果、半導体集積回路装
置の信頼性を高めることができる。
【００１９】また、第１の素子形成領域上に形成される
ゲート絶縁膜の厚さに対して堆積膜の厚さが占める割合
を大きくするに従って、第２の素子形成領域上に形成さ
れる熱酸化膜の厚さが薄くなるので、埋込絶縁膜のエッ
チング量を低減できる。埋込絶縁膜のエッチング量は熱
酸化膜の厚さに比例して増加する。
【００２０】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。なお、発明の実施の形態を
説明するための全図において、同一機能を有するものは
同一符号を付け、その繰り返しの説明は省略する。
【００２１】（実施形態１）本実施形態は、ゲート絶縁
膜の厚さが異なる二種類の電界効果トランジスタを有す
る半導体集積回路装置に本発明を適用した例について説
明する。
【００２２】図１は本発明の実施形態１である半導体集
積回路装置に塔載された二種類の電界効果トランジスタ
の構成を示す模式的平面図であり、図２は図１に示すＡ
−Ａ線の位置で切った断面図であり、図３は図１に示す
Ｂ−Ｂ線の位置で切った断面図であり、図４は図１に示
すＣ−Ｃ線の位置で切った断面図である。なお、図１に
おいて、図を見易くするため、後述する層間絶縁膜１
９、配線２０等は図示を省略している。
【００２３】図１及び図２に示すように、本実施形態の
半導体集積回路装置は、例えば単結晶珪素からなるｐ型
半導体基板１を主体とする構成になっている。
【００２４】前記ｐ型半導体基板１の主面には複数の素
子形成領域が形成されている。複数の素子形成領域の夫
々は、ｐ型半導体基板１の主面の素子分離領域に形成さ
れた溝４及びこの溝４内に埋め込まれた埋込絶縁膜５に
よって周囲を規定され、互いに絶縁分離されている。
【００２５】前記複数の素子形成領域のうち、第１の素
子形成領域にはｎ型ウエル領域７が形成され、第２の素
子形成領域にはｐ型ウエル領域６が形成されている。
【００２６】前記半導体基板の主面の第１の素子形成領
域には、ｐチャネル導電型の電界効果トランジスタＱ１
が構成されている。この電界効果トランジスタＱ１は、
例えばｐチャネル型ＭＩＳＦＥＴ(Ｍetal Ｉnsulator
Ｓemiconductor Ｆield Ｅffect Ｔransistor）で構成
され、主に、しきい値電圧を制御するためのチャネルイ
ンプラ層Ｃ１、ゲート絶縁膜１０、ゲート電極１２、ソ
ース領域及びドレイン領域である一対のｐ型半導体領域
１４及び一対のｐ型半導体領域１７で構成されている。
【００２７】前記電界効果トランジスタＱ１において、
チャネルインプラ層Ｃ１は、チャネル形成領域であるｎ
型ウエル領域７の表層部に形成されている。ゲート絶縁
膜１０はｎ型ウエル領域７上に形成され、ゲート電極１
２はゲート絶縁膜１０上に形成されている。このゲート
電極１２は抵抗値を低減する不純物が導入された多結晶
珪素膜で形成されている。一対のｐ型半導体領域１４は
ｎウエル領域７の表層部に形成されている。この一対の
ｐ型半導体領域１４はゲート電極１２に対して自己整合
で導入された不純物によって構成されている。一対のｐ
型半導体領域１７は一対のｐ型半導体領域１４の表層部
に形成されている。この一対のｐ型半導体領域１７は、
ゲート電極１２のゲート長方向の側面側に形成されたサ
イドウォールスペーサ１６に対して自己整合で導入され
た不純物によって構成され、一対のｐ型半導体領域１４
に比べて高不純物濃度に設定されている。
【００２８】前記ｐ型半導体基板１の主面の第２の素子
形成領域には、ｎチャネル導電型の電界効果トランジス
タＱ２が構成されている。この電界効果トランジスタＱ
２は、例えばｎチャネル型ＭＩＳＦＥＴで構成され、主
に、しきい値電圧を制御するためのチャネルインプラ層
Ｃ２、ゲート絶縁膜１１、ゲート電極１２、ソース領域
及びドレイン領域である一対のｎ型半導体領域１５及び
一対のｎ型半導体領域１８で構成されている。
【００２９】前記電界効果トランジスタＱ２において、
しきい値電圧制御層Ｃ２は、チャネル形成領域であるｐ
型ウエル領域６の表層部に形成されている。ゲート絶縁
膜１１はｐ型ウエル領域６上に形成され、ゲート電極１
２はゲート絶縁膜１１上に形成されている。このゲート
電極１２は抵抗値を低減する不純物が導入された多結晶
珪素膜で形成されている。一対のｎ型半導体領域１５は
ｐウエル領域６の表層部に形成されている。この一対の
ｎ型半導体領域１５はゲート電極１２に対して自己整合
で導入された不純物で構成されている。一対のｎ型半導
体領域１８は一対のｎ型半導体領域１６の表層部に形成
されている。この一対のｎ型半導体領域１８は、ゲート
電極１２のゲート長方向の側面側に形成されたサイドウ
ォールスペーサ１６に対して自己整合で導入された不純
物によって構成され、一対のｎ型半導体領域１５に比べ
て高不純物濃度に設定されている。
【００３０】前記電界効果トランジスタＱ１は、例えば
動作電圧が１５［Ｖ］に設定され、ゲート絶縁膜１０の
厚さが２０［ｎｍ］程度に設定されている。ゲート絶縁
膜１０は、３［ｎｍ］程度の厚さの熱酸化膜８及び１７
［ｎｍ］程度の厚さの堆積膜９で形成されている。熱酸
化膜８は、ｐ型半導体基板１の主面を酸化して形成した
酸化珪素膜で形成されている。堆積膜９は、化学気相成
長（ＣＶＤ：Ｃhemical Ｖapor Ｄeposition）法を用い
て熱酸化膜８上に形成した酸化珪素膜で形成されてい
る。
【００３１】前記電界効果トランジスタＱ２は、例えば
動作電位が１．８［Ｖ］に設定され、ゲート絶縁膜１０
の厚さが５［ｎｍ］程度に設定されている。ゲート絶縁
膜１１は、ゲート絶縁膜１１と異なり、熱酸化膜で形成
されている。この熱酸化膜は、ｐ型半導体基板１の主面
を酸化して形成した酸化珪素膜で形成されている。
【００３２】このように、電界効果トランジスタＱ１の
ゲート絶縁膜１０は、電界効果トランジスタＱ２のゲー
ト絶縁膜１１よりも厚い膜厚で構成されている。また、
電界効果トランジスタＱ１に印加される電界強度は、電
界効果トランジスタＱ２のゲート絶縁膜１１に印加され
る電界強度よりも高くなるように構成されている。
【００３３】前記電界効果トランジスタＱ１のソース領
域及びドレイン領域である一対のｐ型半導体領域１７の
夫々には、層間絶縁膜１９に形成された接続孔を通して
第１層目の金属配線２０が電気的に接続されている。前
記電界効果トランジスタＱ２のソース領域及びドレイン
領域である一対のｎ型半導体領域１８の夫々には、層間
絶縁膜１９に形成された接続孔を通して第１層目の金属
配線２０が電気的に接続されている。
【００３４】前記電界効果トランジスタＱ１のゲート電
極１２は、図３に示すように、ゲート幅方向における両
端部が埋込絶縁膜５上に引き出され、一方の端部側には
層間絶縁膜１９に形成された接続孔を通して第１層目の
金属配線２０が電気的に接続されている。前記電界効果
トランジスタＱ２のゲート電極１２は、図４に示すよう
に、ゲート幅方向における両端部が埋込絶縁膜５上に引
き出され、一方の端部側には層間絶縁膜１９に形成され
た接続孔を通して金属配線２０が電気的に接続されてい
る。
【００３５】次に、前記半導体集積回路装置の製造方法
について、図５乃至図１４（製造方法を説明するための
断面図）を用いて説明する。
【００３６】まず、例えば単結晶珪素からなるｐ型半導
体基板１を用意する。このｐ型半導体基板１は１０［Ω
ｃｍ］の抵抗率で形成されている。
【００３７】次に、熱酸化処理を施し、前記ｐ型半導体
基板１の主面上の全面に酸化珪素膜２Ａを形成する。
【００３８】次に、前記ｐ型半導体基板１の主面の第１
の素子形成領域及び第２の素子形成領域と対向する前記
酸化珪素膜２Ａ上の領域に窒化珪素膜からなるマスク３
を選択的に形成する。ここまでの工程を図５に示す。
【００３９】次に、前記マスク３をエッチングマスクと
して使用し、酸化珪素膜２Ａ及びｐ型半導体基板１の主
面の素子分離領域にエッチング処理を施して、第１の素
子形成領域、第２の素子形成領域の夫々の周囲を規定す
る溝４を形成する。エッチング処理は、例えばＲＩＥ
(Ｒeactive Ｉon Ｅtching）等の異方性ドライエッチン
グで行う。溝４は０．３［μｍ］程度の深さで形成す
る。ここまでの工程を図６に示す。
【００４０】次に、熱酸化処理を施し、前記溝４の内面
を酸化して酸化珪素膜(図示せず)を形成する。この熱酸
化処理は、溝４の加工時において生じた結晶欠陥を除去
する目的で行う。
【００４１】次に、前記溝４を埋め込むように前記ｐ型
半導体基板１上の全面に酸化珪素膜５Ａを減圧化学気相
成長(ＬＰＣＶＤ：Ｌow Ｐressure ＣＶＤ）法で形成す
る。ここまでの工程を図７に示す。
【００４２】次に、化学的機械研磨(ＣＭＰ：Ｃhemical
Ｍechanical Ｐolishing)法を使用し、前記ｐ型半導体
基板１の主面上の酸化珪素膜５Ａを除去して、前記溝４
内に埋込絶縁膜５を形成する。この工程において、前記
マスク３は化学的機械研磨時のストッパとして使用され
る。
【００４３】次に、埋込絶縁膜５を緻密化するための熱
処理を施す。この熱処理は、例えば酸化性の雰囲気又は
不活性ガスの雰囲気で行う。この緻密化により、埋込絶
縁膜５のエッチングレートは熱酸化膜のエッチングレー
トに近づく。
【００４４】次に、熱リン酸液を用いたウエットエッチ
ング法で前記マスク３を除去し、その後、フッ酸水溶液
を用いたウエットエッチング法で前記ｐ型半導体基板１
の主面の第１の素子形成領域上及び第２の素子形成領域
上に残存する酸化珪素膜２Ａを除去する。この工程によ
り、第１の素子形成領域、第２の素子形成領域の夫々
は、ｐ型半導体基板１の主面の素子分離領域に形成され
た溝４及びこの溝４内に埋め込まれた埋込絶縁膜５によ
って絶縁分離(電気的に分離)される。
【００４５】次に、例えば熱酸化処理を施し、前記ｐ型
半導体基板１の主面の第１の素子形成領域上及び第２の
素子形成領域上に１０［ｎｍ］程度の厚さの酸化珪素膜
からなる不純物導入用のバッファ絶縁膜２Ｂを形成す
る。
【００４６】次に、前記ｐ型半導体基板１の主面の第２
の素子形成領域に不純物（例えばボロン）をイオン打込
み法で選択的に導入してｐ型ウエル領域６を形成し、そ
の後、前記ｐ型半導体基板１の主面の第１の素子形成領
域に不純物(例えば燐)をイオン打込み法で選択的に導入
してｎ型ウエル領域７を形成する。ここまでの工程を図
８に示す。
【００４７】次に、前記ｐ型ウエル領域６の表層部に不
純物をイオン打込み法で選択的に導入して、しきい値電
圧を制御するためのチャネルインプラ層Ｃ２を形成し、
その後、前記ｎ型ウエル領域７の表層部に不純物をイオ
ン打込み法で選択的に導入して、しきい値圧を制御する
ためのチャネルインプラ層Ｃ１を形成する。ここまでの
工程を図９に示す。
【００４８】次に、フッ酸水溶液を用いたウエットエッ
チング法で前記バッファ絶縁膜２Ｂを除去し、前記ｐ型
半導体基板１の主面の第１の素子形成領域及び第２の素
子形成領域の表面を露出する。
【００４９】次に、熱酸化処理を施し、前記ｐ型半導体
基板１の主面の第１の素子形成領域上及び第２の素子形
成領域上に３［ｎｍ］程度の厚さの熱酸化膜８を形成す
る。熱酸化処理は、薄い膜厚の制御が可能であり、かつ
良質の酸化膜生成が可能なドライ酸化法で行う。
【００５０】次に、化学気相成長法を使用し、前記熱酸
化膜８を形成した直後に、熱酸化膜８上及び埋込絶縁膜
５上を含むｐ型半導体基板１上の全面に、１７［ｎｍ］
程度の厚さの酸化珪素膜からなる堆積膜９を形成する。
この工程により、第１の素子形成領域上に熱酸化膜８及
び堆積膜９からなるゲート絶縁膜１０が形成される。こ
こまでの工程を図１０に示す。
【００５１】次に、前記ｐ型半導体基板１の主面の第１
の素子形成領域上を覆い、第２の素子形成領域上が開口
されたマスクＭ１０を形成する。マスクＭ１０は、フォ
トレジスト膜を用いたフォトリソグラフィ技術で形成す
る。マスクＭ１０は、例えば図１及び図１１に示すよう
に、その端部が埋込絶縁膜５上に位置するように形成さ
れる。
【００５２】次に、前記マスクＭ１０をエッチングマス
クとして使用し、前記ｐ型半導体基板１の主面の第２の
素子形成領域上の堆積膜９及び熱酸化膜８をウエットエ
ッチング法で除去する。この工程において、埋込絶縁膜
５は堆積膜９で覆われているので、堆積膜９が除去され
るまで埋込絶縁膜５はエッチングされない。通常のウエ
ットエッチングでは、少なくとも膜厚の１０％のオーバ
ーエッチを行うため、被エッチ膜の膜厚が２０［ｎｍ］
では、エッチング量は２２［ｎｍ］となる。従来の技術
では、この２２［ｎｍ］分だけの段差が第２の素子形成
領域と素子分離領域との間の素子分離領域端部に発生す
るが、本実施形態では、堆積膜９が除去されるまで埋込
絶縁膜５はエッチングされないので、結果的に段差を５
［ｎｍ］に低減することができた。即ち、埋込絶縁膜５
を堆積膜９で覆うことにより、堆積膜９の厚さに相当す
る分、埋込絶縁膜５のエッチング量を低減できる。ここ
までの工程を図１１に示す。
【００５３】次に、前記マスクＭ１０をアッシングして
除去した後、ドライ酸化法で熱酸化処理を施し、前記ｐ
型半導体基板１の主面の第２の素子形成領域上に５［ｎ
ｍ］程度の厚さの熱酸化膜からなるゲート絶縁膜１１を
形成する。この工程において、ｐ型半導体基板１の主面
の第１の素子形成領域と熱酸化膜８との間に極薄い熱酸
化膜が生成される。この工程により、厚さが異なるゲー
ト絶縁膜１０及びゲート絶縁膜１１が形成される。ま
た、この熱酸化処理により、堆積膜９は緻密化される。
なお、堆積膜９を緻密化する熱処理を別工程で加えても
よい。この熱処理は、例えば不活性又は酸化性雰囲気で
行う。これにより、ゲート絶縁膜１０の膜質を向上する
ことができる。
【００５４】次に、前記ゲート絶縁膜１１上及びゲート
絶縁膜１０上を含むｐ型半導体基板１上の全面に２００
［ｎｍ］程度の厚さ及び４×１０20［atoms／cm3］程度
の不純物濃度の多結晶珪素膜を化学気相成長法で形成
し、その後、前記多結晶珪素膜上の全面に５０［ｎｍ］
程度の厚さの酸化珪素膜１３を化学気相成長法で形成す
る。
【００５５】次に、前記酸化珪素膜１３、前記多結晶珪
素膜の夫々に順次パターンニングを施し、前記ゲート絶
縁膜１１上にゲート電極１２を形成すると共に、前記ゲ
ート絶縁膜１０上にゲート電極１２を形成する。このゲ
ート電極１２の夫々は、ゲート幅方向の両端部が埋込絶
縁膜５上に引き出された形状で形成される。
【００５６】次に、前記ｐ型半導体基板１の主面の第１
の素子形成領域に不純物としてボロンをイオン打込み法
で選択的に導入し、その後、摂氏９００［℃］、２０分
間の熱処理を施して、ソース領域及びドレイン領域であ
る一対のｐ型半導体領域１４を形成する。ボロンの導入
は、最終的な導入量が１×１０13［atoms／cm2］程度及
び導入時のエネルギ量が５０［ＫｅＶ］の条件下で行
う。一対のｐ型半導体領域１４は、ゲート電極１２及び
埋込絶縁膜５に対して自己整合で形成される。
【００５７】次に、前記ｐ型半導体基板１の主面の第２
の素子形成領域に不純物として燐をイオン打込み法で選
択的に導入し、ソース領域及びドレイン領域である一対
のｎ型半導体領域１５を形成する。燐の導入は、最終的
な導入量が７×１０12［atoms／cm2］程度及び導入時の
エネルギ量が６０［ＫｅＶ］の条件下で行う。一対のｎ
型半導体領域１４はゲート電極１２及び埋込絶縁膜５に
対して自己整合で形成される。ここまでの工程を図１３
に示す。
【００５８】次に、前記ゲート電極１２の側面を覆うサ
イドウォールスペーサ１６を形成する。サイドウォール
スペーサ１６は、ｐ型半導体基板１上の全面に酸化珪素
膜からなる絶縁膜をＣＶＤ法で形成し、その後、前記絶
縁膜にＲＩＥ等の異方性エッチングを施すことによって
形成される。
【００５９】次に、前記ｐ型半導体基板１の主面の第１
の素子形成領域に不純物としてボロンをイオン打込み法
で選択的に導入し、ソース領域及びドレイン領域である
一対のｐ型半導体領域１７を形成する。一対のｐ型半導
体領域１７はサイドウォールスペーサ１６及び埋込絶縁
膜５に対して自己整合で形成される。この工程により、
電界効果トランジスタＱ１がほぼ完成する。
【００６０】次に、前記ｐ型半導体基板１の主面の第２
の素子形成領域に不純物として燐をイオン打込み法で選
択的に導入し、ソース領域及びドレイン領域である一対
のｎ型半導体領域１８を形成する。一対のｎ型半導体領
域１８はサイドウォールスペーサ１６及び埋込絶縁膜５
に対して自己整合で形成される。この工程により、電界
効果トランジスタＱ２がほぼ完成する。ここまでの工程
を図１４に示す。
【００６１】次に、前記ｐ型半導体基板１の主面上の全
面に層間絶縁膜１９を形成し、その後、前記層間絶縁膜
１９に接続孔を形成し、その後、層間絶縁膜１９上に第
１層目の配線２０を形成することにより、図２、図３及
び図４に示す状態となる。
【００６２】このように、本実施形態によれば、以下の
作用効果が得られる。ｐ型半導体基板１の主面の第１の
素子形成領域上にゲート絶縁膜１０が形成される電界効
果トランジスタＱ１と、ｐ型半導体基板１の主面の第２
の素子形成領域上に電界効果トランジスタＱ１のゲート
絶縁膜１０よりも薄い厚さでゲート絶縁膜１１が形成さ
れる電界効果トランジスタＱ２とを有する半導体集積回
路装置の製造方法であって、ｐ型半導体基板１の主面の
第１の素子形成領域上及び第２の素子形成領域上に熱酸
化膜８を形成し、その後、熱酸化膜８上を含むｐ型半導
体基板１の主面上に堆積膜９を形成し、その後、第２の
素子形成領域上の堆積膜９及び熱酸化膜８を除去し、そ
の後、第２の素子形成領域上に熱酸化膜を形成して、厚
さが異なるゲート絶縁膜１０及びゲート絶縁膜１１を形
成する工程を備える。第１の素子形成領域、第２の素子
形成領域の夫々は、ｐ型半導体基板１の主面の素子分離
領域に形成された溝４及びこの溝４内に埋め込まれた埋
込絶縁膜５によって絶縁分離されている。
【００６３】この構成により、第２の素子形成領域上に
形成された堆積膜９及び熱酸化膜８を除去する際、埋込
絶縁膜５は堆積膜９で覆われており、堆積膜９が除去さ
れるまで埋込絶縁膜５はエッチングされないので、堆積
膜９の厚さに相当する分、埋込絶縁膜５のエッチング量
を低減できる。従って、第２の素子形成領域と素子分離
領域との間の素子分離領域端部に発生する段差を緩和で
き、段差に起因する電界効果トランジスタのゲート耐圧
の劣化及び特性変動を回避できる。この結果、半導体集
積回路装置の信頼性を高めることができる。
【００６４】また、第１の素子形成領域上に形成される
ゲート絶縁膜１０の厚さに対して堆積膜９の厚さが占め
る割合を大きくするに従って、第２の素子形成領域上に
形成される熱酸化膜８の厚さが薄くなるので、埋込絶縁
膜５のエッチング量を低減できる。埋込絶縁膜５のエッ
チング量は熱酸化膜８の厚さに比例して増加する。
【００６５】また、第１の素子形成領域上に形成される
ゲート絶縁膜１０を熱酸化膜８及び堆積膜９で形成し、
第２の素子形成領域上に形成されるゲート絶縁膜１１を
熱酸化膜で形成することにより、埋込絶縁膜５を堆積膜
９で覆うことができるので、埋込絶縁膜５のエッチング
量を低減できる。
【００６６】なお、本実施形態では、第１の素子形成領
域上及び第２の素子形成領域上に熱酸化膜８を形成し、
その後、熱酸化膜８上を含む基板上の全面に堆積膜９を
形成する例について説明したが、熱酸化膜８を廃止し、
第１の素子形成領域上に堆積膜９を直に形成してもよ
い。化学気相成長法で形成された堆積膜は熱酸化膜に比
べて膜質(堆積膜と基板との界面の膜質)が悪く、リーク
電流が発生し易いが、第２の素子形成領域上にゲート絶
縁膜１０である熱酸化膜を形成する際、第１の素子形成
領域(基板１)と堆積膜９との間にも熱酸化膜が生成され
るので、この熱酸化膜によってリーク電流の発生を抑制
できる。第１の素子形成領域と堆積膜９との間に生成さ
れる熱酸化膜の膜厚は、第２の素子形成領域上にゲート
絶縁膜１０である熱酸化膜を形成する時の熱酸化処理時
間に依存するので、第２の素子形成領域上に形成される
熱酸化膜の厚さによってはリーク電流の少ないゲート絶
縁膜を形成することができる。従って、第１の素子形成
領域上及び第２の素子形成領域上を含む基板上の全面に
堆積膜９を形成し、その後、第２の素子形成領域上の堆
積膜９を除去し、その後、第２の素子形成領域上に熱酸
化膜を形成して、厚さの異なるゲート絶縁膜１１及びゲ
ート絶縁膜１０を形成してもよい。この場合、熱酸化膜
８を形成しない分、製造工程数を低減できる。また、第
２の素子形成領域上の堆積膜９を除去する際、堆積膜９
だけを除去すればよいので、埋込絶縁膜５のエッチング
量を更に低減できる。
【００６７】また、本実施形態では、化学的機械研磨
(ＣＭＰ)法を用いて溝４内に埋込絶縁膜５を形成した例
について説明したが、埋込絶縁膜５はエッチバック法を
用いて形成してもよい。
【００６８】（実施形態２)本実施形態は、ゲート絶縁
膜の厚さが異なる三種類の電界効果トランジスタを有す
る半導体集積回路装置に本発明を適用した例について説
明する。
【００６９】図１５は本発明の実施形態２である半導体
集積回路装置に塔載された三種類の電界効果トランジス
タの構成を示す断面図である。
【００７０】図１５に示すように、本実施形態の半導体
集積回路装置は、例えば単結晶珪素からなるｐ型半導体
基板２１を主体とする構成になっている。
【００７１】前記ｐ型半導体基板２１の主面には第１の
素子形成領域、第２の素子形成領域及び第３の素子形成
領域が形成されている。第１、第２、第３の夫々の素子
形成領域は、ｐ型半導体基板２１の主面の素子分離領域
に形成された溝２４及びこの溝２４内に埋め込まれた埋
込絶縁膜２５によって周囲を規定され、互いに絶縁分離
(電気的に分離)されている。
【００７２】前記第１、第２、第３の夫々の素子形成領
域にはｐ型ウエル領域２６が形成されている。
【００７３】前記第１の素子形成領域には、ｎチャネル
導電型の電界効果トランジスタＱ３が構成されている。
この電界効果トランジスタＱ３は、例えばｎチャネル型
ＭＩＳＦＥＴで構成され、主に、チャネル形成領域とし
て使用されるｐ型ウエル領域２６、ゲート絶縁膜３１、
ゲート電極３４、ソース領域及びドレイン領域である一
対のｎ型半導体領域３６及び一対のｎ型半導体領域４０
で構成されている。ｎ型半導体領域４０はｎ型半導体領
域３６に比べて高不純物濃度に設定されている。この電
界効果トランジスタＱ３は、ゲート絶縁膜３１の厚さが
２５［ｎｍ］程度に設定されている。ゲート絶縁膜３１
は、熱酸化膜２７、堆積膜２８及び堆積膜３０で形成さ
れている。
【００７４】前記第２の素子形成領域には、ｎチャネル
導電型の電界効果トランジスタＱ４が構成されている。
この電界効果トランジスタＱ４は、例えばｎチャネル型
ＭＩＳＦＥＴで構成され、主に、チャネル形成領域とし
て使用されるｐウエル領域２６、ゲート絶縁膜３２、ゲ
ート電極３４、ソース領域及びドレイン領域である一対
のｎ型半導体領域３７及び一対のｎ型半導体領域４１で
構成されている。ｎ型半導体領域４１はｎ型半導体領域
３７に比べて高不純物濃度に設定されている。この電界
効果トランジスタＱ４は、ゲート絶縁膜３２の厚さが１
２［ｎｍ］程度に設定されている。ゲート絶縁膜３２
は、熱酸化膜２９及び堆積膜３０で形成されている。
【００７５】前記第３の素子形成領域には、ｎチャネル
導電型の電界効果トランジスタＱ５が構成されている。
この電界効果トランジスタＱ５は、例えばｎチャネル型
ＭＩＳＦＥＴで構成され、主に、チャネル形成領域とし
て使用されるｐ型ウエル領域２６、ゲート絶縁膜３３、
ゲート電極３４、ソース領域及びドレイン領域である一
対のｎ型半導体領域３８及び一対のｎ型半導体領域４２
で構成されている。ｎ型半導体領域４２はｎ型半導体領
域３８に比べて高不純物濃度に設定されている。この電
界効果トランジスタＱ５は、ゲート絶縁膜３３の厚さが
４［ｎｍ］程度に設定されている。ゲート絶縁膜３３は
熱酸化膜で形成されている。
【００７６】このように、電界効果トランジスタＱ３の
ゲート絶縁膜３１は、電界効果トランジスタＱ４のゲー
ト絶縁膜３２よりも厚い膜厚で構成され、電界効果トラ
ンジスタＱ４のゲート絶縁膜３２は、電界効果トランジ
スタＱ５のゲート絶縁膜３３よりも厚い膜厚で構成され
ている。また、電界効果トランジスタＱ３のゲート絶縁
膜３１に印加される電界強度は、電界効果トランジスタ
Ｑ４のゲート絶縁膜３２に印加される電界強度よりも高
くなるように構成され、電界効果トランジスタＱ４のゲ
ート絶縁膜３２に印加される電界強度は、電界効果トラ
ンジスタＱ５のゲート絶縁膜３３に印加される電界強度
よりも高くなるように構成されている。
【００７７】次に、前記半導体集積回路装置の製造方法
について、図１６乃至図２２（製造方法を説明するため
の断面図）を用いて説明する。
【００７８】まず、例えば単結晶珪素からなるｐ型半導
体基板２１を用意する。次に、前述の実施形態１に示し
た方法を用いて、前記半導体基板２１の主面の素子分離
領域に溝２４を形成し、その後、溝２４内に埋込絶縁膜
２５を形成して、前記ｐ型半導体基板２１の主面の第１
の素子形成領域、第２の素子形成領域、第３の素子形成
領域の夫々を絶縁分離する。
【００７９】次に、前記第１の素子形成領域上、第２の
素子形成領域上及び第３の素子形成領域上に不純物導入
用のバッファ絶縁膜２２を形成し、その後、前記第１、
第２、第３の夫々の素子形成領域にｎ型ウエル領域２６
を形成する。ここまでの工程を図１６に示す。
【００８０】次に、フッ酸水溶液を用いたウエットエッ
チング法で前記バッファ絶縁膜２２を除去し、前記ｐ型
半導体基板２１の主面の第１の素子形成領域、第２の素
子形成領域及び第３の素子形成領域の表面を露出する。
【００８１】次に、ドライ酸化法で熱酸化処理を施し、
前記ｐ型半導体基板１の主面の第１、第２及び第３の素
子形成領域上に５［ｎｍ］程度の厚さの熱酸化膜２７を
形成する。
【００８２】次に、化学気相成長法を使用し、前記熱酸
化膜８を形成した直後に、熱酸化膜２７上及び埋込絶縁
膜２５上を含むｐ型半導体基板２１上の全面に、１３
［ｎｍ］程度の厚さの酸化珪素膜からなる堆積膜２８を
形成する。ここまでの工程を図１７に示す。
【００８３】次に、前記ｐ型半導体基板２１の主面の第
１の素子形成領域上を覆い、第２及び第３の素子形成領
域上が開口されたマスクＭ２０を形成する。マスクＭ２
０は、フォトレジスト膜を用いたフォトリソグラフィ技
術で形成する。マスクＭ２０は、例えば、その端部が埋
込絶縁膜２５上に位置するように形成される。
【００８４】次に、前記マスクＭ２０をエッチングマス
クとして使用し、前記ｐ型半導体基板１の主面の第２及
び第３の素子形成領域上の堆積膜２８及び熱酸化膜２７
をウエットエッチング法で除去する。この工程におい
て、埋込絶縁膜５は堆積膜２８で覆われているので、堆
積膜２８が除去されるまで埋込絶縁膜２５はエッチング
されない。ここまでの工程を図１８に示す。
【００８５】次に、前記マスクＭ２０をアッシングして
除去した後、ドライ酸化法で熱酸化処理を施し、前記ｐ
型半導体基板１の主面の第２及び第３の素子形成領域上
に５［ｎｍ］程度の厚さの熱酸化膜２９を形成する。こ
の熱酸化処理工程において、堆積膜２８は緻密化されて
膜質が向上する。また、ｐ型半導体基板２１の主面の第
１の素子形成領域と熱酸化膜２７との間に極薄い熱酸化
膜が生成される。
【００８６】次に、化学気相成長法を使用し、前記熱酸
化膜２９を形成した直後に、堆積膜２８上、熱酸化膜２
９上及び埋込絶縁膜２５上を含むｐ型半導体基板２１上
の全面に、７［ｎｍ］程度の厚さの酸化珪素膜からなる
堆積膜３０形成する。この工程により、第１の素子形成
領域上に熱酸化膜２７、堆積膜２８及び堆積膜３０から
なるゲート絶縁膜３１が形成され、第２の素子形成領域
上に熱酸化膜２９及び堆積膜３０からなるゲート絶縁膜
３２が形成される。ここまでの工程を図１９に示す。
【００８７】次に、前記ｐ型半導体基板２１の主面の第
１及び第２の素子形成領域上を覆い、第３の素子形成領
域上が開口されたマスクＭ２１を形成する。マスクＭ２
１は、フォトレジスト膜を用いたフォトリソグラフィ技
術で形成する。マスクＭ２１は、例えば、その端部が埋
込絶縁膜２５上に位置するように形成される。
【００８８】次に、前記マスクＭ２１をエッチングマス
クとして使用し、前記ｐ型半導体基板１の主面の第３の
素子形成領域上の堆積膜３０及び熱酸化膜２９をウエッ
トエッチング法で除去する。この工程において、埋込絶
縁膜２５は堆積膜３０で覆われているので、堆積膜３０
が除去されるまで埋込絶縁膜２５はエッチングされな
い。ここまでの工程を図２０に示す。
【００８９】次に、前記マスクＭ２１をアッシングして
除去した後、ドライ酸化法で熱酸化処理を施し、前記ｐ
型半導体基板１の主面の第３の素子形成領域上に４．５
［ｎｍ］程度の厚さの熱酸化膜からなるゲート絶縁膜３
３を形成する。この工程において、第１の素子形成領域
と熱酸化膜２７との間及び第２の素子形成領域と熱酸化
膜２９との間に極薄い熱酸化膜が生成される。また、堆
積膜２８及び堆積膜３０は緻密化されて膜質が向上す
る。この工程により、異なる厚さのゲート絶縁膜３１、
３２、及び３３が形成される。
【００９０】次に、前記ゲート絶縁膜３１上、ゲート絶
縁膜３２上及びゲート絶縁膜３３上を含むｐ型半導体基
板２１上の全面に２００［ｎｍ］程度の厚さ及び４×１
０20［atoms／cm3］程度の不純物濃度の多結晶珪素膜を
化学気相成長法で形成し、その後、前記多結晶珪素膜上
の全面に５０［ｎｍ］程度の厚さの酸化珪素膜３５を化
学気相成長法で形成する。
【００９１】次に、前記酸化珪素膜３５、前記多結晶珪
素膜の夫々に順次パターンニングを施し、前記ゲート絶
縁膜３１上、ゲート絶縁膜３２上、ゲート絶縁膜３３上
の夫々にゲート電極３４を形成する。このゲート電極３
４の夫々は、ゲート幅方向の両端部が埋込絶縁膜２５上
に引き出された形状で形成される。
【００９２】次に、前記第１の素子形成領域に一対のｎ
型半導領域３６をイオン打込み法で選択的に形成し、そ
の後、前記第２の素子形成領域に一対のｎ型半導領域３
７をイオン打込み法で選択的に形成し、その後、前記第
３の素子形成領域に一対のｎ型半導領域３８をイオン打
込み法で選択的に形成する。ここまでの工程を図２１に
示す。
【００９３】次に、前記ゲート電極３４の側面を覆うサ
イドウォールスペーサ３９を形成した後、前記第１の素
子形成領域に一対のｎ型半導領域４０をイオン打込み法
で選択的に形成し、その後、前記第２の素子形成領域に
一対のｎ型半導領域４１をイオン打込み法で選択的に形
成し、その後、前記第３の素子形成領域に一対のｎ型半
導領域４２をイオン打込み法で選択的に形成する。この
工程により、電界効果トランジスタＱ３、Ｑ４及びＱ５
がほぼ完成する。ここまでの工程を図２２に示す。
【００９４】次に、前記ｐ型半導体基板２１上の全面に
層間絶縁膜４３を形成し、その後、前記層間絶縁膜４３
に接続孔を形成し、その後、前記層間絶縁膜４３上に第
１層目の配線４４を形成することにより、図１５に示す
状態となる。
【００９５】本実施形態では、第３の素子形成領域と埋
込絶縁膜２５との間の素子分離領域端部に発生した段差
は１５［ｎｍ］であった。電界効果トランジスタＱ３及
びＱ４のゲート絶縁膜を通常の熱酸化膜で形成した場合
には、第３の素子形成領域と埋込絶縁膜２５との間の素
子分離領域部の段差が４０［ｎｍ］であったことから、
本発明により約３分の１に低減できた。これにより、電
界効果トランジスタＱ５のサブシュレッシュ特性に見ら
れたキンクによるしきい値電圧の０．３［Ｖ］の低下を
抑制でき、電界効果トランジスタＱ５の正常な動作を実
現できることが分かった。
【００９６】（実施形態３）本実施形態は、フラッシュ
メモリを内蔵するマイクロコンピュータ（半導体集積回
路装置）に本発明を適用した例について説明する。
【００９７】図２３は本発明の実施形態３であるマイク
ロコンピュータの概略構成を示すブロック図である。
【００９８】図２３に示すように、マイクロコンピュー
タ８０は、中央処理部、制御部、演算部、記憶部、入出
力部等を同一基板に塔載している。中央処理部、制御
部、及び演算部はプロセッサユニット(ＣＰＵ)８１で構
成されている。入出力部はデータ入出力回路ユニット
(Ｉ／Ｏ)８３で構成されている。記憶部はＲＡＭユニッ
ト８４及びＲＯＭユニット８５で構成されている。ＲＡ
Ｍユニット８４にはＤＲＡＭ（Ｄynamic Ｒandum Ａcce
ss Ｍemory）及びＳＲＡＭ（Ｓtatic Ｒandom Ａccess
Ｍemory)が塔載されている。ＲＯＭユニット８５にはフ
ラッシュメモリが塔載されている。これらの各ユニット
間は入出力データバス(Ｉ／Ｏ ＢＵＳ)８７を介在して
相互に接続されている。また、マイクロコンピュータ８
０は、電源部８６及びクロック発振器８２を塔載してい
る。
【００９９】前記プロセッサユニット８１には１．８
［Ｖ］動作する電界効果トランジスタが使用され、前記
データ入出力回路ユニット８３には１．８［Ｖ］動作す
る電界効果トランジスタ及び３．３［Ｖ］動作する電界
効果トランジスタが使用され、前記電源部には１５
［Ｖ］動作する電界効果トランジスタが使用されてい
る。
【０１００】次に、前記マイクロコンピュータの具体的
な構造について、図２４(断面図)を用いて説明する。図
２４は、ＲＯＭユニットのフラッシュメモリを構成する
不揮発性記憶素子(メモリセル)、１５［Ｖ］動作する電
界効果トランジスタ及び１．８［Ｖ］動作する電界効果
トランジスタを示している。
【０１０１】図２４に示すように、前記マイクロコンピ
ュータ８０は、例えば単結晶珪素からなるｐ型半導体基
板５１を主体とする構成になっている。
【０１０２】前記ｐ型半導体基板５１の主面には複数の
素子形成領域が形成されている。複数の素子形成領域の
夫々は、ｐ型半導体基板５１の主面の素子分離領域に形
成された溝５４及びこの溝５４内に埋め込まれた埋込絶
縁膜５５によって周囲を規定され、互いに絶縁分離(電
気的に分離)されている。
【０１０３】前記複数の素子形成領域のうち、第１の素
子形成領域にはディープｎ型ウエル領域５６及びｐ型ウ
エル領域５７が形成され、第２の素子形成領域にはｎ型
ウエル領域５８が形成され、第３の素子形成領域にはｐ
型ウエル領域５７が形成されている。
【０１０４】前記第１の素子形成領域には書き込み動作
及び消去動作をトンネル効果によって行う不揮発性記憶
素子ＱＦ１が構成されている。この不揮発性記憶素子Ｑ
Ｆ１は、主に、チャネル形成領域として使用されるｐ型
ウエル領域５７、ゲート絶縁膜(トンネル絶縁膜)５９、
浮遊ゲート電極(フローティングゲート電極)７０、層間
絶縁膜６１、制御ゲート電極(コントロールゲート電極)
６６、ソース領域及びドレイン領域である一対のｎ型半
導体領域７１で構成されている。
【０１０５】前記不揮発性記憶素子ＱＦ１へのデータの
書き込みは、例えば、制御ゲート電極６６とドレイン領
域(一方のｎ型半導体領域７１)との間に所定の電圧を印
加して、浮遊ゲート電極７０に蓄えられた電子を、浮遊
ゲート電極７０からドレイン領域へゲート絶縁膜５９を
通したエレクトロントンネリングで行なう。また、不揮
発性記憶素子ＱＦ１のデータの消去は、例えば、制御ゲ
ート電極６６に所定の電圧を印加してチャネル形成領域
をｎ型に反転させ、反転したチャネル形成領域中の電子
を浮遊ゲート電極７０にゲート絶縁膜５９を通したエレ
クトロントンネリングで行なう。
【０１０６】前記第２の素子形成領域には、１５［Ｖ］
動作するｐチャネル導電型の電界効果トランジスタＱ６
が構成されている。この電界効果トランジスタＱ６は、
例えばｐチャネル型ＭＩＳＦＥＴで構成され、主に、チ
ャネル形成領域として使用されるｎ型ウエル領域５８、
ゲート絶縁膜６４、ゲート電極６８、ソース領域及びド
レイン領域である一対のｐ型半導体領域７２及び一対の
ｐ型半導体領域７５で構成されている。ｐ型半導体領域
７５はｐ型半導体領域７２に比べて高不純物濃度に設定
されている。この電界効果トランジスタＱ６は、ゲート
絶縁膜３１の厚さが２０［ｎｍ］程度に設定されてい
る。ゲート絶縁膜６４は、熱酸化膜６２及び堆積膜６３
で形成されている。
【０１０７】前記第３の素子形成領域には、１．８
［Ｖ］動作するｎチャネル導電型の電界効果トランジス
タＱ７が構成されている。この電界効果トランジスタＱ
７は、例えばｎチャネル型ＭＩＳＦＥＴで構成され、主
に、チャネル形成領域として使用されるｐ型ウエル領域
５７、ゲート絶縁膜６５、ゲート電極６８、ソース領域
及びドレイン領域である一対のｎ型半導体領域７３及び
一対のｎ型半導体領域７６で構成されている。ｎ型半導
体領域７６はｎ型半導体領域７３に比べて高不純物濃度
に設定されている。この電界効果トランジスタＱ７は、
ゲート絶縁膜６５の厚さが１２［ｎｍ］程度に設定され
ている。ゲート絶縁膜６５は熱酸化膜で形成されてい
る。
【０１０８】このように、電界効果トランジスタＱ６の
ゲート絶縁膜６４は、電界効果トランジスタＱ７のゲー
ト絶縁膜６５よりも厚い膜厚で構成されている。また、
電界効果トランジスタＱ６のゲート絶縁膜６４に印加さ
れる電界強度は、電界効果トランジスタＱ７のゲート絶
縁膜６５に印加される電界強度よりも高くなるように構
成されている。
【０１０９】次に、前記マイクロコンピュータの製造方
法について、図２５乃至図３２（製造方法を説明するた
めの断面図）を用いて説明する。
【０１１０】まず、例えば単結晶珪素からなるｐ型半導
体基板５１を用意する。次に、前述の実施形態１に示し
た方法を用いて、前記ｐ型半導体基板５１の主面の素子
分離領域に溝５４を形成し、その後、溝５４内に埋込絶
縁膜５５を形成して、前記ｐ型半導体基板５１の主面の
第１の素子形成領域、第２の素子形成領域、第３の素子
形成領域の夫々を絶縁分離(電気的に分離)する。
【０１１１】次に、熱酸化処理を施し、前記ｐ型半導体
基板５１の主面の第１の素子形成領域上、第２の素子形
成領域及び第３の素子形成領域上に１０［ｎｍ］程度の
厚さの酸化珪素膜からなる不純物導入用のバッファ絶縁
膜５２を形成する。
【０１１２】次に、前記第１の素子形成領域に不純物と
して燐をイオン打込み法で選択的に導入してディープｎ
型ウエル領域５６を形成する。燐の導入は、最終的な導
入量が１×１０13［atoms／cm2］程度及び導入時のエネ
ルギ量が３０００［ＫｅＶ］の条件下で行う。
【０１１３】次に、前記第１の素子形成領域及び第３の
素子形成領域に不純物としてボロンをイオン打込み法で
選択的に導入してｐ型ウエル領域５７を形成する。ボロ
ンの導入は三回に分けて行う。一回目の導入は、最終的
な導入量が１×１０13［atoms／cm2］程度及び導入時の
エネルギ量が３５０［ＫｅＶ］の条件下で行う。二回目
の導入は、最終的な導入量が３×１０12［atoms／cm2］
程度及び導入時のエネルギ量が１３０［ＫｅＶ］の条件
下で行う。三回目の導入は、最終的な導入量が１．２×
１０12［atoms／cm2］程度及び導入時のエネルギ量が５
０［ＫｅＶ］の条件下で行う。
【０１１４】次に、前記第２の素子形成領域に不純物と
して燐及びボロンをイオン打込み法で選択的に導入して
ｎ型ウエル領域５８を形成する。燐の導入は三回に分け
て行い、その後、ボロンの導入を行う。一回目の燐の導
入は、最終的な導入量が１．５×１０13［atoms／cm2］
程度及び導入時のエネルギ量が７００［ＫｅＶ］の条件
下で行う。二回目の燐の導入は、最終的な導入量が３×
１０13［atoms／cm2］程度及び導入時のエネルギ量が３
７０［ＫｅＶ］の条件下で行う。三回目の燐の導入は、
最終的な導入量が１×１０12［atoms／cm2］程度及び導
入時のエネルギ量が１８０［ＫｅＶ］の条件下で行う。
ボロンの導入は、最終的な導入量が１．５×１０12［at
oms／cm2］程度及び導入時のエネルギ量が２０［Ｋｅ
Ｖ］の条件下で行う。ここまでの工程を図２５に示す。
【０１１５】次に、フッ酸水溶液を用いたウエットエッ
チング法で前記バッファ絶縁膜５２を除去し、前記ｐ型
半導体基板５１の主面の第１の素子形成領域、第２の素
子形成領域及び第３の素子形成領域の表面を露出する。
【０１１６】次に、ドライ酸化法で熱酸化処理を施し、
前記ｐ型半導体基板１の主面の第１の素子形成領域上に
１０［ｎｍ］程度の厚さの熱酸化膜からなるゲート絶縁
膜５９を形成する。この工程において、第２の素子形成
領域及び第３の素子形成領域上にも熱酸化膜が形成され
る。
【０１１７】次に、前記素子形成領域上を含むｐ型半導
体基板５１上の全面に５０［ｎｍ］程度の厚さ及び４×
１０20［atoms／cm3］程度の不純物濃度の多結晶珪素膜
からなる浮遊ゲート材６０を化学気相成長法で形成す
る。
【０１１８】次に、化学気相成長法を使用し、前記浮遊
ゲート材６０上の全面に、４［ｎｍ］程度の厚さの酸化
膜、７［ｎｍ］程度の厚さの窒化膜、４［ｎｍ］程度の
厚さの酸化膜、１１［ｎｍ］程度の厚さの窒化膜を順次
形成して層間絶縁膜６１を形成する。ここまでの工程を
図２６に示す。
【０１１９】次に、前記第１の素子形成領域上を覆い、
第２及び第３の素子形成領域上が開口されたマスクＭ５
０を形成する。マスクＭ５０は、フォトレジスト膜を用
いたフォトリソグラフィ技術で形成する。
【０１２０】次に、前記マスクＭ５０をエッチングマス
クとして使用し、前記層間絶縁膜６１、浮遊ゲート材６
０の夫々に順次パターンニングを施す。ここまでの工程
を図２７に示す。
【０１２１】次に、前記マスクＭ５０をアッシングして
除去した後、前記第２の素子形成領域上及び第３の素子
形成領域上の熱酸化膜(ゲート絶縁膜５９)をウエットエ
ッチング法で除去する。
【０１２２】次に、ドライ酸化法で熱酸化処理を施し、
前記第２及び第３の素子形成領域上に３［ｎｍ］程度の
厚さの熱酸化膜６２を形成する。その後、化学気相成長
法を使用し、熱酸化膜６２上及び埋込絶縁膜５５上を含
むｐ型半導体基板５１上の全面に、１７［ｎｍ］の厚さ
の酸化珪素膜からなる堆積膜６３を形成する。この工程
により、第２の素子形成領域上に熱酸化膜６２及び堆積
膜６３からなるゲート絶縁膜６４が形成される。ここま
での工程を図２８に示す。
【０１２３】次に、前記第２の素子形成領域上を覆い、
第１及び第３の素子形成領域上が開口されたマスクＭ５
１形成する。マスクＭ５１はフォトリソグラフィ技術で
形成する。マスクＭ５１は、例えば、その端部が埋込絶
縁膜５５上に位置するように形成される。
【０１２４】次に、前記マスクＭ５１をエッチングマス
クとして使用し、前記第３の素子形成領域上の堆積膜６
３及び熱酸化膜６２、層間絶縁膜６１上の堆積膜６３を
ウエットエッチング法で除去する。この工程において、
埋込絶縁膜５５は堆積膜６３で覆われているので、堆積
膜６３が除去されるまで埋込絶縁膜５５はエッチングさ
れない。ここまでの工程を図２９に示す。
【０１２５】次に、前記マスクＭ５１をアッシングして
除去した後、ドライ酸化法で熱酸化処理を施し、前記第
３の素子形成領域上に５［ｎｍ］程度の厚さの熱酸化膜
からなるゲート絶縁膜６５を形成する。この工程におい
て、ｐ型半導体基板５１の主面の第２の素子形成領域と
熱酸化膜６２との間に極薄い熱酸化膜が生成される。ま
た、堆積膜６３は緻密化されて膜質が向上する。この工
程により、厚さが異なるゲート絶縁膜６４及びゲート絶
縁膜６５が形成される。
【０１２６】次に、前記ゲート絶縁膜６４上及びゲート
絶縁膜６５上を含むｐ型半導体基板５１上の全面に２０
０［ｎｍ］程度の厚さ及び４×１０20［atoms／cm3］程
度の不純物濃度の多結晶珪素膜を化学気相成長法で形成
し、その後、前記多結晶珪素膜上の全面に５０［ｎｍ］
程度の厚さの酸化珪素膜６９を化学気相成長法で形成す
る。
【０１２７】次に、前記酸化珪素膜６９、前記多結晶珪
素膜の夫々に順次パターンニングを施し、前記層間絶縁
膜６１上に制御ゲート電極６６、素子分離領域上にダミ
ー配線６７を形成すると共に、前記ゲート絶縁膜６４上
及びゲート絶縁膜６５上にゲート電極６８を形成する。
ここまでの工程を図３０に示す。
【０１２８】次に、前記第２及び第３の素子形成領域上
を覆い、第１の領域上が開口されたマスクＭ５２を形成
する。マスクＭ５２は、フォトレジスト膜を用いたフォ
トリソグラフィ技術で形成する。
【０１２９】次に、前記マスクＭ５２をエッチングマス
クとして使用し、前記層間絶縁膜６１、浮遊ゲート材７
０に順次ドライエッチングを施して浮遊ゲート電極７０
を形成する。この後、前記マスクＭ５１を不純物導入用
マスクとして使用し、前記第１の素子形成領域に不純物
として砒素をイオン打込み法で選択的に導入してソース
領域及びドレイン領域である一対のｎ型半導体領域７１
を形成する。砒素の導入は、最終的な導入量が１×１０
15［atoms／cm2］程度及び導入時のエネルギ量が５０
［ＫｅＶ］の条件下で行う。この工程により、不揮発性
記憶素子ＱＦ１がほぼ完成する。
【０１３０】次に、前記第２の素子形成領域に不純物と
してボロンをイオン打込み法で選択的に導入し、ソース
領域及びドレイン領域である一対のｐ型半導体領域７２
を形成した後、前記第３の素子形成領域に不純物として
燐をイオン打込み法で選択的に導入し、ソース領域及び
ドレイン領域である一対のｎ型半導体領域７３を形成す
る。ここまでの工程を図３２に示す。
【０１３１】次に、前記ゲート電極６８の側面を覆うサ
イドウォールスペーサ７４を形成するともに、不揮発性
記憶素子ＱＦ１の電極側面を覆うサイドウォールスペー
サ７４を形成する。サイドウォールスペーサ７４は、ｐ
型半導体基板１上の全面に窒化珪素膜からなる絶縁膜を
形成し、その後、前記絶縁膜にＲＩＥ等の異方性エッチ
ングを施すことによって形成される。
【０１３２】次に、前記第２の素子形成領域に不純物と
してボロンをイオン打込み法で選択的に導入し、ソース
領域及びドレイン領域である一対のｐ型半導体領域７５
を形成する。その後、前記第３の素子形成領域に不純物
として燐をイオン打込み法で選択的に導入し、ソース領
域及びドレイン領域である一対のｎ型半導体領域７６を
形成することにより、図２４に示す状態となる。
【０１３３】この後、層間絶縁膜、接続孔、金属配線等
を形成することにより、マイクロコンピュータが形成さ
れる。
【０１３４】本実施形態では、第３の素子形成領域と埋
込絶縁膜５５との間の素子分離領域端部の段差は５［ｎ
ｍ］であった。電界効果トランジスタＱ７のゲート耐圧
及びサブシュレシュ特性ともに劣化は見られず、高電圧
用の電界効果トランジスタを形成しない場合の特性に一
致したことから、本発明の有効性を確認できた。
【０１３５】なお、本実施形態では、図３０に示す工程
において、熱酸化処理を施して第３の素子形成領域上に
厚さ５［ｎｍ］の熱酸化膜からなるゲート絶縁膜６５を
形成したが、この直後に１酸化窒素(ＮＯ)中による摂氏
９００℃の窒化処理を追加することにより、ゲート絶縁
膜６５の信頼性を更に向上することが可能である。
【０１３６】（実施形態４）本実施形態では、ゲート絶
縁膜の厚さが異なる二種類の電界効果トランジスタと不
揮発性記憶素子とを有する半導体集積回路装置に本発明
を適用した例について、図３３乃至図３８(製造方法を
説明するための断面図)を用いて説明する。
【０１３７】まず、図３３は、ｐ型半導体基板９１の主
面の素子分離領域に溝９４及びこの溝９４内に埋込絶縁
膜９５を形成して素子形成領域間を絶縁分離し、その
後、ｐ型半導体基板９１の主面の第１の素子形成領域に
ディープｎ型ウエル領域９６を形成し、その後、ｐ型半
導体基板９１の主面の第１及び第３の素子形成領域にｐ
型ウエル領域９７を形成し、その後、ｐ型半導体基板９
１の主面の第２の素子形成領域にｎ型ウエル領域９８を
形成し、その後、熱酸化処理を施して前記第１の素子形
成領域上に不揮発性記憶素子のゲート絶縁膜(トンネル
絶縁膜)９９を形成した状態を示している。
【０１３８】次に、前記素子形成領域上を含むｐ型半導
体基板９１上の全面に５０［ｎｍ］程度の厚さ及び４×
１０20［atoms／cm3］程度の不純物濃度の多結晶珪素膜
からなる浮遊ゲート材１００を化学気相成長法で形成
し、その後、前記第１の素子形成領域上を覆い、第２及
び第３の素子形成領域上が開口されたフォトレジスト膜
からなるマスクＭ９０を形成し、その後、マスクＭ９０
を用いて前記浮遊ゲート材１００にエッチングを施し、
その後、前記第２及び第３の素子形成領域上のゲート絶
縁膜９９をウエットエッチング法で除去する。ここまで
の工程を図３４に示す。
【０１３９】次に、前記マスクＭ９０をアッシングして
除去した後、熱酸化処理を施して前記第２及び第３の素
子形成領域上に厚さ４［ｎｍ］の熱酸化膜１０１を形成
し、その後、前記熱酸化膜１０１上を含むｐ型半導体基
板９１上の全面に化学気相成長法で厚さ１６［ｎｍ］の
酸化珪素膜からなる堆積膜(層間絶縁膜)１０２を形成す
る。この工程において、第２の素子形成領域上に熱酸化
膜１０１及び堆積膜１０２からなるゲート絶縁膜１０３
が形成されると共に、浮遊ゲート材１００上に堆積膜１
０２からなる層間絶縁膜が形成される。
【０１４０】次に、前記第１及び第２の素子形成領域上
を覆い、第３の素子形成領域上が開口されたフォトレジ
スト膜からなるマスクＭ９１を形成し、その後、前記第
３の素子形成領域上の堆積膜１０２及び熱酸化膜１０１
をウエットエッチング法で除去する。この工程におい
て、埋込絶縁膜９５は堆積膜１０２で覆われているの
で、堆積膜１０２が除去されるまで埋込絶縁膜９５はエ
ッチングされない。マスクＭ９１は、例えば、その端部
が埋込絶縁膜９５上に位置するように形成される。ここ
までの工程を図３５に示す。
【０１４１】次に、前記マスクＭ９１をアッシングして
除去した後、熱酸化処理を施して前記第３の素子形成領
域上に厚さ５［ｎｍ］の熱酸化膜からなるゲート絶縁膜
１０４を形成し、その後、前記ゲート絶縁膜１０３上及
びゲート絶縁膜１０４上を含むｐ型半導体基板９１上の
全面に２００［ｎｍ］程度の厚さ及び４×１０20［atom
s／cm3］程度の不純物濃度の多結晶珪素膜１０５を化学
気相成長法で形成し、その後、前記多結晶珪素膜上の全
面に５０［ｎｍ］程度の厚さの酸化珪素膜１０６を化学
気相成長法で形成する。ここまでの工程を図３６に示
す。
【０１４２】次に、前記酸化珪素膜１０６、多結晶珪素
膜１０５の夫々にパターンニングを施して、層間絶縁膜
(堆積膜１０２)上に制御ゲート電極１０７を形成すると
共に、ゲート絶縁膜１０３上及びゲート絶縁膜１０４上
にゲート電極１０８を形成し、その後、前記第２及び第
３の素子形成領域上を覆い、第１の素子形成領域上が開
口されたフォトレジスト膜からなるマスクＭ９２を形成
する。ここまでの工程を図３７に示す。
【０１４３】次に、前記マスクＭ９２をエッチングマス
クとして使用し、前記堆積膜１０２、浮遊ゲート材１０
０の夫々に順次パターンニングを施して浮遊ゲート電極
１０９を形成する。
【０１４４】次に、前記第１の素子形成領域に不純物を
イオン打込み法で選択的に導入してソース領域及びドレ
イン領域である一対のｎ型半導体領域１１０を形成す
る。この工程において、不揮発性記憶素子ＱＦ２が形成
される。この後、前記ゲート電極１０８の側面、不揮発
性記憶素子ＱＦ２の電極側面の夫々に厚さ８０［ｎｍ］
の窒化膜からなるサイドウォールスペーサ１１１を形成
する。
【０１４５】次に、前記第２の素子形成領域に不純物を
イオン打込み法で選択的に導入して一対のｐ型半導体領
域１１２を形成することにより、電界効果トランジスタ
Ｑ８が形成される。
【０１４６】次に、前記第３の素子形成領域に不純物を
イオン打込み法で選択的に導入して一対のｎ型半導体領
域１１３を形成することにより、図３８に示すように、
電界効果トランジスタＱ９が形成される。これにより、
本実施形態の半導体集積回路装置の主要部が完成する。
この後、層間絶縁膜、接続孔、金属配線の形成を行って
本実施形態の製造工程を完了する。
【０１４７】本実施形態では、第３素子形成領域と埋込
絶縁膜２５との間の素子分離領域部の段差は１０［ｎ
ｍ］と従来技術での約３分の１に低減された。また、電
界効果トランジスタＱ８のゲート絶縁膜１０３と不揮発
性記憶素子ＱＦ２の層間絶縁膜を同一の堆積膜で形成し
ても、正常なトランジスタ動作と信頼性の劣化のないメ
モリセル動作を実現できた。
【０１４８】また、本実施形態では、電界効果トランジ
スタＱ８のゲート絶縁膜１０３である堆積膜１０２と不
揮発性記憶素子ＱＦ２の層間絶縁膜（堆積膜１０２）と
を同一工程で形成したので、半導体集積回路装置の製造
工程数を低減することができる。
【０１４９】（実施形態５）本実施形態では、０．２５
ミクロン製造技術を用いたＤＲＡＭ（半導体集積回路装
置）に本発明を適用した例について説明する。
【０１５０】図３９は本発明の実施形態５であるＤＲＡ
Ｍの概略構成を示す断面図であり、１ビットの情報を記
憶するメモリセル及び周辺回路を構成する電界効果トラ
ンジスタを示している。
【０１５１】図３９に示すように、本実施形態のＤＲＡ
Ｍは、単結晶珪素からなるｐ型半導体基板１２１を主体
とする構成になっている。
【０１５２】前記ｐ型半導体基板１２１には複数の素子
形成領域が形成されている。複数の素子形成領域の夫々
は、ｐ型半導体基板１２１の主面の素子分離領域に形成
された溝１２４及びこの溝１２４内に埋め込まれた埋込
絶縁膜１２５によって周囲を規定され、互いに絶縁分離
(電気的に分離)されている。ｐ型半導体基板１２１のメ
モリセル部にはディープｎ型ウエル領域１２６及びｐ型
ウエル領域１２７が形成され、ｐ型半導体基板１２１の
周辺回路部にはｐ型ウエル領域１２７が形成されてい
る。
【０１５３】１ビットの情報を記憶するメモリセルは、
メモリセル選択用の電界効果トランジスタＱ１０と情報
蓄積用の容量素子ＭＣとの直列回路で構成され、ワード
線ＷＬとデータ線ＤＬとが交差する領域に配置されてい
る。
【０１５４】電界効果トランジスタＱ１０は、ｐ型半導
体基板１の主面の第１の素子形成領域に構成されてい
る。この電界効果トランジスタＱ１０は、ｎチャネル型
ＭＩＳＦＥＴで構成され、主に、チャネル形成領域とし
て使用されるｐ型ウエル領域１２７、ゲート絶縁膜１３
０、ゲート電極１３２、ソース領域及びドレイン領域で
ある一対のｎ型半導体領域１３３で構成されている。
【０１５５】前記容量素子ＭＣは電極１４０上に誘電体
膜１４１、電極１４２の夫々を順次積層したスタック構
造で構成されている。電極１４０は、層間絶縁膜１３８
に埋め込まれた導電プラグ１３９及び層間絶縁膜１３５
に埋め込まれた導電プラグ１３６を介して電界効果トラ
ンジスタＱ１０の一方のｎ型半導体領域１３３に電気的
に接続されている。電界効果トランジスタＱ１０の他方
のｎ型半導体領域１３３は、導電プラグ１３６を介して
データ線ＤＬに電気的に接続されている。
【０１５６】周辺回路を構成する電界効果トランジスタ
Ｑ１１は、ｐ型半導体基板１２１の主面の第２の素子形
成領域に構成されている。この電界効果トランジスタＱ
１１は、ｎチャネル型ＭＩＳＦＥＴで構成され、主に、
チャネル形成領域として使用されるｐ型ウエル領域１２
７、ゲート絶縁膜１３１、ゲート電極１３２、ソース領
域及びドレイン領域である一対のｎ型半導体領域１３４
で構成されている。一対のｎ型半導体領域１３４の夫々
には、層間絶縁膜１３５に埋め込まれた導電プラグ１３
６を介して配線１３７の夫々が電気的に接続されてい
る。
【０１５７】前記メモリセルの電界効果トランジスタＱ
１０のゲート絶縁膜１３０は熱酸化膜１２８及び堆積膜
１２９で形成されている。熱酸化膜１２８は２［ｎｍ］
程度の厚さで形成され、堆積膜１２９は６［ｎｍ］程度
の厚さで形成されている。前記周辺回路を構成する電界
効果トランジスタＱ１１のゲート絶縁膜１３１は、厚さ
４．５［ｎｍ］程度の熱酸化膜で形成されている。これ
らのゲート絶縁膜１３０、ゲート絶縁膜１３１の夫々
は、前述の実施形態で示した製造方法で形成される。
【０１５８】本実施形態では、第２素子形成領域と埋込
絶縁膜１２５との間の素子分離領域部の段差は４［ｎ
ｍ］であった。メモリセルの電界効果トランジスタのゲ
ート絶縁膜を通常の熱酸化膜で形成した場合には、第２
素子形成領域と埋込絶縁膜１２５との間の素子分離領域
端部の段差が１０［ｎｍ］であったことから、本発明に
より２分の１に低減された。これにより、低電圧用電界
効果トランジスタＱ１１のゲート欠陥密度を従来の０．
８ケ／ｃｍ2から０．３ケ／ｃｍ2へ大幅に低減でき、結
果的に、メモリの製造歩留まりを２０％向上することが
できた。また、低電圧用電界効果トランジスタＱ１１の
ゲート破壊耐圧も１５％改善できた。本実施形態によ
り、本発明のＤＲＡＭでの有効性が確認でき、その工業
的影響は非常に大きいことが分かった。
【０１５９】以上、本発明者によってなされた発明を、
前記実施形態に基づき具体的に説明したが、本発明は、
前記実施形態に限定されるものではなく、その要旨を逸
脱しない範囲において種々変更可能であることは勿論で
ある。
【０１６０】例えば、本発明は、ゲート絶縁膜の厚さが
異なる四種類以上の電界効果トランジスタを有する半導
体集積回路装置に適用できる。
【０１６１】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。ゲート絶縁膜の厚さが異なる複数種
類の電界効果トランジスタを有する半導体集積回路装置
の信頼性を高めることができる。
【図面の簡単な説明】
【図１】本発明の実施形態１である半導体集積回路装置
に塔載された二つの電界効果トランジスタの概略構成を
示す模式的平面図である。
【図２】図１に示すＡ−Ａ線の位置で切った断面図であ
る。
【図３】図１に示すＢ−Ｂ線の位置で切った断面図であ
る。
【図４】図１に示すＣ−Ｃ線の位置で切った断面図であ
る。
【図５】前記半導体集積回路装置の製造方法を説明する
ための断面図である。
【図６】前記半導体集積回路装置の製造方法を説明する
ための断面図である。
【図７】前記半導体集積回路装置の製造方法を説明する
ための断面図である。
【図８】前記半導体集積回路装置の製造方法を説明する
ための断面図である。
【図９】前記半導体集積回路装置の製造方法を説明する
ための断面図である。
【図１０】前記半導体集積回路装置の製造方法を説明す
るための断面図である。
【図１１】前記半導体集積回路装置の製造方法を説明す
るための断面図である。
【図１２】前記半導体集積回路装置の製造方法を説明す
るための断面図である。
【図１３】前記半導体集積回路装置の製造方法を説明す
るための断面図である。
【図１４】前記半導体集積回路装置の製造方法を説明す
るための断面図である。
【図１５】本発明の実施形態２である半導体集積回路装
置に塔載された三つの電界効果トランジスタの概略構成
を示す断面図である。
【図１６】前記半導体集積回路装置の製造方法を説明す
るための断面図である。
【図１７】前記半導体集積回路装置の製造方法を説明す
るための断面図である。
【図１８】前記半導体集積回路装置の製造方法を説明す
るための断面図である。
【図１９】前記半導体集積回路装置の製造方法を説明す
るための断面図である。
【図２０】前記半導体集積回路装置の製造方法を説明す
るための断面図である。
【図２１】前記半導体集積回路装置の製造方法を説明す
るための断面図である。
【図２２】前記半導体集積回路装置の製造方法を説明す
るための断面図である。
【図２３】本発明の実施形態３であるマイクロコンピュ
ータ(半導体集積回路装置)の概略構成を示すブロック図
である。
【図２４】前記マイクロコンピュータに塔載された三つ
の電界効果トランジスタの概略構成を示す断面図であ
る。
【図２５】前記マイクロコンピュータの製造方法を説明
するための断面図である。
【図２６】前記マイクロコンピュータの製造方法を説明
するための断面図である。
【図２７】前記マイクロコンピュータの製造方法を説明
するための断面図である。
【図２８】前記マイクロコンピュータの製造方法を説明
するための断面図である。
【図２９】前記マイクロコンピュータの製造方法を説明
するための断面図である。
【図３０】前記マイクロコンピュータの製造方法を説明
するための断面図である。
【図３１】前記マイクロコンピュータの製造方法を説明
するための断面図である。
【図３２】前記マイクロコンピュータの製造方法を説明
するための断面図である。
【図３３】本発明の実施形態４である半導体集積回路装
置の製造方法を説明するための断面図である。
【図３４】前記半導体集積回路装置の製造方法を説明す
るための断面図である。
【図３５】前記半導体集積回路装置の製造方法を説明す
るための断面図である。
【図３６】前記半導体集積回路装置の製造方法を説明す
るための断面図である。
【図３７】前記半導体集積回路装置の製造方法を説明す
るための断面図である。
【図３８】前記半導体集積回路装置の製造方法を説明す
るための断面図である。
【図３９】本発明の実施形態５であるＤＲＡＭ(半導体
集積回路装置)の概略構成を示す断面図である。
【図４０】従来の技術を説明するための断面図である。
【図４１】従来の技術を説明するための断面図である。
【図４２】従来の技術を説明するための断面図である。
【図４３】従来の技術を説明するための断面図である。
【図４４】従来の技術を説明するための断面図である。
【図４５】溝型素子分離におけるキャパシタの耐圧分布
とＬＯＣＯＳ素子分離におけるキャパシタの耐圧分布と
を比較した図である。
【図４６】溝型素子分離における電界効果トランジスタ
のサブシュレッシュ特性とＬＯＣＯＳ素子分離における
電界効果トランジスタのサブシュレッシュ特性とを比較
した図である。
【符号の説明】
１…ｐ型半導体基板、２…熱酸化珪素膜、３…マスク、
４…溝、５…埋込絶縁膜、６…ｐ型ウエル領域、７…ｎ
型ウエル領域、８…熱酸化膜、９…堆積膜、１０，１１
…ゲート絶縁膜、１２…ゲート電極、１３…酸化珪素
膜、１４，１７…一対のｐ型半導体領域、１５，１８…
一対のｎ型半導体領域、１６…サイドウォールスペー
サ、１９…層間絶縁膜、２０…配線、Ｑ１，Ｑ２…電界
効果トランジスタ、２１…ｐ型半導体基板、２２…熱酸
化珪素膜、２４…溝、２５…埋込絶縁膜、２６…ｐ型ウ
エル領域、２７，２９…熱酸化膜、２８，３０…堆積
膜、３１，３２，３３…ゲート絶縁膜、３４…ゲート電
極、３５…酸化珪素膜、３６，３７，３８，４０，４
１，４２…一対のｎ型半導体領域、３９…サイドウォー
ルスペーサ、４３…層間絶縁膜、４４…配線、Ｑ３，Ｑ
４，Ｑ５…電界効果トランジスタ、５１…ｐ型半導体基
板、５２…熱酸化珪素膜、５４…溝、５５…埋込絶縁
膜、５６，５８…ｎ型ウエル領域、５７…ｐ型ウエル領
域、５９…ゲート絶縁膜、６０…多結晶珪素膜、６１…
層間絶縁膜、６２…熱酸化膜、６３…堆積膜、６４，６
５…ゲート絶縁膜、６６…制御ゲート電極、６７…ダミ
ー配線、６８…ゲート電極、６９…酸化珪素膜、７０…
浮遊ゲート電極、７１，７３，７６…一対のｎ型半導体
領域、７２，７５…一対のｐ型半導体領域、７４…サイ
ドウォールスペーサ、８０…マイクロコンピュータ、８
１…プロセッサユニット、８２…クロック発振器、８３
…データ入出回路ユニット、８４…ＲＡＭユニット、８
５…ＲＯＭユニット、８６…電源部、８７…入出データ
バス、ＱＦ１…不揮発性記憶素子、Ｑ６，Ｑ７…電界効
果トランジスタ、９１…ｐ型半導体基板、ＱＦ２…不揮
発性記憶素子、Ｑ８，Ｑ９…電界効果トランジスタ、１
２１…ｐ型半導体基板、Ｑ１０，Ｑ１１…電界効果トラ
ンジスタ、Ｃ…容量素子。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/8247 Ｈ０１Ｌ 29/78 ３７１ 29/788 29/792

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の主面の第１の素子形成領域
    上にゲート絶縁膜が形成される第１の電界効果トランジ
    スタと、前記半導体基板の主面の第２の素子形成領域上
    に前記第１の電界効果トランジスタのゲート絶縁膜より
    も薄い厚さでゲート絶縁膜が形成される第２の電界効果
    トランジスタとを有する半導体集積回路装置の製造方法
    であって、 前記第１の素子形成領域上及び前記第２の素子形成領域
    上を含む前記半導体基板の主面上に堆積膜を形成し、そ
    の後、前記第２の素子形成領域上の前記堆積膜を除去
    し、その後、前記第２の素子形成領域上に熱酸化膜を形
    成して、前記第１の素子形成領域上、前記第２の素子形
    成領域上の夫々にゲート絶縁膜を形成する工程を備えた
    ことを特徴とする半導体集積回路装置の製造方法。
  2. 【請求項２】 半導体基板の主面の第１の素子形成領域
    上にゲート絶縁膜が形成される第１の電界効果トランジ
    スタと、前記半導体基板の主面の第２の素子形成領域上
    に前記第１の電界効果トランジスタのゲート絶縁膜より
    も薄い厚さでゲート絶縁膜が形成される第２の電界効果
    トランジスタとを有する半導体集積回路装置の製造方法
    であって、 前記半導体基板の主面の第１の素子形成領域上及び第２
    の素子形成領域上に熱酸化膜を形成し、その後、前記熱
    酸化膜上を含む前記半導体基板の主面上に堆積膜を形成
    し、その後、前記第２の素子形成領域上の前記堆積膜及
    び前記熱酸化膜を除去し、その後、前記第２の素子形成
    領域上に熱酸化膜を形成して、前記第１の素子形成領域
    上、前記第２の素子形成領域上の夫々にゲート絶縁膜を
    形成する工程を備えたことを特徴とする半導体集積回路
    装置の製造方法。
  3. 【請求項３】 前記第１の電界効果トランジスタはＤＲ
    ＡＭのメモリセルを構成する電界効果トランジスタであ
    り、前記第２の電界効果トランジスタは周辺回路を構成
    する電界効果トランジスタであることを特徴とする請求
    項１又は請求項２に記載の半導体集積回路装置の製造方
    法。
  4. 【請求項４】 前記第１の素子形成領域、前記第２の素
    子形成領域の夫々は、前記半導体基板の主面の素子分離
    領域に形成された溝及びこの溝内に埋め込まれた埋込絶
    縁膜によって絶縁分離されていることを特徴とする請求
    項１乃至請求項３のうちいずれか１記載の半導体集積回
    路装置の製造方法。
  5. 【請求項５】 半導体基板の主面の第１の素子形成領域
    上にゲート絶縁膜を介在して浮遊ゲート電極が形成さ
    れ、かつ前記浮遊ゲート電極上に層間絶縁膜を介在して
    制御ゲート電極が形成される不揮発性記憶素子と、前記
    半導体基板の主面の第２の素子形成領域上にゲート絶縁
    膜が形成される第１の電界効果トランジスタと、前記半
    導体基板の主面の第３の素子形成領域上に前記第１の電
    界効果トランジスタのゲート絶縁膜よりも薄い厚さでゲ
    ート絶縁膜が形成される第２の電界効果トランジスタと
    を有する半導体集積回路装置の製造方法であって、 前記半導体基板の主面の第１の素子形成領域上にゲート
    絶縁膜を介在して浮遊ゲート材を形成した後、前記浮遊
    ゲート材の表面上、前記第２の素子形成領域上及び前記
    第３の素子形成領域上を含む前記半導体基板の主面上に
    堆積膜を形成し、その後、前記第３の素子形成領域上の
    前記堆積膜を除去し、その後、前記第３の素子形成領域
    上に熱酸化膜を形成して、前記第２の素子形成領域上、
    前記第３の素子形成領域上の夫々にゲート絶縁膜を形成
    すると共に、前記浮遊ゲート材の表面上に層間絶縁膜を
    形成する工程を備えたことを特徴とする半導体集積回路
    装置の製造方法。
  6. 【請求項６】 半導体基板の主面の第１の素子形成領域
    上にゲート絶縁膜を介在して浮遊ゲート電極が形成さ
    れ、かつ前記浮遊ゲート電極上に層間絶縁膜を介在して
    制御ゲート電極が形成される不揮発性記憶素子と、前記
    半導体基板の主面の第２の素子形成領域上にゲート絶縁
    膜が形成される第１の電界効果トランジスタと、前記半
    導体基板の主面の第３の素子形成領域上に前記第１の電
    界効果トランジスタのゲート絶縁膜よりも薄い厚さでゲ
    ート絶縁膜が形成される第２の電界効果トランジスタと
    を有する半導体集積回路装置の製造方法であって、 前記半導体基板の主面の第１の素子形成領域上にゲート
    絶縁膜を介在して浮遊ゲート材を形成した後、前記半導
    体基板の主面の第２の素子形成領域上及び第３の素子形
    成領域上並びに前記浮遊ゲート材の表面上に熱酸化膜を
    形成し、その後、前記熱酸化膜上を含む前記半導体基板
    の主面上に堆積膜を形成し、その後、前記第３の素子形
    成領域上の前記堆積膜及び前記熱酸化膜を除去し、その
    後、前記第３の素子形成領域上に熱酸化膜を形成して、
    前記第２の素子形成領域上、前記第３の素子形成領域上
    の夫々にゲート絶縁膜を形成すると共に、前記浮遊ゲー
    ト材の表面上に層間絶縁膜を形成する工程を備えたこと
    を特徴とする半導体集積回路装置の製造方法。
  7. 【請求項７】 前記第１の素子形成領域、前記第２の素
    子形成領域、前記第３の素子形成領域の夫々は、前記半
    導体基板の主面の素子分離領域に形成された溝及びこの
    溝内に埋め込まれた埋込絶縁膜によって絶縁分離されて
    いることを特徴とする請求項５又は請求項６に記載の半
    導体集積回路装置の製造方法。
  8. 【請求項８】 前記埋込絶縁膜は、化学気相成長法によ
    って堆積した絶縁膜を化学的機械研磨法によって研磨す
    ることにより形成されることを特徴とする請求項４又は
    請求項７に記載の半導体集積回路装置の製造方法。
  9. 【請求項９】 半導体基板の主面の第１の素子形成領域
    上にゲート絶縁膜が形成される第１の電界効果トランジ
    スタと、前記半導体基板の主面の第２の素子形成領域上
    に前記第１の電界効果トランジスタのゲート絶縁膜より
    も薄い厚さでゲート絶縁膜が形成される第２の電界効果
    トランジスタとを有する半導体集積回路装置において、 前記第１の電界効果トランジスタのゲート絶縁膜は熱酸
    化膜及び堆積膜で形成され、前記第２の電界効果トラン
    ジスタのゲート絶縁膜は熱酸化膜で形成されていること
    を特徴とする半導体集積回路装置。
  10. 【請求項１０】 前記第１の電界効果トランジスタはＤ
    ＲＡＭのメモリセルを構成する電界効果トランジスタで
    あり、前記第２の電界効果トランジスタは周辺回路を構
    成する電界効果トランジスタであることを特徴とする請
    求項９に記載の半導体集積回路装置。
  11. 【請求項１１】 前記第１の素子形成領域、前記第２の
    素子形成領域の夫々は、前記半導体基板の主面の素子分
    離領域に形成された溝及びこの溝内に埋め込まれた埋込
    絶縁膜によって絶縁分離されていることを特徴とする請
    求項９又は請求項１０に記載の半導体集積回路装置。
  12. 【請求項１２】 半導体基板の主面の第１の素子形成領
    域上にゲート絶縁膜を介在して浮遊ゲート電極が形成さ
    れ、かつ前記浮遊ゲート電極上に層間絶縁膜を介在して
    制御ゲート電極が形成される不揮発性記憶素子と、前記
    半導体基板の主面の第２の素子形成領域上にゲート絶縁
    膜が形成される第１の電界効果トランジスタと、前記半
    導体基板の主面の第３の素子形成領域上に前記第１の電
    界効果トランジスタのゲート絶縁膜よりも薄い膜厚でゲ
    ート絶縁膜が形成される第２の電界効果トランジスタと
    を有する半導体集積回路装置であって、 前記第１の電界効果トランジスタは熱酸化膜及び堆積膜
    で形成され、前記第２の電界効果トランジスタは熱酸化
    膜で形成され、前記堆積膜は前記不揮発性記憶素子の層
    間絶縁膜と同一層で形成されていることを特徴とする半
    導体集積回路装置。
  13. 【請求項１３】 前記第１の素子形成領域、第２の素子
    形成領域、第３の素子形成領域の夫々は、前記半導体基
    板の主面の素子分離領域に形成された溝及びこの溝内に
    埋め込まれた埋込絶縁膜によって絶縁分離されているこ
    とを特徴とする請求項１１に記載の半導体集積回路装
    置。
  14. 【請求項１４】 前記埋込絶縁膜は、化学気相成長法に
    よって堆積した絶縁膜を化学的機械研磨法によって研磨
    することにより形成されることを特徴とする請求項１１
    又は請求項１３に記載の半導体集積回路装置。
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