JP2006024953A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】 支持基板10a上の絶縁層10b上に形成された第1半導体層10cと、前記第1半導体層10c内に形成された第1高耐圧トランジスタ100Pと、前記絶縁層上に形成された第2半導体層内に形成された第2高耐圧トランジスタ100Nと、第1半導体層と第2半導体層との間に設けられた絶縁層10bに到達する深さを有する第1素子分離領域110aと、前記絶縁層10b上に形成された第3半導体層内の第1低耐圧トランジスタ200Nと、前記第3半導体層内に形成された第2低耐圧トランジスタ200Pと、前記第3半導体層内に形成され、かつ、前記第1低耐圧トランジスタ200Nと前記第2低耐圧トランジスタ200Pとの間に設けられた、前記絶縁層10bに到達しない深さを有する第2素子分離領域とを含む。
【選択図】 図1
Description
支持基板と、
前記支持基板上に形成された絶縁層と、
前記絶縁層上に形成された第1半導体層と、
前記第1半導体層内に形成された第1高耐圧トランジスタと、
前記絶縁層上に形成された第2半導体層と、
前記第2半導体層内に形成された第2高耐圧トランジスタと、
前記第1半導体層と前記第2半導体層との間に設けられた第1素子分離領域であって、前記絶縁層に到達する深さを有する第1素子分離領域と、
前記絶縁層上に形成された第3半導体層と、
前記第3半導体層内に形成された第1低耐圧トランジスタと、
前記第3半導体層内に形成された第2低耐圧トランジスタと、
前記第3半導体層内に形成され、かつ、前記第1低耐圧トランジスタと前記第2低耐圧トランジスタとの間に設けられた第2素子分離領域であって、前記絶縁層に到達しない深さを有する第2素子分離領域と、
を含む。
支持基板と絶縁層と半導体層とが順に形成された基板を準備する工程と、
前記半導体層内に、前記絶縁層に到達する深さを有する第1素子分離領域および第3素子分離領域を形成することにより、第1半導体層、第2半導体層および第3半導体層を形成する工程と、
前記第3半導体層に前記絶縁層に到達しない深さを有する第2素子分離領域を形成する工程と、
前記第1半導体層内に第1高耐圧トランジスタを形成する工程と、
前記第2半導体層内に第2高耐圧トランジスタを形成する工程と、
前記第3半導体層内に、第1低耐圧トランジスタを形成する工程と、
前記第3半導体層内において、前記第1低耐圧トランジスタと前記第2素子分離領域を介して隣り合う第2低耐圧トランジスタを形成する工程と、を含む。
図1は、本実施の形態の半導体装置を模式的に示す断面図である。本実施の形態の半導体装置は、支持基板10aの上に、絶縁層10b、半導体層10cが順に積層されたSOI基板10を有する。半導体層10cは、単結晶シリコン層である。SOI基板10内には、高耐圧トランジスタ領域10HVと、低耐圧トランジスタ領域10LVとが設けられている。高耐圧トランジスタ領域10HVは、Pチャネル高耐圧トランジスタ領域10HVpと、Nチャネル高耐圧トランジスタ領域10HVnとを有する。低耐圧トランジスタ領域10LVは、Pチャネル低耐圧トランジスタ領域10LVpと、Nチャネル低耐圧トランジスタ領域10LVnとを有する。Pチャネル高耐圧トランジスタ領域10HVpには、Pチャネル高耐圧トランジスタ100Pが形成され、Nチャネル高耐圧トランジスタ領域10HVnには、Nチャネル高耐圧トランジスタ100Nが形成されている。同様に、Pチャネル低耐圧トランジスタ領域10LVpには、Pチャネル低耐圧トランジスタ200Pが形成され、Nチャネル低耐圧トランジスタ領域10LVnには、Nチャネル低耐圧トランジスタ200Nが形成されている。
まず、高耐圧トランジスタ領域10HVについて説明する。高耐圧トランジスタ領域10HVと、低耐圧トランジスタ領域10LVとの境界には、絶縁層10bに到達する深さの第1および第3の素子分離領域110a,bが形成される。すなわち、第3の素子分離領域110bは、高耐圧トランジスタ領域10HVと、低耐圧トランジスタ領域10LVとを分離する。結果的に、高耐圧トランジスタ領域10HVは、絶縁層10bに到達する深さの第3の素子分離領域110bに囲まれる。
まず、低耐圧トランジスタ領域10LVについて説明する。低耐圧トランジスタ領域10LVには、Pチャネル低耐圧トランジスタ領域10LVpと、Nチャネル低耐圧トランジスタ領域10LVnとが設けられる。隣り合う低耐圧トランジスタ領域の間には、絶縁層10bに到達しない深さの第2の素子分離領域210が設けられている。すなわち、隣り合うPチャネル低耐圧トランジスタ200Pと、Nチャネル低耐圧トランジスタ200Nとの間には、絶縁層10bに到達しない深さの第2の素子分離領域210が設けられている。
2.1 第1の半導体装置の製造方法
次に、第1の半導体装置の製造方法について、図2〜20を参照しながら説明する。図2〜20は、第1の半導体装置の製造方法の工程を模式的に示す断面図である。
次に、第2の半導体装置の製造方法について図21〜24を参照しながら説明する。第2の実施の形態では、第1および第3の素子分離領域110a,bと、第2の素子分離領域210との形成方法が、第1の半導体装置の製造方法と異なる例である。図21〜24は、第2の半導体装置の製造方法の工程を模式的に示す断面図である。なお、第1の半導体装置の製造方法と同様に行なうことができる工程については、同様の図面を用い、その詳細な説明を省略する。
次に、第3の半導体装置の製造方法について図25,26を参照しながら説明する。第3の半導体装置の製造方法は、第1および第3の素子分離領域110a,bと、第2の素子分離領域210の形成方法が第1の半導体装置の製造方法と異なる例である。図25,26は、第3の半導体装置の製造方法の工程を模式的に示す断面図である。なお、第1および第2の半導体装置の製造方法と同様に行なうことができる工程については、同様の図面を用い、またその詳細な説明を省略する。
次に、第4の半導体装置の製造方法について図27〜29を参照しながら説明する。第4の半導体装置の製造方法は、第1および第3の素子分離領域110a,bと、第2の素子分離領域210の形成方法が第1の半導体装置の製造方法と異なる例である。図27〜29は、第4の半導体装置の製造方法の工程を模式的に示す断面図である。なお、第1の半導体装置の製造方法と同様に行なうことができる工程については、同様の図面を用い、またその詳細な説明を省略する。
Claims (12)
- 支持基板と、
前記支持基板上に形成された絶縁層と、
前記絶縁層上に形成された第1半導体層と、
前記第1半導体層内に形成された第1高耐圧トランジスタと、
前記絶縁層上に形成された第2半導体層と、
前記第2半導体層内に形成された第2高耐圧トランジスタと、
前記第1半導体層と前記第2半導体層との間に設けられた第1素子分離領域であって、前記絶縁層に到達する深さを有する第1素子分離領域と、
前記絶縁層上に形成された第3半導体層と、
前記第3半導体層内に形成された第1低耐圧トランジスタと、
前記第3半導体層内に形成された第2低耐圧トランジスタと、
前記第3半導体層内に形成され、かつ、前記第1低耐圧トランジスタと前記第2低耐圧トランジスタとの間に設けられた第2素子分離領域であって、前記絶縁層に到達しない深さを有する第2素子分離領域と、
を含む、半導体装置。 - 請求項1において、
前記第2半導体層と、前記第3半導体層との間に設けられた第3素子分離領域であって、前記絶縁層に到達する深さを有する第3素子分離領域と、をさらに含む、半導体装置。 - 請求項1または2において、
前記第1半導体層と前記第2半導体層と前記第3半導体層とは、各半導体層の厚さが等しい、半導体装置。 - 請求項1〜3のいずれかにおいて、
前記第1半導体層と前記第2半導体層と前記第3半導体層との厚さは、500〜2000nmである、半導体装置。 - 請求項1〜4のいずれかにおいて、
前記第1半導体層と前記第2半導体層と前記第3半導体層とは、各半導体層の表面が同一レベルである、半導体装置。 - 請求項1〜5のいずれかにおいて、
前記第1および第2高耐圧トランジスタは、
チャネル領域の上方に形成された第1ゲート絶縁層と、
オフセット領域の上方に形成された第2ゲート絶縁層と、をさらに含み、
前記第2ゲート絶縁層の膜厚は前記第1ゲート絶縁層の膜厚に比べ大きい、半導体装置。 - 支持基板と絶縁層と半導体層とが順に形成された基板を準備する工程と、
前記半導体層内に、前記絶縁層に到達する深さを有する第1素子分離領域および第3素子分離領域を形成することにより、第1半導体層、第2半導体層および第3半導体層を形成する工程と、
前記第3半導体層に前記絶縁層に到達しない深さを有する第2素子分離領域を形成する工程と、
前記第1半導体層内に第1高耐圧トランジスタを形成する工程と、
前記第2半導体層内に第2高耐圧トランジスタを形成する工程と、
前記第3半導体層内に、第1低耐圧トランジスタを形成する工程と、
前記第3半導体層内において、前記第1低耐圧トランジスタと前記第2素子分離領域を介して隣り合う第2低耐圧トランジスタを形成する工程と、を含む、半導体装置の製造方法。 - 請求項7において、
前記第1および第2高耐圧トランジスタを形成する工程は、
オフセット領域の上方にオフセット絶縁層を形成する工程と、
少なくともチャネル領域および前記オフセット領域の上方に第1ゲート絶縁層を形成する工程と、を含み、
前記オフセット領域の上方には、前記オフセット絶縁層と前記第1ゲート絶縁層とが積層された第2ゲート絶縁層が形成される、半導体装置の製造方法。 - 請求項8において、
前記オフセット絶縁層の形成は、前記第2素子分離領域の形成と同一の工程を行なわれる、半導体装置の製造方法。 - 請求項7〜9のいずれかにおいて、
前記第2素子分離領域は、トレンチ素子分離法により形成される、半導体装置の製造方法。 - 請求項7〜9いずれかにおいて、
前記第2素子分離領域は、LOCOS法により形成される、半導体装置の製造方法。 - 請求項7〜9のいずれかにおいて、
前記第2素子分離領域は、セミリセスLOCOS法により形成される、半導体装置の製造方法。
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2009283493A (ja) * | 2008-05-19 | 2009-12-03 | Seiko Epson Corp | 半導体装置の製造方法 |
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CN108538725A (zh) * | 2018-03-30 | 2018-09-14 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制造方法 |
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2005
- 2005-07-15 JP JP2005207482A patent/JP2006024953A/ja not_active Withdrawn
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