JPH0786437A - 半導体記憶回路装置及びその製造方法 - Google Patents
半導体記憶回路装置及びその製造方法Info
- Publication number
- JPH0786437A JPH0786437A JP5252234A JP25223493A JPH0786437A JP H0786437 A JPH0786437 A JP H0786437A JP 5252234 A JP5252234 A JP 5252234A JP 25223493 A JP25223493 A JP 25223493A JP H0786437 A JPH0786437 A JP H0786437A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- gate
- circuit device
- silicon film
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
- G11C17/123—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices comprising cells having several storage transistors connected in series
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【目的】 大容量マスクＲＯＭにおいて、各々のゲート
電極の表面がほぼ一様にそろっている逆マルチゲートＴ
ＦＴ構造を採ることにり、低エネルギー情報書き込み注
入と、同一チップサイズでの２倍以上の大容量化を実
現。 【構成】 Ｐ型シリコン基板１の主面に、第１のゲート
電極２と、第２のゲート電極４が分離酸化膜３を介し
て、各々の表面がほぼ一様になるように形成される。そ
して、その上を覆うようにゲート酸化膜５、シリコン膜
６が形成される。その後、ソースドレイン領域７ａ，７
ｂを形成することにより、逆マルチゲートＴＦＴＭＯＳ
ＦＥＴができる。これに情報書き込みを行いたいトラン
ジスタのみリンなどを用いてイオン注入を行うが、シリ
コン膜６が、薄膜の為、低加速エネルギーで済み、注入
精度が向上する。また、ゲート電極の表面が一様にそろ
っている為、チャネルオフセットを回避することを可能
にする。
電極の表面がほぼ一様にそろっている逆マルチゲートＴ
ＦＴ構造を採ることにり、低エネルギー情報書き込み注
入と、同一チップサイズでの２倍以上の大容量化を実
現。 【構成】 Ｐ型シリコン基板１の主面に、第１のゲート
電極２と、第２のゲート電極４が分離酸化膜３を介し
て、各々の表面がほぼ一様になるように形成される。そ
して、その上を覆うようにゲート酸化膜５、シリコン膜
６が形成される。その後、ソースドレイン領域７ａ，７
ｂを形成することにより、逆マルチゲートＴＦＴＭＯＳ
ＦＥＴができる。これに情報書き込みを行いたいトラン
ジスタのみリンなどを用いてイオン注入を行うが、シリ
コン膜６が、薄膜の為、低加速エネルギーで済み、注入
精度が向上する。また、ゲート電極の表面が一様にそろ
っている為、チャネルオフセットを回避することを可能
にする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶回路装置及
びその製造方法に関し、特にマスクＲＯＭを有する半導
体記憶回路装置及びその製造方法に関する。
びその製造方法に関し、特にマスクＲＯＭを有する半導
体記憶回路装置及びその製造方法に関する。
【０００２】
【従来の技術】マスクＲＯＭはその製造工程において、
情報が書き込まれる。通常高集積化に適したＮＡＮＤ
型、すなわち直列接続された複数のＭＯＳＦＥＴ列から
成り、イオン注入で上記ＭＯＳＦＥＴのしきい値電圧を
制御する（エンハンスメント型をディプレション型にす
る）ことにより、情報の書き込みが行われる。ところ
が、従来のＮＡＮＤ型マスクＲＯＭでは、プロセス上実
現可能な、最小線幅で決まる容量以上には高集積化が出
来ないという問題があった。そこでこの改善策として、
特開昭６３−２３９９７６公報に記載される技術等が知
られている。この技術によれば、ゲート電極間のすき間
に第２のゲート電極を多結晶シリコン膜を埋め込んで形
成するマルチゲート方式を採用することにより大容量化
を図っている。
情報が書き込まれる。通常高集積化に適したＮＡＮＤ
型、すなわち直列接続された複数のＭＯＳＦＥＴ列から
成り、イオン注入で上記ＭＯＳＦＥＴのしきい値電圧を
制御する（エンハンスメント型をディプレション型にす
る）ことにより、情報の書き込みが行われる。ところ
が、従来のＮＡＮＤ型マスクＲＯＭでは、プロセス上実
現可能な、最小線幅で決まる容量以上には高集積化が出
来ないという問題があった。そこでこの改善策として、
特開昭６３−２３９９７６公報に記載される技術等が知
られている。この技術によれば、ゲート電極間のすき間
に第２のゲート電極を多結晶シリコン膜を埋め込んで形
成するマルチゲート方式を採用することにより大容量化
を図っている。
【０００３】
【発明が解決しようとする課題】マスクＲＯＭの高集積
化が進むにつれて、情報を高精度に書き込む技術が要求
されると共に、顧客からの注文を受けてから納入するま
でのＴ．Ａ．Ｔ（Turn Around Time）の短縮が重要とな
る。そこでＲＯＭのデータ書き込みは出来るだけ後工程
にある方が良い。そのため従来はゲート電極または層間
膜及びゲート電極を貫いて基板に到達する様に高エネル
ギーイオン注入を行っていた（４００ＫｅＶ〜１．２Ｍ
ｅＶ）。けれども高エネルギーになる程、イオン注入の
精度が落ち、しきい値電圧制御のばらつきが生じるとい
う問題があった。また、この従来の技術では、同一チッ
プサイズで通常のマスクＲＯＭの２倍の容量しか作り込
むことが出来ず大容量化が難しかった。そこで本発明は
従来に比べ情報の書き込み精度を向上させると共に、大
容量化を可能とする半導体記憶回路装置及びその製造方
法を提供するものである。
化が進むにつれて、情報を高精度に書き込む技術が要求
されると共に、顧客からの注文を受けてから納入するま
でのＴ．Ａ．Ｔ（Turn Around Time）の短縮が重要とな
る。そこでＲＯＭのデータ書き込みは出来るだけ後工程
にある方が良い。そのため従来はゲート電極または層間
膜及びゲート電極を貫いて基板に到達する様に高エネル
ギーイオン注入を行っていた（４００ＫｅＶ〜１．２Ｍ
ｅＶ）。けれども高エネルギーになる程、イオン注入の
精度が落ち、しきい値電圧制御のばらつきが生じるとい
う問題があった。また、この従来の技術では、同一チッ
プサイズで通常のマスクＲＯＭの２倍の容量しか作り込
むことが出来ず大容量化が難しかった。そこで本発明は
従来に比べ情報の書き込み精度を向上させると共に、大
容量化を可能とする半導体記憶回路装置及びその製造方
法を提供するものである。
【０００４】
【課題を解決するための手段】本発明の半導体記憶回路
装置は、半導体基板の主面に選択的に配列された第１の
ゲート電極と、第１のゲート電極間に絶縁膜を介して、
第１のゲート電極の上面と高さが一致する様な第２のゲ
ート電極と、第１，第２のゲート電極全面を覆うゲート
絶縁膜と、さらにそれを覆うシリコン膜とからなる逆マ
ルチゲートＴＦＴ構造を備えているものである。また、
本発明は半導体基板の主面に選択的第１のゲート電極を
配列する工程と、第１のゲート電極間に絶縁膜を介し
て、第１のゲート電極の上面と高さが一致する様な第２
のゲート電極を形成する工程と、第１，第２のゲート電
極全面をゲート絶縁膜、続けてシリコン膜で覆う工程と
からなる逆マルチゲート構造を具備することを特徴とす
るものである。
装置は、半導体基板の主面に選択的に配列された第１の
ゲート電極と、第１のゲート電極間に絶縁膜を介して、
第１のゲート電極の上面と高さが一致する様な第２のゲ
ート電極と、第１，第２のゲート電極全面を覆うゲート
絶縁膜と、さらにそれを覆うシリコン膜とからなる逆マ
ルチゲートＴＦＴ構造を備えているものである。また、
本発明は半導体基板の主面に選択的第１のゲート電極を
配列する工程と、第１のゲート電極間に絶縁膜を介し
て、第１のゲート電極の上面と高さが一致する様な第２
のゲート電極を形成する工程と、第１，第２のゲート電
極全面をゲート絶縁膜、続けてシリコン膜で覆う工程と
からなる逆マルチゲート構造を具備することを特徴とす
るものである。
【０００５】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。 〔実施例１〕まず、第１の実施例の半導体記憶回路装置
の構造について図１〜図４を用いて説明する。図１は、
半導体記憶回路装置の構造についての第１の実施例の平
面図であり、図２は、図１のローマ文字２−２線断面図
であり、図３は、図１のローマ文字３−３線断面図であ
り、図４は、図１の等価回路図である。（図１４の第１
の実施例の要約図も参照） Ｐ型シリコン基板１に設けられたｎ+ 拡散層からなる第
１のゲート電極２（図４で選択線Ｓ1 、ワード線Ｗ1 ，
Ｗ3 ，Ｗ5 ，Ｗ7 ，Ｗ9 に対応）と、分離酸化膜３を介
して形成された、埋込ｎ+ 多結晶シリコン膜からなる第
２のゲート電極４（図４で、選択線Ｓ2 ，ワード線
Ｗ2 ，Ｗ4 ，Ｗ6 ，Ｗ8 に対応）及びそれらを続けて覆
うゲート酸化膜５、シリコン膜６からなるＮＡＮＤ型、
直列接続された逆マルチゲート構造を有するＭＯＳＦＥ
Ｔ列が形成される。すなわち、選択トランジスタＴ1 ，
Ｔ2 及びメモリセルトランジスタＣ1 〜9 からなるｎＭ
ＯＳ直列接続列、選択トランジスタＴ3 ，Ｔ4 及びＣ10
〜Ｃ18からなる他の１つのｎＭＯＳ直列接続列である。
て説明する。 〔実施例１〕まず、第１の実施例の半導体記憶回路装置
の構造について図１〜図４を用いて説明する。図１は、
半導体記憶回路装置の構造についての第１の実施例の平
面図であり、図２は、図１のローマ文字２−２線断面図
であり、図３は、図１のローマ文字３−３線断面図であ
り、図４は、図１の等価回路図である。（図１４の第１
の実施例の要約図も参照） Ｐ型シリコン基板１に設けられたｎ+ 拡散層からなる第
１のゲート電極２（図４で選択線Ｓ1 、ワード線Ｗ1 ，
Ｗ3 ，Ｗ5 ，Ｗ7 ，Ｗ9 に対応）と、分離酸化膜３を介
して形成された、埋込ｎ+ 多結晶シリコン膜からなる第
２のゲート電極４（図４で、選択線Ｓ2 ，ワード線
Ｗ2 ，Ｗ4 ，Ｗ6 ，Ｗ8 に対応）及びそれらを続けて覆
うゲート酸化膜５、シリコン膜６からなるＮＡＮＤ型、
直列接続された逆マルチゲート構造を有するＭＯＳＦＥ
Ｔ列が形成される。すなわち、選択トランジスタＴ1 ，
Ｔ2 及びメモリセルトランジスタＣ1 〜9 からなるｎＭ
ＯＳ直列接続列、選択トランジスタＴ3 ，Ｔ4 及びＣ10
〜Ｃ18からなる他の１つのｎＭＯＳ直列接続列である。
【０００６】ソース・ドレイン領域７ａには接地電圧が
供給され、ソースドレイン領域７ｂでは層間絶縁膜８に
開孔されたコンタクト部１０を介して、ビット線９が接
続される。また上記シリコン膜６のチャネル領域には、
選択的に、例えばリン等のｎ型不純物が導入されてい
る。この不純物が導入されたチャネルを有するｎＭＯ
Ｓ，Ｔ2 ，Ｃ1 ，Ｃ5 ，Ｃ7 ，Ｃ8 ，Ｔ3 ，Ｃ18はディ
プレション型となり、残りのｎＭＯＳはエンハンスメン
ト型となる。このディプレションにする為のイオン注入
は、シリコン膜６に対して行うので、低エネルギーで済
み情報の書き込み精度を高めることが出来、既にＭＯＳ
ＦＥＴも形成されているのでＴ．Ａ．Ｔ短縮も可能とす
る。またこの際、第１のゲート電極２と第２のゲート電
極４の表面がほぼ一致する様な構造になっているので、
イオン注入時のチャネルオフセットを回避することが出
来る。
供給され、ソースドレイン領域７ｂでは層間絶縁膜８に
開孔されたコンタクト部１０を介して、ビット線９が接
続される。また上記シリコン膜６のチャネル領域には、
選択的に、例えばリン等のｎ型不純物が導入されてい
る。この不純物が導入されたチャネルを有するｎＭＯ
Ｓ，Ｔ2 ，Ｃ1 ，Ｃ5 ，Ｃ7 ，Ｃ8 ，Ｔ3 ，Ｃ18はディ
プレション型となり、残りのｎＭＯＳはエンハンスメン
ト型となる。このディプレションにする為のイオン注入
は、シリコン膜６に対して行うので、低エネルギーで済
み情報の書き込み精度を高めることが出来、既にＭＯＳ
ＦＥＴも形成されているのでＴ．Ａ．Ｔ短縮も可能とす
る。またこの際、第１のゲート電極２と第２のゲート電
極４の表面がほぼ一致する様な構造になっているので、
イオン注入時のチャネルオフセットを回避することが出
来る。
【０００７】次に、本実施例のマスクＲＯＭの情報の読
み出し方について説明する。図４は、上述の様なマスク
ＲＯＭの等価回路図である。たとえばｎＭＯＳ，Ｃ1 の
情報を読み出したい時は、選択線Ｓ1 が“Ｈ”レベルＳ
2 が“Ｌ”レベルより、Ｔ1 〜Ｃ9 列が選ばれる。これ
と同時にＣ1 のワード線のみ“Ｌ”レベル、その他ワー
ド線“Ｈ”レベルにし、Ｃ1 の情報を読み出す。この場
合にはＣ1 は“エンハンスメント”なのでビット線９に
は電流が流れず“ＯＦＦ”が検出される。
み出し方について説明する。図４は、上述の様なマスク
ＲＯＭの等価回路図である。たとえばｎＭＯＳ，Ｃ1 の
情報を読み出したい時は、選択線Ｓ1 が“Ｈ”レベルＳ
2 が“Ｌ”レベルより、Ｔ1 〜Ｃ9 列が選ばれる。これ
と同時にＣ1 のワード線のみ“Ｌ”レベル、その他ワー
ド線“Ｈ”レベルにし、Ｃ1 の情報を読み出す。この場
合にはＣ1 は“エンハンスメント”なのでビット線９に
は電流が流れず“ＯＦＦ”が検出される。
【０００８】さらに本実施例の半導体記憶回路装置の製
造方法を図５（ａ）〜（ｄ）および図６（ｅ）（ｆ）で
説明する。まず、図５（ａ）に示す様にＰ型シリコン基
板１（今後Ｐ−Ｓｉと書く）に接合深さ０．２〜０．３
μｍ程度のｎ+ 拡散層１１を形成する。次に、マスク酸
化膜１２を０．２μｍ程度形成、続けて、後に第２のゲ
ート電極４となる領域（０．４〜０．６μｍ位）のマス
ク酸化膜１２をレジスト１３をマスクにエッチングす
る。次に、図５（ｂ）に示す様にレジスト１３を除去し
たのち、マスク酸化膜１２をマスクにＰ−Ｓｉ１をｎ+
拡散層１１の接合深さ程度までエッチングし、溝１４を
形成する。これにより第１のゲート電極２が形成され
る。次に図５（ｃ）に示す様に後に分離酸化膜３となる
酸化膜を０．１〜０．２μｍ、さらにｎ+ ドープシリコ
ン膜１５を０．４〜０．８μｍ成長する。
造方法を図５（ａ）〜（ｄ）および図６（ｅ）（ｆ）で
説明する。まず、図５（ａ）に示す様にＰ型シリコン基
板１（今後Ｐ−Ｓｉと書く）に接合深さ０．２〜０．３
μｍ程度のｎ+ 拡散層１１を形成する。次に、マスク酸
化膜１２を０．２μｍ程度形成、続けて、後に第２のゲ
ート電極４となる領域（０．４〜０．６μｍ位）のマス
ク酸化膜１２をレジスト１３をマスクにエッチングす
る。次に、図５（ｂ）に示す様にレジスト１３を除去し
たのち、マスク酸化膜１２をマスクにＰ−Ｓｉ１をｎ+
拡散層１１の接合深さ程度までエッチングし、溝１４を
形成する。これにより第１のゲート電極２が形成され
る。次に図５（ｃ）に示す様に後に分離酸化膜３となる
酸化膜を０．１〜０．２μｍ、さらにｎ+ ドープシリコ
ン膜１５を０．４〜０．８μｍ成長する。
【０００９】次に、図５（ｄ）に示す様に、ｎ+ ドープ
シリコン膜１５をエッチバックし、溝１４に埋め込み、
第２のゲート電極４を形成する。この際第１のゲート電
極２の表面と第２のゲート電極４の表面を一致させるこ
とが、後の情報書き込みイオン注入時チャネルオフセッ
トを防ぐために重要である。全面酸化膜を除去すると、
溝１４内に分離酸化膜３が残存する。次に、ゲート酸化
膜５を１０〜２０nm程度熱酸化法あるいはＣＶＤ法を用
いて形成、さらに５００〜６００℃程度の低温ＣＶＤで
シリコン膜（アモルファスetc）を０．０５〜０．１μ
ｍ形成する。これによって、ＴＦＴボディが形成された
ことになる。次にソースドレイン領域７ａ，７ｂを形成
する。
シリコン膜１５をエッチバックし、溝１４に埋め込み、
第２のゲート電極４を形成する。この際第１のゲート電
極２の表面と第２のゲート電極４の表面を一致させるこ
とが、後の情報書き込みイオン注入時チャネルオフセッ
トを防ぐために重要である。全面酸化膜を除去すると、
溝１４内に分離酸化膜３が残存する。次に、ゲート酸化
膜５を１０〜２０nm程度熱酸化法あるいはＣＶＤ法を用
いて形成、さらに５００〜６００℃程度の低温ＣＶＤで
シリコン膜（アモルファスetc）を０．０５〜０．１μ
ｍ形成する。これによって、ＴＦＴボディが形成された
ことになる。次にソースドレイン領域７ａ，７ｂを形成
する。
【００１０】次に図６（ｅ）に示す様にレジスト１３を
マスクにして選択的に例えば31Ｐ+を２０〜３０ＫｅＶ
８Ｅ１２〜５Ｅ１３でイオン注入することにより情報を
書き込む。すなわちディプレショントランジスタに変え
るのである。この際、シリコン膜６が薄膜であるため、
低エネルギーで注入できるので注入精度が向上する。ま
た、第１のゲート電極２と、第２のゲート電極４の表面
がそろっているため、ゲート電極間の未注入領域がなく
なり、チャネルオフセットを防ぐことを可能にする。さ
らにこの注入工程はＭＯＳＦＥＴ形成後に行われる為、
Ｔ．Ａ．Ｔ短縮が可能である。
マスクにして選択的に例えば31Ｐ+を２０〜３０ＫｅＶ
８Ｅ１２〜５Ｅ１３でイオン注入することにより情報を
書き込む。すなわちディプレショントランジスタに変え
るのである。この際、シリコン膜６が薄膜であるため、
低エネルギーで注入できるので注入精度が向上する。ま
た、第１のゲート電極２と、第２のゲート電極４の表面
がそろっているため、ゲート電極間の未注入領域がなく
なり、チャネルオフセットを防ぐことを可能にする。さ
らにこの注入工程はＭＯＳＦＥＴ形成後に行われる為、
Ｔ．Ａ．Ｔ短縮が可能である。
【００１１】次に、図６（ｆ）に示す様に層間絶縁膜８
を０．２μｍ程度形成した後、図２に示す様、ソースド
レイン領域７ｂにコンタクト部１０を介してビット線９
を接続して完成する。このビット線形成においては、下
地が十分その構造上、十分平坦になっているため、コン
タクト部１０のアスペクト比も低く出きコンタクトの接
続を容易にし、製品信頼性を向上させる。以上の様に第
１の実施例は、溝埋め込みによるゲート電極を有する、
マスクＲＯＭの構造及び製造方法を示した。
を０．２μｍ程度形成した後、図２に示す様、ソースド
レイン領域７ｂにコンタクト部１０を介してビット線９
を接続して完成する。このビット線形成においては、下
地が十分その構造上、十分平坦になっているため、コン
タクト部１０のアスペクト比も低く出きコンタクトの接
続を容易にし、製品信頼性を向上させる。以上の様に第
１の実施例は、溝埋め込みによるゲート電極を有する、
マスクＲＯＭの構造及び製造方法を示した。
【００１２】〔実施例２〕次に、本発明の第２の実施例
を図７（ａ）〜（ｄ）および図８（ｅ）（ｆ）を用いて
説明する。図７（ａ）に示す様に本実施例は選択エピに
よる第１のゲート電極を有する逆マルチゲート構造に関
する。Ｐ−Ｓｉ１上に第１の酸化膜１６及びｎ+ ドープ
シリコン膜１５、マスク酸化膜１２を続けて形成した
後、レジスト１３を用いてここでは第２のゲート電極４
から先に形成する。次に、図７（ｂ）に示す様に、Ｐ−
Ｓｉ１全面に第２の酸化膜１７を形成したのちエッチバ
ックを行い、図７（ｃ）に示す様なサイドウォール１８
を形成する。その後選択エピにより、第１のゲート電極
２を形成する。この際第１のゲート電極２と、第２のゲ
ート電極４の表面をほぼ一致させることが重要である。
以降は図７（ｄ）、図８（ｅ）（ｆ）に示す様に第１の
実施例と同様である。
を図７（ａ）〜（ｄ）および図８（ｅ）（ｆ）を用いて
説明する。図７（ａ）に示す様に本実施例は選択エピに
よる第１のゲート電極を有する逆マルチゲート構造に関
する。Ｐ−Ｓｉ１上に第１の酸化膜１６及びｎ+ ドープ
シリコン膜１５、マスク酸化膜１２を続けて形成した
後、レジスト１３を用いてここでは第２のゲート電極４
から先に形成する。次に、図７（ｂ）に示す様に、Ｐ−
Ｓｉ１全面に第２の酸化膜１７を形成したのちエッチバ
ックを行い、図７（ｃ）に示す様なサイドウォール１８
を形成する。その後選択エピにより、第１のゲート電極
２を形成する。この際第１のゲート電極２と、第２のゲ
ート電極４の表面をほぼ一致させることが重要である。
以降は図７（ｄ）、図８（ｅ）（ｆ）に示す様に第１の
実施例と同様である。
【００１３】〔実施例３〕次に、第３の実施例を図９
（ａ）〜（ｄ）および図１０（ｅ）（ｆ）を用いて説明
する。本実施例は、第１のゲート電極２を埋込により形
成することを特徴としている。図９（ａ）に示す様に、
Ｐ−Ｓｉ１上に第１の酸化膜１６及びｎ+ ドープシリコ
ン膜１５を形成した後、レジスト１３を用いてパターニ
ングすることにより第２のゲート電極４を形成する。次
に図９（ｂ）に示す様に、第２の酸化膜１７及び第２の
ｎ+ ドープシリコン膜１８を形成する。次に図９（ｃ）
に示す様に、第２のｎ+ ドープシリコン膜をエッチバッ
クすることにより、第１のゲート電極２を形成する。こ
の際、第１のゲート電極２と第２のゲート電極４の表面
をほぼ一致させることが重要である。これ以降の工程
は、第１の実施例の図５（ｄ）および図６（ｅ）（ｆ）
と同様である。
（ａ）〜（ｄ）および図１０（ｅ）（ｆ）を用いて説明
する。本実施例は、第１のゲート電極２を埋込により形
成することを特徴としている。図９（ａ）に示す様に、
Ｐ−Ｓｉ１上に第１の酸化膜１６及びｎ+ ドープシリコ
ン膜１５を形成した後、レジスト１３を用いてパターニ
ングすることにより第２のゲート電極４を形成する。次
に図９（ｂ）に示す様に、第２の酸化膜１７及び第２の
ｎ+ ドープシリコン膜１８を形成する。次に図９（ｃ）
に示す様に、第２のｎ+ ドープシリコン膜をエッチバッ
クすることにより、第１のゲート電極２を形成する。こ
の際、第１のゲート電極２と第２のゲート電極４の表面
をほぼ一致させることが重要である。これ以降の工程
は、第１の実施例の図５（ｄ）および図６（ｅ）（ｆ）
と同様である。
【００１４】〔実施例４〕次に、第４の実施例を図１１
〜図１３に示す。本発明をさらに大容量化に用いた場合
を示す。第１〜第３の実施例はどれも同一チップサイズ
で、通常の２倍の集積化を実現したが、本実施例はさら
なる大容量を図ったものであり、本発明がＰ型シリコン
基板１自身にチャネルを有しないＴＦＴ構造なので、素
子分離を必要としないことを利用している。第１のＴＦ
ＴＢｏｄｙ１９を形成した後、通常は第１のＴＦＴＢｏ
ｄｙの間を層間絶縁膜が埋め込まれるが、本実施例で
は、そのすき間を利用して第２のＴＦＴＢｏｄｙ２０を
作り込むことにより、容量をさらに増やすことを可能に
する。第１のＴＦＴＢｏｄｙ１９と第２のＴＦＴＢｏｄ
ｙ２０を共通のコンタクトでとる本実施例の場合は、選
択線は３本（Ｓ1 ，Ｓ2 ，Ｓ3 ）となる。
〜図１３に示す。本発明をさらに大容量化に用いた場合
を示す。第１〜第３の実施例はどれも同一チップサイズ
で、通常の２倍の集積化を実現したが、本実施例はさら
なる大容量を図ったものであり、本発明がＰ型シリコン
基板１自身にチャネルを有しないＴＦＴ構造なので、素
子分離を必要としないことを利用している。第１のＴＦ
ＴＢｏｄｙ１９を形成した後、通常は第１のＴＦＴＢｏ
ｄｙの間を層間絶縁膜が埋め込まれるが、本実施例で
は、そのすき間を利用して第２のＴＦＴＢｏｄｙ２０を
作り込むことにより、容量をさらに増やすことを可能に
する。第１のＴＦＴＢｏｄｙ１９と第２のＴＦＴＢｏｄ
ｙ２０を共通のコンタクトでとる本実施例の場合は、選
択線は３本（Ｓ1 ，Ｓ2 ，Ｓ3 ）となる。
【００１５】
【発明の効果】以上説明したように、本発明は第１のゲ
ート電極の表面と、第２のゲート電極の表面がほぼ一様
にそろっている逆マルチゲートのＴＦＴ構造のマスクＲ
ＯＭにしたことにより、情報書き込みに高エネルギーの
イオン注入を必要としないので、低加速エネルギーで済
み、注入精度が向上する。また、基板自身にチャネルを
有しないＴＦＴ構造なので、素子分離を必要とせず、大
容量化が可能なもので、同一チップサイズでの２倍以上
の大容量化を実現することができる。さらに、第１、第
２のゲート電極表面がほぼ一様にそろっているので、情
報書き込みのイオン注入の際、ゲート間のＴＦＴＢｏｄ
ｙのチャネルオフセットが回避され、デバイスの信頼性
及び歩留りが向上するという効果を奏するものである。
ート電極の表面と、第２のゲート電極の表面がほぼ一様
にそろっている逆マルチゲートのＴＦＴ構造のマスクＲ
ＯＭにしたことにより、情報書き込みに高エネルギーの
イオン注入を必要としないので、低加速エネルギーで済
み、注入精度が向上する。また、基板自身にチャネルを
有しないＴＦＴ構造なので、素子分離を必要とせず、大
容量化が可能なもので、同一チップサイズでの２倍以上
の大容量化を実現することができる。さらに、第１、第
２のゲート電極表面がほぼ一様にそろっているので、情
報書き込みのイオン注入の際、ゲート間のＴＦＴＢｏｄ
ｙのチャネルオフセットが回避され、デバイスの信頼性
及び歩留りが向上するという効果を奏するものである。
【図１】本発明の第１の実施例の平面図
【図２】本発明の第１の実施例図１のローマ文字２−２
線断面図
線断面図
【図３】本発明の第１の実施例図１のローマ文字３−３
線断面図
線断面図
【図４】本発明の第１の実施例図１の等価回路図
【図５】本発明の第１の実施例の製造工程（ａ）〜
（ｄ）の断面図
（ｄ）の断面図
【図６】本発明の第１の実施例の製造工程で、図５に続
く（ｅ）（ｆ）の断面図
く（ｅ）（ｆ）の断面図
【図７】本発明の第２の実施例の製造工程（ａ）〜
（ｄ）の断面図
（ｄ）の断面図
【図８】本発明の第２の実施例の製造工程で、図７に続
く（ｅ）（ｆ）の断面図
く（ｅ）（ｆ）の断面図
【図９】本発明の第３の実施例の製造工程（ａ）〜
（ｄ）の断面図
（ｄ）の断面図
【図１０】本発明の第３の実施例の製造工程で、図９に
続く（ｅ）（ｆ）の断面図
続く（ｅ）（ｆ）の断面図
【図１１】本発明の第４の実施例の平面図
【図１２】本発明の第４の実施例のローマ文字９−９線
断面図
断面図
【図１３】本発明の第４の実施例のローマ文字１０−１
０線断面図
０線断面図
【図１４】本発明の第１の実施例の要約図
１．Ｐ型シリコン基板 ２．第１のゲート電極 ３．分離酸化膜 ４．第２のゲート電極 ５．ゲート酸化膜 ６．シリコン膜 ７ａ，７ｂ．ソースドレイン領域 ８．層間絶縁膜 ９．ビット線 １０．コンタクト部 １１．ｎ+ 拡散層 １２．マスク酸化膜 １３．レジスト １４．溝 １５．ｎ+ ドープシリコン膜 １６．第１の酸化膜 １７．第２の酸化膜 １８．サイドウォール １９．第１のＴＦＴＢｏｄｙ ２０．第２のＴＦＴＢｏｄｙ
Claims (6)
- 【請求項１】 半導体基板の主面に選択的に配列された
第１のゲート電極と、前記第１のゲート電極間に絶縁膜
を介して形成される第２のゲート電極と、前記第１，第
２のゲート電極全面を覆うように形成されるゲート絶縁
膜と、前記ゲート絶縁膜を覆うように形成されるシリコ
ン膜とから構成されることを特徴とする半導体記憶回路
装置。 - 【請求項２】 前記第１のゲート電極と、前記第２のゲ
ート電極の表面がほぼ一致することを特徴とする請求項
１記載の半導体記憶回路装置。 - 【請求項３】 前記ゲート絶縁膜が、ＬＰＣＶＤ法を用
いて形成されることを特徴とする請求項１または２記載
の半導体記憶回路装置。 - 【請求項４】 前記シリコン膜が、アモルファスシリコ
ン膜であることを特徴とする請求項１〜３のいずれかに
記載の半導体記憶回路装置。 - 【請求項５】 半導体基板の主面に、第１のゲート電極
を選択的に配列する工程と、前記第２のゲート電極間に
絶縁膜を介して、第２のゲート電極を形成する工程と、
前記第１，第２のゲート電極全面をゲート絶縁膜で覆う
工程と、前記ゲート絶縁膜を覆うようにシリコン膜を形
成する工程とからなる半導体記憶回路装置の製造方法。 - 【請求項６】 前記第１のゲート電極と、前記第２のゲ
ート電極の表面がほぼ一致することを特徴とする請求項
５記載の半導体記憶回路装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5252234A JP2581411B2 (ja) | 1993-09-14 | 1993-09-14 | 半導体記憶回路装置及びその製造方法 |
| US08/305,163 US5490106A (en) | 1993-09-14 | 1994-09-13 | Semiconductor read only memory device with memory cells implemented by inverted thin film transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5252234A JP2581411B2 (ja) | 1993-09-14 | 1993-09-14 | 半導体記憶回路装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0786437A true JPH0786437A (ja) | 1995-03-31 |
| JP2581411B2 JP2581411B2 (ja) | 1997-02-12 |
Family
ID=17234390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5252234A Expired - Fee Related JP2581411B2 (ja) | 1993-09-14 | 1993-09-14 | 半導体記憶回路装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5490106A (ja) |
| JP (1) | JP2581411B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100243827B1 (ko) * | 1995-12-25 | 2000-03-02 | 가네꼬 히사시 | 플랫 nor형 마스크 rom |
| US7394914B2 (en) | 2003-06-06 | 2008-07-01 | Bowe Bell + Howell Company | Single pass off-line video encoding |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3526701B2 (ja) * | 1995-08-24 | 2004-05-17 | セイコーインスツルメンツ株式会社 | 半導体装置 |
| US5895241A (en) * | 1997-03-28 | 1999-04-20 | Lu; Tao Cheng | Method for fabricating a cell structure for mask ROM |
| US5828113A (en) * | 1997-03-28 | 1998-10-27 | Macronix International Co., Ltd. | Double density MROM array structure |
| SG70621A1 (en) * | 1997-11-28 | 2000-02-22 | United Microelectronics Corp | Method of fabricating tetra-state mask read only memory |
| JP2002076281A (ja) * | 2000-08-30 | 2002-03-15 | Seiko Instruments Inc | 半導体装置およびその製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6341224A (ja) * | 1986-08-05 | 1988-02-22 | Mazda Motor Corp | 車両のサスペンシヨン装置 |
| JPH061817B2 (ja) * | 1986-11-20 | 1994-01-05 | 富士電機株式会社 | 相補型電界効果トランジスタ |
| JPS63239976A (ja) * | 1987-03-27 | 1988-10-05 | Toshiba Corp | マスクｒｏｍの製造方法 |
| JP2946577B2 (ja) * | 1989-12-18 | 1999-09-06 | ソニー株式会社 | マスクｒｏｍ及びその製造方法 |
| US5200355A (en) * | 1990-12-10 | 1993-04-06 | Samsung Electronics Co., Ltd. | Method for manufacturing a mask read only memory device |
-
1993
- 1993-09-14 JP JP5252234A patent/JP2581411B2/ja not_active Expired - Fee Related
-
1994
- 1994-09-13 US US08/305,163 patent/US5490106A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100243827B1 (ko) * | 1995-12-25 | 2000-03-02 | 가네꼬 히사시 | 플랫 nor형 마스크 rom |
| US7394914B2 (en) | 2003-06-06 | 2008-07-01 | Bowe Bell + Howell Company | Single pass off-line video encoding |
Also Published As
| Publication number | Publication date |
|---|---|
| US5490106A (en) | 1996-02-06 |
| JP2581411B2 (ja) | 1997-02-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6608345B2 (en) | Nonvolatile semiconductor memory device and semiconductor integrated circuit | |
| US6115287A (en) | Nonvolatile semiconductor memory device using SOI | |
| KR0167467B1 (ko) | 이중 채널을 갖는 soi 상의 트렌치 eeprom 구조와 이의 제조방법 | |
| KR920010846B1 (ko) | 반도체 장치의 그의 제조방법 | |
| US20050087797A1 (en) | Semiconductor memory device | |
| US4493057A (en) | Method of making high density semiconductor device such as floating gate electrically programmable ROM or the like | |
| JPH1117035A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| US5604150A (en) | Channel-stop process for use with thick-field isolation regions in triple-well structures | |
| KR0155859B1 (ko) | 플래쉬 메모리장치 및 그 제조방법 | |
| JPS61107762A (ja) | 半導体記憶装置の製造方法 | |
| JPH07226490A (ja) | 半導体装置 | |
| US20060102946A1 (en) | Dynamic memory cell and method of manufacturing the same | |
| JP2581411B2 (ja) | 半導体記憶回路装置及びその製造方法 | |
| JPH09213911A (ja) | 半導体装置及びその製造方法 | |
| JPH06283721A (ja) | 不揮発性メモリ・セル、アレー装置、製造方法、及びそのメモリ回路 | |
| US5245212A (en) | Self-aligned field-plate isolation between active elements | |
| JP2848211B2 (ja) | 不揮発性半導体記憶装置 | |
| JP4565380B2 (ja) | 読み出し専用記憶装置 | |
| JP3226589B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| KR20010052455A (ko) | 반도체 디바이스 | |
| JP2643908B2 (ja) | 強誘電体メモリ | |
| JP3940477B2 (ja) | 半導体装置 | |
| JP2585627B2 (ja) | 半導体記憶装置 | |
| JP3117028B2 (ja) | 半導体記憶装置 | |
| JP2008034576A (ja) | 半導体装置および半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |