JP5145691B2 - 半導体装置 - Google Patents

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Description

本発明は半導体装置に関し、特に、バルク構造とＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造とが同一基板上に混載された半導体装置に適用して好適なものである。
ＳＯＩ基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。ここで、非特許文献１には、バルク基板上にＳＯＩ層を形成することで、ＳＯＩトランジスタを低コストで形成できる方法が開示されている。この非特許文献１に開示された方法では、Ｓｉ基板上にＳｉ／ＳｉＧｅ層を成膜し、ＳｉとＳｉＧｅとのエッチングレートの違いを利用してＳｉＧｅ層のみを選択的に除去することにより、Ｓｉ基板とＳｉ層との間に空洞部を形成する。そして、空洞部内に露出されたＳｉの熱酸化を行うことにより、Ｓｉ基板とＳｉ層との間にＳｉＯ2層を埋め込み、Ｓｉ基板とＳｉ層との間にＢＯＸ層を形成する。
Ｔ．Ｓａｋａｉ ｅｔ ａｌ．"Ｓｅｐａｒａｔｉｏｎ ｂｙ ＢｏｎｄｉｎｇＳｉ Ｉｓｌａｎｄｓ（ＳＢＳＩ） ｆｏｒ ＬＳＩ Ａｐｐｌｉｃａｔｉｏｎ"，Ｓｅｃｏｎｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ ＳｉＧｅ Ｔｅｃｈｎｏｌｏｇｙ ａｎｄ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）
しかしながら、バルク構造とＳＯＩ構造とを同一基板上に混載した場合、回路ブロックの配置位置によっては回路ブロック間で基板ノイズによる干渉が発生し、半導体装置の信頼性の低下を招くという問題があった。一方、回路ブロック間でのノイズによる干渉を低下させるために、隣接する回路ブロック間の距離を大きく取ると、チップサイズの増大を招き、実装面積の増大やコストアップの要因となるという問題があった。
そこで、本発明の目的は、回路ブロック間でのノイズによる干渉を抑制しつつ、バルク構造とＳＯＩ構造とを同一基板上に混載することが可能な半導体装置を提供することである。
〔発明１〕 上述した課題を解決するために、発明１の半導体装置は、半導体基板上の一部の領域に絶縁層を介して配置された半導体層と、前記半導体層上に形成された第１回路ブロックと、前記第１回路ブロックを介して互いに隔てられるようにして前記半導体基板に形成された第２および第３回路ブロックとを備えることを特徴とするものである。
これにより、バルク構造を持つ複数の回路ブロックを、クロストークノイズ耐性に強いＳＯＩ構造を介して互いに隔てられるようにして同一基板上に混載することができる。このため、回路ブロック間でのクロストークノイズを抑制しつつ、隣接する回路ブロック間の距離を小さくすることが可能となり、チップサイズの増大を抑制しつつ、様々の機能を１チップに搭載することが可能となるとともに、半導体装置の特性を向上させつつ、半導体装置の信頼性を向上させることができる。
〔発明２〕 発明２の半導体装置は、発明１の半導体装置において、前記第１回路ブロックは、前記第２回路ブロックと前記第３回路ブロックとの間に配置されていることを特徴とするものである。
これにより、バルク構造を持つ複数の回路ブロックを、ＳＯＩ構造を介して互いに隔てられるようにして同一基板上に混載することができ、チップサイズの増大を抑制しつつ、回路ブロック間でのクロストークノイズを抑制することが可能となる。また、第１回路ブロックの周囲を半導体基板で囲むことが可能となり、第１回路ブロックからの熱放散性を向上させることを可能として、第１回路ブロックの温度特性を向上させることができる。
〔発明３〕 発明３の半導体装置は、発明１または発明２の半導体装置において、前記第２回路ブロックまたは前記第３回路ブロックは前記第１回路ブロックの少なくとも一辺に接するように配置されていることを特徴とするものである。
これにより、バルク構造とＳＯＩ構造とを同一基板上に混載した場合においても、バルク構造を持つ複数の回路ブロックがＳＯＩ構造を介して互いに隔てられるように配置することが可能となり、チップサイズの増大を抑制しつつ、回路ブロック間でのクロストークノイズを抑制することが可能となる。
〔発明４〕 発明４の半導体装置は、発明１から発明３の何れか一の半導体装置において、前記半導体基板は、５００Ωｃｍを超える抵抗を有することを特徴とするものである。
〔発明５〕 発明５の半導体装置は、発明１から発明４の何れか一の半導体装置において、前記第１回路ブロックはデジタル回路、前記第２回路ブロックおよび前記第３回路ブロックはアナログ回路であることを特徴とするものである。
これにより、デジタル回路とアナログ回路とを同一基板上に混載しつつ、デジタル回路をＳＯＩ構造、アナログ回路をバルク構造にて構成することが可能となるとともに、ラッチアップ耐性を強化しつつ、デジタル回路から外部に放出されるノイズをＳＯＩ構造にて遮断することが可能となる。このため、チップサイズの増大を抑制しつつ、デジタル回路の低電圧駆動化、高速化および低消費電力化を図ることが可能となるとともに、アナログ回路の高耐圧化および高信頼性化を図ることが可能となる。
〔発明６〕 発明６の半導体装置は、発明１から発明４の何れか一の半導体装置において、前記第１回路ブロックは低電圧駆動回路、前記第２回路ブロックおよび前記第３回路ブロックは高電圧駆動回路であることを特徴とするものである。
これにより、低電圧駆動回路と高電圧駆動回路とを同一基板上に混載しつつ、低電圧駆動回路をＳＯＩ構造、高電圧駆動回路をバルク構造にて構成することが可能となるとともに、ラッチアップ耐性を強化しつつ、低電圧駆動回路から外部に放出されるノイズをＳＯＩ構造にて遮断することが可能となる。このため、チップサイズの増大を抑制しつつ、低電圧駆動回路の高速化および低消費電力化を図ることが可能となるとともに、高電圧駆動回路の高耐圧化および高信頼性化を図ることが可能となる。
〔発明７〕 発明７の半導体装置は、半導体基板上の一部の領域に絶縁層を介して配置された半導体層と、前記半導体層上に形成されたＭＣＵコアと、前記半導体基板に形成され、前記ＭＣＵコアの周囲に配置されたＤＲＡＭ、不揮発性メモリ、電源回路、高電圧駆動ドライバ、ＲＦ回路または発振回路の中から選択される少なくとも２以上の回路ブロックとを備えることを特徴とするものである。
これにより、システムＬＳＩを１チップにて構成した場合においても、バルク構造を持つ複数の回路ブロックを、ＳＯＩ構造を介して互いに隔てられるようにして同一基板上に混載することが可能となる。このため、回路ブロック間でのクロストークノイズを抑制しつつ、回路ブロック間の距離を小さくすることが可能となり、チップサイズの増大を抑制しつつ、システムＬＳＩを実現することが可能となるとともに、システムＬＳＩの特性を向上させつつ、システムＬＳＩの信頼性を向上させることができる。
〔発明８〕 発明８の半導体装置は、半導体基板上の一部の領域に絶縁層を介して配置された半導体層と、前記半導体層上に形成されたＭＣＵコアと、前記半導体基板に形成され、前記ＭＣＵコアの周囲に配置されたセンサインターフェース回路、ＲＦ回路または発振回路の中から選択される少なくとも２以上の回路ブロックとを備え、前記回路ブロックには前記回路ブロックの外周の少なくとも一辺に配置されるとともに、他の回路ブロックに接するように配置されたＳＯＩ構造が設けられていること特徴とするものである。
これにより、システムＬＳＩを１チップにて構成した場合においても、回路ブロック間でのクロストークノイズを抑制しつつ、隣接する回路ブロック間の距離を小さくすることが可能となる。このため、チップサイズの増大を抑制しつつ、システムＬＳＩを実現することが可能となるとともに、システムＬＳＩの特性を向上させつつ、システムＬＳＩの信頼性を向上させることができる。
〔発明９〕 発明９の半導体装置は、半導体基板上の一部の領域に絶縁層を介して配置された半導体層と、前記半導体層上に形成されたＳＲＡＭと、前記半導体基板に形成され、前記ＳＲＡＭの周囲に配置された電源回路、ドライバまたはＤ／Ａコンバータの中から選択される少なくとも２以上の回路ブロックとを備えることを特徴とするものである。
これにより、ＳＲＡＭを持つドライバＬＳＩを１チップにて構成した場合においても、回路ブロック間でのクロストークノイズを抑制しつつ、回路ブロック間の距離を小さくすることが可能となる。このため、チップサイズの増大を抑制しつつ、ドライバＬＳＩを実現することが可能となるとともに、ドライバＬＳＩの特性を向上させつつ、ドライバＬＳＩの信頼性を向上させることができる。
〔発明１０〕 発明１０の半導体装置は、半導体基板上の一部の領域に絶縁層を介して配置された半導体層と、前記半導体層上に形成された、ＲＴＣ回路及び待機（スタンド・バイ）時に動作する回路を備えることを特徴とするものである。
〔発明１１〕 上記目的を達成するために、発明１１の半導体装置は、絶縁層上に半導体層が積層されてなるＳＯＩ領域と、下地が基板のみからなるバルク領域とを同一の半導体基板に備え、前記ＳＯＩ領域に形成された回路素子と、前記バルク領域に形成された回路素子との間の前記半導体基板に電位固定用の第１不純物拡散層を備える、ことを特徴とするものである。
このような構成であれば、ＳＯＩ領域に形成された回路素子と、バルク領域に形成された回路素子との間で生じる電気力線を第１不純物拡散層で遮断することができ、両領域間でのクロストークノイズを抑制することができる。これにより、半導体装置の誤作動を防止することができる。
〔発明１２〕 発明１２の半導体装置は、発明１１の半導体装置において、前記ＳＯＩ領域には、第１ＳＯＩ領域と、当該第１ＳＯＩ領域よりも前記半導体層の厚さが大きい第２ＳＯＩ領域とが含まれ、前記第１ＳＯＩ領域に形成された回路素子と、前記第２ＳＯＩ領域に形成された回路素子との間の前記半導体層に電位固定用の第２不純物拡散層を備える、ことを特徴とするものである。ここで、第１ＳＯＩ領域には例えば部分空乏型のトランジスタが形成され、第２ＳＯＩ領域には例えば完全空乏型のトランジスタが形成される。
このような構成であれば、第１ＳＯＩ領域に形成された回路素子と、第２ＳＯＩ領域に形成された回路素子との間で生じる電気力線を第２不純物拡散層で遮断することができるので、ＳＯＩ領域内でのクロストークノイズを抑制することができる。
〔発明１３〜１５〕 発明１３の半導体装置は、発明１１又は発明１２の半導体装置において、前記ＳＯＩ領域の前記絶縁層下の前記半導体基板に電位固定用の第３不純物拡散層を備える、ことを特徴とするものである。
発明１４の半導体装置は、発明１３の半導体装置において、前記第１不純物拡散層と前記第３不純物拡散層は共に第１導電型であり、前記第１不純物拡散層は前記第３不純物拡散層よりも前記第１導電型の不純物濃度が高いことを特徴とするものである。
発明１５の半導体装置は、発明１３の半導体装置において、前記第２不純物拡散層と前記第３不純物拡散層は共に第１導電型であり、前記第２不純物拡散層は前記第３不純物拡散層よりも前記第１導電型の不純物濃度が高いことを特徴とするものである。
発明１３〜１５の半導体装置によれば、バルク領域からＳＯＩ領域の絶縁層下側に回り込んでくる電気力線を遮断したり、ＳＯＩ領域で発生するノイズの基板側への伝達を防いだりすることが容易である。
〔発明１６〕 発明１６の半導体装置は、発明１１の半導体装置において、前記半導体基板は、５００Ωｃｍを超える抵抗を有することを特徴とするものである。このような構成であれば、ＳＯＩ領域の絶縁層下の基板抵抗を大きくすることができるので、半導体装置のクロストークノイズ耐性をよりいっそう向上させることが可能である。
〔発明１７〕 発明１７の半導体装置は、絶縁層上に第１半導体層が積層されてなる第１ＳＯＩ領域と、前記第１半導体層上に第２絶縁層と第２半導体層とが積層されてなる第２ＳＯＩ領域とを同一の支持基板に備え、前記第１ＳＯＩ領域に形成された回路素子と、前記第２ＳＯＩ領域に形成された回路素子との間の前記第１半導体層に電位固定用の不純物拡散層を備える、ことを特徴とするものである。
このような構成であれば、第１ＳＯＩ領域に形成された回路素子と、第２ＳＯＩ領域に形成された回路素子との間で生じる電気力線を不純物拡散層で遮断することができ、両領域間でのクロストークノイズを抑制することができる。これにより、半導体装置の誤作動を防止することができる。
〔発明１８〕 発明１８の半導体装置は、半導体基板上の一部の領域に絶縁層を介して配置された半導体層と、前記半導体層上に形成された第１回路ブロックと、前記所定領域の周囲の前記半導体基板に形成された第２回路ブロックと、前記第１回路ブロックと前記第２回路ブロックとの間の前記半導体基板に形成された電位固定用の不純物拡散層と、を備えることを特徴とするものである。
このような構成であれば、ＳＯＩ構造を持つ第１回路ブロックと、バルク構造を持つ第２回路ブロックとの間で生じる電気力線を不純物拡散層で遮断することができ、第１、第２回路ブロック間でのクロストークノイズを抑制することができるので、半導体装置の誤作動を防止することができる。
〔発明１９〕 発明１９の半導体装置は、半導体基板上の一部の領域に絶縁層を介して配置された半導体層と、前記半導体層上に形成されたＭＣＵコアと、前記半導体基板に形成され、前記ＭＣＵコアの周囲に配置されたメモリ回路、電源回路、発振回路、Ａ／Ｄコンバータを少なくとも１つ以上含む周辺回路ブロックと、前記ＭＣＵコアと前記周辺回路ブロックとの間の前記半導体基板に形成された電位固定用の不純物拡散層と、を備えることを特徴とするものである。
このような構成であれば、システムＬＳＩを１チップにて構成した場合においても、ＳＯＩ構造を持つＭＣＵコアと、バルク構造を持つ周辺回路ブロックとの間で生じる電気力線を不純物拡散層で遮断することができ、双方の間でクロストークノイズを抑制することができる。これにより、システムＬＳＩの誤作動を防止することができ、その動作信頼性を向上させることができる。
〔発明２０〕 発明２０の半導体装置は、半導体基板上の一部の領域に絶縁層を介して配置された半導体層と、前記半導体層上に形成されたＭＣＵコアと、前記半導体基板に形成され、前記ＭＣＵコアの周囲に配置されたセンサインターフェース回路、ＲＦ回路、液晶コントローラ、又は電源回路を少なくとも１つ以上含む第１周辺回路ブロックと、前記半導体基板に形成された第２周辺回路ブロックと、前記第１周辺回路ブロックの外周の少なくとも一辺に配置されるとともに、前記第２周辺回路ブロックと隣りあうように配置されたＳＯＩ構造体と、前記ＭＣＵコアと前記第１周辺回路ブロックとの間の前記半導体基板に形成された電位固定用の不純物拡散層と、を備えることを特徴とするものである。
このような構成であれば、システムＬＳＩを１チップにて構成した場合においても、ＳＯＩ構造を持つＭＣＵコアと、バルク構造を持つ第１周辺回路ブロックとの間で生じる電気力線を不純物拡散層で遮断することができ、双方の間でクロストークノイズを抑制することができる。また、第１周辺回路ブロックと第２周辺回路ブロックとの間でのクロストークノイズもＳＯＩ構造の介在によって抑制することができる。これにより、システムＬＳＩの誤作動を防止することができ、その動作信頼性を向上させることができる。
ここで、ＲＴＣ回路及び待機時に電圧が印加されている回路部分を完全空乏ＳＯＩ構造にすれば、待機時の消費電力を大幅に削減できる。また、動作時には、強いクロストークノイズ耐性を有するため、ＲＴＣ回路や待機時動作回路を低電圧で駆動しながら、バルク構造を持つ回路を高電圧で駆動できる。
〔発明２１〕 発明２１の半導体装置は、半導体基板上の一部の領域に絶縁層を介して配置された半導体層と、前記半導体層上に形成されたＳＲＡＭと、前記半導体基板に形成され、前記ＳＲＡＭの周囲に配置された電源回路、ドライバ、Ｉ／Ｏ回路、又はＤ／Ａコンバータを少なくとも１つ以上含む周辺回路ブロックと、前記ＳＲＡＭと前記周辺回路ブロックとの間の前記半導体基板に形成された電位固定用の不純物拡散層と、を備えることを特徴とするものである。
このような構成であれば、ＳＲＡＭを持つドライバＬＳＩを１チップにて構成した場合においても、ＳＯＩ構造を持つＳＲＡＭと、バルク構造を持つ周辺回路ブロックとの間で生じる電気力線を不純物拡散層で遮断することができ、双方の間でクロストークノイズを抑制することができる。これにより、ドライバＬＳＩの誤作動を防止することができ、その動作信頼性を向上させることができる。
以下、本発明の実施形態に係る半導体装置の製造方法について図面を参照しながら説明
する。
（１）第１実施形態
図１は、本発明の第１実施形態に係る半導体装置の構成例を示す断面図である。
図１において、半導体基板１には、ＳＯＩ形成領域Ｒ１１およびバルク領域Ｒ１２、Ｒ１３が設けられ、バルク領域Ｒ１２、Ｒ１３には、ウェル２、３がそれぞれ形成されている。なお、バルク領域Ｒ１２、Ｒ１３は、ＳＯＩ形成領域Ｒ１１を介して互いに隔てられるようにして半導体基板１に配置することができ、例えば、ＳＯＩ形成領域Ｒ１１は、バルク領域Ｒ１２とバルク領域Ｒ１３との間に形成することができる。半導体基板１に５００Ωｃｍを超える高抵抗基板を用いた場合には、ＳＯＩ形成領域の絶縁膜４の下の基板抵抗を大きくすることができる。
そして、ＳＯＩ形成領域Ｒ１１、バルク領域Ｒ１２、Ｒ１３には、ＳＯＩ形成領域Ｒ１１およびバルク領域Ｒ１２内の素子をそれぞれ素子分離する溝１４が形成されている。また、ＳＯＩ形成領域Ｒ１１とバルク領域Ｒ１２、Ｒ１３との境界には、ＳＯＩ形成領域Ｒ１１とバルク領域Ｒ１２、Ｒ１３とを素子分離する溝１３が形成されている。そして、溝１３、１４内には、埋め込み絶縁体１１、１２がそれぞれ埋め込まれている。なお、溝１３、１４内にそれぞれ埋め込まれた埋め込み絶縁体１１、１２としては、例えば、シリコン酸化膜またはシリコン窒化膜などを用いることができる。
そして、ＳＯＩ形成領域Ｒ１１において、半導体基板１上には埋め込み絶縁層４が形成され、埋め込み絶縁層４上には、溝１３及び溝１４にて素子分離された半導体層５が積層されている。そして、半導体層５上には、ゲート絶縁膜６ａ、６ｂをそれぞれ介してゲート電極７ａ、７ｂが形成され、ゲート電極７ａ、７ｂの側壁にはサイドウォール８ａ、８ｂがそれぞれ形成されている。そして、半導体層５には、ゲート電極７ａを挟み込むように配置されたソース層９ａおよびドレイン層１０ａが形成されるとともに、ゲート電極７ｂを挟み込むように配置されたソース層９ｂおよびドレイン層１０ｂが形成されている。
一方、バルク領域Ｒ１２において、ウェル２上には、ゲート絶縁膜６ｃ、６ｄをそれぞれ介してゲート電極７ｃ、７ｄが形成され、ゲート電極７ｃ、７ｄの側壁にはサイドウォール８ｃ、８ｄがそれぞれ形成されている。そして、ウェル２には、ゲート電極７ｃを挟み込むように配置されたソース層９ｃおよびドレイン層１０ｃが形成されるとともに、ゲート電極７ｄを挟み込むように配置されたソース層９ｄおよびドレイン層１０ｄが形成されている。
また、バルク領域Ｒ１３において、ウェル３上には、ゲート絶縁膜６ｅ、６ｆをそれぞれ介してゲート電極７ｅ、７ｆが形成され、ゲート電極７ｅ、７ｆの側壁にはサイドウォール８ｅ、８ｆがそれぞれ形成されている。そして、ウェル３には、ゲート電極７ｅを挟み込むように配置されたソース層９ｅおよびドレイン層１０ｅが形成されるとともに、ゲート電極７ｆを挟み込むように配置されたソース層９ｆおよびドレイン層１０ｆが形成さ
れている。
なお、半導体基板１および半導体層５の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどを用いることができる。また、ＳＯＩ形成領域Ｒ１１およびバルク領域Ｒ１２、Ｒ１３が設けられた半導体基板１は、ＳＯＩ基板を用いて形成するようにしてもよいし、ＳＢＳＩ法を用いて形成するようにしてもよい。ＳＯＩ基板としては、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｇｅｎ）基板、貼り合わせ基板またはレーザアニール基板などを用いることができる。また、半導体基板１以外にも、サファイア基板またはガラス基板などを用いるようにしてもよい。
これにより、バルク領域Ｒ１２、Ｒ１３に形成された複数の回路ブロックを、クロストークノイズ耐性に強いＳＯＩ形成領域Ｒ１１を介して互いに隔てられるようにして同一半導体基板１上に混載することができる。このため、同一半導体基板１上に形成された回路ブロック間でのクロストークノイズを抑制しつつ、隣接する回路ブロック間の距離を小さくすることが可能となり、チップサイズの増大を抑制しつつ、様々の機能を１チップに搭載することが可能となるとともに、半導体装置の特性を向上させつつ、半導体装置の信頼性を向上させることができる。ここで、半導体基板１に高抵抗基板を用いれば、基板クロストークノイズ耐性が、更に向上する。また、ＳＯＩ形成領域Ｒ１１の周囲をバルク領域Ｒ１２、Ｒ１３で囲むことが可能となり、ＳＯＩ形成領域Ｒ１１からの熱放散性を向上させることを可能として、ＳＯＩ形成領域Ｒ１１に形成される回路ブロックの温度特性を向上させることができる。
なお、上述した実施形態では、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造にてＳＯＩ形成領域Ｒ１１およびバルク領域Ｒ１２、Ｒ１３を素子分離する方法について説明したが、ＳＯＩ形成領域Ｒ１１およびバルク領域Ｒ１２、Ｒ１３をＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｄａｔｉｏｎ Ｏｆ Ｓｉｌｉｃｏｎ）構造にて素子分離するようにしてもよい。
また、ＳＯＩ形成領域Ｒ１１には低電圧・低電流駆動デバイスを形成し、バルク領域Ｒ１２、Ｒ１３には高耐圧・高電圧駆動デバイスを形成することができる。これにより、低電圧駆動回路と高電圧駆動回路とを同一半導体基板１基板上に混載しつつ、低電圧駆動回路をＳＯＩ構造、高電圧駆動回路をバルク構造にて構成することが可能となるとともに、ラッチアップ耐性を強化しつつ、低電圧駆動回路から外部に放出されるノイズをＳＯＩ構造にて遮断することが可能となる。このため、チップサイズの増大を抑制しつつ、低電圧駆動回路の高速化および低消費電力化を図ることが可能となるとともに、高電圧駆動回路の高耐圧化および高信頼性化を図ることが可能となる。あるいは、ＳＯＩ形成領域Ｒ１１にはロジック回路やＳＲＡＭを形成し、バルク領域Ｒ１２、Ｒ１３には静電保護回路やアナログ回路やバイポーラトランジスタを形成するようにしてもよい。
（２）第２実施形態
図２は、本発明の第２実施形態に係る半導体装置の構成例を示す平面図である。
図２（ａ）において、半導体チップには複数の回路ブロックが搭載され、回路ブロックとしてゲートドライバ２１、Ｄ／Ａコンバータ２２、ＳＲＡＭ２３、電源回路２４、ゲートアレイロジック回路２５およびＩ／Ｏ回路２６が形成されている。ここで、ゲートドライバ２１、Ｄ／Ａコンバータ２２、電源回路２４およびＩ／Ｏ回路２６はバルク領域に配置し、ＳＲＡＭ２３およびゲートアレイロジック回路２５はＳＯＩ形成領域に配置することができる。また、バルク領域に形成された回路ブロックは、ＳＯＩ形成領域に形成された回路ブロックの少なくとも一辺に接するように配置することができる。また、ＳＯＩ形成領域に形成された回路ブロックは、バルク領域に形成された回路ブロックの間に配置することができる。
これにより、ＳＲＡＭ２３を持つドライバＬＳＩを１チップにて構成した場合においても、回路ブロック間でのクロストークノイズを抑制しつつ、隣接する回路ブロック間の距離を小さくすることが可能となる。このため、チップサイズの増大を抑制しつつ、ドライバＬＳＩを実現することが可能となるとともに、ドライバＬＳＩの特性を向上させつつ、ドライバＬＳＩの信頼性を向上させることができる。
また、図２（ｂ）において、半導体チップには複数の回路ブロックが搭載され、回路ブロックとして液晶コントローラ３１、センサインターフェース回路３２、ＭＣＵ（マイクロコントローラユニット）３３、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｅｎｃｙ）回路３４、ＲＴＣ（リアルタイムクロック）回路３５、電源回路３６が形成されている。ここで、液晶コントローラ３１および電源回路３６はバルク領域に配置し、ＭＣＵ３３およびＲＴＣ回路３５はＳＯＩ形成領域に配置することができる。また、センサインターフェース回路３２およびＲＦ回路３４はバルク領域に配置されるとともに、センサインターフェース回路３２およびＲＦ回路３４の外周の少なくとも一辺にそれぞれ配置されるとともに、他の回路ブロックに接するように配置されたＳＯＩ構造がそれぞれ設けられている。
これにより、システムＬＳＩを１チップにて構成した場合においても、回路ブロック間でのクロストークノイズを抑制しつつ、回路ブロック間の距離を小さくすることが可能となる。このため、チップサイズの増大を抑制しつつ、システムＬＳＩを実現することが可能となるとともに、システムＬＳＩの特性を向上させつつ、システムＬＳＩの信頼性を向上させることができる。ここで、ＲＴＣ回路及び待機（スタンド・バイ）時に電圧が印加されている回路部分を完全空乏ＳＯＩ構造にすれば、待機時の消費電力を大幅に削減できる。待機時に電圧が印加されない回路領域をバルク領域に形成しても、待機時の消費電力増加は無い。
また、図２（ｃ）において、半導体チップには複数の回路ブロックが搭載され、回路ブロックとして電源回路４１、ＳＲＡＭ４２、発振器４３、ＭＣＵ４４、ＤＲＡＭ４５、ロジック回路４６およびＡ／Ｄコンバータ４７が形成されている。ここで、電源回路４１、発振器４３、ＤＲＡＭ４５およびＡ／Ｄコンバータ４７はバルク領域に配置し、ＳＲＡＭ４２、ＭＣＵ４４およびロジック回路４６はＳＯＩ形成領域に配置することができる。また、バルク領域に形成された回路ブロックは、ＳＯＩ形成領域に形成された回路ブロックの少なくとも一辺に接するように配置することができる。また、ＳＯＩ形成領域に形成された回路ブロックは、バルク領域に形成された回路ブロックの間に配置することができる。
これにより、システムＬＳＩを１チップにて構成した場合においても、バルク構造を持つ複数の回路ブロックを、ＳＯＩ構造を介して互いに隔てられるようにして同一基板上に混載することが可能となる。このため、回路ブロック間でのクロストークノイズを抑制しつつ、回路ブロック間の距離を小さくすることが可能となり、チップサイズの増大を抑制しつつ、システムＬＳＩを実現することが可能となるとともに、システムＬＳＩの特性を向上させつつ、システムＬＳＩの信頼性を向上させることができる。
また、図２（ｄ）において、半導体チップには複数の回路ブロックが搭載され、回路ブロックとしてアナログ回路５１、５３およびデジタル回路５２が形成されている。ここで、アナログ回路５１、５３はバルク領域に配置し、デジタル回路５２はＳＯＩ形成領域に配置することができる。また、バルク領域に形成された回路ブロックは、ＳＯＩ形成領域に形成された回路ブロックの少なくとも一辺に接するように配置することができる。また、ＳＯＩ形成領域に形成された回路ブロックは、バルク領域に形成された回路ブロックの間に配置することができる。
これにより、デジタル回路５２とアナログ回路５１、５３とを同一基板上に混載しつつ、デジタル回路５２をＳＯＩ構造、アナログ回路５１、５３をバルク構造にて構成することが可能となるとともに、ラッチアップ耐性を強化しつつ、デジタル回路６２から外部に放出されるノイズをＳＯＩ構造にて遮断することが可能となる。また、アナログ回路５１と５３との距離が離れており、間にＳＯＩ構造が割ってはいるため、アナログ回路ブロック間（５１と５３間）の基板クロストークノイズ耐性も向上する。このため、チップサイズの増大を抑制しつつ、デジタル回路５２の低電圧駆動化、高速化および低消費電力化を図ることが可能となるとともに、アナログ回路５１、５３の高耐圧化および高信頼性化を図ることが可能となる。
また、図２（ｅ）において、半導体チップには複数の回路ブロックが搭載され、回路ブロックとして待機時に動作が必要な回路６２、及び、待機時に電圧の印加が無い停止回路６１、６３が形成されている。ここで、待機時動作回路６２は、ＳＯＩ形成領域に配置し、完全空乏ＳＯＩデバイスを活用できる。このため、待機時動作回路の電圧を低く設定でき、かつ、待機時リーク電流を抑制できる。それゆえ、待機時のＬＳＩ全体の消費電力を大幅に低減できる。また、待機時停止回路６１、６３は、バルク領域、ＳＯＩ領域のいずれの領域に形成しても良い。このとき、バルク領域に形成された回路ブロックは、ＳＯＩ領域に形成された回路ブロックの少なくとも一辺に接するように配置できる。これにより、待機時の消費電力を大幅に削減しつつ、基板クロストークノイズ耐性に優れた半導体装置を提供できる。
（３）第３実施形態
図３は、本発明の第３実施形態に係る半導体装置の構成例を示す断面図である。
図３に示すように、この半導体装置では、半導体基板１０１内にバルク領域とＳＯＩ領域とが設けられている。ここで、バルク領域とは、下地が半導体基板１０１のみからなる領域のことである。また、ＳＯＩ領域とは、半導体基板１０１に絶縁層１０３を介して半導体層１０５が形成されている領域のことである。半導体基板１０１は例えばｐ型のシリコン（Ｓｉ）基板であり、絶縁層１０３は例えばシリコン酸化膜（ＳｉＯ2）である。また、半導体層１０５は例えばＳｉである。このように、バルク領域とＳＯＩ領域とを同一基板に有する半導体基板（装置）は、例えばＳＢＳＩ法によって形成される。
図３に示すように、バルク領域の半導体基板１０１には例えばｎ型のウェル１０７が形成されている。このウェル１０７の周囲には素子分離膜１０９が形成されており、素子分離膜１０９で囲まれた領域にはＭＩＳ型のトランジスタ１１０が形成されている。即ち、ウェル１０７上にはゲート絶縁膜を介してゲート電極１１１が形成されており、その両側の側壁にはサイドウォール１１２が形成されている。また、ゲート電極１１１の両側のウェル１０７にはソース１１３とドレイン１１４とが形成されている。
一方、ＳＯＩ領域の半導体基板１０１上には、絶縁層１０３が形成されておりその上に半導体層１０５が形成されている。ＳＯＩ領域にも素子分離膜１０９が形成されており、素子分離膜１０９で囲まれた領域にＭＩＳ型のトランジスタ１２０、１３０が形成されている。即ち、ＳＯＩ領域の一方には、ゲート絶縁膜を介してゲート電極１２１が形成されており、その両側の側壁にはサイドウォール２２が形成されている。また、ゲート電極１２１の両側の半導体層１０５にはソース１２３とドレイン１２４とが形成されている。同様に、ＳＯＩ領域の他方には、ゲート絶縁膜を介してゲート電極１３１が形成されており、その両側の側壁にはサイドウォール３２が形成されている。また、ゲート電極１３１の両側の半導体層１０５にはソース１１３３とドレイン１３４とが形成されている。
なお、素子分離膜１０９は例えばＳｉＯ2であり、ＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈｉｓｏｌａｔｉｏｎ）法又はＬＯＣＯＳ（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）法によって形成されたものである。また、図示しないゲート絶縁膜は例えばＳｉＯ2、シリコン酸化窒化膜（ＳｉＯＮ）、シリコン窒化膜（ＳｉＮ）、又はこれらの組合せ等である。ゲート電極１１１、２１、３１は例えばリン又はボロン等の導電型不純物を含む多結晶シリコン等である。サイドウォール１１２、１２２、１３２は例えばＳｉＯ2である。
以下では説明の便宜上から、バルク領域に形成されたＭＩＳ型のトランジスタをバルクトランジスタと呼ぶ。また、ＳＯＩ領域に形成されたＭＩＳ型のトランジスタをＳＯＩトランジスタと呼ぶ。
ところで、この半導体装置では、バルクトランジスタ１１０とＳＯＩトランジスタ１２０との間の半導体基板１０１に電位固定用の不純物拡散層１９１が形成されている。この不純物拡散層１９１の導電型は例えばｐ型であり、半導体装置を動作させる際には不純物拡散層１９１に逆バイアス（即ち、負の電位）を印加してその電位を固定する。このような構成であれば、バルクトランジスタ１１０とＳＯＩトランジスタ１２０との間で生じる電気力線を不純物拡散層１９１で遮断することができ、両トランジスタ１１０、１２０間でのクロストークノイズを抑制することができる。
例えば、ＳＯＩトランジスタ１２０が低電圧駆動のデジタル回路を構成する回路素子であり、バルクトランジスタ１１０が高電圧駆動回路（あるいはアナログ回路）を構成する回路素子である場合、不純物拡散層１９１に逆バイアスを印加してその電位を固定することによって、バルクトランジスタ１１０からの高電圧ノイズ電気力線（即ち、ソース又はドレインに高電圧を印加することによって生じるノイズ）を不純物拡散層１９１で終端することができる。また、逆バイアス印加によって不純物拡散層１９１から半導体基板１０１側へ空乏層が拡がるので、空乏層によってバルクトランジスタ１１０からの高電界が遮断される。従って、ゲート電極１２１直下の半導体層１０５のうちの絶縁層１０３近傍部位の反転を防ぐことができる。
また、デジタル回路の急峻な信号スイッチングは多くのノイズを発生するが、ＳＯＩトランジスタ１２０、１３０は絶縁層１０３によって半導体基板１０１から分離されているため、当該ノイズの半導体基板１０１側への伝達を抑制することができる。さらに、バルクトランジスタ１１０とＳＯＩトランジスタとの間には素子分離膜１０９が設けられており、ＤＣ電流パスがない。
このため、バルクトランジスタ１１０とＳＯＩトランジスタ１２０、１３０との間でのクロストークノイズを抑制することができ、低電圧駆動のデジタル回路と高電圧駆動回路（あるいはアナログ回路）のそれぞれの誤作動を防止することができる。これにより、半導体装置の動作信頼性を高めることができる。
なお、半導体基板１０１には５００Ωｃｍを超える高抵抗基板を用いることが好ましい。このような構成であれば、ＳＯＩ領域の絶縁層１０３下の基板抵抗を大きくすることができるので、半導体装置のクロストークノイズ耐性をよりいっそう向上させることが可能である。
この第３実施形態では、不純物拡散層１９１が本発明１１〜１６の「第１不純物拡散層」に対応し、バルクトランジスタ１１０が本発明１１〜１６の「バルク領域に形成された回路素子」に対応し、ＳＯＩトランジスタ１２０、１３０が本発明１１、１３〜１６の「ＳＯＩ領域に形成された回路素子」に対応している。
（４）第４実施形態
図４は、本発明の第４実施形態に係る半導体装置の構成例を示す断面図である。図４において、図３と同一の構成を有する部分には同一の符号を付し、その詳細な説明は省略する。
図４に示すように、この半導体装置では、半導体基板１０１内にバルク領域と第１、第２ＳＯＩ領域とが設けられている。バルク領域の半導体基板１０１にはｎ型のウェル１０７が形成されている。このウェル１０７の周囲には素子分離膜１０９が形成されており、素子分離膜１０９で囲まれた領域にバルクトランジスタ１１０が形成されている。
また、第１ＳＯＩ領域の半導体基板１０１上には絶縁層１０３が形成されておりその上に半導体層１０５が形成されている。この第１ＳＯＩ領域にも素子分離膜１０９が形成されており、素子分離膜１０９で囲まれた領域に例えば完全空乏型（ｆｕｌｌｙ ｄｅｐｌｅｔｅｄ）のＳＯＩトランジスタ１２０、３０が形成されている。
ここで、完全空乏型のＳＯＩトランジスタは、半導体層の厚さが例えば５０［ｎｍ］以下と小さく、ソース／ドレインに挟まれたボディが全て空乏化されている。完全空乏型では、急峻なサブスレショルド特性が得られ、オフリーク電流を抑制しつつ閥値電圧を低くできるので、低電圧で高速動作が可能である。このような特性から、完全空乏型のトランジスタは低電圧駆動のロジック回路の回路素子として使用されることが多い。
特に、待機時に動作するＲＴＣ回路や待機時に電圧が印加される回路を第１ＳＯＩ領域に形成することにより、待機時の消費電力を大きく削減できる。
また、第２ＳＯＩ領域には絶縁層１５３が形成されておりその上に半導体層１５５が形成されている。この第２ＳＯＩ領域には素子分離膜１０９よりも基板方向に深く形成された素子分離膜１５９が形成されており、素子分離膜１５９で囲まれた領域に例えば部分空乏型（ｐａｒｔｉａｌｌｙ ｄｅｐｌｅｔｅｄ）のＳＯＩトランジスタ１４０が形成されている。
ここで、部分空乏型のＳＯＩトランジスタは、半導体層の厚さが例えば１００［ｎｍ］以上と大きく、ボディの底部が空乏化されていない。部分空乏型のＳＯＩトランジスタはサブスレショルド特性がバルクトランジスタと同程度となり、低消費電力の観点では完全空乏型ほどの効果は望めない。その一方で、部分空乏型は、完全空乏型と比べて、耐圧特性に優れる。このような特性から、部分空乏型のトランジスタは高電圧駆動回路の回路素子として使用されることが多い。
第２ＳＯＩ領域の絶縁層１５３は例えばＳｉＯ2であり、半導体層１５５は例えばＳｉである。さらに、第２ＳＯＩ領域を囲む素子分離膜１５９は例えばＳｉＯ2であり、ＳＴＩ法又はＬＯＣＯＳ法によって形成されたものである。
ところで、この半導体装置では、バルクトランジスタ１１０と完全空乏型のＳＯＩトランジスタ１２０との間に例えばｐ型の不純物拡散層１９１が形成されている。また、完全空乏型のＳＯＩトランジスタ１３０と部分空乏型のＳＯＩトランジスタ１４０との間には例えばｎ型の不純物拡散層１９２が形成されている。さらに、ＳＯＩトランジスタ１２０直下の絶縁層１０３下の半導体基板１０１にはｐ型のウェル１２６が形成されており、ＳＯＩトランジスタ１３０直下の絶縁層下の半導体基板１０１にはｎ型のウェル１３６が形成されている。
図４に示すように、半導体基板１０１の内部で不純物拡散層１９１とウェル１２６とが接合しており、不純物拡散層１９１のほうがウェル１２６よりもｐ型の不純物濃度は高くなっている。また、半導体基板１０１の内部で不純物拡散層１９２とウェル１３６とが接合しており、不純物拡散層１９２のほうがウェル１３６よりもｎ型の不純物濃度は高くなっている。そして、この半導体装置を動作させる際には、不純物拡散層１９１に逆バイアス（即ち、負の電位）を印加して不純物拡散層１９１とウェル１２６との電位を固定すると共に、不純物拡散層１９２に逆バイアス（即ち、正の電位）を印加して不純物拡散層１９２とウェル１３６の電位を固定する。
このような構成であれば、バルクトランジスタ１１０とＳＯＩトランジスタ１２０との間で生じる電気力線を不純物拡散層１９１で遮断することができる。また、ＳＯＩトランジスタ１３０とＳＯＩトランジスタ１４０との間で生じる電気力線を不純物拡散層１９２で遮断することができる。
さらに、この半導体装置では、ＳＯＩトランジスタ１２０直下の絶縁層１０３下の半導体基板１０１にウェル１２６を備えているので、バルク領域からＳＯＩトランジスタ１２０の下側へ回り込んでくる電気力線を遮断したり、ＳＯＩトランジスタ１２０で発生するノイズの半導体基板１０１側への伝達を防いだりすることが容易である。同様に、この半導体装置は、ＳＯＩトランジスタ１３０直下の絶縁層１０３下の半導体基板１０１にウェル１３６を備えているので、第２ＳＯＩ領域からＳＯＩトランジスタ１３０の下側へ回り込んでくる電気力線を遮断したり、ＳＯＩトランジスタ１３０で発生するノイズの半導体基板１０１側への伝達を防いだりすることが容易である。
この第４実施形態では、不純物拡散層１９１が本発明１１〜１５の「第１不純物拡散層」に対応し、バルクトランジスタ１１０が本発明１１〜１５の「バルク領域に形成された回路素子」に対応している。また、ＳＯＩトランジスタ１２０、１３０が本発明１１〜１５の「（第１）ＳＯＩ領域に形成された回路素子」に対応し、ＳＯＩトランジスタ１４０が本発明１２〜１５の「第２ＳＯＩ領域に形成された回路素子」に対応している。さらに、不純物拡散層１９２が本発明１２〜１５の「第２不純物拡散層」に対応している。
（５）第５実施形態
図５は、本発明の第５実施形態に係る半導体装置の構成例を示す断面図である。図５において、図３又は図４と同一の構成を有する部分には同一の符号を付し、その詳細な説明は省略する。
図５に示すように、この半導体装置では、半導体基板１０１内に第１、第２ＳＯＩ領域が設けられており、半導体基板１０１上には部分的に第１絶縁層１６３と第１半導体層１６５とが積層されている。第２ＳＯＩ領域では第１半導体層１６５に部分空乏型のＳＯＩトランジスタ１４０が形成されている。また、第１ＳＯＩ領域では、第１半導体層１６５上にさらに第２絶縁層１０３と第２半導体層１０５とが積層されており、この第２半導体層１０５に完全空乏型のＳＯＩトランジスタ１２０、１３０が形成されている。
そして、この半導体装置では、第１ＳＯＩ領域のＳＯＩトランジスタ１２０と、第２ＳＯＩ領域のＳＯＩトランジスタ１４０との間に電位固定用の不純物拡散層１９３が形成されている。この不純物拡散層１９３の導電型は例えばｐ型である。半導体装置を動作させる際には不純物拡散層１９３に逆バイアス（即ち、負の電位）を印加してその電位を固定する。このような構成であれば、完全空乏型のＳＯＩトランジスタ１２０と、部分空乏型のＳＯＩトランジスタ１４０との間で生じる電気力線を不純物拡散層１９３で遮断することができるので、両トランジスタ１２０、４０間でのクロストークノイズを抑制することができる。
この第５実施形態では、半導体基板１０１が本発明１７の「支持基板」に対応し、ＳＯＩトランジスタ１２０、１３０が本発明１７の「第１ＳＯＩ領域に形成された回路素子」に対応し、ＳＯＩトランジスタ１４０が本発明１７の「第２ＳＯＩ領域に形成された回路素子」に対応している。
以上、第３〜第５実施形態では、回路ブロック内のＳＯＩ構造の周辺に電位固定用の不純物拡散層１９１、１９２、１９３やウェル１２６、１３６を形成する。これら不純物拡散層やウェルの電位を固定することにより、周辺回路ブロックからの高電圧ノイズ電気力線を終端し、ボックス（即ち、絶縁層）上のＳＯＩ層（即ち、半導体層）裏面の反転を防ぐ。また、デジタル回路の急峻な信号スイッチングは半導体基板１０１に多くのノイズを発生させるが、本発明では、これらのノイズをボックスや素子分離膜が阻止する。
さらに、本発明では半導体基板１０１には５００Ω・ｃｍより高い抵抗の基板を用いることが好ましい。高抵抗基板上のＳＯＩ構造は、クロストークノイズ耐性をさらに強化する。これにより、クロストークノイズ耐性に優れ、異なる電圧駆動の回路ブロック、或いは、デジタルとアナログとを混載した回路ブロックが安定した動作を行い、高精度、高速動作・低消費電力、しかも安価な半導体装置を提供することができる。
（６）第６実施形態
図６は、本発明の第６実施形態に係る半導体装置の構成例を示す平面図である。図６において、図３と同一の構成を有する部分には同一の符号を付し、その詳細な説明は省略する。
図６において、半導体基板（半導体チップ）には複数の回路ブロックが搭載され、回路ブロックとしてゲートドライバ２１１、Ｄ／Ａコンバータ２１２、ＳＲＡＭ２１３、電源回路２１４、ゲートアレイロジック回路２１５及びＩ／Ｏ回路２１６が形成されている。ここで、ゲートドライバ２１１、Ｄ／Ａコンバータ２１２、電源回路２１４及びＩ／Ｏ回路２１６はバルク領域に配置されており、ＳＲＡＭ２１３及びゲートアレイロジック回路２１５はＳＯＩ領域に配置されている。また、バルク領域に形成された（即ち、バルク構造を持つ）回路ブロックは、ＳＯＩ領域に形成された（即ち、ＳＯＩ構造を持つ）回路ブロックの少なくとも一辺に隣りあうように配置されている。また、ＳＯＩ構造を持つ回路ブロックは、バルク構造を持つ回路ブロックの間に配置されている。
これにより、ＳＲＡＭ２１３を持つドライバＬＳＩを１チップにて構成した場合においても、回路ブロック間でのクロストークノイズを抑制しつつ、隣接する回路ブロック間の距離を小さくすることが可能となる。
また、この半導体装置では、ＳＯＩ構造を持つＳＲＡＭ２１３の周囲の半導体基板には電位固定用の不純物拡散層１９１が形成されており、この不純物拡散層１９１によってＳＲＡＭ２１３は平面視で囲まれている。同様に、ＳＯＩ構造を持つゲートアレイロジック回路２１５の周囲の半導体基板には電位固定用の不純物拡散層１９１が形成されており、この不純物拡散層１９１によってゲートアレイロジック回路２１５は平面視で囲まれている。そして、ドライバＬＳＩを動作させる際には、不純物拡散層１９１に逆バイアスを印加してその電位を固定する。
このような構成であれば、ＳＯＩ構造を持つＳＲＡＭ２１３やゲートアレイロジック回路２１５と、バルク構造を持つ回路ブロックとの間で生じる電気力線を不純物拡散層１９１で遮断することができ、双方の間でクロストークノイズを抑制することができる。これにより、ドライバＬＳＩの誤作動を防止することができ、その動作信頼性を向上させることができる。
第６実施形態では、ＳＲＡＭ２１３やゲートアレイロジック回路２１５が本発明１８の「第１回路ブロック」に対応している。また、ゲートドライバ２１１、Ｄ／Ａコンバータ２１２、電源回路２１４及びＩ／Ｏ回路２１６が本発明１８の「第２回路ブロック」及び、本発明２１の「周辺回路ブロック」に対応している。
（７）第７実施形態
図７は、本発明の第７実施形態に係る半導体装置の構成例を示す平面図である。図７において、図３と同一の構成を有する部分には同一の符号を付し、その詳細な説明は省略する。
図７において、半導体基板（半導体チップ）には複数の回路ブロックが搭載され、回路ブロックとしてＬＣＤ（液晶コントローラ）２２１、センサインターフェース回路２２２、ＭＣＵ（マイクロコントローラユニット）２２３、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｅｎｃｙ）回路２２４、ＲＴＣ（リアルタイムクロック）回路２２５、電源回路２２６が形成されている。ここで、ＬＣＤ２２１、センサインターフェース回路２２２、ＲＦ回路２２４及び電源回路２２６はバルク領域に配置され、ＭＣＵ２２３及びＲＴＣ回路２２５はＳＯＩ領域に配置されている。
さらに、センサインターフェース回路２２２及びＲＦ回路２２４の外周の少なくとも一辺を含む領域には、他の回路ブロックと隣りあうようにＳＯＩ構造体２２９がそれぞれ設けられている。ここで、ＳＯＩ構造体とは、半導体基板上に絶縁層と半導体層とが積層されてなる構造体のことである。これにより、システムＬＳＩを１チップにて構成した場合においても、回路ブロック間でのクロストークノイズを抑制しつつ、回路ブロック間の距離を小さくすることが可能となる。
また、この半導体装置では、ＳＯＩ領域に配置された（即ち、ＳＯＩ構造を持つ）ＭＣＵ２２３や、ＲＴＣ回路２２５の周囲の半導体基板にはそれぞれ電位固定用の不純物拡散層１９１が形成されており、この不純物拡散層１９１によってＭＣＵ２２３やＲＴＣ回路２２５は平面視で個々に囲まれている。さらに、ＳＯＩ構造体２２９の周囲の半導体基板にも当該ＳＯＩ構造を個々に囲むように電位固定用の不純物拡散層１９１が形成されている。
このような構成であれば、ＳＯＩ構造を持つＭＣＵ２２３やＲＴＣ回路２２５と、バルク構造を持つ回路ブロックとの間で生じる電気力線を不純物拡散層１９１で遮断することができ、双方の間でクロストークノイズを抑制することができる。これにより、システムＬＳＩの誤作動を防止することができ、その動作信頼性を向上させることができる。
また、ＲＴＣ回路など待機時に電圧が印加される回路群をＳＯＩ領域に設け、完全空乏ＳＯＩトランジスタを適用することにより、待機時の消費電力を大きく削減できる。
第７実施形態では、ＭＣＵ２２３及びＲＴＣ回路２２５が本発明１８の「第１回路ブロック」に対応している。また、ＬＣＤ２２１、センサインターフェース回路２２２、ＭＣＵ２２３、ＲＦ回路２２４、ＲＴＣ回路２２５、電源回路２２６が本発明１８の「第２回路ブロック」に対応している。さらに、ＭＣＵ２２３が本発明２０の「ＭＣＵコア」に対応している。また、センサインターフェース回路２２２及びＲＦ回路２２４が本発明２０の「第１周辺回路ブロック」に対応し、ＬＣＤ２２１が本発明２０の「第２周辺回路ブロック」に対応している。
（８）第８実施形態
図８は、本発明の第８実施形態に係る半導体装置の構成例を示す平面図である。図７において、図３と同一の構成を有する部分には同一の符号を付し、その詳細な説明は省略する。
図８において、半導体基板（半導体チップ）には複数の回路ブロックが搭載され、回路ブロックとして電源回路２３１、ＳＲＡＭ２３２、発振器２３３、ＭＣＵ２３４、ＤＲＡＭ２３５、ロジック回路２３６及び２３７が形成されている。ここで、電源回路２３１、発振器２３３、ＤＲＡＭ２３５及び２３７はバルク領域に配置され、ＳＲＡＭ２３２、ＭＣＵ２３４及びロジック回路２３６はＳＯＩ領域に配置されている。また、バルク領域に形成された（即ち、バルク構造を持つ）回路ブロックは、ＳＯＩ領域に形成された（即ち、ＳＯＩ構造を持つ）回路ブロックの少なくとも一辺と隣りあうように配置されている。さらに、ＳＯＩ構造を持つ回路ブロックは、バルク構造を持つ回路ブロックの間に配置されている。
これにより、システムＬＳＩを１チップにて構成した場合においても、バルク構造を持つ複数の回路ブロックを、ＳＯＩ構造を介して互いに隔てられるようにして同一基板上に混載することが可能となる。このため、回路ブロック間でのクロストークノイズを抑制しつつ、回路ブロック間の距離を小さくすることが可能となる。
また、この半導体装置では、ＳＯＩ構造を持つ回路ブロックの周囲の半導体基板に電位固定用の不純物拡散層１９１が形成されており、この不純物拡散層１９１によってＳＲＡＭ２３２、ＭＣＵ２３４及びロジック回路２３６は平面視で一まとめに囲まれている。
このような構成であれば、ＳＯＩ構造を持つ回路ブロックとバルク構造を持つ回路ブロックとの間で生じる電気力線を不純物拡散層１９１で遮断することができ、双方の間でクロストークノイズを抑制することができる。これにより、システムＬＳＩの誤作動を防止することができ、その動作信頼性を向上させることができる。
第８実施形態では、ＳＲＡＭ２３２、ＭＣＵ２３４及びロジック回路２３６が本発明１８の「第１回路ブロック」に対応している。また、電源回路２３１、発振器２３３、ＤＲＡＭ２３５及び２３７が本発明１８の「第２回路ブロック」及び、本発明１９の「周辺回路ブロック」に対応している。さらに、ＭＣＵ２３４が本発明１９の「ＭＣＵコア」に対応し、ＤＲＡＭが本発明１９の「メモリ回路」に対応し、発信器が本発明１９の「発振回路」に対応している。
以上、第６〜第８実施形態では、（薄い）ＳＯＩ構造を持つ低電圧駆動ＭＣＵやＳＲＡＭと、バルク構造（或いは、厚いＳＯＩ構造）を持つ高電圧駆動回路（或いはアナログ回路）の各ブロック間に、電位固定用の不純物拡散層１９１を配置している。ボックス１０３と素子分離膜１０９とによって、低電圧駆動のデジタル回路ブロックは、高電圧で駆動するドライバ回路ブロック、ＤＲＡＭ、Ｆｌａｓｈメモリ回路ブロック等と電気的に遮断される。
このため、デジタル回路が発するクロストークノイズが半導体基板１０１に侵入せず、アナログ回路の特性劣化が生じない。特に、高抵抗Ｓｉ基板を用いると、クロストークノイズ耐性が向上する。一方、逆バイアス印加によって不純物拡散層１９１から半導体基板１０１側へ拡がる空乏層によって、電界も遮断される。このため、高電圧駆動回路ブロックから低電圧駆動回路ブロックへの電界ノイズが抑制され、高精度かつ高信頼性な低電圧・低パワーデジタル回路動作が可能となる。以上、本発明によれば、高精度・低電圧駆動回路ブロックと、高電圧駆動回路ブロックとを混載し、耐クロストークノイズに優れた高信頼性システムＬＳＩ半導体装置を提供することができる。
第１実施形態に係る半導体装置の構成例を示す断面図。 第２実施形態に係る半導体装置の構成例を示す平面図。 第３実施形態に係る半導体装置の構成例を示す断面図。 第４実施形態に係る半導体装置の構成例を示す断面図。 第５実施形態に係る半導体装置の構成例を示す断面図。 第６実施形態に係る半導体装置の構成例を示す平面図。 第７実施形態に係る半導体装置の構成例を示す平面図。 第８実施形態に係る半導体装置の構成例を示す平面図。
符号の説明
Ｒ１１ ＳＯＩ形成領域、Ｒ１２、Ｒ１３ バルク領域、１ 半導体基板、２、３ ウェル、４ 埋め込み絶縁層、５ 半導体層、６ａ〜６ｆ ゲート絶縁膜、７ａ〜７ｆ ゲート電極、８ａ〜８ｆ サイドウォールスペーサ、９ａ〜９ｆ ソース層、１０ａ〜１０ｆ ドレイン層、１１、１２ 埋め込み絶縁体、１３、１４ 素子分離用溝、２１ ゲートドライバ、２２ Ｄ／Ａコンバータ、２３、４２ ＳＲＡＭ、２４ 電源回路、２５ ゲートアレイロジック回路、２６ Ｉ／Ｏ回路、３１ 液晶コントローラ、３２ センサインターフェース回路、３３、４４ ＭＣＵ、３４ ＲＦ回路、３５ ＲＴＣ回路、３６、４１ 電源回路、４３ 発振器、４５ ＤＲＡＭ、４６ ロジック回路、４７ Ａ／Ｄコンバータ、５１、５３ アナログ回路、５２ デジタル回路、６１、６３ 待機時停止回路、６２ 待機時動作回路、
１０１ 半導体基板、１０３、１５３ 絶縁層（ボックス）、１０５、１５５ 半導体層（ＳＯＩ層）、１０７ ウェル、１０９、１５９ 素子分離膜、１１０ バルクトランジスタ、１１１、１２１、１３１ ゲート電極、１１３、１２３、１３３ ソース、１１４、１２４、１３４ ドレイン、１２０、１３０ （完全空乏型）ＳＯＩトランジスタ、１２６、１３６ （電位固定用の）ウェル、１４０ （部分空乏型）ＳＯＩトランジスタ、１９１〜１９３ （電位固定用の）不純物拡散層、２１１ ゲートドライバ、２１２ Ｄ／Ａコンバータ、２１３、２３２ ＳＲＡＭ、２１４、２２６、２３１ 電源回路、２１５ ゲートアレイロジック回路、２１６ Ｉ／Ｏ回路、２２１ ＬＣＤ、２２２ センサインターフェース回路、２２３、２３４ ＭＣＵ、２２４ ＲＦ回路、２２５ ＲＴＣ回路、２３３ 発信器、２３５ ＤＲＡＭ、２３６ ロジック回路、２３７ Ａ／Ｄコンバータ

Claims (2)

  1. 絶縁層上に第１半導体層が積層されてなる第１ＳＯＩ領域と、
    前記第１半導体層上からみて前記第１ＳＯＩ領域と異なる領域に第２絶縁層と
    第２半導体層とが積層されてなる第２ＳＯＩ領域とを同一の支持基板に備え、
    前記第１ＳＯＩ領域における前記第１半導体層の表面と、前記第２ＳＯＩ領域における前記第２半導体層の表面とが同一平面上にあり、
    前記第１ＳＯＩ領域に形成された回路素子と、前記第２ＳＯＩ領域に形成された回路素子との間の前記第１半導体層に電位固定用の不純物拡散層を備える、ことを特徴とする半導体装置。
  2. 前記支持基板は半導体基板であり、前記半導体基板は、５００Ωｃｍを超える抵抗を有することを特徴とする請求項１に記載の半導体装置。
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