JP4811901B2 - 半導体装置 - Google Patents

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Description

本発明は半導体装置に関し、特に、完全トレンチ分離構造と部分トレンチ分離構造とを併合した併合トレンチ分離構造を有する半導体装置に関する。
シリコン基板上に埋め込み酸化膜およびＳＯＩ（Silicon On Insulator）層が配設されたＳＯＩ基板に形成されるＳＯＩ構造の半導体装置（以後、ＳＯＩデバイスと呼称）は、寄生容量を低減でき、高速で安定な動作および低消費電力という特徴を有し、携帯機器などに使用されている。
ＳＯＩデバイスの一例としては、ＳＯＩ層の表面内に埋め込み酸化膜に達するトレンチを設け、該トレンチ内に絶縁物を埋め込むことで形成された完全トレンチ分離絶縁膜により、素子間を電気的に分離する完全トレンチ分離（ＦＴＩ）構造のＳＯＩデバイスがある。
しかし、衝突電離現象によって発生するキャリア（ＮＭＯＳではホール）がチャネル形成領域に溜まり、これによりキンクが発生したり、動作耐圧が劣化したり、また、チャネル形成領域の電位が安定しないために遅延時間の周波数依存性が発生する等の基板浮遊効果により生ずる種々の問題点があった。
そこで考案されたのが、トレンチの底部と埋め込み酸化膜との間に所定厚さのＳＯＩ層が残るようにＳＯＩ層の表面内にトレンチを形成し、該トレンチ内に絶縁物を埋め込むことで形成された部分（パーシャル）トレンチ分離（ＰＴＩ）構造である。
ＰＴＩ構造の採用により、トレンチ分離絶縁膜の下部のウエル領域を通じてキャリアの移動が可能であり、キャリアがチャネル形成領域に溜まるということを防止でき、またウエル領域を通じてチャネル形成領域の電位を固定することができるので、基板浮遊効果による種々の問題が発生しない。
また、特許文献１および特許文献２に記載されるように、ＦＴＩ構造とＰＴＩ構造とを併合して、それぞれの特徴を併せ持つ併合トレンチ分離構造（ハイブリッドトレンチ分離構造：ＨＴＩ構造）も提案されている。
ＨＴＩ構造は、ＳＯＩ層を貫通して埋め込み酸化膜に達する完全トレンチ部と、その下部にＳＯＩ層を有する部分トレンチ部とを有した断面形状を有している。
特開２００１−２３０３１５号公報（図１） 特開２０００−２４３９７３号公報（図５５〜図５７）
ここで、半導体素子の微細化が進むと、トランジスタのゲート長や配線間隔などが短くなり、それに合わせて、ゲート高さや層間絶縁膜の膜厚、ＳＯＩ層の膜厚など、縦方向（基板主面に対して垂直な方向）の寸法も小さくなり、装置全体がスケールダウンすることが予想される。
しかし、スケールダウンが進むと、ＰＴＩ構造の分離酸化膜の膜厚も薄くする必要が生じ、当該分離酸化膜上にゲート電極が延在するような場合には、当該ゲート電極の寄生容量が無視できない程に大きくなる可能性がある。
本発明は上記のような問題点を解消するためになされたもので、半導体装置を微細化した場合でも、ゲート電極の寄生容量が大きくなることを防止した半導体装置を提供することを目的とする。
本発明に係る請求項１記載の半導体装置は、土台となる基板部、前記基板部上に配設された埋め込み酸化膜、および前記埋め込み酸化膜上に配設されたＳＯＩ層を有するＳＯＩ基板と、前記ＳＯＩ層上の第１および第２の領域内にそれぞれ配設された第１および第２の素子分離絶縁膜と、前記第１の領域と前記第２の領域との間に配設された第３の素子分離絶縁膜とを備え、前記第１および第２の素子分離絶縁膜は、その下部に前記ＳＯＩ層を有する部分トレンチ分離構造をなし、前記第３の素子分離絶縁膜は、前記ＳＯＩ層を貫通して前記埋め込み酸化膜に達する完全トレンチ分離構造を少なくとも一部分に含み、前記第１の領域には各々が前記ＳＯＩ層内に選択的に形成される第１導電型の第１のソースおよび第１のドレイン領域と、前記第１のソースおよび第１のドレイン領域間の前記ＳＯＩ層の領域上に第１のゲート酸化膜を介して形成される第１のゲート電極と、前記第１のソースおよび第１のドレイン領域間の前記ＳＯＩ層の第２導電型の領域である第１のボディ領域とを備える第１のＭＯＳトランジスタを有し、前記第１のゲート電極は、前記第１の素子分離絶縁膜上まで延在し、前記第１および第２の素子分離絶縁膜は、前記ＳＯＩ層の主面より下に延在する分離部の厚さより、前記ＳＯＩ層の主面から上側に突出する突き出し部の厚さが厚い構造を有する。
本発明に係る請求項１０記載の半導体装置は、土台となる基板部、前記基板部上に配設された埋め込み酸化膜、および前記埋め込み酸化膜上に配設されたＳＯＩ層を有するＳＯＩ基板と、前記ＳＯＩ層上の第１および第２の領域内にそれぞれ配設された第１および第２の素子分離絶縁膜と、前記第１の領域と前記第２の領域との間に配設された第３の素子分離絶縁膜とを備え、前記第１の素子分離絶縁膜は、その下部に前記ＳＯＩ層を有する部分トレンチ分離構造をなし、前記第２および第３の素子分離絶縁膜は、前記ＳＯＩ層を貫通して前記埋め込み酸化膜に達する完全トレンチ分離構造を少なくとも一部分に含み、前記第１の領域には各々が前記ＳＯＩ層内に選択的に形成される第１導電型のソースおよびドレイン領域と、前記ソースおよびドレイン領域間の前記ＳＯＩ層の領域上にゲート酸化膜を介して形成されるゲート電極と、前記ソースおよびドレイン領域間の前記ＳＯＩ層の第２導電型の領域であるボディ領域とを備えるＭＯＳトランジスタを有し、前記ゲート電極は、前記第１の素子分離絶縁膜上まで延在し、前記第１の素子分離絶縁膜は、前記ＳＯＩ層の主面より下に延在する分離部の厚さより、前記ＳＯＩ層の主面から上側に突出する突き出し部の厚さが厚い構造を有し、前記第２の素子分離絶縁膜は、前記完全トレンチ分離構造のみを有し、前記第３の素子分離絶縁膜は、前記完全トレンチ分離構造をなす部分と、前記部分トレンチ分離構造をなす部分とを有した併合トレンチ分離構造をなし、前記部分トレンチ分離構造をなす部分においては、前記分離部の厚さより前記突き出し部の厚さが厚く、前記分離部の厚さより前記分離部の下部の分離下ＳＯＩ層の厚さが厚く、前記第２の素子分離絶縁膜の前記突き出し部の厚さおよび前記第３の素子分離絶縁膜の前記完全トレンチ分離構造をなす部分における前記突き出し部の厚さは、前記第１の素子分離絶縁膜の前記突き出し部の厚さよりも薄い構造を有する。
本発明に係る請求項１記載の半導体装置によれば、第１および第２の素子分離絶縁膜が、ＳＯＩ層の主面より下に延在する分離部の厚さより、ＳＯＩ層の主面から上側に突出する突き出し部の厚さが厚い構造を有するので、第１および第２の素子分離絶縁膜上にゲート電極が延在する場合に当該ゲート電極の寄生容量が増加することを抑制でき、装置動作を良好に行うことができる。
本発明に係る請求項１０記載の半導体装置によれば、第２の素子分離絶縁膜の突き出し部の厚さおよび第３の素子分離絶縁膜の完全トレンチ分離構造をなす部分における突き出し部の厚さが、第１の素子分離絶縁膜の突き出し部の厚さよりも薄い構造を有するので、ゲート長変動幅を低減してゲートの寸法制御が容易となる。
＜序論＞
本発明に係る実施の形態の説明に先立って、本発明の技術思想に到達するまでの過程を図１および図２を用いて説明する。
図１および図２はスケールダウン前後のトランジスタおよび部分分離絶縁膜の構造を示す断面図である。
図１はスケールダウン前の状態を示しており、シリコン基板１と、当該シリコン基板１上に配設された埋め込み酸化膜２と、埋め込み酸化膜２上に配設されたＳＯＩ層３とで構成されるＳＯＩ基板ＳＢ上にＭＯＳトランジスタＴ１０が２個配設されている。
ＭＯＳトランジスタＴ１０の間は、その下部にＳＯＩ層３が配設された部分分離絶縁膜ＰＴ１０によって分離されている。
ＭＯＳトランジスタＴ１０は、ＳＯＩ層３上に選択的に配設されたゲート絶縁膜１０１、ゲート絶縁膜１０１上に配設されたゲート電極１０２および、それらの側面を覆うように配設されたサイドウォール絶縁膜１０３を備えている。
なお、図１に向かって左側のＭＯＳトランジスタＴ１０はゲート長方向での断面形状を表している。また、向かって右側のＭＯＳトランジスタＴ１０はゲート幅方向での断面形状を表しており、部分分離絶縁膜ＰＴ１０上にゲート電極１０２の一部が延在している。
また、ＭＯＳトランジスタＴ１０のサイドウォール絶縁膜１３の外側のＳＯＩ層３の表面内にはソース・ドレイン層１０５が配設され、ソース・ドレイン層１０５よりも浅い位置にはエクステンション層１０４が配設されている。
エクステンション層１０４は、ソース・ドレイン層よりも浅い接合となるように形成される不純物層であり、ソース・ドレイン層と同一導電型であり、ソース・ドレイン層として機能するのでソース・ドレインエクステンション層と呼称すべきであるが、便宜的にエクステンション層と呼称する。
ここで、ＭＯＳトランジスタＴ１０のゲート長をＬｇ１、ＳＯＩ層３の厚さをｔSOI1、部分分離絶縁膜ＰＴ１０の厚さをｔtot1とする。また、部分分離絶縁膜ＰＴ１０のうち、ＳＯＩ層３の主面から上側に突出する部分（突き出し部と呼称）の厚さをｔ1、ＳＯＩ層３の主面より下に延在する部分（分離部と呼称）の厚さをｔ2とする。なお、厚さｔ1と厚さｔ2との合計が厚さｔtot1に相当する。
このような構成の半導体装置をスケーリング比０．７でスケールダウンした構成を図２に示す。
図２においては、ＳＯＩ基板ＳＢ上にＭＯＳトランジスタＴ２０が２個配設され、ＭＯＳトランジスタＴ２０の間は、その下部にＳＯＩ層３が配設された部分分離絶縁膜ＰＴ２０によって分離されている。
ＭＯＳトランジスタＴ２０は、ＳＯＩ層３上に選択的に配設されたゲート絶縁膜２０１、ゲート絶縁膜２０１上に配設されたゲート電極２０２および、それらの側面を覆うように配設されたサイドウォール絶縁膜２０３を備えている。
なお、図２に向かって左側のＭＯＳトランジスタＴ２０はゲート長方向での断面形状を表している。また、向かって右側のＭＯＳトランジスタＴ２０はゲート幅方向での断面形状を表しており、部分分離絶縁膜ＰＴ２０上にゲート電極２０２の一部が延在している。
また、ＭＯＳトランジスタＴ２０のサイドウォール絶縁膜２０３の外側のＳＯＩ層３の表面内にはソース・ドレイン層２０５が配設され、ソース・ドレイン層２０５よりも浅い位置にはエクステンション層２０４が配設されている。
ここで、ＭＯＳトランジスタＴ２０のゲート長をＬｇ２、ＳＯＩ層３の厚さをｔSOI2、部分分離絶縁膜ＰＴ２０の厚さをｔtot2とする。また、部分分離絶縁膜ＰＴ２０のうち、ＳＯＩ層３の主面から上側に突出する部分の厚さをｔ3、ＳＯＩ層３の主面より下に延在する部分の厚さをｔ4とする。なお、厚さｔ3と厚さｔ4との合計が厚さｔtot2に相当する。
スケーリング比が０．７である場合、ゲート長Ｌｇ２はゲート長Ｌｇ１の０．７倍の長さにほぼ等しくなり、厚さｔSOI2はｔSOI1の０．７倍の厚さにほぼ等しくなり、厚さｔtot2は厚さｔtot1の０．７倍の厚さにほぼ等しくなる。
このように、半導体装置のスケールダウンに際しては、殆どの構成において半導体基板の主面に水平な方向および垂直な方向で、スケーリング比に従ったスケールダウンが実行される。
部分分離絶縁膜ＰＴ２０は、ＳＯＩ層３の厚さをｔSOI1の０．７倍の厚さにしたので、ＳＯＩ層３内に延在する部分の厚さも厚さｔ2の０．７倍となり、トータルの厚さｔtot2もそれに比例して薄くなる。その結果、部分分離絶縁膜ＰＴ２０の上に延在するゲート電極２０２の寄生容量が増加することになり、装置動作において好ましくない結果となる。
ここで、スケールダウンを行っても分離絶縁膜の膜厚を薄くしない構成として、ＳＯＩ層の主面より下に延在する部分の厚さを厚くする構成、すなわちトレンチを深くする構成が考えられるが、その場合は、分離絶縁膜の下部に配設されるＳＯＩ層の厚さが薄くなり、その部分の抵抗値が増大する可能性がある。また、トレンチの深さを正確に制御できない場合は、ＳＯＩ層の抵抗値がばらつくことになる。
そこで、発明者等はさらに検討を進め、分離絶縁膜のうち、ＳＯＩ層の主面より下に延在する部分の厚さを厚くするのではなく、ＳＯＩ層の主面から上側に突出する部分の厚さを厚くするという技術思想に到達した。以下に説明する本発明に係る実施の形態では、この技術思想を具現化した構成を示す。
＜Ａ．実施の形態１＞
＜Ａ−１．装置構成＞
本発明に係る半導体装置の実施の形態１として、まず、図３を用いてＳＯＩデバイス１００の平面構成を説明する。
図３において、Ｎチャネル型のＭＯＳトランジスタＴ１と、Ｐチャネル型のＭＯＳトランジスタＴ２とが、それぞれのゲート電極１２および２２がゲート長方向に並列するように隣り合って配設されている。
そして、ＭＯＳトランジスタＴ１およびＴ２の、それぞれのゲート電極１２および２２のゲート幅方向の一方の端縁部の先には電位固定のためのボディ固定領域ＢＲ１およびＢＲ２が配設されている。
なお、ＭＯＳトランジスタＴ１の配設領域とＭＯＳトランジスタＴ２の配設領域とは電気的に分離されており、その様子を図３においては便宜的に破線Ｘで示している。
次に、ＳＯＩデバイス１００の断面構成として、図３に示すＡ−Ａ線での断面構成を図４に示し、またＢ−Ｂ線での断面構成を図５に示す。
図４に示すようにＳＯＩデバイス１００は、シリコン基板１と、当該シリコン基板１上に配設された埋め込み酸化膜２と、埋め込み酸化膜２上に配設されたＳＯＩ層３とで構成されるＳＯＩ基板ＳＢ上に配設されている。
ＳＯＩ基板ＳＢ上は、Ｎチャネル型のＭＯＳトランジスタＴ１が配設されるＮＭＯＳ領域ＮＲ（第１の領域）とＰチャネル型のＭＯＳトランジスタＴ２が配設されるＰＭＯＳ領域ＰＲ（第２の領域）とに区分され、両領域はＦＴＩ構造とＰＴＩ構造とを併合した併合トレンチ分離（ＨＴＩ）構造を有する併合分離絶縁膜ＨＴ１によって電気的に分離されている。
ここで、併合分離絶縁膜ＨＴ１は、中央部分においてはＳＯＩ層３を貫通して埋め込み酸化膜２に達するＦＴＩ構造となり、両端縁部においては、その下部にＳＯＩ層３を有したＰＴＩ構造となって、断面の輪郭形状が略Ｔ字形となっている。
なお、併合トレンチ分離構造は上述した略Ｔ字形の形状に限定されるものではなく、ＰＴＩ構造とＦＴＩ構造とを有するものであれば断面形状に関係なく併合トレンチ分離構造と言うことができる。
また、ＮＭＯＳ領域ＮＲおよびＰＭＯＳ領域ＰＲのそれぞれにおいては、ＭＯＳトランジスタ間には部分分離絶縁膜ＰＴ１が配設されている。
なお、図３および図４においては、ＭＯＳトランジスタＴ１およびＴ２は、それぞれ１個ずつしか示していないが、これは便宜的なものであり、何れの構成もこの個数に限定されるものではない。
図４に示すように、ＭＯＳトランジスタＴ１は、ＳＯＩ層３上に選択的に配設されたゲート絶縁膜１１、ゲート絶縁膜１１上に配設されたゲート電極１２および、それらの側面を覆うように配設されたサイドウォール絶縁膜１３を備えている。
また、ＭＯＳトランジスタＴ１のサイドウォール絶縁膜１３の外側のＳＯＩ層３の表面内にはソース・ドレイン層１５が配設され、ソース・ドレイン層１５よりも浅い位置にはエクステンション層１４が配設されている。
ＭＯＳトランジスタＴ２は、ＳＯＩ層３上に選択的に配設されたゲート絶縁膜２１、ゲート絶縁膜２１上に配設されたゲート電極２２および、それらの側面を覆うように配設されたサイドウォール絶縁膜２３を備えている。
また、ＭＯＳトランジスタＴ２のサイドウォール絶縁膜２３の外側のＳＯＩ層３の表面内にはソース・ドレイン層２５が配設され、ソース・ドレイン層２５よりも浅い位置にはエクステンション層２４が配設されている。
ここで、エクステンション層１４および２４は、ソース・ドレイン層よりも浅い接合となるように形成される不純物層であり、ソース・ドレイン層と同一導電型であり、ソース・ドレイン層として機能するのでソース・ドレインエクステンション層と呼称すべきであるが、便宜的にエクステンション層と呼称する。
そして、ＳＯＩ基板ＳＢ上全域を覆うように、例えばシリコン酸化膜で構成される層間絶縁膜５が配設され、層間絶縁膜５を貫通して、ソース・ドレイン層１５および２５に接続されるように複数のコンタクト部ＣＨが設けられ、各コンタクト部ＣＨは層間絶縁膜５上の配線ＷＲに接続されている。
なお、層間絶縁膜５上にはさらに層間絶縁膜が多層に形成されるが、図４においては簡単化のため図示は省略している。
また、図５に示すように、ＭＯＳトランジスタＴ１が配設される領域ＮＲのボディ固定領域ＢＲ１とＭＯＳトランジスタＴ１のゲート電極１２直下のＳＯＩ層３とは、部分分離構造を有する部分分離絶縁膜ＰＴ１の下部のＳＯＩ層３（分離下ＳＯＩ層）を介して電気的に接続される構成となっている。なお、この構造は領域ＰＲのボディ固定領域ＢＲ２とＭＯＳトランジスタＴ２のゲート電極２２直下のＳＯＩ層３との間でも同じである。
＜Ａ−２．製造方法＞
次に、製造工程を順に示す断面図である図６〜図１２を用いて、ＳＯＩデバイス１００の製造方法について説明する。
まず、図６に示す工程において、ＳＩＭＯＸ法や貼り合わせ法などにより形成した、シリコン基板１、埋め込み酸化膜２およびＳＯＩ層３で構成されるＳＯＩ基板ＳＢを準備する。ここで、ＳＯＩ層３の膜厚は２０〜２００ｎｍ、埋め込み酸化膜２の膜厚は１０〜４００ｎｍである。
そして、ＳＯＩ層３上に、熱酸化により厚さ５〜３０ｎｍのパッド酸化膜ＰＤＸを形成した後、パッド酸化膜ＰＤＸ上に、ＣＶＤ法により６００〜８００℃の形成温度で厚さ１００〜２００ｎｍのシリコン窒化膜ＳＮを堆積する。
その後、シリコン窒化膜ＳＮ上にパターニングによりレジストマスクＲＭ１を形成する。レジストマスクＲＭ１は、トレンチを形成するための開口部を有している。
続いて、図７に示す工程においてレジストマスクＲＭ１をマスクとしてシリコン窒化膜ＳＮ、パッド酸化膜ＰＤＸおよびＳＯＩ層３をエッチングによりパターニングし、ＳＯＩ層３に部分トレンチＴＲ１およびＴＲ２を形成する。このエッチングにおいては、ＳＯＩ層３を完全にエッチングして埋め込み酸化膜２を露出させるのではなく、トレンチＴＲ１およびＴＲ２の底部に所定厚さ、より具体的には、ＳＯＩ層３の厚さの半分を超える厚さが残るようにエッチング条件を調整する。
次に、レジストマスクＲＭ１を除去した後、図８に示す工程において、露出したＳＯＩ層３を７００〜１１００℃の温度で熱酸化して、ＳＯＩ層３の表面に５〜３０ｎｍの厚さのシリコン酸化膜ＯＸ１を形成する。
次に、図９に示す工程において、ＳＯＩ基板ＳＢ上にパターニングによりレジストマスクＲＭ２を形成する。レジストマスクＲＭ２は、トレンチＴＲ１の所定部分だけが開口部ＯＰ１となるようなパターンを有している。より具体的には、後に形成される併合分離絶縁膜ＨＴ１（図４）のうち、ＳＯＩ層３を貫通して埋め込み酸化膜２に達する部分に対応する領域のみが開口部ＯＰ１となったパターンを有している。
そして、図１０に示す工程においてレジストマスクＲＭ２の開口パターンに合わせてトレンチＴＲ１をエッチングし、埋め込み酸化膜２を露出させるようにエッチングしてトレンチＴＲ１１を形成し、レジストマスクＲＭ２を除去する。
次に、図１１に示す工程において、ＳＯＩ基板全域に渡って厚さ１５０〜６００ｎｍのシリコン酸化膜ＯＸ２を形成し、シリコン酸化膜ＯＸ２によりトレンチＴＲ１、ＴＲ１１およびＴＲ２を完全に埋め込む。
シリコン酸化膜ＯＸ２は、例えばＨＤＰ（High Density Plasma）-ＣＶＤ法によって形成される。ＨＤＰ-ＣＶＤ法は、一般的なプラズマＣＶＤよりも１桁〜２桁高い密度のプラズマを使用し、スパッタリングとデポジションを同時に行いながら酸化膜を堆積するものであり、膜質の良好なシリコン酸化膜を得ることができる。
なお、シリコン酸化膜ＯＸ２はトレンチＴＲ１およびＴＲ２内を越えてＳＯＩ基板ＳＢの全面を覆うように形成されるので、少なくともシリコン窒化膜ＳＮの表面が露出する程度までＣＭＰ処理によりシリコン酸化膜ＯＸ２を研磨して平坦化する。このときシリコン窒化膜ＳＮを半分程度の厚さになるまで研磨しても良い。
次に、図１２に示す工程において、シリコン窒化膜ＳＮおよびパッド酸化膜ＰＤＸを、ウエットエッチングまたはドライエッチングにより除去することで、ＨＴＩ構造を有する併合分離絶縁膜ＨＴ１およびＰＴＩ構造を有する部分分離絶縁膜ＰＴ１を得る。
なお、図１２においては併合分離絶縁膜ＨＴ１および部分分離絶縁膜ＰＴ１に対面するＳＯＩ層３の表面にはシリコン酸化膜ＯＸ１が存在するように示されているが、図４においては両者は一体化したものとして扱い、記載を省略している。
以後、併合分離絶縁膜ＨＴ１および部分分離絶縁膜ＰＴ１で規定される活性領域上に、ゲート絶縁膜１１および２１、ゲート電極１２および２２を形成し、ゲート電極１２および２２をマスクとしてイオン注入を行って、それぞれエクステンション層１４および２４を形成し、ゲート電極１２および２２の側面にそれぞれサイドウォール絶縁膜１３および２３を形成する。そして、ゲート電極１２およびサイドウォール絶縁膜１３をマスクとしてイオン注入を行って、ソース・ドレイン層１５を形成し、ゲート電極２２および２４をサイドウォール絶縁膜２３をマスクとしてイオン注入を行って、ソース・ドレイン層２５を形成する。
その後、ＳＯＩ基板ＳＢの主面全面に渡って層間絶縁膜５を形成し、層間絶縁膜５を貫通してソース・ドレイン層１５および２５に達するコンタクト部ＣＨを設け、コンタクト部ＣＨに配線層ＷＲを接続することで、図４に示すＳＯＩデバイス１００が形成される。
＜Ａ−３．効果＞
以上説明したＳＯＩデバイス１００においては、ＭＯＳトランジスタＴ１およびＴ２のそれぞれのボディ領域は、部分分離絶縁膜ＰＴ１の下部のＳＯＩ層３を通じてボディ固定領域ＢＲ１およびＢＲ２とキャリアの移動が可能であり、キャリアがチャネル形成領域に溜まるということを防止でき、またチャネル形成領域の電位を固定することができるので、基板浮遊効果を抑制できる。
また、図４および図５に示すように、ＮＭＯＳ領域ＮＲおよびＰＭＯＳ領域ＰＲのそれぞれにおいては、ＭＯＳトランジスタ間に部分分離絶縁膜ＰＴ１を配設しているが、部分分離絶縁膜ＰＴ１は、トレンチ深さ、すなわちＳＯＩ層３の主面より下に延在する部分（分離部）の厚さより、ＳＯＩ層３の主面から上側に突出する部分（突き出し部）の厚さが厚い構造であるとともに、部分分離絶縁膜ＰＴ１の下部のＳＯＩ層３（分離下ＳＯＩ層）の厚さが、分離部よりも厚くなった構造となっている。
このような構造を採用することで、図５に示すように、部分分離絶縁膜ＰＴ１上に延在するゲート電極１２の寄生容量が増加することを抑制でき、装置動作を良好に行うことができる。
また、上記のような構造を採用することで、部分分離絶縁膜ＰＴ１の分離部の厚さがＳＯＩ層３の厚さに占める割合は小さくなり、半導体装置のスケールダウンを行って、ＳＯＩ層３の厚さを所定のスケーリング比に基づいて薄くした場合でも、部分分離絶縁膜ＰＴ１のトータル厚さはスケーリング比に従って薄くなることがなく、部分分離絶縁膜ＰＴ１の厚さをほぼ保つことができる。
なお、寄生容量抑制の観点からは、部分分離絶縁膜ＰＴ１のトータルの厚さは、厚いほど望ましいが、現実的な厚さとしては、分離部の厚さの２倍ないし６倍程度の厚さに設定される。また、分離部の厚さは、ＳＯＩ層３の厚さの半分以下（より望ましくはＳＯＩ層３の厚さの３分の１ないし４分の１）の厚さに設定される。
また、図４に示したようにＮＭＯＳ領域ＮＲとＰＭＯＳ領域ＰＲとの間には、併合分離絶縁膜ＨＴ１が配設され、上記２つの領域を完全に電気的に分離することができるので、ラッチアップの発生を防止することが可能となる。
また、併合分離絶縁膜ＨＴ１の形成においては、その過程で部分分離絶縁膜ＰＴ１を形成する工程を経るので、部分分離絶縁膜ＰＴ１は、併合分離絶縁膜ＨＴ１の形成過程で形成することができ、効率的な製造が可能となる。
また、図４に示すように、高濃度の不純物領域であるソース・ドレイン層１５および２５は、埋め込み酸化膜２に接するように形成されているので、トランジスタの動作時には空乏層が埋め込み酸化膜２に接し、ソース・ドレインの寄生容量はバルクシリコン基板に形成されたデバイス（バルクデバイス）より小さくなり、ＳＯＩデバイスのバルクデバイスに対する優位性を確保できる。
さらに、トレンチ深さ（分離部の厚さ）はＳＯＩ層３の半分以下になっているため、分離構造を設ける際にＳＯＩ基板に加わるストレスも小さくなり、ストレスに起因するソース・ドレインの異常接合リーク電流も抑制できる。
また、図５に示すように、高濃度の不純物領域であるボディ固定領域ＢＲ１とトランジスタのボディ領域とは、分離下ＳＯＩ層を介して電気的に接続されることになる。このため、ＮＭＯＳ領域ＮＲおよびＰＭＯＳ領域ＰＲともに、可能な限り分離下ＳＯＩ層の膜札を厚くして抵抗値を低くすることが望ましく、この点においても分離部の厚さを薄くして、分離下ＳＯＩ層の厚さを厚くできる本発明の構造は有利である。
さらに言えば、分離下ＳＯＩ層には、ソース・ドレイン層の形成に際してソース・ドレイン不純物の一部が分離絶縁膜を通過して注入（ソース・ドレイン注入）され、ＳＯＩ層に含まれる不純物（ソース・ドレイン不純物とは反対導電型）の実効濃度を低下させて、分離下ＳＯＩ層の抵抗値を増加させる可能性があるが、分離下ＳＯＩ層の厚さを厚くできる本発明の構造であれば、ソース・ドレイン注入に起因して分離下ＳＯＩ層の抵抗値が多少増加しても、その増加分をキャンセルできる。
＜Ａ−４．変形例＞
なお、以上の説明では、分離絶縁膜の分離部よりも分離下ＳＯＩ層の厚さが厚くなった構造を説明したが、分離下ＳＯＩ層の抵抗値を考慮せずとも良いのであれば、分離絶縁膜の分離部よりも突き出し部の厚さを厚くした構造であれば、必ずしも分離絶縁膜の分離部よりも分離下ＳＯＩ層の厚さを厚くせずとも良い。
＜Ｂ．実施の形態２＞
＜Ｂ−１．装置構成＞
以上説明した実施の形態１においては、ＮＭＯＳ領域ＮＲとＰＭＯＳ領域ＰＲとで、部分分離絶縁膜ＰＴ１や併合分離絶縁膜ＨＴ１などの分離絶縁膜の厚さが同じである構成を説明したが、ＮＭＯＳ領域ＮＲとＰＭＯＳ領域ＰＲとで分離絶縁膜の厚さが異なる構成としても良い。
すなわち、ゲート電極の形成工程では、基板は全面にゲート電極材であるポリシリコン層を形成した後、ＮＭＯＳ領域ＮＲとＰＭＯＳ領域ＰＲとで同時に選択的にエッチングすることでゲート電極を成形するが、Ｎチャネル型とＰチャネル型とでゲート電極に注入（ゲート注入）する不純物の量が異なるので、成形に際してのエッチンググレートが異なり、ゲート電極長の仕上がり寸法が異なることになる。
より具体的には、ゲート幅および分離絶縁膜の突き出し部の厚さが同じであれば、Ｎチャネル型のＭＯＳトランジスタよりもゲートエッチングレートが小さなＰチャネル型のＭＯＳトランジスタの方がゲート電極長が１０〜２０ｎｍ程度広くなる。
しかし、ＰＭＯＳ領域ＰＲでの分離絶縁膜の突き出し部の厚さを低くすれば、Ｐチャネル型のＭＯＳトランジスタのゲート電極長をＮチャネル型のＭＯＳトランジスタと同程度にできる。
この理由について、図１３〜図１７を用いて説明する。
図１３は、ＳＯＩ層上から分離絶縁膜上にかけて延在するゲート電極ＧＴ１を表す平面図であり、ＳＯＩ層３と分離絶縁膜ＰＴとの境界を破線Ｙで示し、分離領域にはハッチングを付している。
図１３に示すようにゲート電極ＧＴ１は、その側面が裾広がりの傾斜を有するように形成され、ゲート電極ＧＴ１の底面部、すなわちＳＯＩ層３あるいは分離絶縁膜ＰＴに接する部分でのゲート長は、ゲート電極ＧＴ１の上面部でのゲート長Ｌｇより広くなっている。
ここで、ＳＯＩ層と分離絶縁膜との境界部でのゲート電極ＧＴ１の底面部のゲート長を長さＬｇｅとし、ゲート電極ＧＴ１のゲート幅方向での中央部の底面部のゲート長を長さＬｇｃとして示している。
これは一般的な現象であり、ゲート寸法の制御という観点からは、傾斜角度が垂直に近い方が望ましい。
しかし、現実には、ＳＯＩ層と分離絶縁膜との境界では傾斜がより顕著になっている。これは、ゲート電極材であるポリシリコン層を形成した場合、分離絶縁膜ＰＴとＳＯＩ層３との段差に起因して、両者の境界部分でのゲート電極材の厚さが厚くなった結果、エッチングが全領域で均一に進行しなくなるためと考えられる。
また、図１３におけるＣ−Ｃ線での断面構成を図１４に、Ｄ−Ｄ線での断面構成を図１５に、Ｅ−Ｅ線での断面構成を図１６に示す。
このように、図１４および図１５に示すように、ゲート電極ＧＴ１の場所によってゲート長が異なると、ＭＯＳトランジスタの動作特性に影響が及ぶ可能性がある。
ここで、長さＬｇｅと長さＬｇｃとの差（Ｌｇｅ−Ｌｇｃ）をΔＬｇ（ゲート長変動幅）とすると、ΔＬｇが小さいものほどゲート電極の全域でゲート長が均一ということになり、ＭＯＳトランジスタの動作特性が良好と言える。
そして、ΔＬｇは、分離絶縁膜の突き出し部の厚さが高くなるほど大きくなる傾向にある。
図１７には、ゲート長変動幅ΔＬｇと分離絶縁膜の突き出し部の厚さ（突き出し厚さ）Ｌｔ（図１６）との関係を示す。
図１７に示すように、突き出し厚さＬｔが１００ｎｍである場合、ΔＬｇは４０ｎｍであるが、突き出し厚さＬｔが８０ｎｍである場合、ΔＬｇは２０ｎｍとなる。
このように、分離絶縁膜の突き出し部の厚さを薄くすれば、ゲート長変動幅を低減できる。このことは、ゲート電極長が広くなることを防止できることを意味している。
この現象を利用することで、ゲートエッチンググレートの差異に起因するゲート電極長の仕上がり寸法の差異を解消することができる。
すなわち、先に説明したように、ゲート幅および分離絶縁膜の突き出し部の厚さが同じであれば、Ｎチャネル型のＭＯＳトランジスタよりもＰチャネル型のＭＯＳトランジスタの方がゲート電極長が１０〜２０ｎｍ程度広くなるが、ＰＭＯＳ領域での分離絶縁膜の突き出し厚さを、ＮＭＯＳ領域ＮＲよりも１０〜２０ｎｍ程度薄くすれば、図１７に示すようにΔＬｇは１０〜２０ｎｍ小さくなるので、ゲート電極長の広がりを解消でき、Ｐチャネル型のＭＯＳトランジスタのゲート電極長をＮチャネル型のＭＯＳトランジスタと同程度にできる。
ここで、ＮＭＯＳ領域ＮＲとＰＭＯＳ領域ＰＲとで分離絶縁膜の厚さが異なる構成の一例をＳＯＩデバイス１００Ａとして図１８に示す。なお、図１８においては図４に示すＳＯＩデバイス１００と同一の構成については同一の符号を付し、重複する説明は省略する。
図１８に示すように、ＮＭＯＳ領域ＮＲとＰＭＯＳ領域ＰＲとを電気的に分離する併合分離絶縁膜ＨＴ２は、ＰＭＯＳ領域ＰＲ側の突き出し部の厚さがＮＭＯＳ領域ＮＲ側よりも薄く構成されている。
このため、併合分離絶縁膜ＨＴ２上にＭＯＳトランジスタＴ２のゲート電極２２が延在する場合には、ゲート電極２１のゲート電極長が広くなることを防止できる。
また、ＰＭＯＳ領域ＰＲにおいては、ＭＯＳトランジスタ間に配設される部分分離絶縁膜ＰＴ２の突き出し部の厚さは、ＮＭＯＳ領域ＮＲにおける部分分離絶縁膜ＰＴ１よりも薄く構成されている。
このような構成を採用することで、ゲートエッチンググレートが小さなＰチャネル型のＭＯＳトランジスタＴ２のゲート電極２２であっても、ゲート電極長をＮチャネル型のＭＯＳトランジスタＴ１と同程度にできる。
＜Ｂ−２．製造方法＞
また、ＳＯＩデバイス１００Ａの製造工程を、図１９および図２０を用いて説明する。
まず、図６〜図１１を用いて説明したＳＯＩデバイス１００の製造工程を経て、シリコン酸化膜ＯＸ２によりトレンチＴＲ１、ＴＲ１１およびＴＲ２を完全に埋め込んだ後、少なくともシリコン窒化膜ＳＮの表面が露出する程度までＣＭＰ処理によりシリコン酸化膜ＯＸ２を研磨して平坦化する。
その後、図１９に示す工程において、ＮＭＯＳ領域ＮＲ上をレジストマスクＲＭ３で覆い、ＰＭＯＳ領域ＰＲの全域にイオン注入を行う。この時のイオン注入は、ボロン（Ｂ）、リン（Ｐ）、ヒ素（Ａｓ）などイオンを、ドーズ量１×１０12／ｃｍ2以上で注入を行う。なお、注入エネルギーはＡｓであれば３０ｋｅＶ以下で、ＢやＰであれば１０ｋｅＶ以下に設定し、シリコン酸化膜ＯＸ２の表面近傍に注入ダメージが与えられるようにする。
レジストマスクＲＭ３を除去した後、フッ酸（ＨＦ）処理を行うが、注入ダメージを有するＰＭＯＳ領域ＰＲのシリコン酸化膜ＯＸ２はフッ酸に対するエッチングレートは、ＮＭＯＳ領域ＮＲのシリコン酸化膜ＯＸ２よりも高いので、エッチングが速く進み、突き出し部の厚さがＮＭＯＳ領域ＮＲ側よりも薄くなる。その後、シリコン窒化膜ＳＮおよびパッド酸化膜ＰＤＸを、ウエットエッチングまたはドライエッチングにより除去する。
この結果、図２０に示すように、ＰＭＯＳ領域ＰＲ側の突き出し部の厚さがＮＭＯＳ領域ＮＲ側よりも薄くなった併合分離絶縁膜ＨＴ２および部分分離絶縁膜ＰＴ１よりも薄い部分分離絶縁膜ＰＴ２が得られる。
＜Ｂ−３．効果＞
以上説明したように、ＮＭＯＳ領域とＰＭＯＳ領域とで分離絶縁膜の厚さが異なる構成とすることで、ゲートエッチンググレートの差異に起因するゲート電極長の仕上がり寸法の差異を解消することができる。
＜Ｂ−４．変形例１＞
以上の説明においては、ＮＭＯＳ領域とＰＭＯＳ領域とで分離絶縁膜の厚さが異なる構成を示したが、領域によって分離絶縁膜の厚さを変える例としては、動作電圧の異なる領域への適用が考えられる。
例えば、入出力回路（Ｉ／Ｏ）部およびコア回路部を備える半導体装置においては、Ｉ／Ｏ部の動作電圧は３．３Ｖであり、コア回路部の動作電圧は１．２Ｖという構成がある。
そして、このような半導体装置においては、Ｉ／Ｏ部のＭＯＳトランジスタのゲート電極長は、コア回路部のＭＯＳトランジスタのゲート電極長よりも太く設定されており、寸法制御の制限が緩やかである。
このため、Ｉ／Ｏ部では分離絶縁膜の突き出し部の厚さ（突き出し厚さ）をコア回路部よりも厚めに設定することができ、ゲート電極の寄生容量をより低減することが可能となる。
例えば、コア回路部のゲート長が１００ｎｍで、Ｉ／Ｏ部のゲート長が４００ｎｍに設定される場合、先に説明したゲート長変動幅ΔＬｇが２０ｎｍであると、コア回路部の寸法変動比は２０／１００で２０％となるが、Ｉ／Ｏ部の寸法変動比は２０／４００で５％となる。
従って、寸法変動比が２０％までは許容範囲ということであれば、コア回路部ではゲート長変動幅ΔＬｇは８０ｎｍとなり、それに対応する分離絶縁膜の突き出し厚さは１００ｎｍを超える値となる（図１７）。なお、図１７からコア回路部の突き出し厚さは８０ｎｍとなる。
ここで、ここで、コア回路部とＩ／Ｏ部とで分離絶縁膜の厚さが異なる構成の一例をＳＯＩデバイス２００として図２１に示す。
図２１に示すようにＳＯＩデバイス２００は、シリコン基板１と、当該シリコン基板１上に配設された埋め込み酸化膜２と、埋め込み酸化膜２上に配設されたＳＯＩ層３とで構成されるＳＯＩ基板ＳＢ上に配設されている。
ＳＯＩ基板ＳＢ上は、コア回路領域ＣＲ（第２の領域）と入出力回路領域ＩＯＲ（第１の領域）とに区分され、両領域の間は併合分離絶縁膜ＨＴ３によって電気的に分離されている。
ここで、併合分離絶縁膜ＨＴ３は、中央部分においてはＳＯＩ層３を貫通して埋め込み酸化膜２に達するＦＴＩ構造となり、両端縁部においては、その下部にＳＯＩ層３を有したＰＴＩ構造となって、断面の輪郭形状が略Ｔ字形となっている。
また、コア回路領域ＣＲと入出力回路領域ＩＯＲのそれぞれにおいては、ＭＯＳトランジスタ間には部分分離絶縁膜ＰＴ３およびＰＴ４が配設されている。
コア回路領域ＣＲを構成するＭＯＳトランジスタＴ３は、ＳＯＩ層３上に選択的に配設されたゲート絶縁膜３１、ゲート絶縁膜３１上に配設されたゲート電極３２および、それらの側面を覆うように配設されたサイドウォール絶縁膜３３を備えている。
また、ＭＯＳトランジスタＴ３のサイドウォール絶縁膜３３の外側のＳＯＩ層３の表面内にはソース・ドレイン層３５が配設され、ソース・ドレイン層３５よりも浅い位置にはエクステンション層３４が配設されている。
入出力回路領域ＩＯＲを構成するＭＯＳトランジスタＴ４は、ＳＯＩ層３上に選択的に配設されたゲート絶縁膜４１、ゲート絶縁膜４１上に配設されたゲート電極４２および、それらの側面を覆うように配設されたサイドウォール絶縁膜４３を備えている。なお、ＭＯＳトランジスタＴ４のゲート絶縁膜４１は、ＭＯＳトランジスタＴ３のゲート絶縁膜３１よりも厚く形成されている。
また、ＭＯＳトランジスタＴ４のサイドウォール絶縁膜４３の外側のＳＯＩ層３の表面内にはソース・ドレイン層４５が配設され、ソース・ドレイン層４５よりも浅い位置にはエクステンション層４４が配設されている。
図２１に示すように、コア回路領域ＣＲと入出力回路領域ＩＯＲとを電気的に分離する併合分離絶縁膜ＨＴ３は、入出力回路領域ＩＯＲ側の突き出し部の厚さがコア回路領域ＣＲ側よりも厚く構成されている。
また、入出力回路領域ＩＯＲにおいては、ＭＯＳトランジスタ間に配設される部分分離絶縁膜ＰＴ４の突き出し部の厚さは、コア回路領域ＣＲにおける部分分離絶縁膜ＰＴ３よりも厚く構成されている。
このような構成を採用することで、入出力回路領域ＩＯＲにおいてはゲート電極の寄生容量をより低減することが可能となる。
＜Ｂ−５．変形例２＞
＜Ｂ−５−１．メモリセル部への適用例１＞
また、ＳＲＡＭ（Static Random Access Memory）などのメモリデバイスにおいては、メモリセル部と論理演算処理を行う演算部とを有するが、メモリセル部においてはゲート電極の寸法制御が重要となるため、分離絶縁膜の突き出し部の厚さを、演算部などの他の回路領域より薄くすることが望ましい。
すなわち、通常、メモリセル部は集積度を高めるため、加工限界に近い寸法でゲート電極幅が設定されている。一方、演算部などの他の回路領域ではメモリセル部よりはゲート電極幅が広く設定される。
そして、分離絶縁膜の突き出し部の厚さが同じであれば、ゲート電極幅が狭い方がゲート電極長が広く（太く）なる傾向にあるので、メモリセル部では、分離絶縁膜の突き出し部の厚さを他の回路領域よりも１０〜２０ｎｍ薄くすることが望ましい。
この構成を採用することで、メモリセル部におけるゲート電極の寸法制御を容易に行うことができる。
また、寄生容量低減のために、メモリセル部での分離絶縁膜には全てＦＴＩ構造を採用することも有効である。この場合には、分離絶縁膜の突き出し部の厚さを薄くすることができるので、ゲート長変動幅を低減してゲートの寸法制御が容易となる。
また、メモリセル部の分離絶縁膜を全てＦＴＩ構造とした場合、基板浮遊効果の影響がＭＯＳトランジスタに及ぶことが考えられるが、これを低減するには、Ｐチャネル型のＭＯＳトランジスタでメモリセル部を構成することが有効である。
すなわちＰチャネル型のＭＯＳトランジスタは、Ｎチャネル型のＭＯＳトランジスタに比べてキャリアの移動度が小さく、電流も小さく、余剰キャリアのボディ領域への蓄積が少ないので、基板浮遊効果の影響を受けにくいからである。
なお、メモリセル部の周辺に配置されるデコーダなどの周辺回路や演算部においては、図４を用いて説明したＳＯＩデバイス１００のようにＰＴＩ構造やＨＴＩ構造の分離絶縁膜を使用することで基板浮遊効果を抑制するようにすれば良い。
＜Ｂ−５−２．メモリセル部への適用例２＞
さらに、メモリセル部のトランジスタを全てＰチャネル型で構成することができないような場合、例えばＣＭＯＳ（Complementary ＭＯＳ)インバータを有するような場合には、Ｐチャネル型のＭＯＳトランジスタが配設されたＰＭＯＳ領域ＰＲについては分離絶縁膜を全てＦＴＩ構造とすることが有効である。この構成の一例について、図２２および図２３を用いて説明する。
図２２はメモリセル内のＣＭＯＳインバータを有する領域を表す平面図であり、当該領域はＰＭＯＳ領域ＰＲとＮＭＯＳ領域ＮＲとに区分されている。
図２２に示すように、複数の活性領域ＡＲが並列して配設され、当該複数の活性領域ＡＲ上に跨るようにゲート電極ＧＴ１０およびＧＴ２０が配設されている。ゲート電極ＧＴ１０およびＧＴ２０は、何れもＰＭＯＳ領域ＰＲ内の活性領域領域ＡＲとＮＭＯＳ領域ＮＲ内の活性領域領域ＡＲとに跨るように配設され、それぞれＣＭＯＳインバータを構成するＰチャネル型およびＮチャネル型のＭＯＳトランジスタの共通のゲート電極を構成している。
図２２に示すＧ−Ｇ線での断面構成を図２３に示す。
図２３に示すように、ＳＯＩ基板ＳＢ上は、ＰＭＯＳ領域ＰＲとＮＭＯＳ領域ＮＲとに区分され、ＰＭＯＳ領域ＰＲとＮＭＯＳ領域ＮＲとの間は、併合分離絶縁膜ＨＴ４によって電気的に分離され、ＰＭＯＳ領域ＰＲ内においては、ＭＯＳトランジスタ間には完全分離絶縁膜ＦＴが配設され、ＮＭＯＳ領域ＮＲ内においては、ＭＯＳトランジスタ間には部分分離絶縁膜ＰＴ５が配設されている。そしてゲート電極ＧＴ１０は複数の活性領域領域ＡＲ上に跨るように、ゲート絶縁膜ＧＸを間に介して配設されている。
ここで、併合分離絶縁膜ＨＴ４は、ＰＭＯＳ領域ＰＲ側がＳＯＩ層３を貫通して埋め込み酸化膜２に達するＦＴＩ構造となり、ＮＭＯＳ領域ＮＲ側が、その下部にＳＯＩ層３を有したＰＴＩ構造となっている。
そして、ＰＭＯＳ領域ＰＲにおいては、完全分離絶縁膜ＦＴおよび併合分離絶縁膜ＨＴ４の突き出し部の厚さが薄くなっている。
このようにＦＴＩ構造部分での突き出し部の厚さを薄くすることで、ゲート長変動幅を低減してゲートの寸法制御が容易となる。
スケールダウン前のトランジスタおよび部分分離絶縁膜の構造を示す断面図である。 スケールダウン後のトランジスタおよび部分分離絶縁膜の構造を示す断面図である。 本発明に係る実施の形態１のＳＯＩデバイスの平面構成を説明する図である。 本発明に係る実施の形態１のＳＯＩデバイスの断面構成を説明する図である。 本発明に係る実施の形態１のＳＯＩデバイスの断面構成を説明する図である。 本発明に係る実施の形態１のＳＯＩデバイスの製造方法を説明する断面図である。 本発明に係る実施の形態１のＳＯＩデバイスの製造方法を説明する断面図である。 本発明に係る実施の形態１のＳＯＩデバイスの製造方法を説明する断面図である。 本発明に係る実施の形態１のＳＯＩデバイスの製造方法を説明する断面図である。 本発明に係る実施の形態１のＳＯＩデバイスの製造方法を説明する断面図である。 本発明に係る実施の形態１のＳＯＩデバイスの製造方法を説明する断面図である。 本発明に係る実施の形態１のＳＯＩデバイスの製造方法を説明する断面図である。 ゲート電極のゲート長変動を説明する平面図である。 ゲート電極のゲート長変動を説明する断面図である。 ゲート電極のゲート長変動を説明する断面図である。 ゲート電極のゲート長変動を説明する断面図である。 ゲート電極のゲート長変動幅と分離絶縁膜の突き出し部の厚さとの関係を示す図である。 本発明に係る実施の形態２のＳＯＩデバイスの断面構成を説明する図である。 本発明に係る実施の形態２のＳＯＩデバイスの製造方法を説明する断面図である。 本発明に係る実施の形態２のＳＯＩデバイスの製造方法を説明する断面図である。 本発明に係る実施の形態２のＳＯＩデバイスの変形例の断面構成を説明する図である。 本発明に係る実施の形態２のＳＯＩデバイスの変形例の平面構成を説明する図である。 本発明に係る実施の形態２のＳＯＩデバイスの変形例の断面構成を説明する図である。
符号の説明
ＰＴ１，ＰＴ２，ＰＴ３，ＰＴ４，ＰＴ５ 部分分離絶縁膜、ＨＴ１，ＨＴ２，ＨＴ３，ＨＴ４ 併合分離絶縁膜、ＦＴ 完全分離絶縁膜。

Claims (14)

  1. 土台となる基板部、前記基板部上に配設された埋め込み酸化膜、および前記埋め込み酸化膜上に配設されたＳＯＩ層を有するＳＯＩ基板と、
    前記ＳＯＩ層上の第１および第２の領域内にそれぞれ配設された第１および第２の素子分離絶縁膜と、
    前記第１の領域と前記第２の領域との間に配設された第３の素子分離絶縁膜と、を備え、
    前記第１および第２の素子分離絶縁膜は、その下部に前記ＳＯＩ層を有する部分トレンチ分離構造をなし、
    前記第３の素子分離絶縁膜は、前記ＳＯＩ層を貫通して前記埋め込み酸化膜に達する完全トレンチ分離構造を少なくとも一部分に含み、
    前記第１の領域には各々が前記ＳＯＩ層内に選択的に形成される第１導電型の第１のソースおよび第１のドレイン領域と、
    前記第１のソースおよび第１のドレイン領域間の前記ＳＯＩ層の領域上に第１のゲート酸化膜を介して形成される第１のゲート電極と、
    前記第１のソースおよび第１のドレイン領域間の前記ＳＯＩ層の第２導電型の領域である第１のボディ領域とを備える第１のＭＯＳトランジスタを有し、
    前記第１のゲート電極は、前記第１の素子分離絶縁膜上まで延在し、
    前記第１および第２の素子分離絶縁膜は、
    前記ＳＯＩ層の主面より下に延在する分離部の厚さより、前記ＳＯＩ層の主面から上側に突出する突き出し部の厚さが厚い構造を有する、半導体装置。
  2. 前記第２の領域には各々が前記ＳＯＩ層内に選択的に形成される第２導電型の第２のソースおよび第２のドレイン領域と、
    前記第２のソースおよび第２のドレイン領域間の前記ＳＯＩ層の領域上に第２のゲート酸化膜を介して形成される第２のゲート電極と、
    前記第２のソースおよび第２のドレイン領域間の前記ＳＯＩ層の第１導電型の領域である第２のボディ領域とを備える第２のＭＯＳトランジスタを有し、
    前記第２のゲート電極は、前記第２の素子分離絶縁膜上まで延在する、請求項１記載の半導体装置。
  3. 前記第１および第２の素子分離絶縁膜は、
    前記分離部の厚さより、前記分離部の下部の分離下ＳＯＩ層の厚さが厚い、請求項２記載の半導体装置。
  4. 前記第３の素子分離絶縁膜は、
    前記完全トレンチ分離構造をなす部分と、前記部分トレンチ分離構造をなす部分とを有した併合トレンチ分離構造をなし、
    前記部分トレンチ分離構造をなす部分においては、前記分離部の厚さより、前記突き出し部の厚さが厚く、前記分離部の厚さより、前記分離下ＳＯＩ層の厚さが厚い、請求項３記載の半導体装置。
  5. 前記第１および第２の素子分離絶縁膜は、
    前記突き出し部の厚さがそれぞれで異なる、請求項２記載の半導体装置。
  6. 前記第３の素子分離絶縁膜は、
    前記第１または第２の領域内に含まれる前記部分トレンチ分離構造をなす部分の前記突き出し部の厚さが、前記第１または第２の素子分離絶縁膜の前記突き出し部の厚さと同じである、請求項５記載の半導体装置。
  7. 前記第１のＭＯＳトランジスタはＮチャネル型であって、
    前記第２のＭＯＳトランジスタはＰチャネル型であって、
    前記第１の素子分離絶縁膜の前記突き出し部の厚さが、前記第２の素子分離絶縁膜の前記突き出し部よりも厚い、請求項５記載の半導体装置。
  8. 前記第１のＭＯＳトランジスタは、第１の電圧で動作し、
    前記第２のＭＯＳトランジスタは、第２の電圧で動作し、
    前記第１の素子分離絶縁膜の前記突き出し部の厚さが、前記第２の素子分離絶縁膜の前記突き出し部よりも厚い、請求項５記載の半導体装置。
  9. 前記第１のＭＯＳトランジスタの前記第１のゲート電極は、第１のゲート電極幅を有し、
    前記第２のＭＯＳトランジスタの前記第２のゲート電極は、第２のゲート電極幅を有し、
    前記第１の素子分離絶縁膜の前記突き出し部の厚さが、前記第２の素子分離絶縁膜の前記突き出し部よりも厚い、請求項５記載の半導体装置。
  10. 前記第１および第２のＭＯＳトランジスタのそれぞれの、第１のソースおよび第１のドレイン領域および第２のソースおよび第２のドレイン領域は、前記埋め込み酸化膜に接する、請求項７ないし請求項９の何れかに記載の半導体装置。
  11. 土台となる基板部、前記基板部上に配設された埋め込み酸化膜、および前記埋め込み酸化膜上に配設されたＳＯＩ層を有するＳＯＩ基板と、
    前記ＳＯＩ層上の第１および第２の領域内にそれぞれ配設された第１および第２の素子分離絶縁膜と、
    前記第１の領域と前記第２の領域との間に配設された第３の素子分離絶縁膜と、を備え、
    前記第１の素子分離絶縁膜は、その下部に前記ＳＯＩ層を有する部分トレンチ分離構造をなし、
    前記第２および第３の素子分離絶縁膜は、前記ＳＯＩ層を貫通して前記埋め込み酸化膜に達する完全トレンチ分離構造を少なくとも一部分に含み、
    前記第１の領域には各々が前記ＳＯＩ層内に選択的に形成される第１導電型のソースおよびドレイン領域と、
    前記ソースおよびドレイン領域間の前記ＳＯＩ層の領域上にゲート酸化膜を介して形成されるゲート電極と、
    前記ソースおよびドレイン領域間の前記ＳＯＩ層の第２導電型の領域であるボディ領域とを備えるＭＯＳトランジスタを有し、
    前記ゲート電極は、前記第１の素子分離絶縁膜上まで延在し、
    前記第１の素子分離絶縁膜は、
    前記ＳＯＩ層の主面より下に延在する分離部の厚さより、前記ＳＯＩ層の主面から上側に突出する突き出し部の厚さが厚い構造を有し、
    前記第２の素子分離絶縁膜は、前記完全トレンチ分離構造のみを有し、
    前記第３の素子分離絶縁膜は、
    前記完全トレンチ分離構造をなす部分と、前記部分トレンチ分離構造をなす部分とを有した併合トレンチ分離構造をなし、前記部分トレンチ分離構造をなす部分においては、前記分離部の厚さより前記突き出し部の厚さが厚く、前記分離部の厚さより前記分離部の下部の分離下ＳＯＩ層の厚さが厚く、
    前記第２の素子分離絶縁膜の前記突き出し部の厚さおよび前記第３の素子分離絶縁膜の前記完全トレンチ分離構造をなす部分における前記突き出し部の厚さは、前記第１の素子分離絶縁膜の前記突き出し部の厚さよりも薄い構造を有する、半導体装置。
  12. 前記第１の領域に配設される前記ＭＯＳトランジスタはＮチャネル型であって、
    前記第２の領域は、Ｐチャネル型のＭＯＳトランジスタが配設される領域である、請求項１１記載の半導体装置。
  13. 前記ゲート電極は、前記第３の素子分離絶縁膜の前記部分トレンチ分離構造をなす部分上まで延在する、請求項１２記載の半導体装置。
  14. 前記第３の素子分離絶縁膜は、
    前記第１の領域上の第１の部分と前記第２の領域上の第２の部分と前記第１の領域と前記第２の領域の間で埋め込み酸化膜に接する第３の部分が連続する、請求項４、請求項５、請求項１０の何れか１項に記載の半導体装置。
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