TW201530758A - 半導體裝置及半導體裝置之製造方法 - Google Patents

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Yasushi Ishii
Tetsuo Adachi
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Renesas Electronics Corp
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    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48617—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
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    • H01L2224/48799—Principal constituent of the connecting portion of the wire connector being Copper (Cu)
    • H01L2224/488—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48817—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
    • H01L2224/48824—Aluminium (Al) as principal constituent
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    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
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    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
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Abstract

本發明係一種半導體裝置及半導體裝置之製造方法，其課題為使半導體裝置之信賴性提升。 解決手段係半導體晶片(半導體裝置)(CHP1)係在平面視中，具有沿著半導體晶片(CHP1)之周緣部的邊(晶片端邊)(Cs1)，以複數列加以配置之複數之電極墊片(PD)。另外，複數之電極墊片(PD)之中，加以配列於邊(Cs1)的附近之第1列(LN1)之各複數之電極墊片(PD1)的面積係較加以配列於較複數之電極墊片(PD1)，自邊(Cs1)遠離之位置之各複數之電極墊片(PD2)之面積為小。

Description

半導體裝置及半導體裝置之製造方法
本發明係有關半導體裝置之技術，例如，有關半導體晶片之電極墊片的佈局。
對於日本特開2003-197748號公報(專利文獻1)，及日本特開2000-164620號公報(專利文獻2)，係加以記載有於電極形成面側，以複數列加以形成有接合墊片之半導體裝置。
另外，對於上述專利文獻2，係加以記載有具有接合用之電極範圍與檢查用之電極範圍之電極墊片。
另外，對於日本特開平5-206383號公報(專利文獻3)，係記載有電性加以連接電極用墊片與測試用墊片，而測試用墊片則加以配置於夾持於IC周圍之切割線的範圍之半導體裝置之製造方法。
[先前技術文獻] [專利文獻]
[專利文獻1]
日本特開2003-197748號公報
[專利文獻2]
日本特開2000-164620號公報
[專利文獻3]
日本特開平5-206383號公報
半導體裝置(半導體晶片)之外部端子的電極墊片係作為為了將半導體裝置與外部機器電性連接之介面而加以利用。例如，使用半導體裝置之情況，於電極墊片，加以接合有導線等之導電性構件，藉由導電性構件而與外部機器加以電性連接。另外，例如，電性檢查加以形成於半導體裝置之電路的情況，使電性檢查用的端子接觸於電極墊片，進行電性檢查。
本申請發明者係作為半導體裝置之小型化的檢討之一環，對於電極墊片的平面尺寸之小型化加以檢討。詳細係電極墊片，係著眼於因應用途所要求之平面尺寸的最小值為不同之情況，由配列因應各用途而不同之平面尺寸的電極墊片者，發現有效率地使多數的電極墊片配列之方法。
但，單純地在僅配列不同之平面尺寸的電極 墊片中，了解到從信賴性的觀點有著課題者。
其他的課題與新穎的特徵係成為從本說明書之記述及添加圖面而了解到。
一實施形態之半導體裝置係在平面視中，具有沿著上述半導體裝置之周緣部的第1晶片端邊，以複數列加以配置之複數的電極墊片。另外，上述複數之電極墊片之中，於上述第1晶片端邊之附近加以配列之複數之第1列電極墊片之各面積係較上述複數之第1列電極墊片，從上述第1晶片端邊加以配列於遠的位置之複數之第2列電極墊片之各面積為小。
如根據上述一實施形態，可使半導體裝置之信賴性提升者。
BW‧‧‧導線(導電性構件)
BW1‧‧‧寬幅部(球部)
CBP‧‧‧導體圖案(配線)
CC1、CC2、CC3、CC4‧‧‧角部
CHP1、CHP2、CHP3、CHP4、CHP5、CHP6、CHP7、H1、H2‧‧‧半導體晶片(半導體裝置)
CLK‧‧‧斷裂
CPb‧‧‧下面(背面)
CPt‧‧‧上面(表面、主面)
Cs1、Cs2、Cs3、Cs4‧‧‧邊(晶片端邊)
CTH‧‧‧針痕
DL‧‧‧配線層
DM1‧‧‧直徑(寬度)
DPD‧‧‧晶粒墊片(晶片搭載部)
DVC‧‧‧裝置範圍
FRC‧‧‧力
GT‧‧‧閘極電極
IML‧‧‧絕緣層
ISO‧‧‧絕緣膜(場絕緣膜)
KS1、KS2‧‧‧長度
LD‧‧‧引線(外部端子)
LN1‧‧‧第1列
LN2‧‧‧第2列
LN3‧‧‧第3列
LN4‧‧‧第4列
PCT‧‧‧探針(測試用端子)
PD‧‧‧電極墊片
PD1、PD1a、PD1b、PD1c‧‧‧電極墊片(第1列電極墊片)
PD2‧‧‧電極墊片(第2列電極墊片)
PD2e‧‧‧電極墊片(配列端部墊片)
PD3‧‧‧電極墊片(第3列電極墊片)
PD3e‧‧‧電極墊片(配列端部墊片)
PD4‧‧‧電極墊片(第4列電極墊片)
PD4e‧‧‧電極墊片(配列端部墊片)
PDSG‧‧‧電極墊片(信号用電極墊片)
PDVG‧‧‧電極墊片(電位供給用電極墊片)
PKG‧‧‧半導體封裝(半導體裝置)
Ps1、Ps2、Ps3、Ps4‧‧‧邊(墊片端邊)
PsT‧‧‧邊(傾斜邊、墊片端邊)
PT1‧‧‧部分
PT2‧‧‧部分
PVb‧‧‧下面(面)
PVk‧‧‧開口部
PVL‧‧‧保護膜(鈍化膜、絕緣膜)
PVt‧‧‧上面(面)
Q1‧‧‧半導體元件
RGN‧‧‧樹脂體(密封體)
SCR‧‧‧劃片範圍
SDL‧‧‧配線部
SDR‧‧‧半導體範圍
SLR‧‧‧密封環(金屬圖案)
SS‧‧‧半導體基板
SSb‧‧‧下面(背面)
SSt‧‧‧上面(半導體元件形成面)
TC‧‧‧測試電路
WR1、WR2、WR3、WR4‧‧‧配線
圖1
顯示組裝有一實施形態之半導體晶片的半導體封裝之構成例的剖面圖。
圖2
圖1所示之半導體晶片之電路形成面側的平面圖。
圖3
圖2之A部的擴大平面圖。
圖4
沿著圖3之A-A線的擴大剖面圖
圖5
圖4之A部的擴大剖面圖。
圖6
顯示連接導線於半導體晶片之電極墊片的狀態之要部擴大剖面圖。
圖7
對應於圖6之要部擴大平面圖。
圖8
顯示使電性檢查用的端子接觸於半導體晶片之電極墊片的狀態之要部擴大剖面圖。
圖9
在對應圖8之平面，顯示使探針作劃片動作之後之針痕的例之要部擴大平面圖。
圖10
模式性顯示在圖1所示之半導體封裝的溫度產生變化時所產生的力，在平面視之方向的說明圖。
圖11
模式性顯示在圖1所示之半導體封裝的溫度產生變化時所產生的力，在平面視之方向的說明圖。
圖12
模式性地顯示圖10及圖11所示的力則加上於電極墊片的樣子的擴大剖面圖。
圖13
模式性地顯示經由圖12所示的力，電極墊片產生變形，產生有斷裂之狀態的擴大剖面圖。
圖14
圖2之B部的擴大平面圖。
圖15
更擴大圖14所示之電極墊片之中，加以形成於第2列之配列的端部的電極墊片之擴大平面圖。
圖16
顯示圖2~圖5所示之半導體晶片之製造工程的流程的概要之說明圖。
圖17
顯示在圖16所示之半導體元件形成工程而形成複數之半導體元件於半導體基板之元件形成面的狀態之擴大剖面圖。
圖18
顯示於圖17所示之半導體基板之元件形成面上，層積複數之配線層之狀態的擴大剖面圖。
圖19
顯示於圖18所示之配線層之最上層，形成複數之電極墊片之狀態的擴大剖面圖。
圖20
顯示如被覆圖19所示之最上層之配線層地，形成保護膜之狀態的擴大剖面圖。
圖21
顯示於圖20所示之保護膜，形成複數之開口部之狀態的擴大剖面圖。
圖22
顯示對於圖2而言之變形例的平面圖。
圖23
顯示對於圖3而言之變形例的擴大平面圖。
圖24
更擴大圖23所示之電極墊片之中的一部分之擴大平面圖。
圖25
顯示對於圖3而言之其他變形例的擴大平面圖。
圖26
擴大加以形成於圖25所示之電極墊片之配列的端部的電極墊片之擴大平面圖。
圖27
顯示對於圖26而言之變形例的擴大平面圖。
圖28
顯示對於圖14而言之變形例的擴大平面圖。
圖29
顯示對於圖14而言之其他變形例的擴大平面圖。
圖30
顯示對於圖3而言之比較例的擴大平面圖。
圖31
顯示對於圖3而言之其他比較例的擴大平面圖。
(在本申請之記載形式．基本的用語．用法的說明)在本申請中，實施形態之記載係因應必要，方便上分為複數的部分等而加以記載，但除了並非特別明示內容之情況，此等係並非相互獨立個別之構成，不問記載之前後，單一例的各部分，一方則為另一方之一部分詳細或一部分或全部的變形例等。另外，原則上，同樣的部分係省略反覆之說明。另外，在實施形態之各構成要素係並非特別明示內容之情況，理論上除了加以限定其數量的情況及並未從文章脈絡明確的情況，並非必須之構成。
同樣地，在實施形態等之記載中，對於材料，組成等，即使為「自A所成之X」等，除了並非特別明示內容之情況及並未從文章脈絡明確的情況，並未排除包含A以外之要素的構成者。例如，對於成分而言，「將A作為主要成分而包含之X」等之意思。例如，即使為「矽構件」等，並非限定於純粹的矽之構成，當然亦包含將SiGe(矽．鍺)合金或其他矽，作為主要成分之多元合金，包含其他添加物等之構成。另外，即使為鍍金，鍍Cu層，鎳等，除了特別明示之情況，並非純粹之構成，作為包含將各金，Cu，鎳等作為主要成分之構件者。
更且，在提及特定的數值，數量時，亦未特別明示其內容的情況，理論上除了加以限定其數量的情況及並未從文章脈絡明確的情況，亦可為超出其特定之數值的數值，而不足其特定之數值的數值亦可。
另外，在實施形態之各圖中，同一或同樣的部分係以同一或類似之記號或參照號碼而表示，原則上不重複說明。
另外，在附加圖面中，反而對於成為煩雜之情況，或與空隙之區別為明確的情況，係即使為剖面，亦有省略陰影線等之情況。關連於此，對於從說明等明確之情況等，即使平面上為封閉的孔，亦有省略背景之輪廓線之情況。又，即使並非剖面，而亦為了明示並非空隙之情況，或者為了明示範圍之邊界，而有附上陰影線或點圖案之情況。
另外，在本申請中，有著使用上面，或下面之用語的情況，但對於半導體裝置之安裝形態，係因存在有種種形態之故，在安裝半導體裝置之後，例如亦有將上面加以配置於較下面為下方之情況。在本申請中，將半導體晶片之元件形成面側的平面，作為上面或主面，而上面之相反側的面，作為下面或背面而加以記載。
另外，對於在本申請所稱之半導體裝置，係包含有於半導體基板上，形成包含半導體元件之積體電路之後，可加以分割為個片之半導體晶片之其他，可將半導體晶片，搭載於引線架或中介層等之半導體封裝。在以下 所說明之實施形態之中，為了區別兩者，而使用半導體晶片及半導體封裝之用語而加以說明。
<半導體封裝(半導體裝置)>首先，作為半導體晶片之安裝形態的一例，對於組裝有半導體晶片之半導體封裝的構成加以說明。圖1係顯示組裝有本實施形態之半導體晶片的半導體封裝之構成例的剖面圖。圖1係為了明示包含有加以連接導線BW於半導體晶片CHP1所具有之複數之電極墊片PD之電極墊片PD，和未加以連接導線之電極墊片PD的情況，於加以形成於與圖1不同之剖面之導線BW，附上點線。
如圖1所示，本實施形態之半導體封裝(半導體裝置)PKG係具有：具有複數之電極墊片PD之半導體晶片CHP1。半導體晶片CHP1係加以接著固定於晶片搭載部之晶片墊(晶片搭載部)DPD。另外，對於半導體晶片CHP1之周圍，係加以配置有半導體封裝PKG之外部端子的複數之引線(外部端子)LD。
另外，半導體晶片CHP1之複數的電極墊片PD之中的一部分係藉由複數之導線(導電性構件)BW，而與複數之引線LD加以電性連接。詳細為導線BW之一方的端部係加以接合於電極墊片PD，而導線BW之另一方的端部係加以接合於引線LD。導線BW係例如，將金(Au)或者銅(Cu)作為主要成分之金屬線。另外，電極墊片PD係例如，將鋁作為主要成分之金屬膜。在導線BW與電極墊片PD之接合界面中，加以形成有構成電極墊片PD 之主要的金屬材料，和構成導線BW之主要的金屬材料之合金層。
另外，導線BW與電極墊片PD之接合部分係經由樹脂體RGN而加以封閉。在圖1所示的例中，各複數之導線BW，半導體晶片CHP1，晶片墊DPD，及複數之引線LD之一部分則樹脂體RGN而加以封閉。樹脂體RGN係例如，包含樹脂材料及複數之填充粒子的組成物。對於構成樹脂體RGN之樹脂材料，係包含有例如環氧等之熱硬化性樹脂。另外，對於構成樹脂體RGN之填充粒子，係例如，包含有二氧化矽(SiO2)等之無機粒子。
然而，在圖1中，作為由樹脂體RGN而加以封閉半導體晶片CHP1與導線BW之接合部的半導體封裝PKG之構成例，以舉出所謂引線架型之半導體封裝PKG而說明過，但對於半導體封裝PKG係有種種變形例。例如，有著將半導體晶片，搭載於未圖示之配線基板，將配線基板作為中介層而使用之實施形態。
<半導體晶片(半導體裝置)>接著，對於圖1所示之半導體晶片之構成加以說明。圖2係圖1所示之半導體晶片之電路形成面側的平面圖。另外，圖3係圖2之A部的擴大平面圖。另外，圖4係沿著圖3之A-A線的擴大剖面圖。另外，圖5係圖4之A部的擴大剖面圖。
然而，在圖5中，作為配線部SDL的例，顯示包含形成有電極墊片PD之配線層DL，層積有8層之配線層DL的例。但配線層DL之層積數係未加以限定為 8層，而例如有著7層以下，或9層以上等種種的變形例。另外，在圖5所示的例中，作為加以形成於半導體基板SS之上面SSt的複數之半導體元件Q1的例，記載有MOSFET(Metal Oxide Semiconductor Field Effect Transistor)之構造例。但，對於半導體元件Q1之構造，係有著MOSFET之其他的種種變形例。
如圖4所示，半導體晶片CHP1係具備：具有形成有複數之半導體元件Q1(參照圖5)之上面(半導體元件形成面)SSt及上面SSt之相反側的下面(背面)SSb的半導體基板SS。半導體基板SS係半導體晶片CHP1之基材，例如，將矽(矽；Si)作為主要的成分而加以構成。另外，半導體晶片CHP1係具有形成於半導體基板SS之上面SSt上之配線部SDL。
在圖4的例中，半導體晶片CHP1之下面(背面)CPb係與半導體基板SS之下面SSb同一的面。另外，半導體晶片CHP1之上面(表面，主面)CPt，係經由呈披覆配線部SDL之最上層地加以形成之保護膜PVL(參照圖5)之上面PVt，及自複數之電極墊片PD(參照圖5)之保護膜PVL的露出面而加以構成。
另外，配線部SDL係呈圖5擴大顯示，具有層積之複數的配線層DL。在配線部SDL中，複數之半導體元件Q1與複數之電極墊片PD則藉由層積之複數的配線層DL而加以電性連接。複數之電極墊片PD係在配線部SDL所具備之複數之配線層DL之中，加以形成於最上 層(自半導體基板SS之上面SSt的距離最遠的層)。
各複數之配線層DL係具有：層積於半導體基板SS上之絕緣層IML，與埋入於形成在絕緣層IML之開口部內的複數之導體圖案(配線)CBP。在配線部SDL中，由電性連接形成在複數之配線層DL之導體圖案CBP者，加以形成有電性連接半導體元件Q1與電極墊片PD之導通路徑。
構成配線層DL之材料係並不限定於以下，但可如以下所例示者。絕緣層IML係例如，將氧化矽(SiO2)作為主要成分而加以構成。另外，複數之配線層DL係例如，將銅(Cu)作為主要成分而加以構成。
另外，包含複數之電極墊片PD的最上層之配線層DL係經由保護膜(保護膜，絕緣膜)PVL而加以被覆。由呈被覆配線部SDL地設置保護膜PVL者，可保護配線部SDL。保護膜PVL係因被覆配線部SDL之故，具有與半導體基板SS之上面SSt對向之下面(面)PVb及下面PVb之相反側的上面(面)PVt。
然而，如圖5所示，保護膜PVL係因被覆配線部SDL的膜之故，對於保護膜PVL之下面PVb與半導體基板SS之上面SSt之間，係介入存在有層積有複數之配線層DL之配線部SDL。並且，保護膜PVL之下面PVb係在複數之配線層DL之中，密著於最上層之配線層DL。
保護膜PVL係例如，自例如氧化矽(SiO2)、 氮化矽(SiN)、或者此等之層積膜所成。另外，亦有呈又被覆氧化矽或氮化矽的膜地，形成聚醯亞胺等之樹脂膜之情況。在圖5所示的例中，作為最單純的例，顯示有自單層之絕緣膜所成之保護膜PVL，但作為變形例係亦有自層積膜所成之保護膜PVL。自層積膜所成之保護膜PVL的情況，最下層(最接近於配線層DL的層)之絕緣膜的下面則相當於保護膜PVL之下面PVb。另外，自層積膜所成之保護膜PVL的情況，最上層(從配線層DL最遠的層)之絕緣膜的上面則相當於保護膜PVL之上面PVt。
另外，如圖2所示，半導體晶片CHP1之上面CPt係在平面視中，構成四角形。換言之，半導體晶片CHP1之上面CPt的周緣部係具有：邊(晶片端邊)Cs1，與邊Cs1交叉的邊(晶片端邊)Cs2，與邊Cs2對向，且與邊Cs1交叉的邊(晶片端邊)Cs3，及與邊Cs1對向，且與邊Cs2及邊Cs3交叉的邊(晶片端邊)Cs4。另外，半導體晶片CHP1之上面CPt之周緣部係具有：邊Cs1與邊Cs2之交點的角部CC1，邊Cs1與邊Cs3之交點的角部CC2，邊Cs2與邊Cs4之交點的角部CC3，及邊Cs3與邊Cs4之交點的角部CC4。
另外，半導體晶片CHP1之複數的電極墊片PD係如圖5所示，加以形成於保護膜PVL與半導體基板SS之間，如圖3所示，在半導體晶片CHP1之上面CPt中，從保護膜PVL露出。詳細係如圖3及圖5所示，對於保護膜PVL係於重疊於與電極墊片PD厚度方向之位 置，加以形成有複數之開口部PVk。各複數之開口部PVk係在保護膜PVL之上面PVt及下面PVb(參照圖5)之中，從一方朝向另一方呈貫通地加以形成。因此，複數之電極墊片PD係在與形成於保護膜PVL之複數之開口部PVk重疊的位置中，從保護膜PVL露出。經由此，成為可於各複數之電極墊片PD，連接如圖1所示之導線BW之導電性構件者。換言之，可將複數之電極墊片PD，作為半導體晶片CHP1之外部端子而利用者。
另外，如圖3所示，在本實施形態中，在平面視中，複數之電極墊片PD係遍佈加以形成為複數列(在圖3的例中係3列)。詳細係對於複數之電極墊片PD係包含有在平面視中，沿著保護膜PVL之上面PVt之周緣部的邊Cs1，加以形成於第1列LN1之複數之電極墊片(第1列電極墊片)PD1。另外，對於複數之電極墊片PD係包含有在平面視中，沿著邊Cs1，加以形成於較第1列LN1，至邊Cs1之距離為遠之第2列LN2之複數之電極墊片(第2列電極墊片)PD2。另外，對於複數之電極墊片PD係包含有在平面視中，沿著邊Cs1，加以形成於較第2列LN2，至邊Cs1之距離為遠之第3列LN3之複數之電極墊片(第3列電極墊片)PD3。
然而，在圖3中，作為代表例，顯示著邊Cs1而加以配列之電極墊片群之擴大圖，但在圖2所示的例中，對於沿著邊Cs2，邊Cs3，及邊Cs4而加以配列之各電極墊片群，亦同樣地加以配列。
如本實施形態，由將電極墊片PD遍佈於複數列而形成者，可使一個半導體晶片CHP1所具備之電極墊片PD的數量增大。另外，由將複數之電極墊片PD，在平面視中，聚合於周緣部側而配置者，可降低導線接合等影響波及至形成於中央部之核心電路者。
另外，如圖3所示，在本實施形態中，對於在平面視中，構成半導體晶片CHP1之周緣部的邊Cs1與複數之電極墊片PD之間，係加以配置有沿著邊Cs1而延伸之密封環(金屬圖案)SLR。如圖2所示之密封環SLR係在平面視中，沿著半導體晶片CHP1之周緣部加以形成，而複數之電極墊片PD係加以形成於經由密封環SLR所圍繞之範圍的內部。另外，如圖5所示，密封環SLR係由和加以形成於配線部SDL之各配線層DL的導體圖案CBP相同之材料，加以形成之金屬圖案。並且，呈貫通從與複數之電極墊片PD同層之配線層DL至半導體基板SS之上面SSt為止之複數之配線層DL地加以形成。然而，最上層之配線層DL係由與電極墊片PD相同之金屬材料，例如，將鋁作為主成分之金屬材料所形成。
如此，在平面視中，經由沿著半導體晶片CHP1之外周而設置密封環SLR之時，可保護圍繞於密封環SLR之範圍內者。例如，可抑制從半導體晶片CHP1之側面，水分侵入至圍繞於密封環SLR之範圍內者。另外，例如，在半導體晶片CHP1之側面中，對於配線部SDL之絕緣層IML產生有剝離或斷裂之情況，可抑制對 於圍繞於密封環SLR之範圍內，進展有剝離或斷裂者。
<半導體晶片之平面尺寸的小型化之檢討>在此，關於半導體晶片之平面尺寸之小型化，對於本申請發明者所檢討之結果加以說明。圖6係顯示連接導線於半導體晶片之電極墊片的狀態之要部擴大剖面圖。另外，圖7係對應於圖6之要部擴大平面圖。另外，圖8係顯示使電性檢查用的端子接觸於半導體晶片之電極墊片的狀態之要部擴大剖面圖。另外，圖9係在對應圖8之平面中，顯示使探針作劃片動作之後之針痕的例之要部擴大平面圖。另外，圖30係顯示對於圖3而言之比較例的擴大平面圖。另外，圖31係顯示對於圖3而言之其他的比較例的擴大平面圖。然而，在圖30中，為了明示性顯示存在有導線BW連接於一個電極墊片PD之部分，和殘留有針痕CTH之部分者，而圖示導線BW。
伴隨著近年半導體積體電路之製造技術的進步，半導體元件之尺寸或連接於半導體元件之配線層的導體圖案之尺寸係變小。但半導體晶片之外部端子之電極墊片係與半導體元件之尺寸或連接於半導體元件之配線層的導體圖案之尺寸做比較時，相對性無法降低平面尺寸。因此，對於為了使電極墊片的數量增加，係在平面視中，於半導體晶片的周緣部，有效率地配列電極墊片之技術則成為必要。
電極墊片係因作為半導體晶片之外部端子所使用之故，從半導體晶片之信賴性提升的觀點，電極墊片 的平面尺寸係必須考慮與加以連接於電極墊片之導電性構件的連接性。
例如，如圖6及圖7所示地，連接導線BW於電極墊片PD之情況，使導線的前端部分熔融而形成為球狀之後，將球狀之部分接合於電極墊片PD。如此之接合方式係稱作訂合式結合方式，或球焊方式。在訂合式結合方式中，於導線BW之前端，在平面視中，加以形成有構成圓形之寬幅部(球部)BW1，由將寬幅部BW1接合於電極墊片PD之露出面者，電性連接導線BW與電極墊片PD。另外，對於寬幅部BW1與電極墊片PD之接合界面，係加以形成有導線BW之構成材料，與電極墊片PD之構成材料之合金層。
導線BW與電極墊片PD之接合強度係經由導線BW與電極墊片PD之接合界面的面積，換言之，合金層之平面積而產生變化。即，經由加大導線BW之接合部之寬幅部BW1與電極墊片PD之接合面積之時，可使導線BW與電極墊片PD之接合強度提升者。換言之，導線BW與電極墊片PD之連接信賴性係經由寬幅部BW1之直徑(寬度)DM1的值，而受到大的影響。例如，在現狀中，從確保導線BW與電極墊片PD之連接信賴性的觀點，圖6及圖7所示之直徑DM1係作為30μm以上者為佳。
另外，在打線接合工程中，對於為了安定地連接寬幅部BW1之直徑DM1為30μm以上之導線BW，係於寬幅部BW1之周圍，有著10μm以上之間距為佳。 隨之，如圖7所示，對於保護膜PVL之開口部PVk的平面形狀為正方形之情況，係開口部PVk之一邊的長度KS1係50μm以上為佳。
也就是，對於電極墊片PD為導線連接用之墊片的情況，係從確保導線BW與電極墊片PD之連接信賴性的觀點，開口部PVk之一邊的長度係50μm以上者為佳。
另外，在是否電性檢查是否正確地形成有形成於半導體基板上之積體電路時，如圖8所示，有著於電極墊片PD，使電性檢查用的端子之探針PCT接觸之情況。探針PCT係在進行電性檢查時使用之檢查用端子，如圖8模式性所示地，與電性檢查用之測試電路TC加以電性連接。
在進行電性檢查之工程中，使探針PCT的前端部分，接觸於電極墊片PD。另外，為了安定地使探針PCT與電極墊片PD接觸，呈於圖8附上箭頭印而模式性地顯示地，使探針PCT，沿著電極墊片PD之露出面進行動作(以下，稱作劃片動作)，使探針PCT之前端部分深入至電極墊片PD者為佳。
如上述在進行電性檢查時，使探針PCT進行劃片動作時，對於電極墊片PD的露出面，係例如殘留有如圖9所示之針痕CTH。於形成有此針痕CTH之部分，接合如圖7所示之導線BW之情況，針痕CTH之部分則因成為合金層形成之阻礙要因之故，殘留有針痕CTH之 部分係作為打線接合用之電極墊片PD係使用者則為困難。
隨之，未考慮作為導線連接用之機能，而作為檢查用之墊片而考慮時，開口部PVk之開口面積係與導線連接用之墊片做比較而可縮小。即在使探針PCT進行上述之劃片動作時，如為保護膜PVL與探針PCT未接觸之範圍，可降低開口部PVk之開口面積。例如，如圖9所示，對於保護膜PVL之開口部PVk的平面形狀為正方形之情況，係開口部PVk之一邊的長度KS2係20μm以上為佳。
如此，在導線連接用之電極墊片PD與檢查用之電極墊片PD中，係所要求之開口面積則為不同，但因於各複數之電極墊片PD，使檢查用的端子接觸之故，如圖30所示之半導體晶片H1，考慮兼備使檢查用的端子之範圍與接合導線BW之範圍的程度地，充分採取加寬開口部PVk之開口面積。此情況，針痕CTH與導線BW之寬幅部BW1係因在平面視中未重疊之故，可使接合強度提升者。
但如圖30所示，各電極墊片PD之平面尺寸變大時，欲使電極墊片PD之數量增加的情況，電極墊片PD之佈局上的限制則變大。因此，認為於上面CPt之周緣部無法配置必要數量之電極墊片PD之情況。此情況，因成為加大上面CPt之面積而確保電極墊片PD之配置空間之故，半導體晶片H1之平面尺寸係大型化。另外，詳 細係後述之，但半導體晶片H1之情況，例如在組裝於如圖1所示之半導體封裝PKG之後，知道有因溫度變化引起，保護膜PVL之一部分產生損傷之情況。
因此，本申請發明者係電極墊片PD，係著眼於因應用途所要求之平面尺寸的最小值為不同之情況，由配列因應各用途而不同之平面尺寸的電極墊片者，發現有效率地使多數的電極墊片配列之方法。例如，在圖3所示的例中，複數之電極墊片PD之中，各複數之電極墊片PD1之面積係較各複數之電極墊片PD2及複數之電極墊片PD3之面積為小。
本實施形態之半導體晶片CHP1係如圖3所示，因具備平面尺寸不同之複數之電極墊片PD之故，電極墊片PD之配列的自由度則提升，可於半導體晶片CHP1之周緣部，有效率地配列電極墊片PD者。其結果，可小型化半導體晶片CHP1之平面尺寸。
但，本申請發明者則又進行檢討時，單純地在僅配列不同之平面尺寸的電極墊片PD中，了解到從信賴性的觀點有著課題者。例如，圖31所示之比較例之半導體晶片H2之情況，從接近於邊Cs1側來數，加以形成於第1列LN1及第2列LN2之電極墊片PD的平面積係較形成於第3列LN3之電極墊片PD的平面積為大。即，相對性平面積大之電極墊片PD則加以配置於半導體晶片H2之周緣部側。
半導體晶片H2之情況，因具備具有不同平面 尺寸之複數之電極墊片PD之故，電極墊片PD之配列的自由度則提升，可有效率地配列電極墊片PD於半導體晶片H2之周緣部者。
但將半導體晶片H2，例如組裝於如圖1所示之半導體封裝PKG之後，例如加熱半導體封裝PKG時，在電極墊片PD所露出之開口部PVk的周邊，知道有於保護膜PVL容易產生斷裂之情況。另外，上述斷裂係知道特別容易在加以形成於第1列LN1之電極墊片PD周邊，產生有斷裂者。
作為產生有上述斷裂之原因，認為有以下的模式。圖10係模式性顯示在圖1所示之半導體封裝的溫度產生變化時所產生的力，在平面視之方向的說明圖。另外，圖11係模式性顯示在圖1所示之半導體封裝的溫度產生變化時所產生的力，在剖面視之方向的說明圖。另外，圖12係模式性地顯示圖10及圖11所示的力則加上於電極墊片的樣子的擴大剖面圖。另外，圖13係模式性地顯示經由圖12所示的力，電極墊片產生變形，產生有斷裂之狀態的擴大剖面圖。然而，在圖10~圖13中，以箭頭模式性地顯示在半導體封裝PKG的溫度產生變化時所產生的力FRC。另外，圖11係剖面圖，但為了容易看到力FRC，陰影線係未付加。
使用圖1所示之半導體封裝PKG之情況，有著對於半導體封裝PKG而言加上熱的情況。例如，在將半導體封裝PKG安裝於未圖示之安裝基板時，使為了將 引線LD與安裝基板之端子電性連接之焊錫材熔融，而加以實施迴焊處理之加熱處理。另外，例如，經由半導體封裝PKG之使用環境，係有著半導體封裝PKG之溫度則反覆上升與下降，所謂，溫度循環負荷則加以施加於半導體封裝PKG之情況。
如上述，半導體封裝PKG之溫度產生變化的情況，半導體封裝PKG之構成材料則因溫度變化引起，而產生膨脹或收縮。圖10及圖11所示之半導體晶片CHP1之熱膨脹係數與樹脂體RGN的熱膨脹係數係相互不同。因此，半導體封裝PKG之溫度產生變化時，半導體晶片CHP1之變形量(膨脹量或收縮量)與樹脂體RGN的變形量(膨脹量或收縮量)係未成為均等，而產生有因熱膨脹係數之不同引起的差。其結果，對於半導體晶片CHP1與樹脂體RGN的接著界面，係施加有因熱膨脹係數之不同引起的力FRC。
在產生有半導體封裝PKG之溫度變化時而發生的力FRC係如圖10及圖11所示，沿著從樹脂體RGN的周緣部朝向於半導體晶片CHP1之周緣部的方向而產生作用。另外，力FRC的大小係對於從半導體晶片CHP1之周緣部至樹脂體RGN之周緣部為止之距離作為比例而變大。隨之，在平面視中，對於半導體晶片CHP1之周緣部，係加上有較中央部為大的力FRC。另外，半導體晶片CHP1之周緣部之中，對於各邊所交叉之角部，係加上有較角部以外為大之力FRC。
另外，如圖12所示，對於電極墊片PD而言係朝向於電極墊片PD與樹脂體RGN之密著界面而產生有力FRC。並且，力FRC的大小係如使用圖10及圖11而說明地，對於半導體晶片CHP1之周緣部，加以施加大的力FRC。並且，在力FRC為大之範圍中，例如由鋁所成之電極墊片PD則經由力FRC的影響而產生變形。例如，如圖13所示，電極墊片PD係露出面的中央部則凹陷，伴隨於此，周緣部則呈***地產生變形。
當電極墊片PD產生變形時，對於電極墊片PD與保護膜PVL之密著界面，產生有應力。並且，電極墊片PD與保護膜PVL之密著界面之中，於強度最低的部分，產生有應力集中，產生有斷裂CLK。
在使用圖10~圖13而說明之模式中，因電極墊片PD之體積越大，經由力FRC之變形量則增大之故，容易產生有斷裂CLK。如圖5所示，複數之電極墊片PD的厚度係因一樣之故，上述之電極墊片PD的體積係可認為置換於電極墊片PD之平面積。即，電極墊片PD之平面積如越大，經由力FRC之變形量則越增大，而成為容易產生有斷裂CLK。
依據上述檢討結果，本申請發明者係發現本實施形態之構成。即，如圖3所示，從相對平面積大之電極墊片PD至構成半導體晶片CHP1之周緣部的邊Cs1為止之距離，則呈成為較相對平面積小之電極墊片PD至邊Cs1為止之距離為遠地配列。換言之，對於至邊Cs1為止 之距離為最小之第1列LN1，係配列相對而言平面積為小之電極墊片PD1。另外，平面積較電極墊片PD1為大之電極墊片PD2及電極墊片PD3係各配列於邊Cs1為止之距離則較第1列LN1為大之第2列LN2及第3列LN3。
如根據本實施形態，對於施加有相對大的力FRC之半導體晶片CHP1之周緣部附近，係因加以形成有平面積小之電極墊片PD1之故，可降低經由力FRC之電極墊片PD1的變形量。其結果，可抑制經由電極墊片PD1之變形的斷裂CLK(參照圖13)的產生。另外，平面積大之電極墊片PD2及電極墊片PD3係因加以形成於較電極墊片PD1，從周緣部遠離之位置之故，所施加的力FRC為小。其結果，可抑制經由電極墊片PD2及電極墊片PD3之中之任一變形的斷裂CLK(參照圖13)的產生。
也就是，如根據本實施形態，因可抑制於保護膜PVL，產生斷裂CLK之情況之故，可使半導體晶片CHP1，及內藏半導體晶片CHP1之半導體封裝PKG的信賴性提升者。
但如圖3或圖5所示，在本實施形態中，於複數之電極墊片PD1與半導體晶片CHP1的邊Cs1之間，加以形成有密封環SLR。密封環SLR係如上述，因以和配線層DL之導體圖案CBP相同之金屬材料加以形成之金屬圖案之故，最上層之配線層DL係以和電極墊片PD相同之金屬材料，例如將鋁作為主成分之金屬材料加以形成。
但如根據本申請發明者之檢討，密封環SLR之情況，金屬圖案之全體則經由保護膜PVL而加以被覆，未有露出。此情況，對於密封環SLR而言係如圖12所示之力FRC則不易產生作用。因此，對於密封環SLR，係呈產生於電極墊片PD之變形係不易產生。其結果，在密封環SLR之周邊中，斷裂CLK(參照圖13)係不易產生。
另外，如上述，在本實施形態中，各配列於圖3所示之第1列之電極墊片PD1，係在電性檢查形成於半導體晶片CHP1之電路時，使檢查用端子之探針PCT(參照圖8)接觸之檢查用墊片。因此，對於電極墊片PD1之平面尺寸而言，係未考慮為了安定進行如上述之打線接合之限制即可。隨之，如圖3所示，複數之電極墊片PD1係可作為較導線連接用之墊片之複數之電極墊片PD2及複數之電極墊片PD3之平面積為小者。也就是，在本實施形態中，將平面積較導線連接用之墊片為小之檢查用墊片，配列於最接近於半導體晶片CHP1之周緣部之第1列LN1。因此，本實施形態之情況，與將導線連接用之墊片配列於第1列LN1之情況做比較，容易抑制如圖13所示之斷裂CLK之產生。
但對於各複數之電極墊片PD1為檢查用墊片之情況，有著必須電性連接導線連接用之墊片與檢查用墊片。因此，在本實施形態中，如於圖3附上點線地，複數之電極墊片PD1係與複數之電極墊片PD2及複數之電極 墊片PD3之中任一，各加以電性連接。
在圖3所示的例中，對於複數之電極墊片PD1，係包含有與複數之電極墊片PD2加以電性連接之複數之電極墊片PD1a，和與複數之電極墊片PD3加以電性連接之複數之電極墊片PD1b。複數之電極墊片PD3係藉由複數之配線WR1而與複數之電極墊片PD1b各加以電性連接。另外，複數之電極墊片PD2係藉由複數之配線WR2而與複數之電極墊片PD1a各加以電性連接。另外，各配線WR1係加以形成於複數之電極墊片PD2之間。
在圖3中，顯示於電極墊片PD2與電極墊片PD1a之間，使較配線WR1為短之配線WR2介入存在之實施形態。但第1列LN1與第2列LN2係相互鄰接。隨之，作為對於圖3而言之變形例，於電極墊片PD2與電極墊片PD1a之間，未設置配線WR2，而亦可直接連接電極墊片PD2與電極墊片PD1a者。
另一方面，對於第1列LN1與第3列LN3之間，係存在有第2列LN2之複數的電極墊片PD2。隨之，對於為了電性連接電極墊片PD3與電極墊片PD1b，係使配線WR1介入存在於電極墊片PD3與電極墊片PD1b之間者為佳。配線WR1之配線寬度係可作為較各電極墊片PD1，電極墊片PD2，及電極墊片PD3之一邊的長度為小。隨之，可抑制經由設置配線WR1之電極墊片PD的配置可能空間的減少。
另外，在圖3所示的例中，在第1列LN1 中，交互加以配置有連接於電極墊片PD3之電極墊片PD1b，和連接於電極墊片PD2之電極墊片PD1a。如圖3所示之配列方法的情況，連接有電極墊片PD3之周緣部之中的配線WR1之部分，和連接有電極墊片PD1b之中的配線WR1之部分則可呈對向地進行配置。經由此，因可直線性地使配線WR1延伸存在之故，可縮短配線WR1之長度。
另外，在圖3中，係構成半導體晶片CHP1之上面CPt之周緣部的四邊之中，代表性地舉出沿著邊Cs1所配列之電極墊片群而說明過，但對於沿著圖2所示之邊Cs2，邊Cs3，及邊Cs4的各邊之電極墊片群，各可以與圖3同樣的佈局而配置者。
另外，在本實施形態中，如圖14所示，配列於第2列LN2之複數之電極墊片PD2之中，形成於配列之端部的電極墊片(配列端部墊片)PD2e係成為與其他的電極墊片PD2不同之形狀。圖14係圖2之B部的擴大平面圖。另外，圖15係更擴大圖14所示之電極墊片之中，加以形成於第2列之配列的端部的電極墊片之擴大平面圖。然而，圖15係平面圖，但為了容易了解而顯示後述之部分PT1與部分PT2之區分，而於各部分PT1與部分PT2，附上不同之陰影線。
如圖15所示，沿著半導體晶片CHP1的邊Cs1所配列之複數的電極墊片PD2之中，加以形成於配列的端部之電極墊片PD2e係在平面視中，具有包含沿著邊 Cs1的邊(墊片端邊)Ps1之部分PT1。另外，電極墊片PD2e係在平面視中，具有對於邊Cs1而言傾斜的邊(傾斜邊，墊片端邊)PsT，且具有與部分PT1一體加以形成之部分PT2。在圖15所示的例中，在平面視中，部分PT1係構成四角形(詳細為長方形)，而部分PT2係構成台形。
圖15所示之電極墊片PD2e係亦可如以下地表現者。即，沿著半導體晶片CHP1的邊Cs1所配列之複數的電極墊片PD2之中，加以形成於配列的端部之電極墊片PD2e係在平面視中，具有沿著邊Cs1的邊(墊片端邊)Ps1。另外，電極墊片PD2e係在平面視中，具有沿著與邊Ps1交叉的邊(墊片端邊)Ps2。另外，電極墊片PD2e係在平面視中，具有與邊Ps1交叉，且與Ps2對向，且沿著半導體晶片CHP1的邊Cs2(參照圖14)的邊(墊片端邊)Ps3。另外，電極墊片PD2e係在平面視中，具有與邊Ps2交叉，且與邊Ps1對向的邊(墊片端邊)Ps4。另外，電極墊片PD2e係在平面視中，具有與邊Ps3及邊Ps4交叉的邊(傾斜邊，墊片端邊)PsT。另外，邊Ps3，邊Ps4及邊PsT的長度係較邊Ps1之長度為短。
圖15所示之電極墊片PD2e係亦可如以下地表現者。即，沿著半導體晶片CHP1的邊Cs1所配列之複數的電極墊片PD2之中，加以形成於配列的端部之電極墊片PD2e係在平面視中，構成將四角形之四個角部之中的一部分作為倒角的形狀。
呈使用圖6及圖7而說明地，在打線接合工 程中，對於為了安定連接寬幅部BW1之直徑DM1為30μm以上的導線BW，係於寬幅部BW1之周圍，有著10μm以上之間距者為佳。隨之，如圖7所示，對於保護膜PVL之開口部PVk的平面形狀為正方形之情況，開口部PVk之一邊的長度係50μm以上者為佳。但如圖7所示，導線BW之寬幅部BW1係在平面視中，構成圓形。隨之，開口部PVk之開口形狀係未加以限定為四角形，而如為於寬幅部BW1之周圍，可確保10μm以上之間距的範圍，如圖15所示，開口部PVk之開口形狀係成為將四角形之角部的一部分作為倒角之形狀亦可。
在此，在平面視中，電極墊片PD之周緣部係由保護膜PVL所被覆者為佳。隨之，對於電極墊片PD之周緣部則由保護膜PVL所被覆，且為了將電極墊片PD之平面積作為最小化，係電極墊片PD之平面形狀係對於開口部PVk之開口形狀而言作為相似形者為佳。隨之，如圖15所示，開口部PVk之開口形狀則如成為將四角形之角部的一部分作為倒角之形狀，電極墊片PD之平面形狀則可仿照開口形狀而將四角形之角部的一部分作為倒角之形狀。即，如上述，電極墊片PD2e之平面形狀係具有傾斜邊的邊PsT之形狀亦可。
如圖15所示，電極墊片PD2e則在平面視中，形成將四角形之四個角部之中之一部分作為倒角之形狀的情況，較四角形之情況，平面積則變小。隨之，在電極墊片PD2e之周邊中，可抑制產生有圖13所示之斷裂 CLK。呈使用圖10及圖11而說明地，對於各半導體晶片的角部CC1，CC2，CC3，CC4，係特別加上大的力FRC。也就是，加以配置於圖14所示之角部CC1附近之電極墊片PD2e係複數之電極墊片PD之中，容易產生有經由力FRC之變形的場所。因此，經由降低電極墊片PD2e之平面積之時，可抑制電極墊片PD2e之變形。
另外，如圖15所示，電極墊片PD2e則在平面視中，形成將四角形之四個角部之中之一部分作為倒角之形狀的情況，較四角形之情況，可使電極墊片PD之配列數增加。
如圖14所示，在本實施形態中，與沿著半導體晶片CHP1的邊Cs1所配列之電極墊片群同樣地，沿著半導體晶片CHP1的邊Cs2而加以形成有電極墊片群。此情況，有著沿著邊Cs1所配列之電極墊片PD2e，和沿著邊Cs2所配列之電極墊片PD2e產生接觸之憂慮。如上述，對於複數之電極墊片PD2之間，係因加以配置有配線WR1(參照圖3)之故，複數之電極墊片PD2的配置間隔係成為較複數之電極墊片PD3的配置間隔為大。因此，沿著邊Cs1所配列之電極墊片PD2e，和沿著邊Cs2所配列之電極墊片PD2e則容易產生接觸。
對於為了防止鄰接之電極墊片PD2e彼此之接觸，係亦考慮減少電極墊片PD2的數量之方法。例如，在圖14所示的例中，為了防止沿著邊Cs1所配列之電極墊片(配列端部墊片)PD3e，和沿著邊Cs2所配列之電極墊 片PD3e產生接觸者，減少沿著邊Cs2所配列之電極墊片PD3的數量。
但如本實施形態，鄰接加以配置之電極墊片PD2e之傾斜邊的邊PsT則如呈相互對向地進行配置，無須減少電極墊片PD2的數量，且可防止鄰接加以配置之電極墊片PD2e彼此產生接觸之情況。
然而，單純地從增加電極墊片PD2之配置數的觀點，係亦考慮有於圖14所示之密封環SLR與電極墊片PD2e之間，配置另外的電極墊片PD者。但如上述，對於半導體晶片之角部CC1附近，係特別加上大的力FRC(參照圖10)。隨之，從抑制經由力FRC之電極墊片PD的變形之觀點，係對於從角部CC1一定距離，係未配置有電極墊片PD者為佳。
<半導體晶片(半導體裝置)之製造方法>接著，對於圖2~圖5所示之半導體晶片之製造方法加以說明。圖16係顯示圖2~圖5所示之半導體晶片之製造工程的流程的概要之說明圖。本實施形態之半導體晶片CHP1(參照圖2)係例如，依照圖16所示之流程加以製造，在晶片搭載工程，加以搭載於圖1所示之晶粒墊片DPD。以下，依照圖16所示之流程，說明各工程。
(半導體元件形成工程)首先，在圖16所示之半導體元件形成工程中，如圖17所示地，於半導體基板SS之元件形成面的上面SSt，形成複數之半導體元件Q1。圖17係顯示在圖16所示之半導體元件形成工程而形 成複數之半導體元件於半導體基板之元件形成面的狀態之擴大剖面圖。
在本工程中，首先，準備半導體基板SS。半導體基板SS係例如，由單結晶矽等所成，具備元件形成面之上面SSt。在本工程準備之半導體基板SS係平面形狀為略圓形之板狀構件。另外，半導體基板SS係具有：相當於半導體晶片CHP1之裝置範圍DVC，和在圖16所示之晶圓分割工程所切斷之劃片範圍SCR。圖17係因為是擴大剖面圖之故，各一個顯示裝置範圍DVC之一部分與劃片範圍SCR之一部分。但對於半導體基板SS，係加以設置有複數之裝置範圍DVC，和加以設置於鄰接之裝置範圍DVC之間的複數之劃片範圍SCR。在圖16所示之晶圓分割工程，加以分割成個片之前的圓形之板狀構件係稱做晶圓，或者半導體晶圓。
另外，在圖17所示的例中，對於半導體基板SS之上面SSt，係作為電性分離各形成有複數之半導體元件Q1之範圍的元件分離範圍，而加以形成有絕緣膜(場絕緣膜)ISO。然而，作為變形例，係亦有未形成作為元件分離範圍之絕緣膜ISO。
接著，於形成有半導體基板SS之半導體元件Q1之範圍，添加不純物，形成晶圓範圍(圖示係省略)。接著，於半導體基板SS之上面SSt(阱範圍的表面)，依序形成閘極絕緣膜(經由符號之圖示係省略)，及閘極電極GT。接著，於閘極電極GT之側壁，例如，形成矽氧化 膜，或者矽氧化膜與矽氮化膜之層積膜等所成之側壁絕緣膜(圖示係省略)。
接著，於經由絕緣膜ISO而加以分離之各複數之阱範圍，經由離子注入與阱範圍之導電型相反之導電型的不純物之時，形成半導體範圍SDR。半導體範圍SDR係具備與阱範圍之導電型相反之導電型的半導體層，相當於MOSFET之半導體元件Q1之源極範圍，或汲極範圍。
經由以上之各工程，於半導體基板SS之上面SSt，加以形成有複數之半導體元件Q1。然而，在上述之說明中，對於形成半導體元件Q1時之主要的工程，簡單地進行過說明，但對於本工程係有種種的變形例。
(配線層層積工程)首先，在圖16所示之配線層層積工程中，如圖18所示地，於半導體基板SS之元件形成面的上面SSt，層積複數之配線層DL。圖18係顯示於圖17所示之半導體基板之元件形成面上，層積複數之配線層之狀態的擴大剖面圖。
在本工程中，反覆實施形成絕緣層IML之工程，形成開口部於絕緣層IML之工程，於開口部內，埋入導體圖案(配線)CBP之工程，及研磨絕緣層IML之上面而進行平坦化之工程，而層積複數之配線層DL。
構成複數之配線層DL的絕緣層IML係例如，主要由氧化矽(SiO2)所成之絕緣膜而加以構成。絕緣層IML係例如，可經由電漿CVD(Chemical Vapor Deposition)法而形成者。
另外，形成於絕緣層IML，為了埋入導體圖案CBP之開口部係例如，可在以使被加工部露出之光阻膜光罩而被覆絕緣層IML之狀態，實施蝕刻等之化學性處理者而形成。然而，經由蝕刻等之化學性處理而形成開口部之情況，有將與氧化矽，被蝕刻速率不同的膜(例如，氮化矽膜)，作為絕緣性阻障膜而形成之情況，對於絕緣層IML，係包含有此絕緣性阻障膜。
另外，導體圖案CBP係可經由金屬CVD法，濺鍍法，或金屬CVD法與濺鍍法之組合等而形成者。構成配線層DL之複數之導體圖案CBP係主要由銅(Cu)所成。
但，複數之配線層DL之中，形成於密著在半導體基板SS之最下層的配線層DL之導體圖案CBP係例如，由鎢(W)所成。形成在最下層之複數的導體圖案CBP係稱作插塞，或者接點，加以連接於使用圖17而說明之閘極電極GT，源極範圍，或汲極範圍。
另外，對於各導體圖案CBP與絕緣層IML之間，係加以形成有例如，鉭(Ta)膜、氮化鉭(TaN)膜或者此等層積膜等所成之膜厚約10nm程度之阻障導體膜(圖示係省略)。阻障導體膜係具有防止乃至抑制導體圖案之主成分的銅擴散之機能等。
加以形成於裝置範圍DVC之周緣部的密封環SLR係在形成導體圖案CBP時，加以一起形成。因此，構成密封環SLR之金屬材料係與導體圖案CBP之構成材 料相同。
另外，在研磨絕緣層IML之上面而進行平坦化的工程中，例如，可經由CMP(Chemical Mechanical Polishing)法而研磨者。
然而，上述之配線層DL之形成順序係為一例，有著種種的變形例。例如，亦有先形成導體圖案CBP之後，呈被覆導體圖案CBP地形成絕緣層IML，經由研磨處理，使導體圖案CBP露出之方法。
(電極墊片形成工程)接著，在圖16所示之電極墊片形成工程中，如圖19所示，於複數之配線層DL之中的最上層，形成包含複數之電極墊片PD的配線層DL。圖19係顯示於圖18所示之配線層之最上層，形成複數之電極墊片之狀態的擴大剖面圖。
在本工程中，首先，在形成最上層之絕緣層IML之後，呈露出下層之導體圖案CBP之一部分地形成開口部。絕緣層IML係例如，經由電漿CVD法而加以形成。另外，開口部係例如，經由使用光阻膜光罩之蝕刻處理而加以形成。
接著，於最上層之絕緣層IML上，形成複數之電極墊片PD，藉由露出於上述開口部內之導體圖案CBP而電性連接複數之電極墊片PD與半導體元件Q1。
在本工程中，各形成使用圖5~圖15而說明之複數之電極墊片PD1，複數之電極墊片PD2，及複數之電極墊片PD3。重複的說明係省略，但在上述之<半導體 晶片之平面尺寸的小型化的檢討>的部分說明之電極墊片PD之面積，形狀，及依照佈局，圖案化電極墊片PD。
然而，在本工程之階段中，因還在分割晶圓之前之故，未加以形成例如，構成圖2所示之半導體晶片CHP1之周緣部的邊Cs1，邊Cs2，邊Cs3，及邊Cs4。但如圖19所示，對於密封環SLR之外周側係有著裝置範圍DVC與裝置範圍SCR之邊界線(假想線)。隨之，如將圖2所示之邊Cs1，邊Cs2，邊Cs3，及邊Cs4，定義為構成圖19所示之裝置範圍DVC之周緣部的邊(晶片端邊)，可直接適用上述之電極墊片PD的面積，形狀，及有關佈局之說明。
電極墊片PD係例如，可經由以下的方法而進行圖案化者。首先，於最上層之絕緣層IML，呈被覆絕緣層IML地形成鋁膜。作為形成鋁膜之方法，係例如可例示濺鍍法。此時，對於加以形成於絕緣層IML之開口部內，亦埋入有鋁膜。
接著，呈被覆鋁膜地形成未圖示之光阻膜之後，經由光微影技術而形成開口部於光阻膜。經由此，電極墊片PD以外的部分則從光阻膜露出。
接著，施以蝕刻處理，鋁膜之中，除去從光阻膜露出之部分。經由此，例如，可形成如圖2所示地加以圖案化之複數之電極墊片PD者。另外，對於圍繞加以形成有複數之電極墊片PD之範圍的密封環SLR之最上層，亦加以形成有鋁的導體圖案。
(保護膜形成工程)接著，在圖16所示之保護膜形成工程中，如圖20所示，呈被覆最上層之配線層DL地，形成保護膜PVL。圖20係顯示如被覆圖19所示之最上層之配線層地，形成保護膜之狀態的擴大剖面圖。
在本工程中，例如，形成氧化矽素或氮化矽素所成之保護膜PVL。保護膜PVL係例如，可經由電漿CVD法而加以形成。如圖20所示，保護膜PVL係具有與最上層之配線層DL對向之下面PVb及下面PVb之相反側的上面PVt。然而，保護膜PVL係亦有作為複數的膜之層積體而形成之情況。此情況係最下層的膜之下面則相當於下面PVb，而最上層的膜之上面則相當於上面PVt。
保護膜PVL之下面PVb係各與最上層之絕緣層IML，複數之電極墊片PD，及加以配置於裝置範圍DVC之周緣部的密封環SLR密著。另外，保護膜PVL之上面PVt係成為仿照複數之電極墊片PD或密封環SLR形狀之凹凸面。
(開口部形成工程)接著，在圖16所示之開口部形成工程中，如圖21所示，於保護膜PVL形成複數之開口部PVk，使各複數之電極墊片PD之一部分露出。圖21係顯示於圖20所示之保護膜，形成複數之開口部之狀態的擴大剖面圖。
在本工程中，呈被覆保護膜PVL地形成未圖示之光阻膜之後，經由光微影技術而形成開口部於光阻膜。經由此，保護膜PVL之中，形成開口部PVk之部分 則從光阻膜露出。
接著，施以蝕刻處理，保護膜PVL之中，除去從光阻膜露出之部分。經由此，例如，可形成如圖3或圖14所示地加以圖案化之複數之開口部PVk者。
另外，在本工程中，複數之電極墊片PD係在平面視之周緣部，則由保護膜PVL所被覆。換言之，電極墊片PD之周緣部係位置於較開口部PVk的輪廓為外側。經由此，可經由保護膜PVL而保護複數之電極墊片PD者。
(測試工程)接著，在圖16所示之測試工程中，對於加以形成於裝置範圍DVC(參照圖21)之電路而言，進行電性的檢查。
在本工程中，如使用圖8及圖9而說明地，於電極墊片PD，使電性檢查用的端子之探針PCT接觸，電性檢查是否正確加以形成有形成在半導體基板上之積體電路。
在本實施形態中，最接近於裝置範圍之周緣部，加以配置於第1列LN1(參照圖3)之電極墊片PD1(參照圖3)則為檢查用墊片。隨之，如圖8所示，使探針PCT之前端部分接觸於電極墊片PD1。另外，為了使探針PCT與電極墊片PD1安定地接觸，如於圖8附上箭頭模示性地顯示，使探針PCT，沿著電極墊片PD1之露出面動作(稱作劃片動作)，使探針PCT的前端部分深入至電極墊片PD1。
經由此劃片動作，對於電極墊片PD1之露出面，係形成有例如，如圖9所示之針痕CTH。在本實施形態中，對於電極墊片PD1係因未加以連接導線之故，電極墊片PD1之平面尺寸係可縮小者。即，在使探針PCT進行上述之劃片動作時，保護膜PVL與探針PCT則如為未接觸之範圍，可降低開口部PVk之開口面積。另外，由降低開口部PVk之開口面積者，亦可降低電極墊片PD1之平面尺寸。
並且，經由降低電極墊片PD1之平面尺寸之時，可抑制經由電極墊片PD1之變形的斷裂CLK(參照圖13)的產生。
(晶圓分割工程)接著，在圖16所示之晶圓分割工程中，沿著圖21所示之劃片範圍SCR而切斷晶圓(於半導體基板SS上，加以形成有配線部SDL及保護膜PVL之組裝體)，分割成各裝置範圍DVC。
在本工程中，例如，經由稱作未圖示之切割刀之旋轉方式的切削加工治具，而由切削，除去劃片範圍SCR者而切斷。然而，對於劃片範圍SCR之切斷方法係有種種變形例。例如，亦有照射雷射光而熔斷劃片範圍SCR之構件的方法。另外，例如，亦有組合照射雷射光之方式，和使用切割刀之方式的情況。
<半導體封裝(半導體裝置)之製造方法>接著，對於圖1所示之半導體封裝PKG之製造方法，簡單地加以說明。在上述之晶圓分割工程，加以切斷劃片範圍 SCR時，得到圖2~圖5所示之半導體晶片CHP1。
半導體晶片CHP1係加以搭載於圖1所示之晶粒墊片DPD(圖16所示之晶片搭載工程)，之後，複數之導線BW則各加以連接於圖2所示之複數之電極墊片PD2及電極墊片PD3(打線接合工程)。另外，打線接合工程之後，形成密封圖1所示之半導體晶片CHP1及複數之導線BW的樹脂體RGN(封閉工程)。另外，在圖1所示的例中，在封閉工程之後，進行將複數之引線LD成形之工程，得到圖1所示之半導體封裝PKG。
<變形例>以上，依據實施形態而具體地說明過經由本發明者所作為之發明，但本發明係並不加以限定於前述實施形態者，而在不脫離其內容之範圍當然可做種種變更者。
(變形例1)例如，在上述實施形態中，構成圖2所示之半導體晶片CHP1之上面CPt的周緣部之四邊之中，對於沿著邊Cs2，邊Cs3，及邊Cs4之各邊的電極墊片群，關於各以和圖3同樣的佈局而配置之實施形態已做過說明。但如圖22所示之半導體晶片CHP2，對於構成上面CPt之周緣部的四邊之中的一部分(在圖22中係僅邊Cs1)，以和圖3同樣的佈局而配置亦可。圖22係顯示對於圖2而言之變形例的平面圖。
圖22所示之半導體晶片CHP2係在構成上面CPt之周緣部的四邊之中，沿著邊Cs2，邊Cs3，及邊Cs4之各邊所配列之各電極墊片群中，各以一列加以配列複數 之電極墊片PD。其他的點係與在上述實施形態所說明之半導體晶片CHP1同樣。
對於半導體晶片CHP2係加以形成有複數之電路，經由電路的種類，必要之電極的數量亦為不同。隨之，經由電路之佈局，係如半導體晶片CHP2，沿著四邊之中的一邊(在圖22係邊Cs1)而配列之電極墊片PD的數量則有較其他的邊極端地變多之情況。
此情況，對於加以配列於電極墊片PD的數量為多的邊Cs1之電極墊片群，由適用在上述實施形態所說明之佈局者，可小型化半導體晶片CHP2之平面尺寸。另外，如於半導體晶片CHP2之周緣部的附近，形成平面積為小之電極墊片PD1，可降低因組裝半導體晶片CHP2之半導體封裝的溫度變化而引起之電極墊片PD1之變形量。其結果，可抑制經由電極墊片PD1之變形的斷裂CLK(參照圖13)之產生。
(變形例2)另外，在上述實施形態中，加以形成於圖14及圖15所示之配列的端部的電極墊片PD2e以外之各複數之電極墊片PD，係在平面視中，對於作為四角形之形狀的實施形態已做過說明。但如圖23及圖24所示之半導體晶片CHP3，對於各複數之電極墊片PD2，PD3，在平面視中，可將四角形之四個角部之中的一部分作為倒角之形狀。
圖23係顯示對於圖3而言之變形例的擴大平面圖。另外，圖24係更擴大圖23所示之電極墊片之中之 一部分的擴大平面圖。然而，圖24係平面圖，但為了容易了解而顯示後述之部分PT1與部分PT2之區分，而於各部分PT1與部分PT2，附上不同之陰影線。
圖23及圖24所示之半導體晶片CHP3係複數之電極墊片PD之中，電極墊片PD2及電極墊片PD3之平面形狀及開口部PVk的開口形狀則與圖3所示之半導體晶片CHP1不同。其他的點係與在上述實施形態所說明之半導體晶片CHP1同樣。
如圖24所示，沿著半導體晶片CHP3的邊Cs1所配列之各複數的電極墊片PD2及複數之電極墊片PD3係在平面視中，具有包含沿著邊Cs1的邊(墊片端邊)Ps1之部分PT1。另外，電極墊片PD2及電極墊片PD3係在平面視中，具有對於邊Cs1而言傾斜的邊(傾斜邊，墊片端邊)PsT，且具有與部分PT1一體加以形成之部分PT2。在圖24所示的例中，在平面視中，部分PT1係構成四角形(詳細為長方形)，而部分PT2係構成台形。
圖24所示之電極墊片PD2及電極墊片PD3係亦可如以下地表現者。即，沿著半導體晶片CHP3的邊Cs1所配列之各複數的電極墊片PD2及複數之電極墊片PD3係在平面視中，具有沿著邊Cs1的邊(墊片端邊)Ps1。另外，電極墊片PD2及電極墊片PD3係在平面視中，具有沿著與邊Ps1交叉的邊(墊片端邊)Ps2。另外，電極墊片PD2及電極墊片PD3係在平面視中，具有與邊Ps1交叉，且與Ps2對向，且沿著半導體晶片CHP3的邊 Cs2(參照圖14)的邊(墊片端邊)Ps3。另外，電極墊片PD2及電極墊片PD3係在平面視中，具有與邊Ps2交叉，且對於邊Ps1而言傾斜的邊(墊片端邊)PsT。另外，電極墊片PD2及電極墊片PD3係在平面視中，具有與邊Ps3交叉，且對於邊Ps1而言傾斜的邊(墊片端邊)PsT。另外，各複數的邊PsT之長度係較邊Ps1的長度為短。
另外，圖24所示之各複數之電極墊片PD2及複數之電極墊片PD3係亦可如以下地表現者。即，沿著半導體晶片CHP3的邊Cs1所配列之各複數的電極墊片PD2及複數之電極墊片PD3係在平面視中，構成將四角形之四個角部之中的複數處(在圖24中係2處)作為倒角的形狀。
另外，在半導體晶片CHP3中，電極墊片PD2之傾斜邊的邊PsT與電極墊片PD3之傾斜邊的邊PsT則呈相互對向地加以形成。因此，如圖23所示，在平面視中，第2列LN2之一部分與第3列LN3之一部分則重疊。也就是，如根據本變形例，可較圖3所示之半導體晶片CHP1，更降低電極墊片PD之配置空間者。
(變形例3)另外，在上述實施形態中，說明過將複數之電極墊片PD，沿著半導體晶片CHP1之周緣部的各邊，各以3列配置之實施形態。但對於電極墊片PD之配列數，係有種種的變形例。例如，圖25所示之半導體晶片CHP4之情況，沿著邊Cs1而以4列加以配置電極墊片PD。
圖25係顯示對於圖3而言之其他變形例的擴大平面圖。另外，圖26係擴大加以形成於圖25所示之電極墊片之配列的端部的電極墊片之擴大平面圖。另外，圖27係顯示對於圖26而言之變形例的擴大平面圖。然而，圖27係平面圖，但為了容易了解而顯示後述之部分PT1與部分PT2之區分，而於各部分PT1與部分PT2，附上不同之陰影線。
對於圖25所示之半導體晶片CHP4所具有之複數之電極墊片PD，係在平面視中，含有較第3列LN3，至邊Cs1為止之距離為遠之形成於第4列LN4之複數之電極墊片(第4列電極墊片)PD4。
另外，如圖25所示，各複數之電極墊片PD1的面積係較各複數之電極墊片PD4的面積為小。也就是，於半導體晶片CHP4之周緣部的附近，加以形成有相對性平面積為小之電極墊片PD1。因此，可降低因組裝半導體晶片CHP4之半導體封裝的溫度變化引起之電極墊片PD1的變形量。其結果，可抑制經由電極墊片PD1之變形的斷裂CLK(參照圖13)之產生。
另外，在圖25的例中，複數之電極墊片PD之中，各配置於第1列之複數之電極墊片PD1係在上述實施形態所說明之測試工程，使探針PCT(參照圖8)接觸之檢查用墊片。另一方面，各複數之電極墊片PD2，PD3，PD4係在以上述之<半導體封裝(半導體裝置)之製造方法>的部分所說明之打線接合工程，連接導線BW(參照 圖6)之導線連接用之墊片。
隨之，對於複數之電極墊片PD1，係包含有藉由配線WR1而與電極墊片PD3加以電性連接之電極墊片PD1b，和藉由配線WR2而與電極墊片PD2加以電性連接之電極墊片PD1a，和藉由配線WR3而與電極墊片PD4加以電性連接之電極墊片PD1c。
另外，電性連接複數之電極墊片PD4與複數之電極墊片PD1c之配線WR3係加以形成於鄰接之電極墊片PD3之間，及鄰接之電極墊片PD2之間。因此，可直線性地形成配線WR3者。
另外，如圖26所示，在各電極墊片群之配列的端部中，為了增加電極墊片PD之配列數，而於配線WR3，形成彎曲部，亦可因應電極墊片PD的配列而做導引者。
另外，在圖26所示的例中，各加以配置於各配列之端部的電極墊片PD2e，PD3e，PD4e係在平面視中構成四角形。但在圖27所示之半導體晶片CHP5中，加以配列於端部之電極墊片PD2e及電極墊片PD3e係在平面視中，可作為將四角形之四個角部之中的一部分作為倒角的形狀。
如圖27所示，對於沿著半導體晶片CHP5的邊Cs1所配列之複數的電極墊片PD2之配列的端部，及沿著邊Cs2所配列之複數的電極墊片PD2之配列的端部，係各加以形成有電極墊片PD2e。電極墊片PD2e係在 平面視中，具有包含沿著邊Cs1或邊Cs2的邊Ps1之部分PT1。另外，電極墊片PD2e係在平面視中，具有對於邊Cs1或邊Cs2而言傾斜的邊PsT，且具有與部分PT1一體加以形成之部分PT2。在圖27所示的例中，在平面視中，部分PT1係構成四角形(詳細為長方形)，而部分PT2係構成台形。
另外，對於沿著半導體晶片CHP5的邊Cs1所配列之複數的電極墊片PD3之配列的端部，及沿著邊Cs2所配列之複數的電極墊片PD3之配列的端部，係各加以形成有電極墊片PD3e。電極墊片PD3e係在平面視中，具有包含沿著邊Cs1或邊Cs2的邊Ps1之部分PT1。另外，電極墊片PD3e係在平面視中，具有對於邊Cs1或邊Cs2而言傾斜的邊PsT，且具有與部分PT1一體加以形成之部分PT2。在圖27所示的例中，在平面視中，部分PT1係構成四角形(詳細為長方形)，而部分PT2係構成台形。
另外，鄰接所配置之電極墊片PD2e係相互之傾斜邊的邊PsT則呈對向地加以配置。另外，鄰接所配置之電極墊片PD3e係相互之傾斜邊的邊PsT則呈對向地加以配置。因此，在上述實施形態，呈使用圖14及圖15而說明地，如根據本變形例，未有減少電極墊片PD2及電極墊片PD3之數量，且可防止鄰接所配置之電極墊片PD2e彼此，或者電極墊片PD3e彼此產生接觸者。
然而，圖25及圖26所示之半導體晶片 CHP4，及圖27所示之半導體晶片CHP5係除了上述之不同點以外，因與在上述實施形態所說明之半導體晶片CHP1同樣之故，重複之說明係省略之。
(變形例4)另外，在上述實施形態中，對於以一對一對應而使導線連接用之電極墊片PD與檢查用之電極墊片PD電性連接之實施形態，已做過說明。但作為變形例，係有於一個導線連接用之電極墊片PD，連接複數之檢查用的電極墊片PD之情況。另外，亦有電性連接複數之導線連接用之電極墊片PD，而於此連接一個檢查用的電極墊片PD之情況。圖28及圖29係顯示對於圖14而言之變形例的擴大平面圖。
首先，對於加以形成於圖28所示之半導體晶片CHP6之第3列LN3的電極墊片PD，係包含有流動有信號電流之電極墊片(信號用電極墊片)PDSG。電極墊片PDSG係輸入電性信號於加以形成於半導體晶片CHP6之電路的輸入端子，輸出從上述電路所輸出之電性信號於外部之輸出端子，或者進行輸入及輸出的輸出入端子。進行電性信號之輸入或輸出的電極墊片PD之情況，有著在上述實施形態所說明之測試工程中，降低探針PCT(參照圖8)與電極墊片PD之接觸阻抗者為佳之情況。
因此，在圖28所示之變形例中，對於信號用之電極墊片PDSG，係加以連接複數之檢查用的電極墊片PD1。詳細係對於一個之信號用的電極墊片PD而言，複數之電極墊片PD1則藉由複數之配線WR1而加以電性連 接。如根據本變形例，在測試工程中，可於連接於一個之信號用的電極墊片PD的複數之電極墊片PD1，同時地使探針PCT接觸者。經由此，可降低連接探針PCT與信號用的電極墊片PD的傳送路徑之阻抗，而得到正確之測試結果。
然而，在圖28所示的例中，顯示將信號用之電極墊片PDSG配置於配列的端部的例，作為更加之變形例，係於配列之途中，形成信號用之電極墊片PDSG亦可。
另外，對於加以形成於圖29所示之半導體晶片CHP7之第3列LN3的電極墊片PD，係包含有加以供給電源電位或接地電位，且加以相互電性連接之複數之電位供給用的電極墊片(電位供給用墊片)PDVG。對於形成於半導體晶片CHP7之電路，係經由電極墊片PDVG，而加以供給電源電位或接地電位(基準電位，GND電位)。
如此，供給電源電位或設置電位之電極墊片PDVG的情況，例如，經由強化供給至電路之設置電位的目的，或者強化輸出入電路之電流供給能力之目的等，有著加以複數設置連接成同電位之電極墊片PD的情況。另一方面，在上述之測試工程中，即使未考慮探針PCT(參照圖8)與電極墊片PD之接觸阻抗，亦可安定地進行測試者。
因此，在本變形例中，如圖29所示，對於所連結之複數之電位供給用之電極墊片PDVG，係加以連接 有共通之一個的檢查用之電極墊片PD。詳細係複數之電極墊片PDVG係藉由配線WR4而加以相互電性連接。另外，相互加以連接之複數之電極墊片PDVG之中的一個係藉由配線WR1而與檢查用之電極墊片PD1加以電性連接。
經由此，可省略為了配置配線WR1之空間者。如將此省略之空間，作為電極墊片PD之配置空間而活用時，例如，可使配列於第2列之電極墊片PD2的數量增加。
然而，在圖29所示的例中，顯示將電位供給用之電極墊片PDVG配置於配列的端部的例，作為更加之變形例，係於配列之途中，形成電位供給用之複數的電極墊片PDVG亦可。
另外，圖28所示之半導體晶片CHP6，及圖29所示之半導體晶片CHP7係除了上述之不同點以外，因與在上述實施形態所說明之半導體晶片CHP1同樣之故，重複之說明係省略之。
(變形例5)更且在未脫離在上述實施形態所說明之技術思想內容之範圍內，可組合變形例彼此而適用者。
CHP1‧‧‧半導體晶片(半導體裝置)
CPt‧‧‧上面(表面、主面)
Cs1‧‧‧邊(晶片端邊)
CTH‧‧‧針痕
LN1‧‧‧第1列
LN2‧‧‧第2列
LN3‧‧‧第3列
PD‧‧‧電極墊片
PD1、PD1a、PD1b‧‧‧電極墊片(第1列電極墊片)
PD2‧‧‧電極墊片(第2列電極墊片)
PD3‧‧‧電極墊片(第3列電極墊片)
PVk‧‧‧開口部
PVL‧‧‧保護膜(鈍化膜、絕緣膜)
PVt‧‧‧上面(面)
SLR‧‧‧密封環(金屬圖案)
WR1、WR2‧‧‧配線

Claims (15)

  1. 一種半導體裝置，其特徵為具備：具有元件形成面之半導體基板，和具有與前述半導體基板對向之第1面，前述第1面之相反側的第2面，及前述第1面及前述第2面之中，在從一方至另一方為止，貫通於厚度方向之複數之開口部，呈被覆前述半導體基板之前述元件形成面地加以形成之第1絕緣膜，和加以形成於前述第1絕緣膜與前述半導體基板之間，在與前述第1絕緣膜之前述複數之開口部重疊之位置中，從前述第1絕緣膜露出之複數之電極墊片，對於前述複數之電極墊片，係包含有：在平面視中，沿著前述第2面之周緣部的第1晶片端邊，加以形成於第1列之複數之第1列電極墊片，和在平面視中，沿著前述第1晶片端邊，加以形成於較前述第1列，至前述第1晶片端邊為止之距離為遠之第2列之複數之第2列電極墊片，和在平面視中，沿著前述第1晶片端邊，加以形成於較前述第2列，至前述第1晶片端邊為止之距離為遠之第3列之複數之第3列電極墊片，各前述複數之第1列電極墊片之面積係較各前述複數之第2列電極墊片及前述複數之第3列電極墊片之面積為小者。
  2. 如申請專利範圍第1項記載之半導體裝置，其中，對於前述複數之第1列電極墊片，係包含有藉由複數之第1配線而與前述複數之第3列電極墊片加以電性連接之複數之第1電極墊片，和與前述複數之第2列電極墊片加以電性連接之複數之第2電極墊片，各前述複數之第1配線 係加以形成於前述複數第2列電極墊片之間者。
  3. 如申請專利範圍第1項記載之半導體裝置，其中，前述複數之第1列電極墊片，係與前述複數之第2列電極墊片及前述複數之第3列電極墊片加以電性連接，各前述複數之第1列電極墊片係在電性檢查加以連接於前述半導體裝置之電路時，使檢查用端子接觸之檢查用墊片，各前述複數之第2列電極墊片及前述複數之第3列電極墊片係導線連接用之墊片者。
  4. 如申請專利範圍第1項記載之半導體裝置，其中，在平面視中，對於前述第1晶片端邊與前述複數之第1列電極墊片之間，加以形成有沿著前述第2面之周緣部而延伸之金屬圖案，各前述複數之第1列電極墊片，前述複數之第2列電極墊片及前述複數之第3列電極墊片係加以形成於經由前述金屬圖案所圍繞之範圍者。
  5. 如申請專利範圍第1項記載之半導體裝置，其中，前述第2面係具有：與前述第1晶片端邊交叉之第2晶片端邊，前述複數之第2列電極墊片之中，加以形成於配列之端部的配列端部墊片係具有：在平面視中，包含沿著前述第2面之前述第1晶片端邊的第1墊片端邊之第1部分，和在平面視中，具有對於前述第1晶片端邊而言傾斜之傾斜邊，且與前述第1部分加以一體形成之第2部分者。
  6. 如申請專利範圍第1項記載之半導體裝置，其中，各前述複數之第2列電極墊片及前述複數之第3列電極墊 片係具有：在平面視中，包含沿著前述第2面之前述第1晶片端邊的第1墊片端邊之第1部分，和在平面視中，具有對於前述第1晶片端邊而言傾斜之複數之傾斜邊，且與前述第1部分加以一體形成之第2部分，在平面視中，前述複數之第2列電極墊片之前述複數之傾斜邊，和前述複數之第3列電極墊片之前述複數之傾斜邊則加以對向配置者。
  7. 如申請專利範圍第1項記載之半導體裝置，其中，對於前述複數之電極墊片，係在平面視中，含有沿著前述第1晶片端邊，加以形成於較前述第3列，至前述第1晶片端邊為止之距離為遠之第4列的複數之第4列電極墊片，各前述複數之第1列電極墊片之面積係較各前述複數之第4列電極墊片之面積為小者。
  8. 如申請專利範圍第7項記載之半導體裝置，其中，對於前述複數之第1列電極墊片，係包含有藉由複數之第2配線而與前述複數之第4列電極墊片加以電性連接之複數之第3電極墊片，各前述複數之第2配線係加以形成於前述複數之第2列電極墊片之間，及前述複數之第3列電極墊片之間者。
  9. 如申請專利範圍第8項記載之半導體裝置，其中，前述第2面係具有：與前述第1晶片端邊交叉之第2晶片端邊，前述複數之第2列電極墊片及前述複數之第3列電極墊片之間之中，加以形成於各配列之端部的各複數之配列端部墊片係具有：在平面視中，包含沿著前述第2面之 前述第1晶片端邊的第1墊片端邊之第1部分，和在平面視中，具有對於前述第1晶片端邊而言傾斜之傾斜邊，且與前述第1部分加以一體形成之第2部分者。
  10. 如申請專利範圍第1項記載之半導體裝置，其中，各前述複數之第1列電極墊片係在電性檢查形成於前述半導體裝置之電路時，使檢查用端子接觸之檢查用墊片，各前述複數之第2列電極墊片及前述複數之第3列電極墊片係導線連接用之墊片，對於前述複數之第3列電極墊片，係包含有流動信號電流之信號用電極墊片，對於一個前述信號用電極墊片而言，複數之前述第1列電極墊片則藉由複數之第1配線而加以電性連接者。
  11. 如申請專利範圍第1項記載之半導體裝置，其中，各前述複數之第1列電極墊片係在電性檢查形成於前述半導體裝置之電路時，使檢查用端子接觸之檢查用墊片，各前述複數之第2列電極墊片及前述複數之第3列電極墊片係導線連接用之墊片，對於前述複數之第3列電極墊片，係包含有供給有電源電位或接地電位，且加以相互電性連接之複數之電位供給用墊片，對於複數之前述第1列電極墊片之中的一個而言，前述複數之電位供給用墊片則藉由一個之第1配線而加以電性連接者。
  12. 如申請專利範圍第1項記載之半導體裝置，其中，各前述複數之第1列電極墊片，前述複數之第2列電極墊片及前述複數之第3列電極墊片，係經由將鋁作為主成分之金屬材料而加以形成者。
  13. 一種半導體裝置，係具有：具有複數之電極墊片的半導體晶片，加以接合於前述複數之電極墊片的複數之導線，及封閉前述複數之電極墊片與前述複數之導線的接合部分之樹脂體之半導體裝置，其特徵為前述半導體晶片係具備：具有元件形成面之半導體基板，和具有與前述半導體基板對向之第1面，前述第1面之相反側的第2面，及前述第1面及前述第2面之中，具有在從一方至另一方為止，貫通於厚度方向之複數之開口部，呈被覆前述半導體基板之前述元件形成面地加以形成之第1絕緣膜，和加以形成於前述第1絕緣膜與前述半導體基板之間，在與前述第1絕緣膜之前述複數之開口部重疊之位置中，從前述第1絕緣膜露出之複數之電極墊片，對於前述複數之電極墊片，係包含有：在平面視中，沿著前述第2面之周緣部的第1晶片端邊，加以形成於第1列之複數之第1列電極墊片，和在平面視中，沿著前述第1晶片端邊，加以形成於較前述第1列，至前述第1晶片端邊為止之距離為遠之第2列之複數之第2列電極墊片，和在平面視中，沿著前述第1晶片端邊，加以形成於較前述第2列，至前述第1晶片端邊為止之距離為遠之第3列之複數之第3列電極墊片，各前述複數之第1列電極墊片之面積係較各前述複數之第2列電極墊片及前述複數之第3列電極墊片之面積為小者。
  14. 如申請專利範圍第13項記載之半導體裝置，其中，前述複數之第1列電極墊片係與前述複數之第2列電 極墊片及前述複數之第3列電極墊片加以電性連接，前述複數之導線係加以連接於前述複數之電極墊片之中，前述複數之第2列電極墊片，及前述複數之第3列電極墊片，對於前述複數之第1列電極墊片係未加以連接有前述複數之導線者。
  15. 一種半導體裝置之製造方法，其特徵為包含：(a)形成複數之半導體元件於半導體基板之元件形成面的工程，(b)於前述半導體基板之前述元件形成面上，依序層積複數之配線層之工程，(c)於前述複數之配線之中之最上層，形成包含複數之電極墊片的第1配線層之工程，(d)呈被覆前述第1配線層地，形成具有與前述第1配線層對向之第1面及前述第1面之相反側的第2面之第1絕緣層的工程，(e)形成複數之開口部於前述第1絕緣層，使各前述複數之電極墊片露出之工程，對於在前述(c)工程所形成之前述複數之電極墊片，係包含有：在平面視中，沿著裝置範圍之周緣部的第1晶片端邊，形成於第1列之複數之第1列電極墊片，和在平面視中，沿著前述第1晶片端邊，加以形成於較前述第1列，至前述第1晶片端邊為止之距離為遠之第2列之複數之第2列電極墊片，和在平面視中，沿著前述第1晶片端邊，加以形成於較前述第2列，至前述第1晶片端邊為止之距離為遠之第3列之複數之第3列電極墊片，各前述複數之第1列電極墊片之面積係較各前述複數之第2列電極墊片及前述複數之第3列電極墊片之面積為小者。
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