TWI762597B - 接合墊結構及接合墊結構的製作方法 - Google Patents

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Abstract

本發明公開了一種接合墊結構及接合墊結構的製作方法，該接合墊結 構包括第一金屬層；相對第一金屬層依次層疊設置的至少兩第二金屬層；第一金屬層與第二金屬層之間及第二金屬層之間設置有介電層；第一金屬層及與第一金屬層相鄰的第二金屬層在接合墊結構區域外電性連接；第二金屬層的相鄰兩層之間電性連接。本發明還公開了一種接合墊結構的製作方法，透過該方法，可以避免大尺寸銅鍵合線產生的凹坑問題。

Description

接合墊結構及接合墊結構的製作方法
本發明涉及積體電路技術領域，特別是涉及一種接合墊結構及接合墊結構的製作方法。
接合墊(Bond Pad)是介於容納在半導體晶片內的積體電路(Integrated Circuit，IC)及晶片封裝體之間的介面，用於傳送電力、接地及輸入/輸出訊號至晶片元件。引線鍵合(Wire Bonding，WB)是一種使用細金屬線，藉由熱、壓力、超聲波等能量使金屬引線與接合墊緊密焊合，實現晶片與外部的電氣互連和晶片間的資訊互通。
結合第1圖所示，習知接合墊結構包括第一金屬層10，複數第二金屬層21-23，由金屬層間介電層(inter-metal dielectric layer，IMD)所隔離，各金屬層透過貫穿介電層的通孔(Via)40實現電性連接，目前銅線以其價格低廉、高可靠度及良好電導率和熱導率，相比其他材質使用同樣線徑可承受更大電流的優勢成為愈來愈多大功率器件的選擇，而當大尺寸銅線在接合墊上進行鍵合，所需鍵合力較大，該力度直接作用在接合墊的第一金屬層10時，容易在第一金屬層10與第二金 屬層21的通孔40之間形成凹坑，當凹坑嚴重時所有的通孔40和金屬層皆出現裂痕，對晶片的可靠度造成重大威脅，甚至導致晶片功能失效。
本發明主要解決的技術問題是提供一種接合墊結構及接合墊結構的製作方法，在兼顧成本與性能的同時避免大尺寸銅鍵合線產生的凹坑問題。
為解決上述技術問題，本發明採用的一個技術方案是：提供一種接合墊結構，包括：第一金屬層；相對該第一金屬層依次層疊設置的至少兩第二金屬層；該第一金屬層與該第二金屬層之間及該第二金屬層之間設置有介電層；該第一金屬層及與該第一金屬層相鄰的第二金屬層在該接合墊結構區域外電性連接；該第二金屬層的相鄰兩層之間電性連接。
為解決上述技術問題，本發明採用的另一個技術方案是：提供一種接合墊結構的製作方法，包括：提供半導體晶片；相對該半導體晶片形成第一介電層；相對該第一介電層依次層疊形成至少兩第二金屬層，在該第二金屬層之間設置第二介電層；將該第二金屬層的相鄰兩層之間電性連接； 相對該第二金屬層形成第一金屬層，且在該第一金屬層與該第二金屬層之間設置第三介電層；在該接合墊結構區域外將該第一金屬層及與該第一金屬層相鄰的第二金屬層之間電性連接。
本發明的有益效果是：區別于習知技術的情況，本發明透過在該接合墊結構區域外將該第一金屬層及與該第一金屬層相鄰的第二金屬層之間電性連接，從而避免大尺寸銅鍵合線產生的凹坑問題。
10‧‧‧第一金屬層
21、22、23‧‧‧第二金屬層
31‧‧‧第一介電層
32‧‧‧第二介電層
33‧‧‧第三介電層
40‧‧‧第二通孔
50‧‧‧鈍化層
60‧‧‧半導體晶片
S1至S6‧‧‧步驟
第1圖是習知的設置於半導體晶片上接合墊結構的截面示意圖；第2圖是本發明第一實施例接合墊結構的金屬層立體結構示意圖；第3圖是本發明第二實施例接合墊結構的金屬層立體結構示意圖；第4圖是本發明第三實施例接合墊結構的金屬層立體結構示意圖；第5圖是本發明第三實施例接合墊結構的金屬層設置於半導體晶片上的截面結構示意圖；第6圖是本發明第四實施例接合墊結構的金屬層立體結構示意圖；第7圖是本發明第五實施例接合墊結構的金屬層設置於半導體晶片上的截面結構示意圖； 第8圖是本發明接合墊結構的製作方法流程示意圖。
下面結合附圖和實施例對本發明進行詳細的說明。
請參閱第2圖，是本發明第一實施例接合墊結構的金屬層立體結構示意圖(沿第2圖中虛線a縱截)，該接合墊結構位於半導體晶片60上，包括：第一金屬層10；相對該第一金屬層10依次層疊設置的至少兩個第二金屬層(在本實施例中，包括三個第二金屬層，分別為第二金屬層21，第二金屬層22，第二金屬層23，在其他實施例中，該第二金屬層的數量可以根據需要進行設置)；該第一金屬層10與該第二金屬層21之間及該第二金屬層21-23之間均設置有介電層；該接合墊結構區域外設置第一通孔(圖中未標出)，該第一通孔透過導線將該第一金屬層10及與該第一金屬層相鄰的第二金屬層21連接，實現該第一金屬層10與該第一金屬層相鄰的第二金屬層21的電性連接。
該第二金屬層21-23的相鄰兩層之間透過第二通孔40電性連接。
在該接合墊結構的第一金屬層10上設置鈍化層50，且該鈍化層50覆蓋該第一金屬層10的邊緣而將第一金屬層10的中間位置暴露，以對接合墊結構進行保護。
本實施例中，該第一金屬層10及該第二金屬層21-23的材質為鋁(Al)；該介電層31-33為氮化矽(SiNx)；該第二通孔40內的導電材料為鎢(W)。
當大尺寸(如1.8mil)銅線(在其他實施例中並不限定為銅線)在該接合墊結構上進行鍵合時，該第一金屬層10和該第二金屬層21之間的第一介電層可以大面積承受鍵合帶來的應力，讓銅鍵合線鍵合時產生的衝擊力均勻分散到每一第二金屬層21-23上。
請參閱第3圖，是本發明第二實施例接合墊結構的金屬層立體結構示意圖(沿第3圖中虛線a縱截)，該接合墊結構位於半導體晶片60上，與第2圖的區別在於：本實施例中，該第二金屬層21分割為複數條狀金屬(在其他實施例中可為其他某一第二金屬層分割為條狀金屬)，該每一第二金屬層21上的金屬條的總面積小於對應該第二金屬層總面積，具體的，該每一第二金屬層21上的金屬條的總面積小於對應該第二金屬層總面積的60%。
當大尺寸(如1.8mil)銅線(在其他實施例中並不限定為銅線)在該接合墊結構上進行鍵合時，該第一金屬層10和該第二金屬層21之間的第一介電層可以大面積承受鍵合帶來的應力，讓銅鍵合線鍵合時產生的衝擊力均勻分散到第二金屬層21上，沿第二金屬層21上的金屬條分散，由於該每一第二金屬層21上的金屬條的總面積占對應該第二金屬層總面積小於60%，使得衝擊力分散到相鄰兩層之間的介電層上。
請參閱第4圖及第5圖，第4圖是本發明第三實施例接合墊結構的金屬層立體結構示意圖，結合第5圖，第5圖是本發明第三實施例接合墊結構的金屬層設置於半導體晶片上的截面結構示意圖(沿第4圖中虛線a縱截)，該接合墊結構位於半導體晶片60上，與第3圖的區別在於：本實施例中，該第二金屬層21-23均分割為複數條狀金屬。
該第二金屬層21及22上的金屬條在同一平面內的投影相交，且相交處透過第二通孔40將該第二金屬層21與22電性連接，同時該第二金屬層22及23上的金屬條在同一平面內的投影相交，且相交處透過第二通孔40將該第二金屬層22與23電性連接。
具體地，該第二金屬層21-23中的相鄰兩個上的金屬條在同一平面內的投影垂直相交，即在同一平面內的投影，第二金屬層21上的金屬條垂直第二金屬層22上的金屬條，第二金屬層22上的金屬條垂直第二金屬層23上的金屬條，且每相鄰兩第二金屬層21-23上金屬條投影相交處透過第二通孔40將第二金屬層21-23中的相鄰兩個金屬層電性連接(在本實施例中每相鄰兩第二金屬層上金屬條所有投影相交處均設置第二通孔，在其他實施例中可在每相鄰兩第二金屬層上金屬條部分投影相交處設置第二通孔，亦可在每相鄰兩第二金屬層其他位置設置第二通孔，將相鄰兩第二金屬層電性連接)。
具體的，兩間隔設置的第二金屬層如該第二金屬層21和23上的金屬條在同一平面的投影重合(在其他實施例 中兩間隔設置的第二金屬層上的金屬條在同一平面的投影可不重合)。
本實施例中，該每一第二金屬層21-23上的金屬條的總面積小於對應該第二金屬層總面積，具體的，該每一第二金屬層21-23上的金屬條的總面積小於對應該第二金屬層總面積的60%。
當大尺寸(如1.8mil)銅線(在其他實施例中並不限定為銅線)在該接合墊結構上進行鍵合時，該第一金屬層10和該第二金屬層21之間的第一介電層31可以大面積承受鍵合帶來的應力，讓銅鍵合線鍵合時產生的衝擊力均勻分散到每一第二金屬層21-23上，之後再沿第二金屬層21-23上的金屬條垂直相交的X，Y軸分散，由於該每一第二金屬層21-23上的金屬條的總面積占對應該第二金屬層總面積小於60%，使得衝擊力分散到相鄰兩層之間的介電層31-33上。
請參閱第6圖，是本發明第四實施例接合墊結構的金屬層立體結構示意圖，與第5圖的區別在於：在該相鄰兩第二金屬層間設置第二通孔40電性連接，層與層間的第二通孔40對應間隔排布，如第二金屬層21和22之間設置的兩相鄰第二通孔41和42，第二金屬層22和23之間設置的第二通孔43與該第二通孔41和42在同一平面內的投影位於該第二通孔41和42之間。
請參閱第7圖，是本發明第五實施例接合墊結構的金屬層設置於半導體晶片上的截面結構示意圖(沿垂直於虛 線a方向縱截)，該接合墊結構位於半導體晶片60上，與第5圖的區別在於：兩間隔設置的第二金屬層如該第二金屬層21和23上的金屬條在同一平面的投影不重合，如該第二金屬層21上的兩個金屬條211與212平行，在同一投影平面上，第二金屬層23上的金屬條231在金屬條211與金屬條212之間。
請參閱第8圖，是本發明接合墊結構的製作方法流程示意圖，包括：
步驟S1：提供半導體晶片60。
該半導體晶片為矽(Si)。
步驟S2：相對該半導體晶片60形成第一介電層31。
透過旋轉塗布的方式沉積介電材料於該半導體晶片60上，形成第一介電層31，本實施例中，該介電材料為氮化矽(SiNx)。
步驟S3：相對該第一介電層31依次層疊形成至少兩第二金屬層(在本實施例中，包括三個第二金屬層，分別為第二金屬層21，第二金屬層22，第二金屬層23，在其他實施例中，該第二金屬層的數量可以根據需要進行設置)，在該第二金屬層21-23之間設置第二介電層32。
具體的，該第二金屬層21-23均分割為複數條狀金屬。該第二金屬層21及22上的金屬條在同一平面內的投影相交，同時該第二金屬層22及23上的金屬條在同一平面內的投影相交。
具體地，該第二金屬層21-23中的相鄰兩個上的金屬條在同一平面內的投影垂直相交，即在同一平面內的投影，第二金屬層21上的金屬條垂直第二金屬層22上的金屬條，第二金屬層22上的金屬條垂直第二金屬層23上的金屬條。
具體的，兩間隔設置的第二金屬層如該第二金屬層21和23上的金屬條在同一平面的投影重合(在其他實施例中兩間隔設置的第二金屬層上的金屬條在同一平面的投影可不重合)。
透過旋轉塗布的方式沉積該第二金屬層23於該第一介電層31上，透過蝕刻的方法使第二金屬層23為平行條狀分佈，之後沉積介電材料於該第二金屬層23上，形成第二介電層32，之後再沉積該第二金屬層22於該第二介電層32上，蝕刻第二金屬層22呈平行條狀分佈，之後再沉積介電材料於該第二金屬層22上，形成第二介電層32，之後再沉積該第二金屬層21於該第二介電層32上，蝕刻第二金屬層21呈平行條狀分佈，其中，第二金屬層21-23上的金屬條在同一平面內的投影垂直相交，即在同一平面內的投影，第二金屬層21上的金屬條垂直第二金屬層22上的金屬條，第二金屬層22上的金屬條垂直第二金屬層23上的金屬條。當大尺寸銅線在該接合墊結構的第一金屬層10上進行鍵合時，每一第二金屬層21-23所受衝擊力可沿第二金屬層21-23中的相鄰兩個金屬層上的金屬條垂直相交的X，Y軸分散。
本實施例中，該第一金屬層10及該第二金屬層21-23的材質為鋁(Al)。
步驟S4：將該第二金屬層21-23的相鄰兩層之間電性連接。
具體的，在該第二金屬層21-23的每相鄰兩層上的金屬條在同一平面內的投影相交處設置第二通孔40將該相鄰兩第二金屬層21-23電性連接(在本實施例中每相鄰兩第二金屬層上金屬條所有投影相交處均設置第二通孔，在其他實施例中可在每相鄰兩第二金屬層上金屬條部分投影相交處設置通孔，亦可在每相鄰兩第二金屬層其他位置設置第二通孔，將相鄰兩第二金屬層電性連接)。
具體的，該第二通孔40可以透過鎢插塞工藝形成。
在其他實施例中，該第二金屬層間的電性連接可以透過在同一連接點處，設置複數個導線連接，將相鄰兩金屬層電性連接，該等導線除具有導電性能外，還可以實現相鄰兩金屬層之間的支撐作用。
步驟S5：相對該第二金屬層21-23形成第一金屬層10，且在該第一金屬層10與該第二金屬層21-23之間設置第三介電層33。
透過旋轉塗布的方式沉積介電材料於該第二金屬層21上，形成第三介電層33，再沉積該第一金屬層10於該第三介電層33上，該第一金屬層10和該第二金屬層21之間的第三介電層33可以大面積承受鍵合帶來的衝擊力。
步驟S6：在該接合墊結構區域外將該第一金屬層10及與該第一金屬層相鄰的第二金屬層21之間電性連接。
具體的，在該接合墊結構區域外設置第一通孔(圖中未標出)，該第一通孔透過導線將該第一金屬層10及與該第一金屬層相鄰的第二金屬層21連接，實現該第一金屬層10與該第一金屬層相鄰的第二金屬層21的電性連接。
在該接合墊結構的第一金屬層10上設置鈍化層50，且該鈍化層50覆蓋該第一金屬層10的邊緣而將該第一金屬層的中間位置暴露，以對接合墊結構進行保護。
本實施例中，該每一第二金屬層21-23上的金屬條的總面積占對應該第二金屬層總面積的比例小於60%(如第二金屬層21上的金屬條的總面積占該第二金屬層21總面積的比例小於60%)，使得衝擊力分散到相鄰兩第二金屬層的介電層31-33上。
本發明透過層疊設置至少兩第二金屬層且將每一第二金屬層分割為複數平行的金屬條，並且相鄰兩第二金屬層上的金屬條在同一平面內的投影垂直相交，垂直相交處將該相鄰兩第二金屬層電性連接，且該第二金屬層上的金屬條的總面積占對應該第二金屬層總面積比例小於60%，在該第一金屬層與該第二金屬層之間的結合墊結構區域外電性連接，從而使得大尺寸銅線鍵合至該第一金屬層上時作用于接合墊結構上的衝擊力得以分散，實現在兼顧成本與性能的同時避免大尺寸銅鍵合線產生的凹坑問題。
以上該僅為本發明的實施方式，並非因此限制本發明的專利範圍，凡是藉由本發明說明書及附圖內容所作的等 效結構或等效流程變換，或直接或間接運用在其他相關的技術領域，均同理包括在本發明的專利保護範圍內。
10‧‧‧第一金屬層
21、22、23‧‧‧第二金屬層
40‧‧‧第二通孔

Claims (7)

  1. 一種接合墊結構，其中，包括：第一金屬層；相對該第一金屬層依次層疊設置的至少三第二金屬層；該第一金屬層與該第二金屬層之間及該第二金屬層之間設置有介電層；該第一金屬層及與該第一金屬層相鄰的第二金屬層在該接合墊結構區域外電性連接；該第二金屬層的相鄰兩層之間在該接合墊結構區域內電性連接；其中，所有該第二金屬層分割為複數條狀金屬，其中，在該至少三第二金屬層中，兩間隔設置的第二金屬層在同一平面的投影不重合，在該同一投影平面上，該兩間隔設置的第二金屬層中的一第二金屬層的條狀金屬在該兩間隔設置的第二金屬層中的另一第二金屬層的條狀金屬之間。
  2. 如請求項1所述之接合墊結構，其中，該第二金屬層的相鄰兩層上的金屬條在同一平面內的投影相交。
  3. 如請求項2所述之接合墊結構，其中，該第二金屬層的相鄰兩層上的金屬條在同一平面內的投影垂直相交。
  4. 如請求項3所述之接合墊結構，其中，該第二金屬層的相鄰兩層上的金屬條在同一平面內的投影相交處將該相鄰兩第二金屬層電性連接。
  5. 如請求項1所述之接合墊結構，其中，該每一第二金屬層上的金屬條的總面積占對應該第二金屬層總面積一定比例。
  6. 如請求項1所述之接合墊結構，其中，在該接合墊結構的第一金屬層上設置鈍化層，且該鈍化層覆蓋該第一金屬層的邊緣而將該第一金屬層的中間位置暴露，以對接合墊結構進行保護。
  7. 一種接合墊結構的製作方法，其中，包括： 提供半導體晶片；相對該半導體晶片形成第一介電層；相對該第一介電層依次層疊形成至少三第二金屬層，在該第二金屬層之間設置第二介電層；將該第二金屬層的相鄰兩層之間在接合墊結構區域內電性連接；相對該第二金屬層形成第一金屬層，且在該第一金屬層與該第二金屬層之間設置第三介電層；在該接合墊結構區域外將該第一金屬層及與該第一金屬層相鄰的第二金屬層之間電性連接；其中，所有該第二金屬層分割為複數條狀金屬，其中，在該至少三第二金屬層中，兩間隔設置的第二金屬層在同一平面的投影不重合，在該同一投影平面上，該兩間隔設置的第二金屬層中的一第二金屬層的條狀金屬在該兩間隔設置的第二金屬層中的另一第二金屬層的條狀金屬之間。
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Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW430935B (en) * 1999-03-19 2001-04-21 Ind Tech Res Inst Frame type bonding pad structure having a low parasitic capacitance
US20060103031A1 (en) * 2004-11-15 2006-05-18 Bing-Chang Wu Semiconductor chip capable of implementing wire bonding over active circuits
US20080081458A1 (en) * 2006-09-29 2008-04-03 Megica Corporation Integrated circuit chips with fine-line metal and over-passivation metal
TW201308542A (zh) * 2011-08-09 2013-02-16 Mediatek Inc 凸塊接墊結構
TW201344890A (zh) * 2012-04-27 2013-11-01 Taiwan Semiconductor Mfg 感測元件與積體電路元件
US20150206835A1 (en) * 2011-10-13 2015-07-23 International Business Machines Corporation Method, structures and method of designing reduced delamination integrated circuits
TW201709458A (zh) * 2015-08-19 2017-03-01 台灣積體電路製造股份有限公司 三維積體電路結構
TW201742153A (zh) * 2016-02-23 2017-12-01 Renesas Electronics Corp 半導體裝置及其製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4786836B2 (ja) * 2001-09-07 2011-10-05 富士通セミコンダクター株式会社 配線接続部設計方法及び半導体装置
US6908841B2 (en) * 2002-09-20 2005-06-21 Infineon Technologies Ag Support structures for wirebond regions of contact pads over low modulus materials
US7679180B2 (en) * 2006-11-07 2010-03-16 Taiwan Semiconductor Manufacturing Co., Ltd. Bond pad design to minimize dielectric cracking

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW430935B (en) * 1999-03-19 2001-04-21 Ind Tech Res Inst Frame type bonding pad structure having a low parasitic capacitance
US20060103031A1 (en) * 2004-11-15 2006-05-18 Bing-Chang Wu Semiconductor chip capable of implementing wire bonding over active circuits
US20080081458A1 (en) * 2006-09-29 2008-04-03 Megica Corporation Integrated circuit chips with fine-line metal and over-passivation metal
TW201308542A (zh) * 2011-08-09 2013-02-16 Mediatek Inc 凸塊接墊結構
US20150206835A1 (en) * 2011-10-13 2015-07-23 International Business Machines Corporation Method, structures and method of designing reduced delamination integrated circuits
TW201344890A (zh) * 2012-04-27 2013-11-01 Taiwan Semiconductor Mfg 感測元件與積體電路元件
TW201709458A (zh) * 2015-08-19 2017-03-01 台灣積體電路製造股份有限公司 三維積體電路結構
TW201742153A (zh) * 2016-02-23 2017-12-01 Renesas Electronics Corp 半導體裝置及其製造方法

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