TWI709214B - 半導體裝置及其製造方法 - Google Patents

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都楨湖
李昇映
鄭鐘勳
林辰永
梁箕容
白尙訓
宋泰中
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Abstract

半導體裝置包含：導體，其配置於基底上；第一接點，其配置於導體上；第二接點，其具有配置於第一接點上的第一部分以及在平行於基底的方向上遠離第一部分伸出的第二部分，其中第一和第二接點配置於絕緣層中；通孔，其配置於絕緣層和第二接點的第二部分上；以及金屬導線，其配置於通孔上。

Description

半導體裝置及其製造方法
本發明是有關於一種半導體裝置以及其製造方法，且特別是有關於一種包含場效應電晶體的半導體裝置以及其製造方法。
[相關申請案的交叉參考]
本專利申請案主張在韓國智慧財產權局中分別在2015年11月19日、2015年11月19日、2016年4月20日以及2016年7月8日提交的第10-2015-0162668號、第10-2015-0162675號、第10-2016-0048379、第10-2016-0086996號韓國專利申請案和在2016年11月18日提交的第15/355,159號美國專利申請案的優先權，這些專利申請案的揭示內容以引用的方式將全文併入本文中參考。
歸功於其小型、多功能及/或低成本特徵，半導體裝置廣泛用於電子工業中。半導體裝置可以是用於儲存資料的記憶體裝置、用於處理資料的邏輯裝置，或包含記憶體和邏輯元件兩者的混合裝置。為了滿足目前對於具有快速和/或低功耗的電子裝置的增加的需求，需要具有高可靠性、高性能和/或多功能的半導體裝置。為了滿足這些技術需求，半導體裝置的複雜性和/或集成密度增加。
根據本發明概念的示例性實施例，提供一種半導體裝置，所述半導體裝置包含：導體，其配置於基底上；第一接點，其配置於所述導體上；第二接點，其具有配置於所述第一接點上的第一部分以及在平行於所述基底的方向上遠離所述第一部分伸出的第二部分，其中所述第一和第二接點配置於絕緣層中；通孔，其配置於所述絕緣層和所述第二接點的所述第二部分上；以及金屬導線，其配置於所述通孔上。
根據本發明概念的示例性實施例，提供一種半導體裝置，所述半導體裝置包含：虛擬導體，其配置於基底上；第一接點，其配置於所述虛擬導體上；溝槽矽化物，其配置於所述基底上並且與所述虛擬導體間隔開；第二接點，其配置於所述溝槽矽化物上；以及第三接點，其直接配置於所述第一和第二接點上並且將所述第一和第二接點連接到彼此。
根據本發明概念的示例性實施例，提供一種半導體裝置，所述半導體裝置包含：第一導體，其配置於基底上；第一接點，其配置於所述第一導體上；第二接點，其配置於所述基底上並且與所述第一導體和所述第一接點間隔開；以及第三接點，其直接配置於所述第一和第二接點上並且將所述第一和第二接點連接到彼此。
根據本發明概念的示例性實施例，提供一種半導體裝置，所述半導體裝置包含：第一溝槽矽化物，其配置於基底上；第一接點，其配置於所述第一溝槽矽化物的上表面上，其中所述第一溝槽矽化物夫人所述上表面比所述第一接點的下表面寬；第二溝槽矽化物，其配置於基底上；第二接點，其配置於所述第二溝槽矽化物上；以及第三接點，其直接配置於所述第一和第二接點上並且將所述第一和第二接點連接到彼此。
根據本發明概念的示例性實施例，提供一種半導體裝置，所述半導體裝置包含：第一接點，其配置於基底上並且在第一方向上縱向延伸；第二接點，其配置於所述基底上並且在所述第一方向上縱向延伸；導體，其配置於所述第一和第二接點之間並且在所述第一方向上縱向延伸；以及第三接點，其配置於所述第一和第二接點上並且在與所述第一方向交叉的第二方向上縱向延伸，其中所述第三接點的第一部分伸出所述第一接點的邊緣，使得所述第一接點在所述第二方向上配置於所述第一部分與所述導體之間。
根據本發明概念的示例性實施例，提供一種半導體裝置，所述半導體裝置包含：第一導體，其配置於基底上；第一接點，其配置於所述第一導體上；第二導體，其配置於所述基底上並且與所述第一導體間隔開；第二接點，其配置於所述第二導體上；以及第三接點，其直接配置於所述第一和第二接點上並且將所述第一和第二接點連接到彼此。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1是說明根據本發明概念的示例性實施例的用於執行半導體設計過程的電腦系統的框圖。參考圖1，電腦系統可包含中央處理單元（central processing unit, CPU）10、工作記憶體30、輸入-輸出裝置50和輔助記憶體裝置70。在本發明概念的示例性實施例中，電腦系統可以是根據本發明概念的示例性實施例的用於執行佈局設計過程的定制系統。此外，電腦系統可包含經配置以執行不同設計和檢查類比程式的計算系統。
CPU 10可經配置以運行各種軟體，例如，應用程式、作業系統和裝置驅動器。例如，CPU 10可經配置以運行載入在工作記憶體30上的作業系統。此外，CPU 10可經配置以運行作業系統上的各種應用程式。例如，CPU 10可經配置以運行載入在工作記憶體30上的佈局設計工具32。
作業系統或應用程式可載入在工作記憶體30上。例如，當電腦系統開始啟動操作（booting operation）時，存儲在輔助記憶體裝置70中的作業系統（operating system, OS）圖像可根據啟動序列載入在工作記憶體30上。在電腦系統中，作業系統可管理輸入/輸出操作。可由使用者選擇或可提供用於基本服務的某些應用程式可載入在工作記憶體30上。根據本發明概念的示例性實施例，準備用於佈局設計過程的佈局設計工具32可從輔助記憶體裝置70載入在工作記憶體30上。
佈局設計工具32可提供用於改變特定佈局圖案的偏置資料（biasing data）的功能。例如，佈局設計工具32可經配置以使特定佈局圖案能夠具有與設計規則所定義的形狀和位置不同的形狀和位置。佈局設計工具32可經配置以在偏置資料的改變條件下執行設計規則檢查（design rule check, DRC）。工作記憶體30可以是揮發性記憶體裝置（例如，靜態隨機存取記憶體（static random access memory, SRAM）或動態隨機存取記憶體(dynamic random access memory, DRAM）裝置）或非揮發性記憶體裝置（例如，相變隨機存取記憶體（phase change random access memory, PRAM）、磁阻隨機存取記憶體（magnetoresistive random access memory, MRAM）、電阻性隨機存取記憶體（resistive random access memory, ReRAM）、鐵記憶電體（FRAM）或NOR快閃記憶體裝置）。
另外，模擬工具34可載入在工作記憶體30上以經設計佈局資料執行光學鄰近校正（optical proximity correction, OPC）操作。
輸入-輸出裝置50可經配置以控制使用者介面裝置的使用者輸入和輸出操作。例如，輸入-輸出裝置50可包含鍵盤或監視器，從而允許設計者輸入相關資訊。透過使用輸入-輸出裝置50，設計者可接收關於半導體裝置的若干區域或資料路徑的資訊，經調整的操作特徵可應用於所述資訊。輸入-輸出裝置50可經配置以顯示類比工具34的進程狀態或過程結果。
輔助記憶體裝置70可以是電腦系統的存儲媒體。輔助記憶體裝置70可經配置以存儲應用程式、OS圖像和不同資料。輔助記憶體裝置70可以記憶卡（例如，多媒體卡（multimedia card, MMC）、嵌入式多媒體卡（embedded multimedia card, eMMC）、安全數位卡（secure digital, SD）、MicroSD等）或硬碟驅動器（hard disk drive, HDD）的形式提供。輔助記憶體裝置70可包含具有較大記憶體容量的NAND快閃記憶體裝置。輔助記憶體裝置70可包含非揮發性記憶體裝置（例如，PRAM、MRAM、ReRAM或FRAM）或NOR快閃記憶體裝置。
系統互連器90可充當用於實現電腦系統中的網路的系統匯流排（system bus）。CPU 10、工作記憶體30、輸入-輸出裝置50和輔助記憶體裝置70可透過系統互連器90電性連接到彼此，並且因此資料可在其間交換。然而，系統互連器90可不限於前述配置。例如，系統互連器90可包含用於增加資料通信的效率的額外元件。
圖2是說明根據本發明概念的示例性實施例的設計和製造半導體裝置的方法的流程圖。
參考圖2，可使用參考圖1描述的電腦系統執行用於半導體積體電路的高層次設計（high-level design）過程（在S110中）。例如，在高層次設計過程中，可以高層次電腦語言（例如，C語言）描述待設計的積體電路。可透過寄存器傳輸級（register transfer level, RTL）編碼或類比更具體地描述透過高層次設計過程設計的電路。此外，透過RTL編碼產生的代碼可轉換成連線表，並且結果可彼此組合以完全地描述半導體裝置。可透過類比工具驗證組合的示意性電路。在本發明概念的示例性實施例中，考慮到驗證步驟的結果，可進一步執行調整步驟。
可執行佈局設計過程以在矽晶片上實現半導體積體電路的邏輯完整形式（在S120中）。例如，可基於在高層次設計過程中準備的示意性電路或對應網路連線表執行佈局設計過程。佈局設計過程可包含基於預定設計規則放置和連接從單元庫提供的不同標準單元（standard cells）的佈線（routing）步驟。擴散阻止圖案可在標準單元的至少一個的邊界處引入並且可經配置以具有適用於對應標準單元的電性特性的技術特徵。此種經重新設計的標準單元可提供於單元庫中。
單元庫可含有關於多個單元的操作、速度和功率消耗的資訊。在本發明概念的示例性實施例中，用於表示閘級（gate level）中的電路佈局的單元庫可界定於佈局設計工具中或由佈局設計工具界定。此處，可準備佈局以界定或描述由電晶體和金屬互連線構成的圖案的形狀、位置或尺寸，所述圖案實際上將形成於矽晶片上。例如，為了實際上在矽晶片上形成反相器（inverter）電路，可能需要準備或繪製圖案的佈局（例如，P通道金屬氧化物半導體（p-channel metal oxide semiconductor, PMOS）、n通道金屬氧化物半導體（n-channel metal oxide semiconductor, NMOS）、N阱、閘極電極以及其上的金屬互連線）。因此，可選擇單元庫中界定的反相器中的至少一個。
還可執行將選定單元連接到彼此的佈線步驟。例如，佈線步驟可在選定和配置的標準單元上執行以將所述單元連接到上部互連線。這些步驟可在佈局設計工具中自動地或手動地執行。在本發明概念的示例性實施例中，放置標準單元以及將佈線結構建立到其上的步驟可透過放置及佈線工具（Place & Routing tool）自動地執行。
在佈線步驟之後，可在佈局上執行驗證步驟以檢查是否存在違反設計規則的部分。在本發明概念的示例性實施例中，驗證步驟可包含評估驗證專案，例如設計規則檢查（design rule check, DRC）、電性規則檢查（electrical rule check, ERC）以及佈局與示意圖（layout vs .schematic, LVS）。可執行DRC專案的評估以評估佈局是否符合設計規則。可執行ERC專案的評估以評估在佈局中是否存在電性斷開的問題。可執行LVS專案的評估以評估佈局是否被準備成及閘級連線表一致。
可執行光學鄰近校正（optical proximity correction, OPC）步驟（在S130中）。可執行OPC步驟以校正光學鄰近效應，當使用基於佈局製造的光罩在矽晶片上執行光刻過程時可能出現所述光學鄰近效應。光學鄰近效應可以是可能在使用基於佈局製造的光罩的暴露過程中出現的非預期光學效應（例如，折射或衍射）。在OPC步驟中，可修改佈局以在經設計圖案與實際上形成的圖案的形狀之間具有減少的差異，所述差異可由光學鄰近效應引起。由於光學鄰近校正步驟，可略微改變佈局圖案的經設計形狀和位置。
可基於透過OPC步驟修改的佈局產生光罩（在S140中）。例如，可透過使用佈局圖案資料圖案化在玻璃基底上提供的鉻層來製造光罩。
製造的光罩可用於製造半導體裝置（在S150中）。在實際製造過程中，可重複地執行暴露和蝕刻步驟，並且因此在佈局設計過程中界定的圖案可依序形成於半導體基底上。
圖3是說明根據本發明概念的示例性實施例的標準單元佈局的一部分的佈局圖。
參考圖3，標準單元佈局可包含：用於主動區AR的佈局（下文稱為主動區AR）；用於閘極電極GE的佈局（下文稱為閘極圖案GP）；用於導電結構CP的佈局（下文稱為導電圖案CL）；用於通孔的佈局（下文稱為通孔圖案V0）；以及用於互連線ML的佈局（下文稱為導線M1）。
主動區AR可以是PMOSFET區或NMOSFET區。閘極圖案GP可跨越主動區AR並且在第一方向D1上延伸。主動區AR中不與閘極圖案GP交疊的部分可充當源極/汲極區SD。
導電圖案CL可包含連接圖案M0和主動接點圖案CA。主動接點圖案CA可配置於主動區AR上。主動接點圖案CA可在與第一方向D1交叉的第二方向D2上與閘極圖案GP間隔開。連接圖案M0和主動接點圖案CA可彼此部分交疊。連接圖案M0可在第二方向D2上延伸。
通孔圖案V0和導線M1可配置於連接圖案M0上。通孔圖案V0可與連接圖案M0交疊，但是可在第二方向D2上與主動接點圖案CA間隔開。導線M1可與通孔圖案V0交疊並且可在第一方向D1上延伸。
圖4是說明根據本發明概念的示例性實施例的半導體裝置的立體圖。例如，圖4是說明基於圖3的佈局形成的半導體裝置的立體圖。
參考圖4，可提供具有主動圖案FN的基底100。可根據參考圖3描述的主動區AR形成主動圖案FN。主動圖案FN可包含一對源極/汲極區SD以及源極/汲極區SD之間的通道區AF。
閘極電極GE可配置於通道區AF上以跨越主動圖案FN。閘極電極GE可在與基底100的頂部表面平行的第一方向D1上延伸。閘極電極GE可以是根據參考圖3描述的閘極圖案GP形成的圖案。閘極絕緣圖案可***通道區AF與閘極電極GE之間。閘極電極GE可包含摻雜半導體材料、導電金屬氮化物（例如，氮化鈦或氮化鉭）或金屬（例如，鋁或鎢）。
導電結構CP可提供於源極/汲極區SD中的至少一個上。導電結構CP可包含第一部分P1和第二部分P2。導電結構CP可以是根據先前參考圖3描述的導電圖案CL形成的圖案。例如，第一部分P1可以是根據參考圖3描述的連接圖案M0形成的圖案，並且第二部分P2可以是根據先前參考圖3描述的主動接點圖案CA形成的圖案。
第二部分P2可電性連接到源極/汲極區SD。例如，第二部分P2可充當與源極/汲極區SD直接接觸的接觸插塞。第二部分P2可在與第一方向D1交叉的第二方向D2上與閘極電極GE間隔開。第二部分P2可在第一方向D1上延伸。
第一部分P1可在第二方向D2上從第二部分P2延伸突出。此外，第一部分P1可包含從第二部分P2的至少一個側壁（例如，第一側壁SW1）伸出（protruded）的第一端部分TP1。第一側壁SW1可以是在第一方向D1上延伸並且面對閘極電極GE的側壁。換句話說，第一部分P1可具有穿過第二部分P2的頂部部分的形狀。
第一部分P1的頂部表面P1t可與第二部分P2的頂部表面P2t基本上共面。第一部分P1的底部表面P1b可位於高於第二部分P2的底部表面P2b的水平面處。換句話說，第一部分的底部表面P1b相對於基底100的上表面高於第二部分P2的底部表面P2b。另外，第一部分P1的底部表面P1b可位於高於閘極電極GE的頂部表面的水平面處。
第一部分P1和第二部分P2可連接到彼此以構成導電結構CP，所述導電結構以單一主體的形式提供。導電結構CP可包含導電金屬氮化物（例如，氮化鈦或氮化鉭）或金屬（例如，鋁或鎢）。
互連線ML可提供於導電結構CP上。互連線ML可包含在第一方向D1上延伸的線部分LI以及將線部分LI垂直連接到導電結構CP的接點部分VI。線部分LI可以是根據先前參考圖3描述的導線M1形成的圖案，並且接點部分VI可以是根據先前參考圖3描述的通孔圖案V0形成的圖案。互連線ML可包含導電金屬氮化物（例如，氮化鈦或氮化鉭）或金屬（例如，鋁或鎢）。
當在平面圖中觀察時，線部分LI可在第二方向D2上與第二部分P2間隔開。然而，線部分LI可透過接點部分VI和第一部分P1電性連接到第二部分P2 換句話說，線部分LI可電性連接到源極/汲極區SD。因此，當線部分LI與第二部分P2水平方向間隔開時，線部分LI和第二部分P2可透過第一部分P1電性連接到彼此。這可允許電訊號透過互連線ML輸入到源極/汲極區SD或從源極/汲極區SD輸出。
返回參考圖3，導電圖案CL的連接圖案M0可增加將導線M1放置於佈局設計過程中的自由度。因此，參考圖2描述的佈線步驟可輕易地在標準單元佈局上執行。
圖5是說明根據本發明概念的示例性實施例的標準單元佈局的一部分的佈局圖。在本發明的實施例的以下描述中，出於簡潔起見，可不更進一步詳細地描述先前參考圖3描述的元件。
參考圖5，標準單元佈局可包含主動區AR、閘極圖案GP、導電圖案CL、通孔圖案V0和導線M1。導電圖案CL可包含連接圖案M0和閘極接點圖案CB。閘極接點圖案CB可配置於閘極圖案GP上。閘極接點圖案CB可與連接圖案M0交疊。連接圖案M0可具有平行於第二方向D2的縱軸。
通孔圖案V0和導線M1可配置於連接圖案M0上。通孔圖案V0可與連接圖案M0交疊，但是可在第二方向D2上與閘極接點圖案CB間隔開。導線M1可與通孔圖案V0交疊並且可在第一方向D1上延伸。
圖6是說明根據本發明概念的示例性實施例的半導體裝置的立體圖。例如，圖6是說明基於圖5的佈局形成的半導體裝置的立體圖。在本發明的實施例的以下描述中，出於簡潔起見，可不更進一步詳細地描述先前參考圖4描述的元件。
參考圖6，導電結構CP可配置於閘極電極GE上。導電結構CP可包含第一部分P1和第三部分P3。與先前參考圖4描述的導電結構CP不同，第三部分P3（而不是第二部分P2）可提供於導電結構CP中。第一部分P1可以是根據先前參考圖5描述的連接圖案M0形成的圖案，並且第三部分P3可以是根據先前參考圖5描述的閘極接點圖案CB形成的圖案。
第三部分P3可電性連接到閘極電極GE。例如，第三部分P3可充當與源極/汲極區SD直接接觸的接觸插塞。第三部分P3可與源極/汲極區SD垂直間隔開。
第一部分P1可在與第二方向D2相反的方向上從第三部分P3延伸。此外，第一部分P1可包含從第三部分P3的兩個側壁（例如，第二側壁SW2）伸出的第二端部分TP2。換句話說，第一部分P1可具有大於第三部分P3的線寬。
第一部分P1的頂部表面P1t可與第三部分P3的頂部表面P3t基本上共面。第一部分P1的底部表面P1b可高於第三部分P3的底部表面P3b。例如，第一部分P1的底部表面P1b相對於基底100的上表面高於第三部分P3的底部表面P3b。由於第三部分P3的底部表面P3b位於與閘極電極GE的頂部表面基本上相同的水平面處，因此第一部分P1的底部表面P1b可高於閘極電極GE的頂部表面。
互連線ML可提供於導電結構CP上。當在平面圖中觀察時，互連線ML的線部分LI可在第二方向D2上與第三部分P3間隔開。然而，線部分LI可經由接點部分VI和第一部分P1電性連接到第三部分P3。例如，線部分LI可電性連接到閘極電極GE。因此，當線部分LI與第三部分P3水平方向間隔開時，線部分LI和第三部分P3可透過第一部分P1電性連接到彼此。這可允許電訊號透過互連線ML輸入或輸出到閘極電極GE或從閘極電極GE輸出。
圖7是說明根據本發明概念的示例性實施例的標準單元佈局的一部分的佈局圖。在本發明的實施例的以下描述中，出於簡潔起見，可不更進一步詳細地描述先前參考圖3和5描述的元件。
參考圖7，標準單元佈局可包含主動區AR、閘極圖案GP、導電圖案CL、通孔圖案V0和導線M1。導電圖案CL可包含連接圖案M0、主動接點圖案CA和閘極接點圖案CB。
主動接點圖案CA可配置於主動區AR上，並且閘極接點圖案CB可配置於閘極圖案GP上。主動接點圖案CA和連接圖案M0可彼此部分交疊，並且閘極接點圖案CB可與連接圖案M0交疊。
為了減少圖式的複雜性並且為了提供對本發明概念的示例性實施例的更好理解，圖7中未示出通孔圖案V0和導線M1；然而，所述通孔圖案和所述導線可自由地配置於連接圖案M0上，例如如先前參考圖3和5所描述。
圖8是說明根據本發明概念的示例性實施例的半導體裝置的立體圖。例如，圖8是說明基於圖7的佈局形成的半導體裝置的立體圖。在本發明的實施例的以下描述中，出於簡潔起見，可不更進一步詳細地描述先前參考圖4和6描述的元件。
參考圖8，導電結構CP可配置於基底100上。導電結構CP可包含第一部分P1、第二部分P2和第三部分P3。第二部分P2可配置於源極/汲極區SD上且電性連接到源極/汲極區SD，並且第三部分P3可配置於閘極電極GE上且電性連接到閘極電極GE。第一部分P1可在第二方向D2上延伸並且可將第二部分P2和第三部分P3連接到彼此。
第一部分P1的頂部表面P1t、第二部分P2的頂部表面P2t和第三部分P3的頂部表面P3t可基本上彼此共面。第一部分P1的底部表面P1b、第二部分P2的底部表面P2b和第三部分P3的底部表面P3b可相對於基底100的上表面位於不同高度處。例如，第一部分P1的底部表面P1b可高於第三部分P3的底部表面P3b，並且第三部分P3的底部表面P3b可高於第二部分P2的底部表面P2b。
如先前參考圖3和5描述的互連線ML可提供於導電結構CP上。
圖9是說明根據本發明概念的示例性實施例的標準單元佈局的一部分的佈局圖。在本發明的實施例的以下描述中，出於簡潔起見，可不更進一步詳細地描述先前參考圖3描述的元件。
參考圖9，標準單元佈局可包含主動區AR、閘極圖案GP、導電圖案CL、通孔圖案V0和導線M1。導電圖案CL可包含連接圖案M0和一對主動接點圖案CA。
主動接點圖案CA可分別配置於主動區AR的相對部分上，所述主動區AR位於閘極圖案GP的兩側處。主動接點圖案CA中的每一個可與連接圖案M0交疊。連接圖案M0可跨越閘極圖案GP並且在第二方向D2上延伸。
為了減少圖式的複雜性並且為了提供對本發明概念的示例性實施例的更好理解，圖9中未示出通孔圖案V0和導線M1；然而，所述通孔圖案和所述導線可自由地配置於連接圖案M0上，例如如先前參考圖3所描述。
圖10是說明根據本發明概念的示例性實施例的半導體裝置的立體圖。例如，圖10是說明基於圖9的佈局形成的半導體裝置的立體圖。在本發明的實施例的以下描述中，出於簡潔起見，可不更進一步詳細地描述先前參考圖4描述的元件。
參考圖10，導電結構CP可配置於基底100上。導電結構CP可包含第一部分P1和一對第二部分P2。第二部分P2可分別配置於源極/汲極區SD上且電性連接到源極/汲極區SD，所述源極/汲極區SD配置於閘極電極GE的兩側處。此處，第一部分P1可形成為跨越閘極電極GE且在第二方向D2上延伸，並且可用於將第二部分P2連接到彼此。換句話說，第一部分P1可將第二部分P2連接到彼此，所述第二部分P2透過***其間的閘極電極GE彼此間隔開。
如先前參考圖3所描述，互連線ML可提供於導電結構CP上。
圖11是說明根據本發明概念的示例性實施例的標準單元佈局的一部分的佈局圖。在本發明的實施例的以下描述中，出於簡潔起見，可不更進一步詳細地描述先前參考圖5描述的元件。
參考圖11，標準單元佈局可包含主動區AR、閘極圖案GP、導電圖案CL、通孔圖案V0和導線M1。導電圖案CL可包含連接圖案M0和一對閘極接點圖案CB。
閘極接點圖案CB可分別配置於閘極圖案GP上。閘極接點圖案CB可與連接圖案M0交疊。連接圖案M0可跨越閘極圖案GP並且在第二方向D2上延伸。
為了減少圖式的複雜性並且為了提供對本發明概念的示例性實施例的更好理解，圖11中未示出通孔圖案V0和導線M1；然而，所述通孔圖案和所述導線可自由地配置於連接圖案M0上，例如如先前參考圖5所描述。
圖12是說明根據本發明概念的示例性實施例的半導體裝置的立體圖。例如，圖12是說明基於圖11的佈局形成的半導體裝置的立體圖。在本發明的實施例的以下描述中，出於簡潔起見，可不更進一步詳細地描述先前參考圖6描述的元件。
參考圖12，導電結構CP可配置於在基底100上形成的閘極電極GE上。導電結構CP可包含第一部分P1和一對第三部分P3。第三部分P3可分別電性連接到閘極電極GE。此處，第一部分P1可在第二方向D2上延伸以跨越閘極電極GE，並且第三部分P3可透過第一部分P1彼此連接。
如先前參考圖3所描述，互連線ML可提供於導電結構CP上。
圖13是根據本發明概念的示例性實施例的包含標準單元佈局的佈局圖。在本發明的實施例的以下描述中，出於簡潔起見，可不更進一步詳細地描述先前參考圖3、5、7、9和11描述的元件。
參考圖13，佈局設計工具可用於並列（side by side）配置標準單元佈局。舉例來說，標準單元佈局可包含第一至第三標準單元佈局STD1、STD2和STD3。可在第二方向D2上佈置第一至第三標準單元佈局STD1、STD2和STD3。第一至第三標準單元佈局STD1、STD2和STD3中的每一個可包含用於邏輯電晶體的邏輯佈局、用於提供於邏輯電晶體上的互連線的互連線佈局以及用於將邏輯電晶體和互連線連接到彼此的接點的接點佈局。
邏輯佈局可包含用於主動區的主動佈局。主動佈局可包含PMOSFET區PR和NMOSFET區NR。PMOSFET區PR和NMOSFET區NR可在與第二方向D2交叉的第一方向D1上彼此間隔開。
邏輯佈局可包含用於閘極電極的佈局（例如，閘極圖案GP），所述佈局在第一方向D1上延伸並且跨越PMOSFET區PR和NMOSFET區NR。閘極圖案GP可在第二方向D2上彼此間隔開。PMOSFET區PR、NMOSFET區NR和閘極圖案GP可構成提供於半導體基底100上的邏輯電晶體。
接點佈局可包含：用於下部導電結構的佈局（例如，下部導電圖案LP），其與PMOSFET區PR和NMOSFET區NR中的每一個交疊或連接到PMOSFET區PR和NMOSFET區NR中的每一個；用於連接圖案M0的佈局（例如，連接圖案M0a-M0h）；用於主動接點AC的佈局（例如，主動接點圖案CAa-CAl），其與下部導電圖案LP交疊或連接到下部導電圖案LP；以及用於閘極接點GC的佈局（例如，閘極接點圖案CBa-CBh），其與閘極圖案GP交疊或連接到閘極圖案GP。連接圖案M0a-M0h中的每一個可與主動接點圖案CAa-CAl和閘極接點圖案CBa-CBh中的至少一個交疊或連接到主動接點圖案CAa-CAl和閘極接點圖案CBa-CBh中的至少一個。另外，用於導電結構CP的佈局（例如，導電圖案CL1-CL8）可界定在接點佈局中。導電圖案CL1-CL8可包含第一至第八導電圖案CL1-CL8。
互連線佈局可包含：用於通孔圖案的佈局（例如，通孔圖案V0）；用於互連線的佈局（例如，導線M1a-M1g）；以及用於電力互連線（power interconnection lines）的佈局（例如，電力線PM1和PM2）。第一電力線PM1和第二電力線PM2中的每一個可以是在第二方向D2上延伸的線形結構。第一電力線PM1和第二電力線PM2可透過通孔圖案V0連接到一些主動接點圖案CAa-CAl。導線M1a-M1g可透過通孔圖案V0連接到一些連接圖案M0a-M0h、一些主動接點圖案CAa-CAl和一些閘極接點圖案CBa-CBh。
現將描述第一標準單元佈局STD1。例如，第一主動接點圖案CAa可提供為分別與第一電力線PM1和第二電力線PM2交疊。第一電力線PM1和第二電力線PM2可透過通孔圖案V0分別連接到第一主動接點圖案CAa。第一閘極接點圖案CBa可提供為與閘極圖案GP中的至少一個交疊。第一導線M1a可透過通孔圖案V0連接到第一閘極接點圖案CBa。
一對第一導電圖案CL1可配置成鄰近於第一導線M1a。所述對第一導電圖案CL1可分別配置於PMOSFET區PR和NMOSFET區NR上。第一導電圖案CL1中的每一個可包含第二主動接點圖案CAb和第一連接圖案M0a。第二主動接點圖案CAb和第一連接圖案M0a可彼此部分交疊。第二導線M1b可透過通孔圖案V0分別連接到所述對第一導電圖案CL1。
一對第二導電圖案CL2可配置於第一標準單元佈局STD1與第二標準單元佈局STD2之間的邊界上。所述對第二導電圖案CL2可分別配置於PMOSFET區PR和NMOSFET區NR上。第二導電圖案CL2中的每一個可包含第二閘極接點圖案CBb、第二連接圖案M0b和第三主動接點圖案CAc。第二閘極接點圖案CBb可與第二連接圖案M0b交疊。第三主動接點圖案CAc和第二連接圖案M0b可彼此部分交疊。然而，第二閘極接點圖案CBb和第三主動接點圖案CAc可在第二方向D2上彼此間隔開。第一電力線PM1和第二電力線PM2可透過通孔圖案V0分別連接到所述對第二導電圖案CL2。
現將描述第二標準單元佈局STD2。一對第三導電圖案CL3可配置於基底100上。所述對第三導電圖案CL3可分別配置於PMOSFET區PR和NMOSFET區NR上。第三導電圖案CL3中的每一個可包含第四主動接點圖案CAd、第五主動接點圖案CAe和第三連接圖案M0c。第四主動接點圖案CAd和第五主動接點圖案CAe可在第二方向D2上透過***其間的閘極圖案GP彼此間隔開。第三連接圖案M0c可跨越閘極圖案GP並且在第二方向D2上延伸。第四主動接點圖案CAd和第三連接圖案M0c可彼此部分交疊，並且第五主動接點圖案CAe和第三連接圖案M0c可彼此部分交疊。
第四導電圖案CL4可配置成鄰近於所述對第三導電圖案CL3。第四導電圖案CL4可配置於PMOSFET區PR與NMOSFET區NR之間。第四導電圖案CL4可包含第三閘極接點圖案CBc、第四閘極接點圖案CBd和第四連接圖案M0d。第三閘極接點圖案CBc和第四閘極接點圖案CBd可各自與相鄰閘極圖案GP交疊。第四連接圖案M0d可跨越閘極圖案GP並且在第二方向D2上延伸。第三閘極接點圖案CBc和第四閘極接點圖案CBd可與第四連接圖案M0d交疊。第三導線M1c可透過通孔圖案V0連接到第四導電圖案CL4。
一對第六主動接點圖案CAf可配置於閘極圖案GP之間，所述閘極圖案GP分別連接到第三閘極接點圖案CBc和第四閘極接點圖案CBd。所述對第六主動接點圖案CAf可分別配置於PMOSFET區PR和NMOSFET區NR上。第四導線M1d可透過通孔圖案V0連接到所述對第六主動接點圖案CAf。
如果省略第四連接圖案M0d，那麼可不以圖13中所示的形狀和位置形成第三導線M1c和第四導線M1d。例如，第一導線M1a和第二導線M1b可具有類似於圖14B中所示的形狀和位置。
一對第五導電圖案CL5可配置於第二標準單元佈局STD2與第三標準單元佈局STD3之間的邊界上。所述對第五導電圖案CL5可分別配置於PMOSFET區PR和NMOSFET區NR上。第五導電圖案CL5中的每一個可包含第七主動接點圖案CAg、第五連接圖案M0e、第五閘極接點圖案CBe和第八主動接點圖案CAh。第五閘極接點圖案CBe可與第五連接圖案M0e交疊。第七主動接點圖案CAg和第五連接圖案M0e可彼此部分交疊，並且第八主動接點圖案CAh和第五連接圖案M0e可彼此部分交疊。第七主動接點圖案CAg和第八主動接點圖案CAh以及第五閘極接點圖案CBe可在第二方向D2上彼此間隔開。第八主動接點圖案CAh可在第一方向D1上延伸並且可與電力線PM1和PM2部分交疊。第一電力線PM1和第二電力線PM2可透過通孔圖案V0分別連接到所述對第五導電圖案CL5。
現將描述第三標準單元佈局STD3。例如，第六閘極接點圖案CBf和第七閘極接點圖案CBg可提供於基底100上。第六閘極接點圖案CBf和第七閘極接點圖案CBg可配置於PMOSFET區PR與NMOSFET區NR之間。第六閘極接點圖案CBf和第七閘極接點圖案CBg可分別與彼此相鄰的閘極圖案GP交疊。此外，第六閘極接點圖案CBf和第七閘極接點圖案CBg可與第五導線M1e交疊。第五導線M1e可包含：第一部分，其與第六閘極接點圖案CBf和第七閘極接點圖案CBg交疊並且在第二方向D2上延伸；以及第二部分，其在第一方向D1上延伸。第五導線M1e可透過通孔圖案V0連接到第六閘極接點圖案CBf和第七閘極接點圖案CBg。
第六導電圖案CL6可配置成鄰近於第五導線M1e。第六導電圖案CL6可配置於PMOSFET區PR與NMOSFET區NR之間。第六導電圖案CL6可包含第八閘極接點圖案CBh和第六連接圖案M0f。第八閘極接點圖案CBh可在第二方向D2上延伸並且可與彼此相鄰的一對閘極圖案GP交疊。第六連接圖案M0f可包含：第一部分，其在第二方向D2上延伸並且與第八閘極接點圖案CBh交疊；以及第二部分，其在第一方向D1上延伸。第六連接圖案M0f的第二部分可與第六導線M1f交疊。第六導電線M1f可透過通孔圖案V0連接到第六導電圖案CL6。
第七導電圖案CL7可提供於NMOSFET區NR上。第七導電圖案CL7可包含第九主動接點圖案CAi、第十主動接點圖案CAj和第七連接圖案M0g。第九主動接點圖案CAi和第十主動接點圖案CAj可在第二方向D2上透過***其間的閘極圖案GP彼此間隔開。第七連接圖案M0g可包含：第一部分，其在第一方向D1上延伸並且與第九主動接點圖案CAi交疊；第二部分，其在第一方向D1上延伸並且與第十主動接點圖案CAj交疊；以及第三部分，其在第二方向D2上延伸並且跨越閘極圖案GP。
第八導電圖案CL8可配置成鄰近於第六導電圖案CL6。第八導電圖案CL8可從PMOSFET區PR延伸到NMOSFET區NR。第八導電圖案CL8可包含第十一主動接點圖案CAk、第十二主動接點圖案CAl和第八連接圖案M0h。第十一主動接點圖案CAk和第十二主動接點圖案CAl可分別配置於PMOSFET區PR和NMOSFET區NR上。第十一主動接點圖案CAk可與第六導線M1f交疊。第八連接圖案M0h可包含：第一部分，其在第二方向D2上延伸並且與第十一主動接點圖案CAk交疊；第二部分，其在第二方向D2上延伸並且與第十二主動接點圖案CAl交疊；以及第三部分，其在第一方向D1上延伸並且將第一和第二部分連接到彼此。第八連接圖案M0h的第一部分可跨越閘極圖案GP中的至少一個。此外，第八連接圖案M0h和第七導線M1g可彼此部分交疊。第七導線M1g可透過通孔圖案V0連接到第八連接圖案M0h。
在上述所述對第一導電圖案CL1中，一對第二主動接點圖案CAb可透過第一連接圖案M0a和第二導線M1b連接到彼此。在第八導電圖案CL8中，第十一主動接點圖案CAk和第十二主動接點圖案CAl可僅透過第八連接圖案M0h電性連接到彼此。
至此，已描述配置於第一至第三標準單元佈局STD1、STD2和STD3上的第一至第八導電圖案CL1-CL8的實例。然而，本發明概念可不限於此。例如，主動接點圖案、閘極接點圖案和連接圖案就其形狀和位置而言可改變，並且可透過各種方式連接到彼此。
圖14A是說明根據本發明概念的示例性實施例的圖13的區域“M”的佈局圖。圖14B是說明根據比較實例的圖13的區域“M”的佈局圖。
參考圖14A，第一閘極接點圖案CBa、所述對第一導電圖案CL1以及先前已參考圖13描述的第一導線M1a和第二導線M1b可配置於基底100上。第一導線M1a可透過通孔圖案V0連接到第一閘極接點圖案CBa。第一導電圖案CL1中的每一個可包含第二主動接點圖案CAb和第一連接圖案M0a。第一連接圖案M0a和第二導線M1b可彼此部分交疊。因此，第二導電線M1b可透過通孔圖案V0連接到所述對第一連接圖案M0a。
第一導線M1a和第二導線M1b中的每一個可包含用於建立到上部互連線的佈線路徑的引腳區（pin region）PI。舉例來說，第一導線M1a和第二導線M1b中的每一個可包含五個引腳區PI，所述引腳區平行於其縱軸或在第一方向D1上佈置。換句話說，第一導線M1a和第二導線M1b可包含十個引腳區PI。
參考圖14B，第一閘極接點圖案CBa、一對第二主動接點圖案CAb以及第一導線M1a和第二導線M1b可配置於基底上。然而，與圖14A不同，圖14B不包含第一連接圖案M0a。第二導線M1b可包含：第一部分，其在第一方向D1上延伸；以及第二部分，其在第二方向D2上延伸並且分別與所述對第二主動接點圖案CAb交疊。第二導線M1b可透過通孔圖案V0連接到所述對第二主動接點圖案CAb。
第一導線M1a和第二導線M1b中的每一個可包含用於建立到上部互連線的佈線路徑的引腳區PI。歸因於第二導線M1b的第二部分，第一導線M1a在第一方向D1上的長度可短於圖14A的第一導線M1a的長度。因此，第一導線M1a可包含（例如）三個引腳區PI，並且第二導線M1b可包含五個引腳區PI。因此，第一導線M1a和第二導線M1b可包含八個引腳區PI。換句話說，在第一導線M1a和第二導線M1b上的引腳區PI的數目可小於參考圖14A描述的實施例中的數目。
圖15A是根據本發明概念的示例性實施例的圖13的區域“N”的佈局圖。圖15B是說明根據比較實例的圖13的區域“N”的佈局圖。
參考圖15A，第六導電圖案CL6、第八導電圖案CL8以及先前參考圖13描述的第六導線M1f和第七導線M1g可配置於基底100上。第六導電圖案CL6可包含第八閘極接點圖案CBh和第六連接圖案M0f。第八導電圖案CL8可包含第十一主動接點圖案CAk、第十二主動接點圖案CAl和第八連接圖案M0h。第六連接圖案M0f和第六導線M1f可彼此部分交疊，並且第八連接圖案M0h和第七導線M1g可彼此部分交疊。因此，第六導線M1f可透過通孔圖案V0連接到第六連接圖案M0f，並且第七導線M1g可透過通孔圖案V0連接到第八連接圖案M0h。
第六導線M1f和第七導線M1g中的每一個可包含用於建立到上部互連線的佈線路徑的引腳區PI。舉例來說，第六導線M1f和第七導線M1g中的每一個可包含五個引腳區PI，所述引腳區平行於其縱軸或在第一方向D1上佈置。換句話說，第六導線M1f和第七導線M1g可包含十個引腳區PI。
參考圖15B，第六導電圖案CL6、第十一主動接點圖案CAk、第十二主動接點圖案CAl以及第六導線M1f和第七導線M1g可配置於基底上。然而，與圖15A不同，圖15B不包含第八連接圖案M0h。第七導線M1g可包含：第一部分，其在第一方向D1上延伸；以及第二部分，其在第二方向D2上延伸並且分別與第十一主動接點圖案CAk和第十二主動接點圖案CAl交疊。第七導線M1g可透過通孔圖案V0連接到第十一主動接點圖案CAk和第十二主動接點圖案CAl中的每一個。
第六導線M1f和第七導線M1g中的每一個可包含用於建立到上部互連線的佈線路徑的引腳區PI。歸因於第七導線M1g的第二部分，第六導線M1f在第一方向D1上的長度可短於圖15A中的第六導線M1f的長度。因此，第六導線M1f可包含（例如）三個引腳區PI，並且第七導線M1g可包含五個引腳區PI。因此，第六導線M1f和第七導線M1g可包含八個引腳區PI。換句話說，在第六導線M1f和第七導線M1g上的引腳區PI的數目可小於參考圖15A描述的實施例中的數目。
如參考圖14和15所描述，根據本發明概念的示例性實施例的標準單元佈局可包含額外連接圖案以及主動接點圖案和閘極接點圖案。因此，可在放置用於互連線或導線的佈局時增加自由度並且增加用於建立到上部互連線的佈線路徑的引腳區面積。換句話說，連接圖案可使得可建構佈線結構更容易。
圖16是說明根據發明概念的示例性實施例的半導體裝置的平面圖。圖17A至17R分別是沿著圖16的線A-A'、B-B'、C-C'、D-D'、E-E'、F-F'、G-G'、H-H'、I-I'、J-J'、K-K'、L-L'、M-M'、N-N'、O-O'、P-P'、Q-Q'和R-R'截取的截面圖。例如，圖16和圖17A至17R說明基於圖13的標準單元佈局形成的半導體裝置的實例。在本發明的實施例的以下描述中，出於簡潔起見，可不再進一步詳細地描述先前參考圖4、6、8、10和12描述的元件。
在參考圖16和17A至17R將描述的半導體裝置中，半導體裝置的每個元件可透過圖2的光刻過程S150集成在半導體基底100上，並且因此所述元件可不與構成圖13的標準單元佈局的對應圖案相同。半導體裝置可以是（例如）系統單晶片（system-on-chip）。
參考圖16和17A至17R，第二裝置隔離圖案ST2可提供於基底100上以界定PMOSFET區PR和NMOSFET區NR。第二裝置隔離圖案ST2可提供於基底100的上部部分中。在本發明概念的示例性實施例中，基底100可以是矽基底、鍺基底或絕緣體上矽（silicon-on-insulator, SOI）基底。
PMOSFET區PR和NMOSFET區NR可透過***其間的第二裝置隔離圖案ST2在平行於基底100的頂部表面的第一方向D1上彼此間隔開。儘管PMOSFET區PR和NMOSFET區NR中的每一個描述為單個區域，但是PMOSFET區PR和NMOSFET區NR中的每一個可包含透過第二裝置隔離圖案ST2彼此間隔開的多個區域。
多個第一主動圖案FN1可提供於PMOSFET區PR上以在與第一方向D1交叉的第二方向D2上延伸，並且多個第二主動圖案FN2可提供於NMOSFET區NR上以在第二方向D2上延伸。第一主動圖案FN1和第二主動圖案FN2可以是基底100的一部分並且可具有凸出形狀（protruding shape）。換句話說，所述主動圖案可從基底100突出。可在第一方向D1上佈置第一主動圖案FN1和第二主動圖案FN2。在第二方向D2上延伸的第一裝置隔離圖案ST1可配置於第一主動圖案FN1和第二主動圖案FN2中的每一個的兩側處。
在第一裝置隔離圖案ST1之間，第一主動圖案FN1和第二主動圖案FN2的上部部分可相對於第一裝置隔離圖案ST1垂直突出。換句話說，第一主動圖案FN1和第二主動圖案FN2的上部部分中的每一個在第一裝置隔離圖案ST1之間可具有鰭形形狀。
第二裝置隔離圖案ST2可基本上連接到第一裝置隔離圖案ST1以形成單個絕緣圖案。第二裝置隔離圖案ST2可比第一裝置隔離圖案ST1厚。在這種情況下，第一裝置隔離圖案ST1和第二裝置隔離圖案ST2可透過不同過程形成。舉例來說，第一裝置隔離圖案ST1和第二裝置隔離圖案ST2可由氧化矽層製成或包含氧化矽層。
閘極電極GE可提供於第一主動圖案FN1和第二主動圖案FN2上以在第一方向D1上延伸並且跨越第一主動圖案FN1和第二主動圖案FN2。閘極電極GE可在第二方向D2上彼此間隔開。閘極電極GE中的每一個可在第一方向D1上延伸並且跨越PMOSFET區PR、第二裝置隔離圖案ST2和NMOSFET區NR。
在本發明概念的示例性實施例中，虛擬閘極電極DM可分別提供於第一標準單元STDC1與第二標準單元STDC2之間的邊界上以及第二標準單元STDC2與第三標準單元STDC3之間的邊界上。虛擬閘極電極DM中的每一個可透過第二裝置隔離圖案ST2分成兩個電極，但是本發明概念可不限於此。虛擬閘極電極DM可具有與閘極電極GE基本上相同的結構並且可由與閘極電極GE基本上相同的材料構成。在電路中，虛擬閘極電極DM可充當電晶體的導線。
閘極絕緣圖案GI可提供於閘極電極GE中的每一個下方，並且閘極間隔物GS可提供於閘極電極GE中的每一個的兩側。此外，可提供頂蓋圖案CP以覆蓋閘極電極GE中的每一個的頂部表面。然而，在本發明概念的示例性實施例中，頂蓋圖案CP可從閘極電極GE的頂部表面的一部分中部分移除，下文將描述的閘極接點GC連接到所述部分。閘極絕緣圖案GI可垂直延伸以覆蓋閘極電極GE的兩個側壁。例如，閘極絕緣圖案GI可***到閘極電極GE與閘極間隔物GS之間。可提供第一至第三層間絕緣層110-130以覆蓋第一主動圖案FN1和第二主動圖案FN2以及閘極電極GE。
閘極電極GE可由摻雜半導體材料、導電金屬氮化物或金屬形成或包含摻雜半導體材料、導電金屬氮化物或金屬。閘極絕緣圖案GI可由氧化矽層、氮氧化矽層或高介電常數材料構成或包含氧化矽層、氮氧化矽層或高介電常數材料，所述高介電常數材料的介電常數低於氧化矽的介電常數。頂蓋圖案CP和閘極間隔物GS中的每一個可包含氧化矽層、氮化矽層或氮氧化矽層。第一至第三層間絕緣層110-130中的每一個可包含氧化矽層或氮氧化矽層。
源極/汲極區SD可提供於第一主動圖案FN1和第二主動圖案FN2的上部部分上或第一主動圖案FN1和第二主動圖案FN2的上部部分中。PMOSFET區PR上的源極/汲極區SD可以是p型雜質區，且NMOSFET區NR上的源極/汲極區SD可以是n型雜質區。通道區AF可提供於分別與閘極電極GE交疊的第一主動圖案FN1和第二主動圖案FN2中的每一個的上部部分中。通道區AF中的每一個可***源極/汲極區SD之間。
源極/汲極區SD可以是透過選擇性磊晶生長過程形成的磊晶圖案。因此，源極/汲極區SD可具有位於高於通道區AF的水平面處的頂部表面。源極/汲極區SD可包含與基底100的半導體元件不同的半導體元件。舉例來說，源極/汲極區SD可由具有不同於（例如，大於或小於）基底100的晶格常數的半導體材料構成或包含所述半導體材料。因此，源極/汲極區SD可在通道區AF上施加壓縮應力或拉伸應力。
下部導電結構TS可提供於閘極電極GE之間的PMOSFET區PR和NMOSFET區NR上。下部導電結構TS可以是根據圖13的下部導電圖案LP形成的圖案。下部導電結構TS可提供於第一層間絕緣層110中並且可直接連接到源極/汲極區SD。下部導電結構TS可在第一方向D1上延伸。當在平面圖中觀察時，下部導電結構TS中的每一個可與第一電力互連線PL1或第二電力互連線PL2部分交疊。下部導電結構TS可具有與第一層間絕緣層110的頂部表面基本上共面的頂部表面。在本發明的實施例中，下部導電結構TS中的每一個描述為與多個源極/汲極區SD接觸，但是本發明概念可不限於此。舉例來說，下部導電結構TS中的至少一個可與源極/汲極區SD中的一個或兩個接觸。下部導電結構TS可由摻雜半導體材料、導電金屬氮化物、金屬或金屬矽化物構成或包含摻雜半導體材料、導電金屬氮化物、金屬或金屬矽化物。
導電結構GC、AC和CP1-CP8可提供於第二層間絕緣層120中。導電結構GC、AC和CP1-CP8可包含閘極接點GC、主動接點AC和第一至第八導電結構CP1-CP8。導電結構GC、AC和CP1-CP8可以是根據圖13的連接圖案M0a-M0h、主動接點圖案CAa-CAl和閘極接點圖案CBa-CBh形成的圖案。導電結構GC、AC和CP1-CP8可包含導電金屬氮化物或金屬。
導電結構GC、AC和CP1-CP8可具有與第二層間絕緣層120的頂部表面基本上共面的頂部表面。另外，主動接點AC可具有與第二層間絕緣層120的底部表面基本上共面的底部表面。閘極接點GC的底部表面可低於第二層間絕緣層120的底部表面。換句話說，閘極接點GC的底部表面可低於主動接點AC的底部表面。下文將更詳細地描述第一至第八導電結構CP1-CP8。
阻擋層圖案BL可分別***第二層間絕緣層120與導電結構GC、AC和CP1-CP8之間。除了導電結構GC、AC和CP1-CP8的頂部表面之外，阻擋層圖案BL可直接覆蓋導電結構GC、AC和CP1-CP8的側面和底部表面。阻擋層圖案BL可包含金屬氮化物，以防止導電結構GC、AC和CP1-CP8中的金屬元素擴散。例如，阻擋層圖案BL可由氮化鈦構成或包含氮化鈦。
第一電力互連線PL1和第二電力互連線PL2以及第一至第六互連線ML1-ML6可提供於第三層間絕緣層130中。第一電力互連線PL1和第二電力互連線PL2可以是根據圖13的電力線PM1和PM2形成的圖案，並且第一至第六互連線ML1-ML6可以是根據圖13的導線M1a-M1f形成的圖案。
第一電力互連線PL1和第二電力互連線PL2中的每一個以及第一至第六互連線ML1-ML6中的每一個可包含：線部分LI，其平行於基底100的頂部表面延伸；以及接點部分VI，其垂直連接到導電結構GC、AC和CP1-CP8。接點部分VI可以是根據圖13的通孔圖案V0形成的圖案。
阻擋層圖案BL可分別***第三層間絕緣層130與第一電力互連線PL1和第二電力互連線PL2之間以及第三層間絕緣層130與第一至第六互連線ML1-ML6之間。阻擋層圖案BL可包含金屬氮化物以防止金屬元素擴散。例如，阻擋層圖案BL可由氮化鈦構成或包含氮化鈦。
將參考圖16和17A至17E描述第一標準單元STDC1。一對主動接點AC可提供於下部導電結構TS上，所述下部導電結構配置於第一電力互連線PL1或第二電力互連線PL2下方。換句話說，當在截面圖中觀察時，所述對主動接點AC可***第一電力互連線PL1或第二電力互連線PL2與下部導電結構TS之間。所述對主動接點AC可以是根據圖13的所述對第一主動接點圖案CAa形成的圖案。所述對主動接點AC可電性連接到第一電力互連線PL1和第二電力互連線PL2。施加到第一電力互連線PL1和第二電力互連線PL2的電力或接地電壓可透過所述對主動接點AC（例如，參看圖17D）施加到下部導電結構TS。此處，由於當在平面圖中觀察時，下部導電結構TS可與第一電力互連線PL1和第二電力互連線PL2交疊，因此電力或接地電壓可透過垂直和直線電流路徑施加到下部導電結構TS。
閘極接點GC可提供於第一標準單元STDC1的至少一個閘極電極GE上。閘極接點GC可提供於PMOSFET區PR與NMOSFET區NR之間的第二裝置隔離圖案ST2上。閘極接點GC可以是根據圖13的第一閘極接點圖案CBa形成的圖案。第一互連線ML1可提供於閘極接點GC上並且連接到閘極接點GC。例如，第一互連線ML1和閘極電極GE可透過閘極接點GC電性連接到彼此。
一對第一導電結構CP1可分別提供於第一標準單元STDC1的PMOSFET區PR和NMOSFET區NR上。所述對第一導電結構CP1可以是根據圖13的所述對第一導電圖案CL1形成的圖案。第一導電結構CP1中的每一個可包含第一部分P1和第二部分P2。
第一部分P1可以是根據圖13的第一連接圖案M0a形成的圖案，並且第二部分P2可以是根據圖13的第二主動接點圖案CAb形成的圖案。例如，第二部分P2可連接到下部導電結構TS，並且第一部分P1可在平行於基底100的頂部表面的方向上從第二部分P2延伸。
第一導電結構CP1可類似於先前參考圖4描述的導電結構CP。然而，根據本發明的實施例的半導體裝置可進一步包含提供於主動區AR與第一導電結構CP1之間的下部導電結構TS。例如，第一部分P1和第二部分P2可具有彼此基本上共面的頂部表面，但是第一部分P1的底部表面可高於第二部分P2的底部表面。第二部分P2的底部表面可位於與主動接點AC的底部表面基本上相同的高度處。
第二互連線ML2可提供於第一導電結構CP1上並且連接到第一導電結構CP1。換句話說，第二互連線ML2和下部導電結構TS可透過第一導電結構CP1電性連接到彼此。另外，PMOSFET區PR上的源極/汲極區SD可透過下部導電結構TS、第一導電結構CP1和第二互連線ML2電性連接到NMOSFET區NR上的源極/汲極區SD。
將參考圖16和17F至17H描述提供於第一標準單元STDC1與第二標準單元STDC2之間的介面處的第二導電結構CP2。一對第二導電結構CP2可分別提供於PMOSFET區PR和NMOSFET區NR上。所述對第二導電結構CP2可以是根據圖13的所述對第二導電圖案CL2形成的圖案。第二導電結構CP2中的每一個可包含第一部分P1、第二部分P2和第三部分P3。
第一部分P1可以是根據圖13的第二連接圖案M0b形成的圖案，第二部分P2可以是根據圖13的第三主動接點圖案CAc形成的圖案，並且第三部分P3可以是根據圖13的第二閘極接點圖案CBb形成的圖案。例如，第二部分P2可連接到下部導電結構TS，並且第三部分P3可連接到閘極電極GE。第一部分P1可在平行於基底100的頂部表面的方向上延伸並且將第二部分P2和第三部分P3連接到彼此。
第二導電結構CP2可類似於先前參考圖8描述的導電結構CP。例如，第一部分P1、第二部分P2和第三部分P3可具有彼此基本上共面的頂部表面。然而，第一部分P1、第二部分P2和第三部分P3可具有位於不同高度處的底部表面。例如，第二部分P2的底部表面可高於第三部分P3的底部表面，並且第一部分P1的底部表面可高於第二部分P2的底部表面。第三部分P3的底部表面可位於與閘極接點GC的底部表面基本上相同的高度處。
第一電力互連線PL1和第二電力互連線PL2可透過第二部分P2分別連接到第二導電結構CP2。換句話說，第一電力互連線PL1和第二電力互連線PL2可透過第二導電結構CP2電性連接到下部導電結構TS和閘極電極GE。
將參考圖16和17I至17M描述第二標準單元STDC2。一對第三導電結構CP3可提供為鄰近於所述對第二導電結構CP2中的每一個。所述對第三導電結構CP3可分別提供於PMOSFET區PR和NMOSFET區NR上。所述對第三導電結構CP3可以是根據圖13的所述對第三導電圖案CL3形成的圖案。第三導電結構CP3中的每一個可包含第一部分P1和一對第二部分P2。
第一部分P1可以是根據圖13的第三連接圖案M0c形成的圖案，並且第二部分P2可以是分別根據圖13的第四主動接點圖案CAd和第五主動接點圖案CAe形成的圖案。例如，所述對第二部分P2可分別連接到一對下部導電結構TS，所述對下部導電結構配置成透過***其間的閘極電極GE彼此相鄰。第一部分P1可平行於基底100的頂部表面延伸並且可將第二部分P2連接到彼此。
第三導電結構CP3可類似於先前參考圖10描述的導電結構CP。例如，第一部分P1和第二部分P2可具有彼此基本上共面的頂部表面，但是第一部分P1的底部表面可高於第二部分P2的底部表面。由於第一部分P1的底部表面高於下部導電結構TS的頂部表面和閘極電極GE的頂部表面，因此第三導電結構CP3可將下部導電結構TS電性連接到彼此，所述下部導電結構在第二方向D2上彼此間隔開。因此，閘極電極GE未短路。換句話說，第三導電結構CP3可各自充當用於電性連接源極/汲極區SD的跳線，所述源極/汲極區SD在第二方向D2上彼此分離。
第四導電結構CP4可提供於第二標準單元STDC2的相鄰的一對閘極電極GE上。第四導電結構CP4可提供於PMOSFET區PR與NMOSFET區NR之間的第二裝置隔離圖案ST2上。第四導電結構CP4可以是根據圖13的第四導電圖案CL4形成的圖案。第四導電結構CP4可包含第一部分P1和一對第三部分P3。
第一部分P1可以是根據圖13的第四連接圖案M0d形成的圖案，並且第三部分P3可以是分別根據圖13的第三閘極接點圖案CBc和第四閘極接點圖案CBd形成的圖案。例如，所述對第三部分P3可分別連接到所述對閘極電極GE。第一部分P1可平行於基底100的頂部表面延伸並且可將第三部分P3連接到彼此。
第四導電結構CP4可類似於先前參考圖12描述的導電結構CP。例如，第一部分P1和第三部分P3可具有彼此基本上共面的頂部表面，但是第一部分P1的底部表面可高於第三部分P3的底部表面。由於第一部分P1的底部表面高於下部導電結構TS的頂部表面，因此第三導電結構CP3可將所述對閘極電極GE電性連接到彼此，而不會使鄰近於其的下部導電結構TS短路。
第三互連線ML3可提供於第四導電結構CP4上並且連接到第四導電結構CP4。當在平面圖中觀察時，第三互連線ML3可在第二方向D2上與所述對閘極電極GE間隔開。當在平面圖中第三互連線ML3不與所述對閘極電極GE中的至少一個交疊時，第三互連線ML3可透過第一部分P1電性連接到所述對閘極電極GE。
一對主動接點AC可分別提供於鄰近於第四導電結構CP4的PMOSFET區PR和NMOSFET區NR上。所述對主動接點AC可以是根據圖13的所述對第六主動接點圖案CAf形成的圖案。
第四互連線ML4可提供於所述對主動接點AC上並且連接到所述對主動接點AC。當在平面圖中觀察時，第四互連線ML4可跨越第四導電結構CP4並且在第一方向D1上延伸。由於第四互連線ML4的線部分LI的底部表面高於第四導電結構CP4的頂部表面，因此第四互連線ML4可與第四導電結構CP4垂直分離。
將參考圖16和17N描述提供於第二標準單元STDC2與第三標準單元STDC3之間的介面處的第五導電結構CP5。一對第五導電結構CP5可分別提供於PMOSFET區PR和NMOSFET區NR上。所述對第五導電結構CP5可以是根據圖13的所述對第五導電圖案CL5形成的圖案。第五導電結構CP5中的每一個可包含第一部分P1、第二部分P2和第三部分P3。
第一部分P1可以是根據圖13的第五連接圖案M0e形成的圖案，第二部分P2可以是分別根據圖13的第七主動接點圖案CAg和第八主動接點圖案CAh形成的圖案，並且第三部分P3可以是根據圖13的第五閘極接點圖案CBe形成的圖案。例如，第二部分P2可連接到彼此相鄰的一對下部導電結構TS，並且第三部分P3可連接到所述對下部導電結構TS之間的閘極電極GE。換句話說，當在平面圖中觀察時，第三部分P3可***第二部分P2之間。當在平面圖中觀察時，第二部分P2中的一個與另一個相比可在第一方向D1上更遠地延伸，並且因此其可與第一電力互連線PL1或第二電力互連線PL2交疊。第一部分P1可在第二方向D2上延伸並且可將第二部分P2和第三部分P3連接到彼此。除了提供多個第二部分P2之外，第五導電結構CP5可類似於上述第二導電結構CP2。
將參考圖16和17O至17R描述第三標準單元STDC3。第一閘極群組GG1和第二閘極群組GG2可提供於第三標準單元STDC3上。第一閘極群組GG1和第二閘極群組GG2中的每一個可包含配置成彼此相鄰的一對閘極電極GE。此外，第一閘極群組GG1和第二閘極群組GG2可彼此相鄰。
一對閘極接點GC可分別提供於第一閘極群組GG1的所述對閘極電極GE上。此外，第六導電結構CP6可提供於第二閘極群組GG2上。所述對閘極接點GC可以是分別根據圖13的第六閘極接點圖案CBf和第七閘極接點圖案CBg形成的圖案。第六導電結構CP6可以是根據圖13的第六導電圖案CL6形成的圖案。第六導電結構CP6可包含第一部分P1和第三部分P3。
第一部分P1可以是根據圖13的第六連接圖案M0f形成的圖案，並且第三部分P3可以是根據圖13的第八閘極接點圖案CBh形成的圖案。第三部分P3可在第二方向D2上延伸並且可連接到第二閘極群組GG2的所述對閘極電極GE中的兩個閘極電極。第六導電結構CP6的第一部分P1可包含在第二方向D2上延伸的第一延伸部分HP1以及在第一方向D1上延伸的第二延伸部分HP2。第一延伸部分HP1可與第三部分P3交疊。在這種情況下，第一延伸部分HP1和第三部分P3可連接到彼此以構成單個主體。
第五互連線ML5可提供於所述對閘極接點GC上，並且第六互連線ML6可提供於第六導電結構CP6上。第五互連線ML5可包含在第一方向D1上延伸的第一區以及在第二方向D2上從第一區延伸的第二區。當在平面圖中觀察時，第五互連線ML5的第二區可與所述對閘極接點GC交疊。第五互連線ML5可透過第二區連接到所述對閘極接點GC。
當在平面圖中觀察時，第六導電結構CP6的第二延伸部分HP2可與第六互連線ML6部分交疊。第六互連線ML6可透過第二延伸部分HP2連接到第六導電結構CP6。
第七導電結構CP7可提供於將鄰近於所述對閘極接點GC和第六導電結構CP6的NMOSFET區NR上。第七導電結構CP7可以是根據圖13的第七導電圖案CL7形成的圖案。第七導電結構CP7可包含第一部分P1和一對第二部分P2。第七導電結構CP7可類似於上文描述的第三導電結構CP3。
第一部分P1可以是根據圖13的第七連接圖案M0g形成的圖案，並且第二部分P2可以是分別根據圖13的第九主動接點圖案CAi和第十主動接點圖案CAj形成的圖案。第二部分P2可透過***其間的閘極電極GE中的至少一個彼此間隔開。第七導電結構CP7的第一部分P1可包含在第二方向D2上延伸的第一延伸部分HP1以及在第一方向D1上延伸的一對第二延伸部分HP2。所述對第二延伸部分HP2可分別與所述對第二部分P2交疊。換句話說，第一部分P1可將所述對第二部分P2連接到彼此。
第八導電結構CP8可提供為鄰近於第七導電結構CP7。第八導電結構CP8可從PMOSFET區PR延伸到NMOSFET區NR。第八導電結構CP8可以是根據圖13的第八導電圖案CL8形成的圖案。第八導電結構CP8可包含第一部分P1和一對第二部分P2。
第一部分P1可以是根據圖13的第八連接圖案M0h形成的圖案，並且第二部分P2可以是分別根據圖13的第十一主動接點圖案CAk和第十二主動接點圖案CAl形成的圖案。
例如，第二部分P2可分別連接到PMOSFET區PR上的下部導電結構TS和NMOSFET區NR上的下部導電結構TS。舉例來說，當在平面圖中觀察時，PMOSFET區PR上的第二部分P2可與第六互連線ML6交疊。
第八導電結構CP8的第一部分P1可包含在第二方向D2上延伸的一對第一延伸部分HP1以及在第一方向D1上延伸的第二延伸部分HP2。所述對第一延伸部分HP1可分別與所述對第二部分P2交疊。例如，可提供PMOSFET區PR上的第一延伸部分HP1以跨越閘極電極GE中的至少一個。換句話說，第一部分P1可將所述對第二部分P2連接到彼此。因此，PMOSFET區PR上的源極/汲極區SD和NMOSFET區NR上的源極/汲極區SD可透過下部導電結構TS和第八導電結構CP8電性連接到彼此。
在上文所描述的第一導電結構CP1的情況下，PMOSFET區PR上的源極/汲極區SD和NMOSFET區NR上的源極/汲極區SD可透過第二互連線ML2在第一方向D1上連接到彼此。在第八導電結構CP8的情況下，PMOSFET區PR上的源極/汲極區SD和NMOSFET區NR上的源極/汲極區SD可透過第八導電結構CP8的第一部分P1在第一方向D1上電性連接到彼此。
第七互連線ML7可提供於第八導電結構CP8上。當在平面圖中觀察時，第八導電結構CP8的第二延伸部分HP2可與第七互連線ML7部分交疊。第七互連線ML7可透過第二延伸部分HP2連接到第八導電結構CP8。
圖18A和18B是用於說明根據本發明概念的示例性實施例的半導體裝置的沿著圖16的線A-A'截取的截面圖。圖18C是用於說明根據本發明概念的示例性實施例的半導體裝置的沿著圖16的線F-F'截取的截面圖。在本發明的實施例的以下描述中，出於簡潔起見，可不更進一步詳細地描述先前參考圖16和圖17A至17P描述的元件。
參考圖16和18A，可提供第一導電結構CP1。與圖17A的第一導電結構CP1不同，第一導電結構CP1可進一步包含第一垂直延伸部分VP1。例如，第一導電結構CP1的第二部分P2可包含朝向基底100垂直延伸的第一垂直延伸部分VP1。可提供第一垂直延伸部分VP1以覆蓋下部導電結構TS的側壁的上部部分。第一垂直延伸部分VP1的底部表面可低於下部導電結構TS的頂部表面。當在平面圖中觀察時，第一垂直延伸部分VP1可與第一導電結構CP1的第一部分P1交疊。
參考圖16和18B，可提供第一導電結構CP1。與圖17A的第一導電結構CP1不同，第一導電結構CP1可進一步包含一對第一垂直延伸部分VP1。例如，第一導電結構CP1的第二部分P2可包含朝向基底100垂直延伸的所述對第一垂直延伸部分VP1。可提供所述對第一垂直延伸部分VP1以覆蓋下部導電結構TS的兩個側壁的上部部分。第一垂直延伸部分VP1的底部表面可低於下部導電結構TS的頂部表面。當在平面圖中觀察時，第一垂直延伸部分VP1可與第一導電結構CP1的第一部分P1交疊。
參考圖16和18C，可提供第二導電結構CP2。與圖17F的第二導電結構CP2不同，第二導電結構CP2可進一步包含第一垂直延伸部分VP1和第二垂直延伸部分VP2。例如，第二導電結構CP2的第二部分P2可包含朝向基底100垂直延伸的第一垂直延伸部分VP1，並且第二導電結構CP2的第三部分P3可包含朝向基底100垂直延伸的第二垂直延伸部分VP2。可提供第一垂直延伸部分VP1以覆蓋下部導電結構TS的側壁的上部部分。第一垂直延伸部分VP1的底部表面可低於下部導電結構TS的頂部表面。可提供第二垂直延伸部分VP2以覆蓋閘極電極GE的側壁的上部部分。第二垂直延伸部分VP2的底部表面可低於閘極電極GE的頂部表面。當在平面圖中觀察時，第一垂直延伸部分VP1和第二垂直延伸部分VP2可與第二導電結構CP2的第一部分P1交疊。
圖19、21、23、25、27、29和31是說明根據本發明概念的示例性實施例的製造半導體裝置的方法的平面圖。圖20A、22A、24A、26A、28A、30A和32A分別是沿著圖19、21、23、25、27、29和31的線A-A'截取的截面圖，圖20B、22B、24B、26B、28B、30B和32B分別是沿著圖19、21、23、25、27、29和31的線B-B'截取的截面圖，圖22C、24C、26C、28C、30C和32C分別是沿著圖21、23、25、27、29和31的線C-C'截取的截面圖，圖28D、30D和32D分別是沿著圖27、29和31的線D-D'截取的截面圖，並且圖30E和32E分別是沿著圖29和31的線E-E'截取的截面圖。下文將描述使用圖13的標準單元佈局製造半導體裝置的方法。為簡單起見，以下描述將參考涉及使用圖16的第一標準單元STDC1的製造方法的實例；然而，此方法可應用於其它標準單元（例如，STDC2、STDC3等）。
參考圖19、20A和20B，可提供基底100。在本發明概念的示例性實施例中，基底100可以是矽基底、鍺基底或絕緣體上矽（silicon-on-insulator, SOI）基底。主動圖案FN可形成於基底100的上部部分中。可形成第一裝置隔離圖案ST1以填充主動圖案FN之間的間隙。第一裝置隔離圖案ST1可凹入以曝露主動圖案FN的上部部分。第二裝置隔離圖案ST2可形成於基底100上以界定PMOSFET區PR與NMOSFET區NR之間的邊界。在本發明概念的示例性實施例中，當形成第二裝置隔離圖案ST2時，主動圖案FN可從除了PMOSFET區PR和NMOSFET區NR之外的區域中移除。PMOSFET區PR上的主動圖案FN可被稱為“第一主動圖案FN1”，並且NMOSFET區NR上的主動圖案FN可被稱為“第二主動圖案FN2”。
第一裝置隔離圖案ST1和第二裝置隔離圖案ST2可透過淺溝槽隔離（shallow trench isolation, STI）過程形成。第一裝置隔離圖案ST1和第二裝置隔離圖案ST2可由氧化矽形成或包含氧化矽。第一裝置隔離圖案ST1可形成為具有小於第二裝置隔離圖案ST2的深度。在這種情況下，第一裝置隔離圖案ST1和第二裝置隔離圖案ST2可透過不同過程形成。在本發明概念的示例性實施例中，第一裝置隔離圖案ST1可形成為具有與第二裝置隔離圖案ST2基本上相同的深度。例如，第一裝置隔離圖案ST1和第二裝置隔離圖案ST2可透過相同過程以基本上相同的時間形成。
參考圖21和22A至22C，閘極電極GE可形成為跨越第一主動圖案FN1和第二主動圖案FN2並且在第一方向D1上延伸。閘極電極GE可在第二方向D2上彼此間隔開。閘極絕緣圖案GI可形成於閘極電極GE中的每一個下方，並且閘極間隔物GS可形成於閘極電極GE中的每一個的兩個側表面上。另外，可形成頂蓋圖案CP以覆蓋閘極電極GE中的每一個的頂部表面。
例如，閘極電極GE的形成可包含形成犧牲圖案以跨越第一主動圖案FN1和第二主動圖案FN2；在犧牲圖案的兩側處形成閘極間隔物GS；以及用閘極電極GE替換犧牲圖案。
閘極電極GE可由摻雜半導體材料、導電金屬氮化物或金屬形成或包含摻雜半導體材料、導電金屬氮化物或金屬。閘極絕緣圖案GI可由氧化矽層、氮氧化矽層或高介電常數材料構成或包含氧化矽層、氮氧化矽層或高介電常數材料，所述高介電常數材料的介電常數低於氧化矽的介電常數。頂蓋圖案CP和閘極間隔物GS中的每一個可由氧化矽層、氮化矽層或氮氧化矽層形成或包含氧化矽層、氮化矽層或氮氧化矽層。
源極/汲極區SD可形成於第一主動圖案FN1和第二主動圖案FN2的上部部分上或第一主動圖案FN1和第二主動圖案FN2的上部部分中。PMOSFET區PR上的源極/汲極區SD可摻雜有p型雜質，而NMOSFET區NR上的源極/汲極區SD可摻雜有n型雜質。
在本發明概念的示例性實施例中，源極/汲極區SD可以是使用選擇性磊晶生長過程形成的磊晶圖案。例如，源極/汲極區SD的形成可包含：在閘極電極GE中的每一個的兩側處使第一主動圖案FN1和第二主動圖案FN2部分凹入；以及執行磊晶生長過程以在第一主動圖案FN1和第二主動圖案FN2的凹入區中形成源極/汲極區SD。可使用不同於基底100的半導體材料執行磊晶生長過程。舉例來說，源極/汲極區SD可由具有不同於（例如，大於或小於）基底100晶格常數的半導體材料構成或包含所述半導體材料。由於源極/汲極區SD由與基底100的半導體材料不同的半導體材料構成，因此源極/汲極區SD可在其間的通道區AF上施加壓縮應力或拉伸應力。
接下來，可形成第一層間絕緣層110以覆蓋源極/汲極區SD和閘極電極GE。第一層間絕緣層110可由氧化矽層或氮氧化矽層形成或包含氧化矽層或氮氧化矽層。
參考圖23和24A至24C，下部導電結構TS可形成於PMOSFET區PR和NMOSFET區NR的源極/汲極區SD上。下部導電結構TS中的每一個可包含在第一方向D1上延伸的至少一部分或可具有線形或條形結構。另外，下部導電結構TS中的每一個的一部分可位於第二裝置隔離圖案ST2上，所述第二裝置隔離圖案鄰近於PMOSFET區PR或NMOSFET區NR。下部導電結構TS可形成為具有與第一層間絕緣層110的頂部表面基本上共面的頂部表面。
例如，下部導電結構TS的形成可包含：圖案化第一層間絕緣層110以形成暴露源極/汲極區SD的孔；以及用導電材料填充所述孔。可在孔的形成期間蝕刻或移除源極/汲極區SD的上部部分。下部導電結構TS可由摻雜半導體材料、導電金屬氮化物、金屬或金屬矽化物構成或包含摻雜半導體材料、導電金屬氮化物、金屬或金屬矽化物。
參考圖25和26A至26C，第二層間絕緣層120可形成於第一層間絕緣層110上。第二層間絕緣層120可由氧化矽層或氮氧化矽層構成。
第一光阻圖案125可形成於第二層間絕緣層120上。第一光阻圖案125可包含根據圖13的第一連接圖案M0a形成的開口。例如，第一光阻圖案125的形成可包含：在第二層間絕緣層120上形成第一光阻層；以及隨後使用基於圖13的第一連接圖案M0a製造的第一光罩在第一光阻層上執行曝光和顯影過程（例如，參看圖2的步驟S140和S150）。
可透過將第一光阻圖案125用作蝕刻罩幕以形成連接孔M0aH來圖案化第二層間絕緣層120。連接孔M0aH可形成為部分（例如，不完全）穿透第二層間絕緣層120。換句話說，連接孔M0aH的底部可高於下部導電結構TS和閘極電極GE的頂部表面。因此，連接孔M0aH可不暴露下部導電結構TS和閘極電極GE的頂部表面。
參考圖27和28A至28D，可選擇性地移除第一光阻圖案125。此後，第一罩幕層140可形成於第二層間絕緣層120上。可形成第一罩幕層140以完全填充連接孔M0aH。
第二光阻圖案145可形成於第一罩幕層140上。第二光阻圖案145可包含根據圖13的第一主動接點圖案CAa和第二主動接點圖案CAb形成的開口。例如，第二光阻圖案145的形成可包含：在第一罩幕層140上形成第二光阻層；以及隨後使用基於圖13的第一主動接點圖案CAa和第二主動接點圖案CAb製造的第二光罩在第二光阻層上執行曝光和顯影過程。
可透過將第二光阻圖案145用作蝕刻罩幕以形成第一主動孔CAaH和第二主動孔CAbH來依序圖案化第一罩幕層140和第二層間絕緣層120。第一主動孔CAaH可以是分別根據圖13的第一主動接點圖案CAa形成的孔圖案，並且第二主動孔CAbH可以是分別根據圖13的第二主動接點圖案CAb形成的孔圖案。
可形成第一主動孔CAaH和第二主動孔CAbH以完全穿透第二層間絕緣層120。換句話說，可形成第一主動孔CAaH和第二主動孔CAbH以暴露下部導電結構TS的頂部表面。當在平面圖中觀察時，第二主動孔CAbH中的每一個可與連接孔M0aH中的對應一個部分交疊。可與連接孔M0aH中的每一個結合形成第二主動孔CAbH中的每一個以構成單個連接孔。
返回參考圖18A，如果在形成第二主動孔CAbH的過程中存在未對準（misalignment），那麼垂直延伸孔可形成於與第二主動孔CAbH和連接孔M0aH兩者交疊的區域上。在後續步驟中，垂直延伸孔可用於形成第一垂直延伸部分VP1，如圖18A中所示。由於用於形成連接孔M0aH的過程，第二層間絕緣層120的一部分可比其它部分薄，並且因此可透過用於形成第二主動孔CAbH的過程形成垂直延伸孔。
作為另一實例，如果如圖18B中所示，第二主動孔CAbH形成為在第二方向D2上比下部導電結構TS寬，那麼垂直延伸孔可形成於與第二主動孔CAbH和連接孔M0aH兩者交疊的區域上。在後續步驟中，垂直延伸孔可用於形成第一垂直延伸部分VP1，如圖18B中所示。
參考圖29和30A至30E，可選擇性地移除第二光阻圖案145。接下來，第二罩幕層150可形成於第一罩幕層140上。可形成第二罩幕層150以填充第一主動孔CAaH和第二主動孔CAbH的全部區域。
第三光阻圖案155可形成於第二罩幕層150上。第三光阻圖案155可包含根據圖13的第一閘極接點圖案CBa形成的開口。例如，第三光阻圖案155的形成可包含：在第二罩幕層150上形成第三光阻層；以及隨後使用基於圖13的第一閘極接點圖案CBa製造的第三光罩在第三光阻層上執行曝光和顯影過程。
可透過將第三光阻圖案155用作蝕刻罩幕來依序圖案化第二罩幕層150、第一罩幕層140和第二層間絕緣層120而形成閘極孔CBaH。
可形成閘極孔CBaH以完全穿透第二層間絕緣層120。另外，可形成閘極孔CBaH以穿透第一層間絕緣層110的上部部分。換句話說，可形成閘極孔CBaH以暴露閘極電極GE的頂部表面。
在本發明概念的示例性實施例中，返回參考圖18C，如果在形成閘極孔CBaH的過程中存在未對準或如果閘極孔CBaH形成為在第二方向D2上具有增加的寬度，那麼垂直延伸孔可形成於與閘極孔CBaH和連接孔M0aH兩者交疊的區域上。在後續步驟中，垂直延伸孔可用於形成第二垂直延伸部分VP2，如圖18C中所示。
參考圖31和32A至32E，可移除第三光阻圖案155、第二罩幕層150和第一罩幕層140。接下來，可透過用導電材料填充連接孔M0aH、第一主動孔CAaH和第二主動孔CAbH以及閘極孔CBaH來形成導電結構AC、GC和CP1。
例如，主動接點AC可形成於第一主動孔CAaH中。閘極接點GC可形成於閘極孔CBaH中。第一導電結構CP1可分別形成於連接孔M0aH和第二主動孔CAbH中。例如，可透過用導電材料填充連接孔來形成第一導電結構CP1，所述連接孔由連接孔M0aH和第二主動孔CAbH形成。在本發明概念的示例性實施例中，可使用相同過程以基本上相同的時間形成主動接點AC、閘極接點GC和第一導電結構CP1。
阻擋層圖案BL可分別形成於第二層間絕緣層120與主動接點AC之間、第二層間絕緣層120與閘極接點GC之間以及第二層間絕緣層120與第一導電結構CP1之間。
例如，導電結構AC、GC和CP1以及阻擋層圖案BL的形成可包含：共形地形成阻擋層以覆蓋連接孔M0aH、第一主動孔CAaH和第二主動孔CAbH以及閘極孔CBaH；形成導電層以完全填充連接孔M0aH、第一主動孔CAaH和第二主動孔CAbH以及閘極孔CBaH；以及在導電層和阻擋層上執行平坦化過程以暴露第二層間絕緣層120。導電層可包含導電金屬氮化物或金屬，並且阻擋層可包含能夠防止金屬元素擴散的金屬氮化物。
返回參考圖16和17A至17E，第三層間絕緣層130可形成於第二層間絕緣層120上。第三層間絕緣層130可由氧化矽層或氮氧化矽層形成或包含氧化矽層或氮氧化矽層。第一電力互連線PL1和第二電力互連線PL2以及第一互連線ML1和第二互連線ML2可形成於第三層間絕緣層130中。可使用與用於形成導電結構AC、GC和CP1的方法類似的方法形成第一電力互連線PL1和第二電力互連線PL2以及第一互連線ML1和第二互連線ML2。
圖33是說明根據本發明概念的示例性實施例的基於標準單元佈局製造的半導體裝置的平面圖。在本實施例中，示例性地說明圖13的第三標準單元佈局STD3，但是本發明概念可不限於此。在本發明的實施例的以下描述中，出於簡潔起見，可不更進一步詳細地描述先前參考圖13描述的元件。
參考圖33，與圖13的前一個實施例不同，可不包含下部導電圖案LP。可代替下部導電圖案另外配置第十三至第十八主動接點圖案CAm、CAn、CAo、CAp、CAq和CAr。第十三至第十八主動接點圖案CAm、CAn、CAo、CAp、CAq和CAr中的每一個可與PMOSFET區PR或NMOSFET區NR中的一個交疊或連接到PMOSFET區PR或NMOSFET區NR中的一個。
第十五主動接點圖案CAo可與第七連接圖案M0g間隔開（例如，不交疊）。第十七主動接點圖案CAq可與第六連接圖案M0f間隔開（例如，不交疊）。第十八主動接點圖案CAr可與第八連接圖案M0h間隔開（例如，不交疊）。
圖34是說明根據本發明概念的示例性實施例的半導體裝置的平面圖。圖35A至35C分別是沿著圖34的線A-A'、B-B'和C-C'截取的截面圖。例如，圖34和圖35A至35C示出將基於圖33的標準單元佈局製造的半導體裝置的實例。在本發明的實施例的以下描述中，出於簡潔起見，可不更進一步詳細地描述先前參考圖16和17A至17R描述的元件。
參考圖34和35A至35C，與圖16和17A至17R的前一個實施例不同，可不包含下部導電結構TS。可代替下部導電結構另外配置第一至第六主動接點AC1-AC6。第一至第六主動接點AC1-AC6可以是分別由圖33的第十三至第十八主動接點圖案CAm、CAn、CAo、CAp、CAq和CAr界定的結構。
彼此相鄰的源極/汲極區SD可合併以構成單個主體。第一至第六主動接點AC1-AC6中的每一個可與合併的源極/汲極區SD的至少一部分接觸。由於連接合併的源極/汲極區SD以構成單個主體，因此沒必要第一至第六主動接點AC1-AC6中的每一個完全覆蓋合併的源極/汲極區SD。另外，類似於圖4的前一個實施例，第五導電結構CP5、第七導電結構CP7和第八導電結構CP8中的每一個的第二部分P2還可與合併的源極/汲極區SD接觸。
例如，參考圖35B，第三主動接點AC3可與合併的源極/汲極區SD的一部分接觸。因此，第七導電結構CP7的第一部分P1可配置成跨越合併的源極/汲極區SD，而不會使第三主動接點AC3短路。
第一至第六主動接點AC1-AC6可具有低於閘極接點GC的底部表面和第六導電結構CP6的第三部分P3的底部表面的底部表面。第五導電結構CP5、第七導電結構CP7和第八導電結構CP8的第二部分P2的底部表面可低於閘極接點GC的底部表面和第六導電結構CP6的第三部分P3的底部表面。
綜上所述，根據本發明概念的示例性實施例，半導體裝置可包含電性連接到雜質區或閘極電極的導電結構。導電結構可包含水平延伸部分，並且因此可將互連線自由地配置於導電結構上。這樣可獲得具有可靠操作特徵的半導體裝置。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10‧‧‧中央處理單元30‧‧‧工作記憶體32‧‧‧佈局設計工具34‧‧‧模擬工具50‧‧‧輸入-輸出裝置70‧‧‧輔助記憶體裝置90‧‧‧系統互連器AR‧‧‧主動區AC‧‧‧主動接點AC1-AC6‧‧‧第一至第六主動接點AF‧‧‧通道區BL‧‧‧阻擋層圖案GC‧‧‧閘極接點GE‧‧‧閘極電極DM‧‧‧虛擬閘極電極GP‧‧‧閘極圖案GI‧‧‧閘極絕緣圖案GS‧‧‧閘極間隔物GG1‧‧‧第一閘極群組GG2‧‧‧第二閘極群組CP‧‧‧導電結構CP1-CP8‧‧‧第一至第八導電結構TS‧‧‧下部導電結構CL‧‧‧導電圖案CL1- CL8‧‧‧第一至第八導電圖案LP‧‧‧下部導電圖案V0‧‧‧通孔圖案ML‧‧‧互連線ML1-ML7‧‧‧第一至第七互連線M1‧‧‧導線M1a-M1g‧‧‧第一至第七導線SD‧‧‧源極/汲極區M0‧‧‧連接圖案M0a- M0h‧‧‧第一至第八連接圖案CA‧‧‧主動接點圖案CAa-CAr‧‧‧第一至第十八主動接點圖案CB‧‧‧閘極接點圖案CBa-CBh‧‧‧第一至第八閘極接點圖案D1‧‧‧第一方向D2‧‧‧第二方向FN‧‧‧主動圖案FN1‧‧‧第一主動圖案FN2‧‧‧第二主動圖案100‧‧‧基底110‧‧‧第一層間絕緣層120‧‧‧第二層間絕緣層130‧‧‧第三層間絕緣層125‧‧‧第一光阻圖案140‧‧‧第一罩幕層145‧‧‧第二光阻圖案150‧‧‧第二罩幕層155‧‧‧第三光阻圖案P1‧‧‧第一部分P2‧‧‧第二部分P3‧‧‧第三部分P1t、P2t、P3t‧‧‧頂部表面P1b、P2b、P3b‧‧‧底部表面SW1‧‧‧第一側壁SW2‧‧‧第二側壁TP1‧‧‧第一端部分TP2‧‧‧第二端部分LI‧‧‧線部分VI‧‧‧接點部分STD1‧‧‧第一標準單元佈局STD2‧‧‧第二標準單元佈局STD3‧‧‧第三標準單元佈局PR‧‧‧PMOSFET區NR‧‧‧NMOSFET區PM1、PM2‧‧‧電力線PI‧‧‧引腳區ST1‧‧‧第一裝置隔離圖案ST2‧‧‧第二裝置隔離圖案PL1‧‧‧第一電力互連線PL2‧‧‧第二電力互連線HP1‧‧‧第一延伸部分HP2‧‧‧第二延伸部分VP1‧‧‧第一垂直延伸部分VP2‧‧‧第二垂直延伸部分M0aH‧‧‧連接孔CAaH‧‧‧第一主動孔CAbH‧‧‧第二主動孔CBaH‧‧‧閘極孔
圖1是說明根據本發明概念的示例性實施例的用於執行半導體設計過程的電腦系統的框圖。 圖2是說明根據本發明概念的示例性實施例的設計和製造半導體裝置的方法的流程圖。 圖3是說明根據本發明概念的示例性實施例的標準單元佈局的一部分的佈局圖。 圖4是說明根據本發明概念的基於圖3的佈局形成的半導體裝置的立體圖。 圖5是說明根據本發明概念的示例性實施例的標準單元佈局的一部分的佈局圖。 圖6是說明根據本發明概念的示例性實施例的基於圖5的佈局形成的半導體裝置的立體圖。 圖7是說明根據本發明概念的示例性實施例的標準單元佈局的一部分的佈局圖。 圖8是說明根據本發明概念的基於圖7的佈局形成的半導體裝置的立體圖。 圖9是說明根據本發明概念的示例性實施例的標準單元佈局的一部分的佈局圖。 圖10是說明根據本發明概念的示例性實施例的基於圖9的佈局形成的半導體裝置的立體圖。 圖11是說明根據本發明概念的示例性實施例的標準單元佈局的一部分的佈局圖。 圖12是說明根據本發明概念的示例性實施例的半導體裝置的立體圖。 圖13是根據本發明概念的示例性實施例的包含標準單元佈局的佈局圖。 圖14A是說明根據本發明概念的示例性實施例的圖13的區域“M”的佈局圖。 圖14B是說明根據比較實例的圖13的區域“M”的佈局圖。 圖15A是說明根據發明概念的示例性實施例的圖13的區域“N”的佈局圖。 圖15B是說明根據比較實例的圖13的區域“N”的佈局圖。 圖16是說明根據發明概念的示例性實施例的半導體裝置的平面圖。 圖17A、17B、17C、17D、17E、17F、17G、17H、17I、17J、17K、17L、17M、17N、17O、17P、17Q和17R分別是根據本發明概念的示例性實施例的沿著圖16的線A-A'、B-B'、C-C'、D-D'、E-E'、F-F'、G-G'、H-H'、I-I'、J-J'、K-K'、L-L'、M-M'、N-N'、O-O'、P-P'、Q-Q'和R-R'截取的截面圖。 圖18A和18B是用於說明根據本發明概念的示例性實施例的半導體裝置的沿著圖16的線A-A'截取的截面圖。 圖18C是用於說明根據本發明概念的示例性實施例的半導體裝置的沿著圖16的線F-F'截取的截面圖。 圖19、21、23、25、27、29和31是說明根據本發明概念的示例性實施例的製造半導體裝置的方法的平面圖。 圖20A、22A、24A、26A、28A、30A和32A分別是根據本發明概念的示例性實施例的沿著圖19、21、23、25、27、29和31的線A-A'截取的截面圖。 圖20B、22B、24B、26B、28B、30B和32B分別是根據本發明概念的示例性實施例的沿著圖19、21、23、25、27、29和31的線B-B'截取的截面圖。 圖22C、24C、26C、28C、30C和32C分別是根據本發明概念的示例性實施例的沿著圖21、23、25、27、29和31的線C-C'截取的截面圖。 圖28D、30D和32D分別是根據本發明概念的示例性實施例的沿著圖27、29和31的線D-D'截取的截面圖。 圖30E和32E分別是根據本發明概念的示例性實施例的沿著圖29和31的線E-E'截取的截面圖。 圖33是說明根據本發明概念的示例性實施例的基於標準單元佈局製造的半導體裝置的平面圖。 圖34是說明根據本發明概念的示例性實施例的半導體裝置的平面圖。 圖35A到35C分別是根據本發明概念的示例性實施例的沿著圖34的線A-A'、B-B'和C-C'截取的截面圖。
AF‧‧‧通道區
GE‧‧‧閘極電極
CP‧‧‧導電結構
ML‧‧‧互連線
SD‧‧‧源極/汲極區
D1‧‧‧第一方向
D2‧‧‧第二方向
FN‧‧‧主動圖案
100‧‧‧基底
P1‧‧‧第一部分
P2‧‧‧第二部分
P1t、P2t‧‧‧頂部表面
P1b、P2b‧‧‧底部表面
SW1‧‧‧第一側壁
TP1‧‧‧第一端部分
LI‧‧‧線部分
VI‧‧‧接點部分

Claims (16)

  1. 一種半導體裝置，包括：第一閘極電極，其配置於基底上，所述第一閘極電極的縱向方向平行於第一方向；第一接點，其配置於所述第一閘極電極上；下部導電結構，其配置於所述基底上並且與所述第一閘極電極間隔開；第二接點，其配置於所述下部導電結構上，所述第二接點在第二方向上與所述第一接點間隔開，所述第二方向與所述第一方向交叉；以及第三接點，其直接配置於所述第一接點和所述第二接點上並且在所述第二方向上延伸，藉此將所述第一接點和所述第二接點連接到彼此，其中所述第三接點在所述第一方向上的寬度大於所述第一接點在所述第一方向上的寬度。
  2. 如申請專利範圍第1項所述的半導體裝置，其中所述第一接點、所述第二接點和所述第三接點配置於絕緣層中。
  3. 如申請專利範圍第1項所述的半導體裝置，其中所述第一接點和所述第二接點配置於絕緣層中並且所述第三接點配置於所述絕緣層上。
  4. 如申請專利範圍第1項所述的半導體裝置，其進一步包括配置於所述基底上的第二閘極電極，其中所述下部導電結構配置於所述第一閘極電極與所述第二閘極電極之間。
  5. 如申請專利範圍第1項所述的半導體裝置，其進一步包括：通孔，其配置於所述第三接點上；以及金屬導線，其配置於所述通孔上。
  6. 如申請專利範圍第5項所述的半導體裝置，其中所述第三接點的上表面與所述第一接點和所述第二接點中的每一個接點的上表面共面。
  7. 如申請專利範圍第5項所述的半導體裝置，其中所述第三接點的底部表面與所述第一接點和所述第二接點中的每一個接點的上表面共面。
  8. 如申請專利範圍第1項所述的半導體裝置，其中所述第一閘極電極是虛擬閘極電極，所述下部導電結構是源極或汲極，並且所述第一至第三接點是上部導電結構。
  9. 如申請專利範圍第1項所述的半導體裝置，其中所述第一至第三接點配置於第一單元與第二單元之間。
  10. 如申請專利範圍第9項所述的半導體裝置，其中所述第一單元或所述第二單元是靜態隨機存取記憶體單元。
  11. 如申請專利範圍第1項所述的半導體裝置，其中所述第一接點配置於所述第一閘極電極的上表面和側表面上。
  12. 如申請專利範圍第1項所述的半導體裝置，其中所述第二接點配置於所述下部導電結構的上表面和側表面上。
  13. 一種半導體裝置，包括：閘極電極，其配置於基底上，所述閘極電極的縱向方向平行於第一方向； 第一接點，其配置於所述閘極電極上；第二接點，其配置於所述基底上並且與所述閘極電極和所述第一接點間隔開；以及第三接點，其直接配置於所述第一接點和所述第二接點上並且在第二方向上延伸，藉此將所述第一接點和所述第二接點連接到彼此，所述第二方向與所述第一方向交叉，其中所述第三接點在所述第一方向上的寬度大於所述第一接點在所述第一方向上的寬度。
  14. 如申請專利範圍第13項所述的半導體裝置，其中所述第一至第三接點配置於絕緣層中。
  15. 如申請專利範圍第13項所述的半導體裝置，其中所述第一接點和所述第二接點配置於絕緣層中並且所述第三接點配置於所述絕緣層上。
  16. 如申請專利範圍第13項所述的半導體裝置，其進一步包括：通孔，其配置於所述第三接點上；以及金屬導線，其配置於所述通孔上。
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