JP2011222901A - 半導体装置 - Google Patents

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Abstract

【課題】半導体装置の高機能化（多ピン化）および小型化に対応できる配線基板を実現することができる。
【解決手段】配線基板２の上面のチップ搭載領域（半導体チップ３の周縁部）と配線基板２の周縁部との間の領域に、配線基板２の各辺に沿って３列に亘って複数のボンディングリード１３を配置し、真ん中の２列目ボンディングリード群ＬＧ２の複数のボンディングリード１３には、平面視において、１列目ボンディングリード群ＬＧ１の隣り合うボンディングリード１３の間を経由する外側配線Ａ２ａ、および３列目ボンディングリード群ＬＧ３の隣り合うボンディングリード１３の間を経由する内側配線Ａ２ｂが繋がっている。
【選択図】図４

Description

本発明は、半導体装置に関し、特に、半導体チップの表面に形成された複数の電極パッドと配線基板の上面に形成された複数の電極パッドとを複数のボンディングワイヤで接続する半導体装置に適用して有効な技術に関するものである。
半導体装置においては、半導体チップの表面にその一辺に沿って形成された複数のボンディングパッド（電極パッド）と、その複数のボンディングパッドに対応して配線基板の上面（半導体チップが搭載される面）に形成された複数のボンディングリード（電極パッド）とを複数の導電性部材（ボンディングワイヤ、ワイヤ）で電気的に接続している。従来の配線基板においては、複数のボンディングリードを１列で配置することが主であったが、この１列パッド配置では、要求される基板サイズやワイヤ長規格を満足できないことから、２列パッド配置、３列パッド配置といった複数列のパッド配置が現在主流になっている。
例えば特開２００７−１０３４２３号公報（特許文献１）では、半導体チップの一辺に沿って配線基板の主面に配置された複数の第１の接続部と、半導体チップの一辺から複数の第１の接続部よりも離れた位置に、半導体チップの一辺に沿って配線基板の主面に配置された複数の第２の接続部と、複数の第１の接続部にそれぞれ繋がる複数の第１の配線と、複数の第２の接続部にそれぞれ繋がる複数の第２の配線とを有し、複数の第１の配線は、複数の第１の接続部のそれぞれから半導体チップの一辺に向かって延在し、複数の第２の配線は、複数の第２の接続部のそれぞれから半導体チップの一辺と反対側に向かって延在している半導体装置が開示されている。
また、特開２００４−３１５６１号公報（特許文献２）では、主面およびその反対側の裏面のそれぞれに複数の接続端子が等ピッチで格子状に配置され、上記主面の接続端子とこれに対応する上記裏面の接続端子とがそれぞれ貫通孔内に形成された導電部材によって直接接続された配線基板を有する半導体装置が開示されている。
特開２００７−１０３４２３号公報 特開２００４−３１５６１号公報
半導体装置の高機能化に伴い、半導体チップのボンディングパッドの数は増加する傾向にある。そのため、配線基板の上面に形成され、かつこのボンディングパッドと導電性部材を介して電気的に接続されるボンディングリードの数も増加する傾向にある。
一方、近年では半導体装置の小型化の要求もある。そのため、ボンディングリードの数が増加すると、配線基板の上面に全てのボンディングリードを配置することが困難となる。
これは、配線基板の上面に形成される配線パターン（ボンディングリードを含む）の加工精度が、半導体チップの表面に形成される配線パターンの加工精度に比べて、劣っていることに起因する。すなわち、図２４に示すように、配線基板の上面に形成されるボンディングリード５０は、一般にボンディングリード５０の底面側の幅Ｗ１が表面側の幅Ｗ２よりも大きい台形形状に形成される。ボンディングリード５０にワイヤを接続する場合、ワイヤの直径が、例えば約２０μｍであれば、ボンディング接続の余裕を考慮すると、ボンディングリード５０の表面側の幅Ｗ２は、例えば約５０μｍ必要となり、ボンディングリード５０の底面側の幅Ｗ１は、例えば約６０〜７０μｍ必要となる。
半導体チップの表面に形成されるボンディングパッドの幅と配線基板の上面に形成されるボンディングリードの幅とが、例えば約５０μｍと同じであったとしても、ボンディングリードの幅には、上記加工精度を考慮する必要がある。そのため、隣り合うボンディングリード５０のピッチが、半導体チップの表面に形成される隣り合うボンディングパッドのピッチよりも広くなってしまう。現在、本願発明者が検討している隣り合うボンディングパッドのピッチが、例えば４５μｍであるのに対して、隣り合うボンディングリードのピッチは、例えば９０μｍである。
そこで、本願発明者は、前述の特許文献１の図５または図６に示すように、配線基板の上面において、複数のボンディングリードを２列に亘って形成し、かつそれぞれの列に形成されたボンディングリードと、配線基板の下面（上面とは反対側の面）に形成されるバンプランド（電極パッド）とを電気的に接続する引き出し配線を、互いに異なる方向に引き回すことについて検討した。
このような構成であれば、複数のボンディングリードを配置するために必要な１列あたりの総幅を低減できるので、半導体装置の高機能化（多ピン化）および小型化に対応することができる。
しかしながら、近年の半導体装置は、さらなる小型化の要求があるため、前述の特許文献１のような方法を適用しても、全てのボンディングリードを配線基板の上面に配置することが困難となってきている。
そこで、本願発明者は、前述の特許文献１の図２２に示すように、さらにボンディングリードの配列数を増やすことについて検討した。
しかしながら、前述の特許文献１の図２２に示すように、内側の列（真ん中の列）に形成されたボンディングリードと繋がる引き出し配線を、外側の列（隣の列）に形成された隣り合うボンディングリードの間を通す場合、外側の列に形成された隣り合うボンディングリードのピッチを大きくする必要がある。そして、内側の列に形成されたボンディングリードから外側に引き出し配線を不規則に引き出すと、外側の列に形成された隣り合うボンディングリードのピッチの大きいところが多数存在することになり、外側の列のボンディングリードの数が他の列のボンディングリードの数よりも極端に少なくなってしまう。また、これにより、半導体チップのボンディングパッドの配列も、その不規則なボンディングリードの配列に合わせて設計しなければならない。
そこで、本願発明者は、前述の特許文献２のように、引き出し配線を排除し、バンプランドと平面的に重なるように、ボンディングリードを形成することについて検討した。
しかしながら、一般に、バンプランドのサイズ（直径）はボンディングリードの幅よりも大きいため、隣り合うボンディングリードのピッチがかえって大きくなってしまう。そのため、パッド数の多い半導体チップを搭載する場合には、不向きな技術であると考えられた。
本発明の目的は、半導体装置の高機能化（多ピン化）および小型化に対応できる配線基板を実現することのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。
すなわち、本願発明の一態様である半導体装置は、配線基板の上面のチップ搭載領域（半導体チップの周縁部）と配線基板の周縁部との間の領域に、配線基板の各辺に沿って３列に亘って複数のボンディングリードを配置し、真ん中の２列目ボンディングリード群の複数のボンディングリードには、平面視において、１列目ボンディングリード群の隣り合うボンディングリードの間を経由する外側配線、および３列目ボンディングリード群の隣り合うボンディングリードの間を経由する内側配線が繋がっている。
本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。
半導体装置の高機能化（多ピン化）および小型化に対応できる配線基板を実現することができる。
本発明の実施の形態１によるＢＧＡ型半導体装置の構成を示す要部上面図である。 本発明の実施の形態１によるＢＧＡ型半導体装置の構成を示す要部断面図（図１のI−I′線に沿った断面図）である。 本発明の実施の形態１によるＢＧＡ型半導体装置の構成の一部を示す要部側面図である。 本発明の実施の形態１による配線基板の上面に配置された複数のボンディングリード、半導体チップの表面に配置された複数のボンディングパッド、および複数のボンディングリードと複数のボンディングパッドとを繋ぐ複数のワイヤの一部を拡大して示す要部平面図である。 本発明の実施の形態１による配線基板の上面に配置された３列の複数のボンディングリード、配線基板の上面に配置された複数の上面側ビアランド、半導体チップの表面に配置された複数のボンディングパッド、ならびに複数のボンディングリードと複数のボンディングパッドとを繋ぐ複数のワイヤの一部を拡大して示す要部平面図である。 図５のII−II′線に沿った要部断面図である。 本発明の実施の形態１による配線基板の上面に配置された複数のボンディングリード、半導体チップの表面に配置された２列の複数のボンディングパッド、および複数のボンディングリードと複数のボンディングパッドとを繋ぐ複数のワイヤの一部を拡大して示す要部平面図である。 本発明の実施の形態１による配線基板の上面に配置された複数のボンディングリード、半導体チップの表面に配置された３列の複数のボンディングパッド、および複数のボンディングリードと複数のボンディングパッドとを繋ぐ複数のワイヤの一部を拡大して示す要部平面図である。 本発明の実施の形態１による半導体装置の製造工程を示す配線基板の要部断面図である。 図９に続く、半導体装置の製造工程中の配線基板の要部断面図である。 図１０に続く、半導体装置の製造工程中の配線基板の要部断面図である。 図１１に続く、半導体装置の製造工程中の配線基板の要部断面図である。 図１２に続く、半導体装置の製造工程中の配線基板の要部断面図である。 本発明の実施の形態２による配線基板の上面に配置された複数のボンディングリード、半導体チップの表面に配置された１列の複数のボンディングパッド、および複数のボンディングリードと複数のボンディングパッドとを繋ぐ複数のワイヤの一部を拡大して示す要部平面図である。 本発明の実施の形態２による配線基板の上面に配置された複数のボンディングリード、半導体チップの表面に配置された２列の複数のボンディングパッド、および複数のボンディングリードと複数のボンディングパッドとを繋ぐ複数のワイヤの一部を拡大して示す要部平面図である。 本発明の実施の形態３による配線基板の上面に配置された複数のボンディングリード、半導体チップの表面に配置された複数のボンディングパッド、および複数のボンディングリードと複数のボンディングパッドとを繋ぐ複数のワイヤの一部を拡大して示す要部平面図である。 本発明の実施の形態３による配線基板の上面に配置された複数のボンディングリード、配線基板の上面に配置された複数の上面側ビアランド、半導体チップの表面に配置された複数のボンディングパッド、ならびに複数のボンディングリードと複数のボンディングパッドとを繋ぐ複数のワイヤの一部を拡大して示す要部平面図である。 図１７のIII−III′線に沿った要部断面図である。 本発明の実施の形態３による配線基板の上面に配置された複数のボンディングリード、半導体チップの表面に配置された複数のボンディングパッド、および複数のボンディングリードと複数のボンディングパッドとを繋ぐ複数のワイヤの一部を拡大して示す要部平面図である。 本発明の実施の形態３による配線基板の上面に配置された複数のボンディングリード、半導体チップの表面に配置された複数のボンディングパッド、および複数のボンディングリードと複数のボンディングパッドとを繋ぐ複数のワイヤの一部を拡大して示す要部平面図である。 本発明の実施の形態４による配線基板の上面に配置された複数のボンディングリード、半導体チップの表面に配置された複数のボンディングパッド、および複数のボンディングリードと複数のボンディングパッドとを繋ぐ複数のワイヤの一部を拡大して示す要部平面図である。 本発明の実施の形態４による配線基板の上面に配置された複数のボンディングリード、半導体チップの表面に配置された複数のボンディングパッド、および複数のボンディングリードと複数のボンディングパッドとを繋ぐ複数のワイヤの一部を拡大して示す要部平面図である。 本発明の実施の形態４による配線基板の上面に配置された複数のボンディングリード、半導体チップの表面に配置された複数のボンディングパッド、および複数のボンディングリードと複数のボンディングパッドとを繋ぐ複数のワイヤの一部を拡大して示す要部平面図である。 本願発明者によって検討されたボンディングリードの要部断面の概略図である。 本願発明に先立って本願発明者によって検討されたＢＧＡ型半導体装置の構成を示す要部上面図である。 本願発明に先立って本願発明者によって検討された配線基板の上面に配置された複数のボンディングリード、半導体チップの表面に配置された複数のボンディングパッド、および複数のボンディングリードと複数のボンディングパッドとを繋ぐ複数のワイヤの一部を拡大して示す要部平面図である。
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
まず、本願発明に先立って本願発明者によって検討された配線基板の上面に配置される複数のボンディングリードの配列の一例について図２５および図２６を用いて説明する。図２５（ａ）および（ｂ）はＢＧＡ（Ball Grid Array）型半導体装置の構成を示す要部上面図、図２６は配線基板の上面に配置された複数のボンディングリード、半導体チップの表面に配置された複数のボンディングパッド、および複数のボンディングリードと複数のボンディングパッドとを繋ぐ複数のワイヤの一部を拡大して示す要部平面図である。
通常、配線基板の上面に配置される複数のボンディングリードのピッチは、加工精度の違いから、半導体チップの表面に配置される複数のボンディングパッドのピッチよりも大きくなる。そのため、図２５（ａ）および（ｂ）に示すように、配線基板５１の上面において、複数のボンディングリード５２を２列に亘って形成し、半導体チップ５３の表面に形成された複数のボンディングパッド５４と複数のボンディングリード５２とをそれぞれワイヤ５５により接続している。
しかし、前述したように、近年の半導体装置では、さらなる高機能化（多ピン化）および小型化が要求されている。これに伴い、例えば図２６に示すように、半導体チップ５３の表面に配置される複数のボンディングパッド５４に対しても複数列（図２６では２列のボンディングパッド５４を例示）の配置が要求されるようになっている。そのため、２列に亘って複数のボンディングリード５２を形成しても、全てのボンディングリード５２を配線基板５１の上面に配置することがますます困難となっている。
（実施の形態１）
本実施の形態１によるワイヤボンディング接続を採用したフェースアップボンディング構造のＢＧＡ型半導体装置について図１〜図３を用いて説明する。図１はＢＧＡ型半導体装置の構成を示す要部上面図、図２はＢＧＡ型半導体装置の構成を示す要部断面図（図１のI−I′線に沿った断面図）、図３はＢＧＡ型半導体装置の構成の一部を示す要部側面図である。図１では、半導体チップの外周（周辺端部、周縁）および半導体チップの表面に形成されたボンディングパッドのみを実線で記載し、それ以外は省略して、半導体チップの裏面に対向する配線基板の上面に形成された配線パターン等を実線で記載している。
図１および図２に示すように、半導体装置１は、これに限定されないが、配線基板２の上面に半導体チップ３を搭載し、配線基板２の下面（配線基板２の上面とは反対側の面）に、外部用接続端子としてボール状の外部端子（半田ボール）４を複数配置したパッケージ構造になっている。
≪半導体装置の構造について≫
１．半導体チップ
半導体チップ３は、半導体チップ３の厚さ方向と交差する平面形状が四角形になっており、例えばその寸法は６ｍｍ×６ｍｍ、その厚さは０．２ｍｍである。半導体チップ３は、表面、およびこの表面とは反対側の裏面を有し、半導体チップ３の裏面が配線基板２の上面と対向するように、配線基板２の上面の中央部のチップ搭載領域にペースト状またはＤＡＦ（Die Attach Film）等のフィルム状の接着剤を介して半導体チップ３が搭載されている。
また、半導体チップ３は、これに限定されないが、主に、半導体基板と、この半導体基板の表面（主面）に形成された複数の半導体素子（コア電源回路を含む内部回路、入出力回路）と、半導体基板の表面において絶縁層と配線層とをそれぞれ複数段積み重ねた多層配線層と、この多層配線層を覆うようにして形成された表面保護膜とを有する構成になっている。絶縁層は、例えば酸化シリコン膜で形成されている。配線層は、例えばアルミニウム、タングステンまたは銅などの金属膜で形成されている。表面保護膜は、例えば酸化シリコン膜または窒化シリコン膜等の無機絶縁膜および有機絶縁膜を積み重ねた多層膜で形成されている。
半導体チップ３の表面には、前述した半導体素子と電気的に接続された複数のボンディングパッド（電極パッド）５が半導体チップ３の表面における各辺に沿って１例に配置されている。これらボンディングパッド５は、半導体チップ３の多層配線層のうちの最上層の配線からなり、それぞれのボンディングパッド５に対応して表面保護膜に形成された開口部により、その上面の一部が露出している。隣り合うボンディングパッド５のピッチは、例えば４５μｍである。
２．配線基板
本実施の形態１では、図２に示すように、４層配線構造の配線基板２を使用した。配線基板２は、例えばビルドアップ基板などであって、その厚さ方向と交差する平面形状が四角形になっている。その寸法は、例えば１２ｍｍ×１２ｍｍである。配線基板２は、これに限定されないが、主に、コア材（基材）６と、このコア材６の一方の面（上面）側、他方の面（下面）側、および内部に配線を有する多層配線構造になっている。
コア材６の上面側には、コア材６の上面に形成された上面側第１配線７ｘと、この上面側第１配線７ｘを覆うようにして形成された上面絶縁材８ｘと、この上面絶縁材８ｘ上に、上面側第１配線７ｘと電気的に接続された上面側第２配線９ｘ（後述するボンディングリード１３、上面側ビアランド１４ｘ、および上面側配線（引き出し配線）１５ｘを構成する配線パターン）と、この上面側第２配線９ｘを覆うようにして形成された上面保護膜１０ｘとを有している。同様に、コア材６の下面側には、コア材６の下面に形成された下面側第１配線７ｙと、この下面側第１配線７ｙを覆うようにして形成された下面絶縁材８ｙと、この下面絶縁材８ｙ上に、下面側第１配線７ｙと電気的に接続された下面側第２配線９ｙ（後述する下面側ビアランド１４ｙ、下面側配線（引き出し配線）１５ｙ、およびバンプランド１６を構成する配線パターン）と、この下面側第２配線９ｙを覆うようにして形成された下面保護膜１０ｙとを有している。
さらに、コア材６の内部には、コア材６の一方の面（本実施の形態１では、上面）から他方の面（本実施の形態１では、下面）に向かって貫通するビアホール（貫通孔）１１と、このビアホール１１の側壁（内部）に形成され、上面側第１配線７ｘと下面側第１配線７ｙとを電気的に接続する導体膜（ビア配線）１２とを有している。
配線基板２の上面には、チップ搭載領域の周囲の領域（半導体チップ３の周縁部と配線基板２の周縁部との間の領域）において、配線基板２の各辺に沿って複数のボンディングリード（電極パッド）１３が３列に亘って配置されている。これらのボンディングリード１３は、配線基板２に形成された最上層の配線（前述の上面側第２配線９ｘ）からなり、それぞれのボンディングリード１３の上面は、上面保護膜１０ｘに形成された開口部により露出している。また、配線基板２の上面には、チップ搭載領域、および複数のボンディングリード１３が形成された領域を挟んでチップ搭載領域と反対側の領域において、複数の上面側ビアランド１４ｘが配置されている。これら上面側ビアランド１４ｘは、配線基板２に形成された最上層の配線（前述の上面側第２配線９ｘ）からなり、上面側配線（引き出し配線）１５ｘによってボンディングリード１３と繋がっている。従って、複数のボンディングリード１３は、複数の上面側ビアランド１４ｘと電気的に接続している。
配線基板２の下面には、複数のバンプランド（電極パッド）１６が配置されている。これらのバンプランド１６は、配線基板２に形成された最下層の配線（前述の下面側第２配線９ｙ）からなり、それぞれのバンプランド１６の下面は、下面保護膜１０ｙに形成された開口部により露出している。また、配線基板２の下面には、複数の下面側ビアランド１４ｙが配置されている。これら下面側ビアランド１４ｙは、配線基板２に形成された最下層の配線（前述の下面側第２配線９ｙ）からなり、下面側配線（引き出し配線）１５ｙによってバンプランド１６と繋がっている。従って、複数のバンプランド１６は、複数の下面側ビアランド１４ｙと電気的に接続している。
さらに、上面側ビアランド１４ｘは、平面視において、上面側ビアランド１４ｘの内側で、かつ上面絶縁材８ｘに形成されたビアホール（貫通孔）１１ｘの内部に形成された導体膜１２ｘと、コア材６に形成されたビアホール１１の内部に形成された導体膜１２と、平面視において、下面側ビアランド１４ｙの内側で、かつ下面絶縁材８ｙに形成されたビアホール（貫通孔）１１ｙの内部に形成された導体膜１２ｙとを介して下面側ビアランド１４ｙと繋がっている。ここで、ビアホール１１ｘは、平面視において、上面側ビアランド１４ｘの内側に形成され、かつ上面側ビアランド１４ｘに繋がっている。また、ビアホール１１ｙは、平面視において、下面側ビアランド１４ｙの内側に形成され、かつ下面側ビアランド１４ｙに繋がっている。従って、複数の上面側ビアランド１４ｘと複数の下面側ビアランド１４ｙ、すなわち複数のボンディングリード１３と複数のバンプランド１６とは電気的に接続している。
なお、本実施の形態１では、４層配線構造の配線基板２を用いたが、これに限定されるものではなく、例えば２層配線構造または４層よりも配線の層数が多い構造の配線基板を用いることができる。２層配線構造の配線基板の場合は、上面絶縁材８ｘおよび下面絶縁材８ｙが形成されないため、上面側ビアランド１４ｘは、コア材６に形成されたビアホール１１の内部に形成された導体膜１２を介して下面側ビアランド１４ｙと電気的に接続される。また、２層配線構造の配線基板の場合は、ビアホール１１は、平面視において、上面側ビアランド１４ｘおよび下面側ビアランド１４ｙの内側に形成される。そして、このビアホール１１の内部に形成された導体膜１２を介して、上面側ビアランド１４ｘは下面側ビアランド１４ｙと電気的に接続される。
３．導電性部材（ボンディングワイヤ、ワイヤ）
半導体チップ３の表面に１列に配置された複数のボンディングパッド５と、配線基板２の上面に配置された複数のボンディングリード１３とが、複数の導電性部材（ボンディングワイヤ、ワイヤ）１７によってそれぞれ電気的に接続されている（図２には、複数の導電性部材１７のうちの一部を記載）。導電性部材１７には、例えば２０〜５０μｍφ程度の金線を用いる。導電性部材１７は、例えば熱圧着に超音波振動を併用したネイルヘッドボンディング（ボールボンディング）法により、半導体チップ３の表面に配置された複数のボンディングパッド５および配線基板２の上面に配置された複数のボンディングリード１３に接続される。
図３に示すように、複数のワイヤ１７ａのループの高さ（配線基板２の上面（例えばボンディングリード１３の表面）からの距離）は、ワイヤ１７ａが接続される複数のボンディングリード１３の位置によって異なっている。配線基板２のチップ搭載領域側の列の複数のボンディングリード１３（後に説明する３列目ボンディングリード群ＬＧ３）に接続される複数のワイヤ１７ａのループが最も低く、配線基板２の周縁部側の列の複数のボンディングリード１３（後に説明する１列目ボンディングリード群ＬＧ１）に接続される複数のワイヤ１７ａのループが最も高く形成される。
従って、真ん中の列の複数のボンディングリード１３（後に説明する２列目ボンディングリード群ＬＧ２）は、配線基板２のチップ搭載領域側の列の複数のボンディングリード１３よりも配線基板２の上面から遠い部分を有している。また、配線基板２の周縁部側の列の複数のボンディングリード１３は、真ん中の列の複数のボンディングリード１３よりも配線基板２の上面から遠い部分を有している。
半導体チップ３および導電性部材１７は、配線基板２の上面に形成された封止体１８によって封止されている。封止体１８は、低応力化を図る目的として、例えばフェノール系硬化剤、シリコーンゴムおよび多数のフィラー（例えばシリカ）等が添加されたエポキシ系の熱硬化性絶縁樹脂で形成されている。封止体１８は、例えばトランスファモールド法により形成される。
４．外部端子
配線基板２の下面に形成された複数のバンプランド１６には、複数の外部端子４が形成されており、これらの外部端子４は、複数のバンプランド１６とそれぞれ電気的に、かつ機械的に接続されている。外部端子４としては、鉛を実質的に含まない鉛フリー半田組成の半田バンプ、例えば錫−３［ｗｔ％］銀−０．５［ｗｔ％］銅（Ｓｎ−３［ｗｔ％］Ａｇ−０．５［ｗｔ％］Ｃｕ）組成の半田バンプが用いられる。
≪ボンディングリードの配列について≫
次に、本実施の形態１による複数のボンディングリードの配列について、図４〜図６を用いて説明する。図４は、配線基板の上面に配置された複数のボンディングリード、半導体チップの表面に配置された複数のボンディングパッド、および複数のボンディングリードと複数のボンディングパッドとを繋ぐ複数のワイヤの一部を拡大して示す要部平面図、図５は、配線基板の上面に配置された３列の複数のボンディングリード、配線基板の上面における周縁部側および中央部（チップ搭載領域）側に配置された複数の上面側ビアランド、半導体チップの表面に配置された複数のボンディングパッド、ならびに複数のボンディングリードと複数のボンディングパッドとを繋ぐ複数のワイヤの一部を拡大して示す要部平面図、図６は、図５のII−II′線に沿った要部断面図である。
図４に示すように、複数のボンディングリード１３は、配線基板２の上面において、半導体チップ３の周縁部と配線基板２の周縁部との間の領域に、配線基板２の一辺に沿って３列に亘って形成されている。そして、配線基板２の上面の一辺に沿って１列目ボンディングリード群ＬＧ１が形成され、配線基板２の上面の一辺に沿って、かつ上記１列目ボンディングリード群ＬＧ１よりもチップ搭載領域側に２列目ボンディングリード群ＬＧ２が形成され、配線基板２の上面の一辺に沿って、かつ上記２列目ボンディングリード群ＬＧ２よりもチップ搭載領域側に３列目ボンディングリード群ＬＧ３が形成されている。すなわち、複数のボンディングリード１３は、配線基板２の上面における周縁部側に配置された１列目ボンディングリード群ＬＧ１と、１列目ボンディングリード群ＬＧ１と３列目ボンディングリード群ＬＧ３との間に配置された２列目ボンディングリード群ＬＧ２と、チップ搭載領域側に配置された３列目ボンディングリード群ＬＧ３とを有している。
前述した複数の上面側配線（引き出し配線）１５ｘは、上記１列目ボンディングリード群ＬＧ１と繋がる複数の１列目配線Ａ１と、上記２列目ボンディングリード群ＬＧ２と繋がる複数の２列目配線Ａ２と、上記３列目ボンディングリード群ＬＧ３と繋がる複数の３列目配線Ａ３とを有している。
複数の１列目配線Ａ１は、１列目ボンディングリード群ＬＧ１から配線基板２の周縁部の一辺のみに向かって延びており、複数の３列目配線Ａ３は、３列目ボンディングリード群ＬＧ３から配線基板２の中央部（チップ搭載領域）のみに向かって延びている。
また、複数の２列目配線Ａ２は、複数の外側配線Ａ２ａと複数の内側配線Ａ２ｂとを有しており、複数の外側配線Ａ２ａは、２列目ボンディングリード群ＬＧ２の一部分（複数の外側ボンディングリード１３ａ）から配線基板２の周縁部の一辺に向かって延びており、複数の内側配線Ａ２ｂは、２列目ボンディングリード群ＬＧ２の他の部分（複数の内側ボンディングリード１３ｂ）から配線基板２の中央部（チップ搭載領域）に向かって延びている。本実施の形態１では、複数の外側配線Ａ２ａが繋がる上記複数の外側ボンディングリード１３ａと複数の内側配線Ａ２ｂが繋がる上記複数の内側ボンディングリード１３ｂとを交互に配置している。
さらに、複数の２列目配線Ａ２のうち複数の外側配線Ａ２ａのそれぞれは、平面視において、１列目ボンディングリード群ＬＧ１において互いに隣り合うボンディングリード１３の間に形成される部分を有している。すなわち、複数の外側配線Ａ２ａは、平面視において、１列目ボンディングリード群ＬＧ１の隣り合うボンディングリード１３の間を経由（通過）して、配線基板２の周縁部まで引き回されている。外側配線Ａ２ａが形成される隣り合うボンディングリード１３の間の距離は、外側配線Ａ２ａが形成されない隣り合うボンディングリード１３の間の距離よりも広く設けられており、外側配線Ａ２ａとボンディングリード１３との接触を防止している。また、複数の２列目配線Ａ２のうち複数の内側配線Ａ２ｂのそれぞれは、平面視において、３列目ボンディングリード群ＬＧ３において互いに隣り合うボンディングリード１３の間に形成される部分を有している。すなわち、複数の内側配線Ａ２ｂは、平面視において、３列目ボンディングリード群ＬＧ３の隣り合うボンディングリード１３の間を経由（通過）して、配線基板２の中央部まで引き回されている。内側配線Ａ２ｂが形成される隣り合うボンディングリード１３の間の距離は、内側配線Ａ２ｂが形成されない隣り合うボンディングリード１３の間の距離よりも広く設けられており、内側配線Ａ２ｂとボンディングリード１３との接触を防止している。
図５に示すように、前述した複数の上面側ビアランド１４ｘは、平面視において、１列目ボンディングリード群ＬＧ１と配線基板２の周縁部との間の領域に形成された複数の外側ビアランド１４ｘａと、チップ搭載領域に形成された複数の内側ビアランド１４ｘｂとを有している。前述した複数の外側配線Ａ２ａは複数の外側ビアランド１４ｘａに繋がっており、前述した複数の内側配線Ａ２ｂは複数の内側ビアランド１４ｘｂに繋がっている。
複数のボンディングリード１３のそれぞれの平面形状は、半導体チップ３の周縁部から配線基板２の周縁部に向かう方向に沿った辺を長辺とする長方形からなる。その長辺の寸法（長辺に沿った方向におけるボンディングリード１３の幅）は、例えば２００μｍ、その長辺と直交する短辺の寸法（短辺に沿った方向におけるボンディングリード１３の幅）は、例えば７０μｍである。また、複数の上面側配線（引き出し配線）１５ｘの幅は、複数のボンディングリード１３の短辺の寸法よりも小さく形成され、例えば２０〜３０μｍである。また、複数の上面側ビアランド１４ｘの直径は、複数のボンディングリード１３の短辺の寸法よりも大きく形成され、例えば１３０μｍである。
また、図６に示すように、配線基板２の下面には、複数の上面側ビアランド１４ｘと導体膜１２，１２ｘ，１２ｙを介して繋がる複数の下面側ビアランド１４ｙが形成されている。この複数の下面側ビアランド１４ｙの直径は、複数の上面側ビアランド１４ｘの直径とほぼ同じである。従って、複数の下面側ビアランド１４ｙの直径も、複数のボンディングリード１３の短辺の寸法よりも大きく形成されている。
このように、本実施の形態１による配線基板２では、その上面の半導体チップ３の周縁部と配線基板２の周縁部との間の領域に、配線基板２の各辺に沿って３列に亘って複数のボンディングリード１３を形成する。３列の複数のボンディングリード１３を配置すると、真ん中の列の２列目ボンディングリード群ＬＧ２の複数のボンディングリード１３ａ，１３ｂから引き出される複数の外側配線Ａ２ａおよび複数の内側配線Ａ２ｂを形成するため、配線基板２の周縁部側に形成された１列目ボンディングリード群ＬＧ１の複数のボンディングリード１３および配線基板２の中央部側に形成された３列目ボンディングリード群ＬＧ３の複数のボンディングリード１３の密度は僅かに低下する。しかし、真ん中の２列目ボンディングリード群ＬＧ２の複数のボンディングリード１３が増える分、配線基板２の一辺に沿った方向の複数のボンディングリード１３の密度を高くすることができる。その結果、例えば前述した特許文献１において開示されている２列の複数のボンディングリード、または図２５および図２６を用いて説明した２列の複数のボンディングリードを有する配線基板に比べて、本実施の形態１による３列の複数のボンディングリード１３を有する配線基板２では、その上面に、よりボンディングパッド５のピッチの狭い半導体チップ３を搭載することが可能となる。
≪ボンディングパッドの配列について≫
前述の図１〜図６を用いて説明した本実施の形態１による半導体装置１では、半導体チップ３の表面に配置される複数のボンディングパッド５は、各辺に沿って１列に配置したが、複数のボンディングパッド５を複数列に配置してもよい。
次に、本実施の形態１による複数のボンディングパッドの配列の変形例について、図７および図８を用いて説明する。図７および図８は、配線基板の上面に配置された３列の複数のボンディングリード、半導体チップの表面に配置された複数のボンディングパッド、および複数のボンディングリードと複数のボンディングパッドとを繋ぐ複数のワイヤの一部を拡大して示す要部平面図である。
本実施の形態１では、半導体チップ３の表面に配置された複数のボンディングパッド５と、配線基板２の上面側に配置された複数のボンディングリード１３とを電気的に接続する複数の導電性部材１７に、ワイヤを用いている。
２列のボンディングパッド群を図７に示す。図７に示すように、複数のボンディングパッド５が、半導体チップ３の表面において、半導体チップ３の周縁部の一辺に沿って千鳥状に２列に亘って形成されている。半導体チップ３の中央部側に１列目ボンディングパッド群ＰＧ１が形成され、半導体チップ３の周縁部側（周縁部の一辺と１列目ボンディングパッド群ＰＧ１との間）に２列目ボンディングパッド群ＰＧ２が形成されている。
そして、１列目ボンディングパッド群ＰＧ１の複数のボンディングパッド５は、１列目ボンディングリード群ＬＧ１の複数のボンディングリード１３または２列目ボンディングリード群ＬＧ２の一部分の複数のボンディングリード１３とそれぞれワイヤ１７ａによって接続されている。また、２列目ボンディングパッド群ＰＧ２の複数のボンディングパッド５は、２列目ボンディングリード群ＬＧ２の他の部分の複数のボンディングリード１３または３列目ボンディングリード群ＬＧ３の複数のボンディングリード１３とそれぞれワイヤ１７ａによって接続されている。
３列のボンディングパッド群を図８に示す。図８に示すように、複数のボンディングパッド５が、半導体チップ３の表面において、半導体チップ３の周縁部の一辺に沿って互い違いに３列に亘って形成されている。半導体チップ３の中央部側に１列目ボンディングパッド群ＰＧ１が形成され、半導体チップ３の周縁部の一辺に沿って、かつ上記１列目ボンディングパッド群ＰＧ１よりも半導体チップ３の周縁部側（周縁部の一辺と１列目ボンディングパッド群ＰＧ１との間）に２列目ボンディングパッド群ＰＧ２が形成され、半導体チップ３の周縁部の一辺に沿って、かつ上記２列目ボンディングパッド群ＰＧ２よりも半導体チップ３の周縁部側（周縁部の一辺と２列目ボンディングパッド群ＰＧ２との間）に３列目ボンディングパッド群ＰＧ３が形成されている。
そして、１列目ボンディングパッド群ＰＧ１の複数のボンディングパッド５は、１列目ボンディングリード群ＬＧ１の複数のボンディングリード１３とそれぞれワイヤ１７ａ（１列目ワイヤ群）によって接続され、２列目ボンディングパッド群ＰＧ２の複数のボンディングパッド５は、２列目ボンディングリード群ＬＧ２の複数のボンディングリード１３とそれぞれワイヤ１７ａ（２列目ワイヤ群）によって接続され、３列目ボンディングパッド群ＰＧ３の複数のボンディングパッド５は、３列目ボンディングリード群ＬＧ３の複数のボンディングリード１３とそれぞれワイヤ１７ａ（３列目ワイヤ群）によって接続されている。
さらに、上記２列目ワイヤ群は、上記３列目ワイヤ群よりも配線基板２の上面から遠い部分を有しており、上記３列目ワイヤ群よりも上方に形成されている。また、上記１列目ワイヤ群は、上記２列目ワイヤ群よりも配線基板２の上面から遠い部分を有しており、上記２列目ワイヤ群よりも上方に形成されている。
半導体チップ３の小型化がさらに進むと、半導体チップ３の表面に配置される複数のボンディングパッド５が配置できなくなる、または、ワイヤ１７ａをボンディング接続する時にキャピラリが干渉するなどの問題が生じる。しかし、複数列、例えば２列または３列に複数のボンディングパッド５を配列することにより、上記問題を解決することができる。このような２列または３列の複数のボンディングパッド５に対しても、本実施の形態１において説明した３列の複数のボンディングリード１３を適用することができる。従って、本実施の形態１における配線基板２は、小型化が望まれる半導体チップ３にも対応することができる。
≪半導体装置の製造方法について≫
次に、本実施の形態１によるＢＧＡ型半導体装置の製造方法（製造工程）を図９〜図１３を用いて説明する。図９〜図１３は前述した配線基板２の主面に半導体チップ３を搭載する半導体装置１の製造方法を説明する要部断面図であり、１つの半導体チップ３が搭載される領域のみを示している。
１．配線基板準備工程：
まず、配線基板２Ａを準備する。配線基板２Ａは、例えば１つの半導体チップが搭載される領域（チップ搭載領域、単位フレーム）が複数形成された多数個取り基板である。本説明では、図９に示すように、複数の領域のうちの１つのみを拡大して説明する。なお、この配線基板２Ａにおける各ボンディングリード群（１列目ボンディングリード群ＬＧ１、２列目ボンディングリード群ＬＧ２、および３列目ボンディングリード群ＬＧ３）、各ボンディングリード群（１列目ボンディングリード群ＬＧ１、２列目ボンディングリード群ＬＧ２、および３列目ボンディングリード群ＬＧ３）に繋がる上面側配線（引き出し配線）１５ｘ、上面側ビアランド１４ｘ、下面側配線（引き出し配線）１５ｙなどの配置については、前述した図４〜図６を用いて説明したものと同様であり、ここでの説明は省略する。
２．ダイボンド工程：
次に、図１０に示すように、配線基板２Ａの上面側の上面保護膜１０ｘ上に接着剤（ダイボンド材）を介して半導体チップ３を貼り付ける。
３．ワイヤボンド工程：
次に、半導体チップ３の表面に配置された複数のボンディングパッド５と、配線基板２Ａの上面に配置された複数のボンディングリード１３とを、複数の導電性部材１７によってそれぞれ電気的に接続する。ここで、本実施の形態１で使用する導電性部材１７は、図１１に示すように、ワイヤであり、例えば熱圧着に超音波振動を併用したネイルヘッドボンディング（ボールボンディング）法により接続する。また、このワイヤの材料は、例えば金から成る。
４．封止工程：
次に、図１２に示すように、複数の半導体チップ３が実装された配線基板２Ａを金型成型機にセットし、温度を上げて液状化した封止樹脂を圧送して流し込み、配線基板２Ａの上面側を封止樹脂で封入して、１つの封止体（樹脂封止体）１８をモールド成形する。これにより、半導体チップ３および導電性部材１７などが、配線基板２Ａの上面側を被覆する封止体１８によって封止される。封止体１８は、低応力化を図る目的として、例えばフェノール系硬化剤、シリコーンゴムおよび多数のフィラー（例えばシリカ）等が添加されたエポキシ系の熱硬化性絶縁樹脂で形成されている。
５．ボール付け工程：
次に、図１３に示すように、配線基板２Ａの下面側に露出し、複数のバンプランド１６を覆うめっき膜（図示は省略）の表面に半田ペーストを、例えば印刷法により形成する。続いて、配線基板２Ａの下面側に露出する複数のバンプランド１６の表面に、上記めっき膜および上記半田ペーストを介してそれぞれ外部端子（半田ボール）４を配置した後、熱処理を施す。外部端子４には、鉛を実質的に含まない鉛フリー半田組成の半田バンプ、例えばＳｎ−３［ｗｔ％］Ａｇ−０．５［ｗｔ％］Ｃｕ組成の半田バンプが用いられる。上記熱処理により、外部端子４と上記半田ペーストと上記めっき膜とが溶融し一体化して、複数のバンプランド１６の表面と電気的に、かつ機械的に接続する複数の外部端子４が形成される。外部端子４は、半導体装置と実装基板との間で電気的な信号の入出力を行うための伝導経路（外部端子）となる。なお、本実施の形態１では、半田ペーストを介して外部端子４をバンプランド１６に配置することについて説明したが、フラックス（溶剤、融剤）を用いて配置してもよい。
６．個片切断工程および外観検査工程：
次に、多数個取り基板に形成されたダイシングライン（図示しない）に沿ってダイシングブレードを第１方向および第１方向と直交する第２方向に走行させて、配線基板２Ａおよび封止体１８を切断する。これにより、前述した図２に示すように、１個１個の半導体装置１に個片化して、複数の半導体装置１を形成する。その後、封止体１８上に品名などを捺印し、仕上がった１個１個の半導体装置１を製品規格に沿って選別し、さらに最終外観検査を経て製品が完成する。
（実施の形態２）
≪ボンディングリードの配列について≫
次に、本実施の形態２による複数のボンディングリードの配列について、図１４および図１５を用いて説明する。図１４および図１５は、配線基板の上面に配置された複数のボンディングリード、半導体チップの表面に配置された複数のボンディングパッド、および複数のボンディングリードと複数のボンディングパッドとを繋ぐ複数のワイヤの一部を拡大して示す要部平面図である。図１４は、半導体チップの表面に配置される複数のボンディングパッドを、各辺に沿って１列に配置した場合の要部平面図であり、図１５は、半導体チップの表面に配置される複数のボンディングパッドを、各辺に沿って２列に亘って配置した場合の要部平面図である。
前述した実施の形態１では、配線基板２の上面の一辺に沿って１列目ボンディングリード群ＬＧ１、２列目ボンディングリード群ＬＧ２、および３列目ボンディングリード群ＬＧ３を形成した。さらに、１列目ボンディングリード群ＬＧ１から配線基板２の周縁部の一辺のみに向かって延びる複数の１列目配線Ａ１、２列目ボンディングリード群ＬＧ２から配線基板２の周縁部の一辺または中央部（チップ搭載領域）へ向かって延びる複数の２列目配線Ａ２（外側配線Ａ２ａおよび内側配線Ａ２ｂ）、および３列目ボンディングリード群ＬＧ３から配線基板２の中央部（チップ搭載領域）のみに向かって延びる複数の３列目配線Ａ３を形成した。
本実施の形態２では、前述した実施の形態１と同様に、配線基板２の上面の一辺に沿って１列目ボンディングリード群ＬＧ１、２列目ボンディングリード群ＬＧ２、および３列目ボンディングリード群ＬＧ３を形成し、複数の１列目配線Ａ１および複数の３列目配線Ａ３を形成する。しかし、２列目ボンディングリード群ＬＧ２から配線基板２の周縁部の一辺または中央部（チップ搭載領域）へ向かって延びる複数の２列目配線Ａ２の外側配線Ａ２ａおよび内側配線Ａ２ｂは形成しない。そして、２列目ボンディングリード群ＬＧ２の複数のボンディングリード１３にそれぞれ隣接して複数のビアランド１４ｘｃを配置し、複数の２列目配線Ａ２は、複数のボンディングリード１３と複数のビアランド１４ｘｃとを一体化して、電気的に繋ぐだけに用いる。
図１４および図１５に示すように、複数の上面側配線（引き出し配線）は、上記１列目ボンディングリード群ＬＧ１と繋がる複数の１列目配線Ａ１と、上記２列目ボンディングリード群ＬＧ２と繋がる複数の２列目配線Ａ２と、上記３列目ボンディングリード群ＬＧ３と繋がる複数の３列目配線Ａ３とを有している。
複数の１列目配線Ａ１は、１列目ボンディングリード群ＬＧ１から配線基板２の周縁部の一辺のみに向かって延びており、配線基板２の周縁部と１列目ボンディングリード群ＬＧ１との間の領域に配置された複数の外側ビアランド（前述の図５に符号１４ｘａで示す外側ビアランド（１列目ビアランド））と電気的に接続している。また、複数の３列目配線Ａ３は、３列目ボンディングリード群ＬＧ３から配線基板２の中央部（チップ搭載領域）のみに向かって延びており、配線基板２のチップ搭載領域に配置された複数の内側ビアランド（前述の図５に符号１４ｘｂで示す内側ビアランド（３列目ビアランド））と電気的に接続している。
また、複数の２列目配線Ａ２は、２列目ボンディングリード群ＬＧ２の複数のボンディングリード１３にそれぞれ隣接し、１列目ボンディングリード群ＬＧ１と３列目ボンディングリード群ＬＧ３との間の領域に配置された複数のビアランド１４ｘｃ（２列目ビアランド）と電気的に接続している。従って、前述した実施の形態１において示した、１列目ボンディングリード群ＬＧ１において互いに隣り合うボンディングリード１３の間に形成される複数の外側配線Ａ２ａ、および３列目ボンディングリード群ＬＧ３において互いに隣り合うボンディングリード１３の間に形成される複数の内側配線Ａ２ｂは形成されていない。
また、上記外側配線Ａ２ａが形成されていないので、１列目ボンディングリード群ＬＧ１の複数のボンディングリード１３のピッチは等間隔であり、上記内側配線Ａ２ｂが形成されていないので、３列目ボンディングリード群ＬＧ３の複数のボンディングリード１３のピッチは等間隔である。
このように、本実施の形態２によれば、２列目ボンディングリード群ＬＧ２の複数のボンディングリード１３は、１列目ボンディングリード群ＬＧ１と３列目ボンディングリード群ＬＧ３との間の領域に配置された複数のビアランド１４ｘｃに接続するので、１列目ボンディングリード群ＬＧ１の隣り合うボンディングリード１３の間に外側配線Ａ２ａを配置する必要がなく、また３列目ボンディングリード群ＬＧ３の隣り合うボンディングリード１３の間に内側配線Ａ２ｂを配置する必要がない。従って、配線基板２の一辺に沿った方向の複数のボンディングリード１３の密度を高くすることができる。
（実施の形態３）
≪ボンディングリードの配列について≫
本実施の形態３による複数のボンディングリードの配列について、図１６〜図１８を用いて説明する。図１６は、配線基板の上面に配置された複数のボンディングリード、半導体チップの表面に配置された複数のボンディングパッド、および複数のボンディングリードと複数のボンディングパッドとを繋ぐ複数のワイヤの一部を拡大して示す要部平面図、図１７は、配線基板の上面に配置された複数のボンディングリード、配線基板の上面における周縁部側および中央部（チップ搭載領域）側に配置された複数の上面側ビアランド、半導体チップの表面に配置された複数のボンディングパッド、ならびに複数のボンディングリードと複数のボンディングパッドとを繋ぐ複数のワイヤの一部を拡大して示す要部平面図、図１８は、図１７のIII−III′線に沿った要部断面図である。
図１６に示すように、複数のボンディングリード１３は、配線基板２の上面において、半導体チップ３の周縁部と配線基板２の周縁部との間の領域に、配線基板２の一辺に沿って２列に亘って形成されている。そして、配線基板２の上面の一辺に沿って１列目ボンディングリード群ＬＧ１が形成され、配線基板２の上面の一辺に沿って、かつ上記１列目ボンディングリード群ＬＧ１よりもチップ搭載領域側に２列目ボンディングリード群ＬＧ２が形成されている。すなわち、複数のボンディングリード１３は、配線基板２の上面における周縁部側に配置された１列目ボンディングリード群ＬＧ１と、チップ搭載領域側に配置された２列目ボンディングリード群ＬＧ２とを有している。
複数の上面側配線（引き出し配線）は、上記１列目ボンディングリード群ＬＧ１と繋がる複数の１列目配線Ｂ１と、上記２列目ボンディングリード群ＬＧ２と繋がる複数の２列目配線Ｂ２とを有している。複数の１列目配線Ｂ１は、１列目ボンディングリード群ＬＧ１から配線基板２の周縁部の一辺のみに向かってそれぞれ延びており、複数の２列目配線Ｂ２は、２列目ボンディングリード群ＬＧ２から配線基板２の中央部（チップ搭載領域）のみに向かってそれぞれ延びている。１列目ボンディングリード群ＬＧ１の複数のボンディングリード１３は等間隔に配置されており、隣り合うボンディングリード１３のピッチは、例えば１０４μｍである。また、２列目ボンディングリード群ＬＧ２の複数のボンディングリード１３も等間隔に配置されている。
さらに、上記１列目ボンディングリード群ＬＧ１と上記２列目ボンディングリード群ＬＧ２との間には、配線基板２の上面の一辺に沿って１列の複数のビアランド１４ｘｃ（第３ビアランド）が配置されている。
半導体チップ３の表面には、平面視において、半導体チップ３の周縁部の一辺に沿って複数のボンディングパッド５が１列に形成されている。隣り合うボンディングパッド５のピッチは、例えば４５μｍである。複数のボンディングパッド５は、１列目ボンディングリード群ＬＧ１の複数のボンディングリード１３、２列目ボンディングリード群ＬＧ２の複数のボンディングリード１３、または１列目ボンディングリード群ＬＧ１と２列目ボンディングリード群ＬＧ２との間に配置された複数のビアランド１４ｘｃとそれぞれワイヤ１７ａによって接続されている。
図１７に示すように、複数の上面側ビアランドは、平面視において、１列目ボンディングリード群ＬＧ１と配線基板２の周縁部との間の領域に形成された複数の外側ビアランド１４ｘａ（第１ビアランド）と、チップ搭載領域に形成された複数の内側ビアランド１４ｘｂ（第２ビアランド）と、１列目ボンディングリード群ＬＧ１と２列目ボンディングリード群ＬＧ２との間の領域に１列に配置された複数のビアランド１４ｘｃ（第３ビアランド）とを有している。複数の外側ビアランド１４ｘａは複数の１列目配線Ｂ１に繋がっており、複数の内側ビアランド１４ｘｂは複数の２列目配線Ｂ２に繋がっている。
また、図１８に示すように、配線基板２の下面には、複数の外側ビアランド１４ｘａ、複数の内側ビアランド１４ｘｂ、および複数のビアランド１４ｘｃと導体膜１２，１２ｘ，１２ｙを介して繋がる複数の下面側ビアランド１４ｙが形成されている。
ここで、前述した実施の形態１および２においては、３列のボンディングリード群（１列目ボンディングリード群ＬＧ１、２列目ボンディングリード群ＬＧ２、および３列目ボンディングリード群ＬＧ３）を配置した。
前述した実施の形態２の場合、２列目ボンディングリード群ＬＧ２における１つあたりのボンディングリード１３の占める領域が大きい。詳細に説明すると、前述した実施の形態２では、１列目ボンディングリード群ＬＧ１と３列目ボンディングリード群ＬＧ３との間に、２列目のボンディングリード１３だけでなく、このボンディングリード１３と２列目配線Ａ２を介して繋がるビアランド１４ｘｃも配置される。そのため、１つあたりのボンディングリード１３の幅（配線基板２の周縁部の一辺に沿った方向における幅）は、２列目のボンディングリード１３と、２列目配線Ａ２と、ビアランド１４ｘｃとの総幅に相当する。そのため、２列目に配置できるボンディングリード１３の数は、１列目および３列目に配置できるボンディングリード１３の数よりも、極端に少なくなる。
一方、前述した実施の形態１の場合、１列目ボンディングリード群ＬＧ１と３列目ボンディングリード群ＬＧ３との間には、上面側ビアランド１４ｘよりも幅が狭い２列目のボンディングリード１３のみが配置されるため、２列目ボンディングリード群ＬＧ２に含まれるボンディングリード１３の数を１列目または３列目ボンディングリード群ＬＧ１，ＬＧ３に含まれるボンディングリード１３の数とほぼ同じにすることができる。しかしながら、前述したように、２列目のボンディングリード１３と繋がる２列目配線Ａ２（外側配線Ａ２ａ、内側配線Ａ２ｂ）を、１列目ボンディングリード群ＬＧ１における複数のボンディングリード１３のうちの互いに隣り合うボンディングリード１３の間、または３列目ボンディングリード群ＬＧ３における複数のボンディングリード１３のうちの互いに隣り合うボンディングリード１３の間に通すため、１列目ボンディングリード群ＬＧ１における一部の隣り合うボンディングリード１３の距離および３列目ボンディングリード群ＬＧ３における一部の隣り合うボンディングリード１３の距離は、少なくとも２列目配線Ａ２の幅よりも大きくする必要がある。
これに対し、本実施の形態３では、２列のボンディングリード群（１列目ボンディングリード群ＬＧ１および２列目ボンディングリード群ＬＧ２）を配置し、１列のボンディングリード群に代えて複数のビアランド１４ｘｃを配置し、この複数のビアランド１４ｘｃを複数のボンディングリード１３と兼ねている。そのため、前述した実施の形態２のように、２列目のボンディングリード１３と繋がる２列目配線Ａ２（外側配線Ａ２ａ、内側配線Ａ２ｂ）を、１列目ボンディングリード群ＬＧ１における複数のボンディングリード１３のうちの互いに隣り合うボンディングリード１３の間、または３列目ボンディングリード群ＬＧ３における複数のボンディングリード１３のうちの互いに隣り合うボンディングリード１３の間に通す必要がない。さらには、複数のビアランド１４ｘｃが１列のボンディングリード群を構成する複数のボンディングリード１３を兼ねているため、前述した実施の形態２では、２列目のボンディングリード１３と、２列目配線Ａ２と、ビアランド１４ｘｃとの総幅に相当する１つあたりのボンディングリード１３の幅（配線基板２の周縁部の一辺に沿った方向における幅）を、１つあたりのビアランド１４ｘｃの幅まで縮小することができる。
従って、本実施の形態３では、１列目ボンディングリード群ＬＧ１および２列目ボンディングリード群ＬＧ２における複数のボンディングリード１３のうちの互いに隣り合うボンディングリード１３のピッチを低減できるだけでなく、平面視において、１列目ボンディングリード群ＬＧ１と２列目ボンディングリード群ＬＧ２との間に配置されるビアランド１４ｘｃの数を、１列目ボンディングリード群ＬＧ１に含まれるボンディングリード１３の数、または２列目ボンディングリード群ＬＧ２に含まれるボンディングリード１３の数とほぼ同じにすることができる。
≪ボンディングパッドの配列について≫
前述の図１６〜図１８を用いて説明した本実施の形態３による半導体装置では、半導体チップ３の表面に配置される複数のボンディングパッド５は、各辺に沿って１列に配置したが、複数のボンディングパッド５を複数列に配置してもよい。
次に、本実施の形態３による複数のボンディングパッドの配列の変形例について、図１９および図２０を用いて説明する。図１９および図２０は、配線基板の上面に配置された複数のボンディングリード、半導体チップの表面に配置された複数のボンディングパッド、および複数のボンディングリードと複数のボンディングパッドとを繋ぐ複数のワイヤの一部を拡大して示す要部平面図である。
本実施の形態３でも、前述した実施の形態１と同様に、半導体チップ３の表面に配置された複数のボンディングパッド５と、配線基板２の上面に配置された複数のボンディングリード１３および複数のビアランド１４ｘｃとを電気的に接続する複数の導電性部材１７に、ワイヤを用いている。
２列のボンディングパッド群を図１９に示す。図１９に示すように、複数のボンディングパッド５が、半導体チップ３の表面において、半導体チップ３の周縁部の一辺に沿って千鳥状に２列に亘って形成されている。半導体チップ３の中央部側に１列目ボンディングパッド群ＰＧ１が形成され、半導体チップ３の周縁部側（周縁部の一辺と１列目ボンディングパッド群ＰＧ１との間）に２列目ボンディングパッド群ＰＧ２が形成されている。
そして、１列目ボンディングパッド群ＰＧ１の複数のボンディングパッド５は、１列目ボンディングリード群ＬＧ１の複数のボンディングリード１３または複数のビアランド１４ｘｃの一部分とそれぞれワイヤ１７ａによって接続されている。また、２列目ボンディングパッド群ＰＧ２の複数のボンディングパッド５は、２列目ボンディングリード群ＬＧ２の複数のボンディングリード１３または複数のビアランド１４ｘｃの他の部分とそれぞれワイヤ１７ａによって接続されている。
３列のボンディングパッド群を図２０に示す。図２０に示すように、複数のボンディングパッド５が、半導体チップ３の表面において、半導体チップ３の周縁部の一辺に沿って互い違いに３列に亘って形成されている。半導体チップ３の中央部側に１列目ボンディングパッド群ＰＧ１が形成され、半導体チップ３の周縁部の一辺に沿って、かつ上記１列目ボンディングパッド群ＰＧ１よりも半導体チップ３の周縁部側（周縁部の一辺と１列目ボンディングパッド群ＰＧ１との間）に２列目ボンディングパッド群ＰＧ２が形成され、半導体チップ３の周縁部の一辺に沿って、かつ上記２列目ボンディングパッド群ＰＧ２よりも半導体チップ３の周縁部側（周縁部の一辺と２列目ボンディングパッド群ＰＧ２との間）に３列目ボンディングパッド群ＰＧ３が形成されている。
そして、１列目ボンディングパッド群ＰＧ１の複数のボンディングパッド５は、１列目ボンディングリード群ＬＧ１の複数のボンディングリード１３とそれぞれワイヤ１７ａ（１列目ワイヤ群）によって接続され、２列目ボンディングパッド群ＰＧ２の複数のボンディングパッド５は、複数のビアランド１４ｘｃとそれぞれワイヤ１７ａ（２列目ワイヤ群）によって接続され、３列目ボンディングパッド群ＰＧ３の複数のボンディングパッド５は、２列目ボンディングリード群ＬＧ２の複数のボンディングリード１３とそれぞれワイヤ１７ａ（３列目ワイヤ群）によって接続されている。
さらに、上記２列目ワイヤ群は、上記３列目ワイヤ群よりも配線基板２の上面から遠い部分を有しており、上記３列目ワイヤ群よりも上方に形成されている。また、上記１列目ワイヤ群は、上記２列目ワイヤ群よりも配線基板２の上面から遠い部分を有しており、上記２列目ワイヤ群よりも上方に形成されている。
前述した実施の形態１と同様に、半導体チップ３の小型化に伴う種々の問題を解決するために、複数列、例えば２列または３列のボンディングパッド５の配列を採用しても、本実施の形態３において説明した２列の複数のボンディングリード１３および１列の複数のビアランド１４ｘｃを適用することができる。従って、本実施の形態３における配線基板２は、小型化が望まれる半導体チップ３にも対応することができる。
（実施の形態４）
本実施の形態４では、前述した実施の形態３によるボンディングリードの配列の変形例について説明する。
≪ボンディングリードの配列について≫
本実施の形態４による複数のボンディングリードの配列について、図２１を用いて説明する。図２１は、配線基板の上面に配置された複数のボンディングリード、半導体チップの表面に配置された複数のボンディングパッド、および複数のボンディングリードと複数のボンディングパッドとを繋ぐ複数のワイヤの一部を拡大して示す要部平面図である。
前述した実施の形態３によるボンディングリード１３の配列では、１列目ボンディングリード群ＬＧ１と２列目ボンディングリード群ＬＧ２との間に、配線基板２の上面の一辺に沿って１列の複数のビアランド１４ｘｃ（第３ビアランド）が配置されている。
本実施の形態４では、図２１に示すように、１列目ボンディングリード群ＬＧ１と２列目ボンディングリード群ＬＧ２との間に配置した、複数のビアランド１４ｘｃ（第３ビアランド）が複数列（本実施の形態４では、２列）に亘って、千鳥状に配置されている。
通常、複数のビアランド１４ｘｃの直径（例えば１３０μｍ）は、複数のボンディングリード１３の短辺に沿った幅（例えば７０μｍ）よりも大きい。そのため、配線基板２の上面の一辺に沿って１列に亘って複数のビアランド１４ｘｃを配置すると、所望する数の複数のビアランド１４ｘｃが配置できないことがある。そこで、配線基板２の外形サイズが大きい場合（または、配線基板２に搭載される半導体チップ３の外形サイズが配線基板２の外形サイズに対して小さい場合）、言い換えると、半導体チップ３の周縁部（端部、側面）と配線基板２の周縁部（端部、辺）との間の距離が大きい場合には、複数のビアランド１４ｘｃを千鳥状に配置することにより、所望する数の複数のビアランド１４ｘｃを配置することができる。
≪ボンディングパッドの配列について≫
前述の図２１を用いて説明した本実施の形態４による半導体装置では、半導体チップ３の表面に配置される複数のボンディングパッド５は、各辺に沿って１列に配置したが、複数のボンディングパッド５を複数列に配置してもよい。
次に、本実施の形態４による複数のボンディングパッドの配列の変形例について、図２２および図２３を用いて説明する。図２２および図２３は、配線基板の上面に配置された複数のボンディングリード、半導体チップの表面に配置された複数のボンディングパッド、および複数のボンディングリードと複数のボンディングパッドとを繋ぐ複数のワイヤの一部を拡大して示す要部平面図である。
２列のボンディングパッド群を図２２に示す。図２２に示すように、複数のボンディングパッド５が、半導体チップ３の表面において、半導体チップ３の周縁部の一辺に沿って千鳥状に２列に亘って形成されている。半導体チップ３の中央部側に１列目ボンディングパッド群ＰＧ１が形成され、半導体チップ３の周縁部側（周縁部の一辺と１列目ボンディングパッド群ＰＧ１との間）に２列目ボンディングパッド群ＰＧ２が形成されている。
そして、１列目ボンディングパッド群ＰＧ１の複数のボンディングパッド５は、１列目ボンディングリード群ＬＧ１の複数のボンディングリード１３または千鳥状に配列された複数のビアランド１４ｘｃのうち１列目ボンディングリード群ＬＧ１側の複数のビアランド１４ｘｃとそれぞれワイヤ１７ａによって接続されている。また、２列目ボンディングパッド群ＰＧ２の複数のボンディングパッド５は、２列目ボンディングリード群ＬＧ２の複数のボンディングリード１３または千鳥状に配列された複数のビアランド１４ｘｃのうち２列目ボンディングリード群ＬＧ２側の複数のビアランド１４ｘｃとそれぞれワイヤ１７ａによって接続されている。
３列のボンディングパッド群を図２３に示す。図２３に示すように、複数のボンディングパッド５が、半導体チップ３の表面において、半導体チップ３の周縁部の一辺に沿って互い違いに３列に亘って形成されている。半導体チップ３の中央部側に１列目ボンディングパッド群ＰＧ１が形成され、半導体チップ３の周縁部の一辺に沿って、かつ上記１列目ボンディングパッド群ＰＧ１よりも周縁部側（周縁部の一辺と１列目ボンディングパッド群ＰＧ１との間）に２列目ボンディングパッド群ＰＧ２が形成され、半導体チップ３の周縁部の一辺に沿って、かつ上記２列目ボンディングパッド群ＰＧ２よりも半導体チップ３の周縁部側（周縁部の一辺と２列目ボンディングパッド群ＰＧ２との間）に３列目ボンディングパッド群ＰＧ３が形成されている。
そして、１列目ボンディングパッド群ＰＧ１の複数のボンディングパッド５は、１列目ボンディングリード群ＬＧ１の複数のボンディングリード１３とそれぞれワイヤ１７ａ（１列目ワイヤ群）によって接続され、２列目ボンディングパッド群ＰＧ２の複数のボンディングパッド５は、千鳥状に配列された複数のビアランド１４ｘｃとそれぞれワイヤ１７ａ（２列目ワイヤ群）によって接続され、３列目ボンディングパッド群ＰＧ３の複数のボンディングパッド５は、２列目ボンディングリード群ＬＧ２の複数のボンディングリード１３とそれぞれワイヤ１７ａ（３列目ワイヤ群）によって接続されている。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明は、半導体チップの表面に形成された複数の電極パッドと配線基板の上面に形成された複数の電極パッドとを複数のワイヤで接続する半導体装置に適用することができる。
１ 半導体装置
２，２Ａ 配線基板
３ 半導体チップ
４ 外部端子（半田ボール）
５ ボンディングパッド（電極パッド）
６ コア材（基材）
７ｘ 上面側第１配線
７ｙ 下面側第１配線
８ｘ 上面絶縁材
８ｙ 下面絶縁材
９ｘ 上面側第２配線
９ｙ 下面側第２配線
１０ｘ 上面保護膜
１０ｙ 下面保護膜
１１，１１ｘ，１１ｙ ビアホール（貫通孔）
１２，１２ｘ，１２ｙ 導体膜（ビア配線）
１３ ボンディングリード（電極パッド）
１３ａ 外側ボンディングリード
１３ｂ 内側ボンディングリード
１４ｘ 上面側ビアランド
１４ｘａ 外側ビアランド
１４ｘｂ 内側ビアランド
１４ｘｃ ビアランド
１４ｙ 下面側ビアランド
１５ｘ 上面側配線（引き出し配線）
１５ｙ 下面側配線（引き出し配線）
１６ バンプランド（電極パッド）
１７ 導電性部材（ボンディングワイヤ、ワイヤ）
１７ａ ワイヤ
１８ 封止体
５０ ボンディングリード
５１ 配線基板
５２ ボンディングリード
５３ 半導体チップ
５４ ボンディングパッド
５５ ワイヤ
Ａ１，Ｂ１ １列目配線
Ａ２，Ｂ２ ２列目配線
Ａ２ａ 外側配線
Ａ２ｂ 内側配線
Ａ３ ３列目配線
ＬＧ１ １列目ボンディングリード群
ＬＧ２ ２列目ボンディングリード群
ＬＧ３ ３列目ボンディングリード群
ＰＧ１ １列目ボンディングパッド群
ＰＧ２ ２列目ボンディングパッド群
ＰＧ３ ３列目ボンディングパッド群

Claims (12)

  1. 平面形状が四角形からなる上面、前記上面の中央部に形成されたチップ搭載領域、前記上面において前記チップ搭載領域の周囲に形成された複数のボンディングリード、前記上面に形成された複数の上面側ビアランド、前記上面とは反対側の下面、前記下面に形成された複数の下面側ビアランド、平面視において、前記複数の上面側ビアランドおよび前記複数の下面側ビアランドの内側、前記複数の上面側ビアランドの内側、または前記複数の下面側ビアランドの内側に形成され、かつ前記複数の上面側ビアランドおよび前記複数の下面側ビアランドに繋がる複数のビアホール、前記複数のビアホールの内部に形成され、かつ前記複数の上面側ビアランドおよび前記複数の下面側ビアランドと電気的に接続された複数の導体膜、前記複数のボンディングリードと前記複数の上面側ビアランドとを繋ぐ複数の上面側配線、前記下面に形成された複数のバンプランド、および前記複数のバンプランドと前記複数の下面側ビアランドとを繋ぐ複数の下面側配線を有する配線基板と、
    平面形状が四角形からなる表面、前記表面に形成された複数のボンディングパッド、および前記表面とは反対側の裏面を有し、かつ前記裏面が前記配線基板の前記上面と対向するように前記配線基板の前記チップ搭載領域に搭載された半導体チップと、
    前記複数のボンディングパッドと前記複数のボンディングリードとをそれぞれ電気的に接続する複数の導電性部材と、
    を含み、
    前記複数のボンディングリードは、前記配線基板の前記上面の第一辺に沿って形成された１列目ボンディングリード群と、前記第一辺に沿って形成され、かつ前記１列目ボンディングリード群よりも前記チップ搭載領域側に配置された２列目ボンディングリード群と、前記第一辺に沿って形成され、かつ前記２列目ボンディングリード群よりも前記チップ搭載領域側に配置された３列目ボンディングリード群とを有し、
    前記複数の上面側配線は、前記１列目ボンディングリード群と繋がる複数の１列目配線と、前記２列目ボンディングリード群と繋がる複数の２列目配線と、前記３列目ボンディングリード群と繋がる複数の３列目配線とを有し、
    前記複数の１列目配線は、前記１列目ボンディングリード群から前記第一辺のみに向かって形成されており、
    前記複数の３列目配線は、前記３列目ボンディングリード群から前記配線基板の前記中央部のみに向かって形成されており、
    前記２列目ボンディングリード群は、複数の外側ボンディングリードと、複数の内側ボンディングリードとを有し、
    前記複数の２列目配線は、前記複数の外側ボンディングリードと繋がる複数の外側配線と、前記複数の内側ボンディングリードと繋がる複数の内側配線とを有し、
    前記複数の外側配線のそれぞれは、平面視において、前記複数の外側ボンディングリードから前記第一辺のみに向かって形成され、かつ前記１列目ボンディングリード群において互いに隣り合うボンディングリード間に形成される部分を有し、
    前記複数の内側配線のそれぞれは、平面視において、前記複数の内側ボンディングリードから前記配線基板の前記中央部のみに向かって形成され、かつ前記３列目ボンディングリード群において互いに隣り合うボンディングリード間に形成される部分を有していることを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、
    前記複数の外側ボンディングリードと前記複数の内側ボンディングリードは、前記２列目ボンディングリード群において、交互に配置されていることを特徴とする半導体装置。
  3. 請求項２記載の半導体装置において、
    前記複数のボンディングリードのそれぞれの平面形状は、長方形から成り、
    前記複数のボンディングリードのそれぞれの短辺に沿った方向における幅は、前記複数の上面側配線のそれぞれの幅よりも大きく、
    前記複数のボンディングリードのそれぞれの短辺に沿った方向における幅は、前記複数の上面側ビアランドのそれぞれの幅よりも小さく、
    前記複数のボンディングリードのそれぞれの短辺に沿った方向における幅は、前記複数の下面側ビアランドのそれぞれの幅よりも小さいことを特徴とする半導体装置。
  4. 請求項３記載の半導体装置において、
    前記複数の導電性部材はワイヤであり、
    前記複数のボンディングパッドは、１列目ボンディングパッド群と、２列目ボンディングパッド群と、３列目ボンディングパッド群とを有し、
    前記複数の導電性部材は、前記１列目ボンディングパッド群と前記１列目ボンディングリード群とを電気的に接続する１列目ワイヤ群と、前記２列目ボンディングパッド群と前記２列目ボンディングリード群とを電気的に接続する２列目ワイヤ群と、前記３列目ボンディングパッド群と前記３列目ボンディングリード群とを電気的に接続する３列目ワイヤ群とを有し、
    前記２列目ワイヤ群は、前記３列目ワイヤ群よりも前記配線基板の前記上面から遠い部分を有し、
    前記１列目ワイヤ群は、前記２列目ワイヤ群よりも前記配線基板の前記上面から遠い部分を有していることを特徴とする半導体装置。
  5. 請求項４記載の半導体装置において、
    前記３列目ボンディングパッド群は、前記半導体チップの第一辺に沿って形成され、前記２列目ボンディングパッド群は、前記３列目ボンディングパッド群よりも中央部側に、前記半導体チップの前記第一辺に沿って形成され、前記１列目ボンディングパッド群は、前記２列目ボンディングパッド群よりも中央部側に、前記半導体チップの前記第一辺に沿って形成されていることを特徴とする半導体装置。
  6. 平面形状が四角形からなる上面、前記上面の中央部に形成されたチップ搭載領域、前記上面において前記チップ搭載領域の周囲に形成された複数のボンディングリード、前記上面に形成された複数の上面側ビアランド、前記上面とは反対側の下面、前記下面に形成された複数の下面側ビアランド、平面視において、前記複数の上面側ビアランドおよび前記複数の下面側ビアランドの内側、前記複数の上面側ビアランドの内側、または前記複数の下面側ビアランドの内側に形成され、かつ前記複数の上面側ビアランドおよび前記複数の下面側ビアランドに繋がる複数のビアホール、前記複数のビアホールの内部に形成され、かつ前記複数の上面側ビアランドおよび前記複数の下面側ビアランドと電気的に接続された複数の導体膜、前記複数のボンディングリードと前記複数の上面側ビアランドとを繋ぐ複数の上面側配線、前記下面に形成された複数のバンプランド、および前記複数のバンプランドとを前記複数の下面側ビアランドと繋ぐ複数の下面側配線を有する配線基板と、
    平面形状が四角形からなる表面、前記表面に形成された複数のボンディングパッド、および前記表面とは反対側の裏面を有し、かつ前記裏面が前記配線基板の前記上面と対向するように前記配線基板の前記チップ搭載領域に搭載された半導体チップと、
    前記複数のボンディングパッドと前記複数のボンディングリードとをそれぞれ電気的に接続する複数の導電性部材と、
    を含み、
    前記複数のボンディングリードは、前記配線基板の前記上面の第一辺に沿って形成された１列目ボンディングリード群と、前記第一辺に沿って形成され、かつ前記１列目ボンディングリード群よりも前記チップ搭載領域側に配置された２列目ボンディングリード群と、前記第一辺に沿って形成され、かつ前記２列目ボンディングリード群よりも前記チップ搭載領域側に配置された３列目ボンディングリード群とを有し、
    前記複数の上面側配線は、前記１列目ボンディングリード群と繋がる複数の１列目配線と、前記２列目ボンディングリード群と繋がる複数の２列目配線と、前記３列目ボンディングリード群と繋がる複数の３列目配線とを有し、
    前記複数の上面側ビアランドは、前記複数の１列目配線を介して前記１列目ボンディングリード群と電気的に接続される複数の１列目ビアランドと、前記複数の２列目配線を介して前記２列目ボンディングリード群と電気的に接続される複数の２列目ビアランドと、前記複数の３列目配線を介して前記３列目ボンディングリード群と電気的に接続される複数の３列目ビアランドとを有し、
    前記複数の１列目ビアランドは、平面視において、前記配線基板の前記第一辺と前記１列目ボンディングリード群との間に配置され、
    前記複数の２列目ビアランドは、平面視において、前記１列目ボンディングリード群と前記３列目ボンディングリード群との間に配置され、
    前記複数の３列目ビアランドは、平面視において、前記配線基板の前記中央部に配置され、
    前記複数の１列目配線は、前記１列目ボンディングリード群から前記第一辺のみに向かって形成されており、
    前記複数の３列目配線は、前記３列目ボンディングリード群から前記配線基板の前記中央部のみに向かって形成されていることを特徴とする半導体装置。
  7. 請求項６記載の半導体装置において、
    前記複数の導電性部材はワイヤであり、
    前記複数のボンディングパッドは、１列目ボンディングパッド群と、２列目ボンディングパッド群と、３列目ボンディングパッド群とを有し、
    前記複数の導電性部材は、前記１列目ボンディングパッド群と前記１列目ボンディングリード群とを電気的に接続する１列目ワイヤ群と、前記２列目ボンディングパッド群と前記複数の２列目ビアランドとを電気的に接続する２列目ワイヤ群と、前記３列目ボンディングパッド群と前記３列目ボンディングリード群とを電気的に接続する３列目ワイヤ群とを有し、
    前記２列目ワイヤ群は、前記３列目ワイヤ群よりも前記配線基板の前記上面から遠い部分を有し、
    前記１列目ワイヤ群は、前記２列目ワイヤ群よりも前記配線基板の前記上面から遠い部分を有していることを特徴とする半導体装置。
  8. 請求項７記載の半導体装置において、
    前記３列目ボンディングパッド群は、前記半導体チップの第一辺に沿って形成され、前記２列目ボンディングパッド群は、前記３列目ボンディングパッド群よりも中央部側に、前記半導体チップの前記第一辺に沿って形成され、前記１列目ボンディングパッド群は、前記２列目ボンディングパッド群よりも中央部側に、前記半導体チップの前記第一辺に沿って形成されていることを特徴とする半導体装置。
  9. 平面形状が四角形からなる上面、前記上面の中央部に形成されたチップ搭載領域、前記上面において前記チップ搭載領域の周囲に形成された複数のボンディングリード、前記上面に形成された複数の上面側ビアランド、前記上面とは反対側の下面、前記下面に形成された複数の下面側ビアランド、平面視において、前記複数の上面側ビアランドおよび前記複数の下面側ビアランドの内側、前記複数の上面側ビアランドの内側、または前記複数の下面側ビアランドの内側に形成され、かつ前記複数の上面側ビアランドおよび前記複数の下面側ビアランドに繋がる複数のビアホール、前記複数のビアホールの内部に形成され、かつ前記複数の上面側ビアランドおよび前記複数の下面側ビアランドと電気的に接続された複数の導体膜、前記複数のボンディングリードと前記複数の上面側ビアランドとを繋ぐ複数の上面側配線、前記下面に形成された複数のバンプランド、および前記複数の下面側ビアランドと前記複数のバンプランドとを繋ぐ複数の下面側配線を有する配線基板と、
    平面形状が四角形からなる表面、前記表面に形成された複数のボンディングパッド、および前記表面とは反対側の裏面を有し、かつ前記裏面が前記配線基板の前記上面と対向するように前記配線基板の前記チップ搭載領域に搭載された半導体チップと、
    前記複数のボンディングパッドと前記複数のボンディングリードとをそれぞれ電気的に接続する複数のワイヤと、
    を含み、
    前記複数のボンディングリードは、前記配線基板の前記上面の第一辺に沿って形成された１列目ボンディングリード群と、前記第一辺に沿って形成され、かつ前記１列目ボンディングリード群よりも前記チップ搭載領域側に配置された２列目ボンディングリード群とを有し、
    前記複数の上面側配線は、前記１列目ボンディングリード群と繋がる複数の１列目配線と、前記２列目ボンディングリード群と繋がる複数の２列目配線とを有し、
    前記複数の上面側ビアランドは、前記複数の１列目配線を介して前記１列目ボンディングリード群と電気的に接続される複数の第１ビアランドと、前記複数の２列目配線を介して前記２列目ボンディングリード群と電気的に接続される複数の第２ビアランドと、複数の第３ビアランドとを有し、
    前記複数の第１ビアランドは、平面視において、前記配線基板の前記第一辺と前記１列目ボンディングリード群との間に配置され、
    前記複数の第２ビアランドは、平面視において、前記配線基板の前記中央部に配置され、
    前記複数の第３ビアランドは、平面視において、前記１列目ボンディングリード群と前記２列目ボンディングリード群との間に配置され、
    前記複数の１列目配線は、前記１列目ボンディングリード群から前記第一辺のみに向かって形成されており、
    前記複数の２列目配線は、前記２列目ボンディングリード群から前記配線基板の前記中央部のみに向かって形成されており、
    前記複数のボンディングパッドは、第１ボンディングパッド群と、第２ボンディングパッド群と、第３ボンディングパッド群とを有し、
    前記複数のワイヤは、前記第１ボンディングパッド群と前記１列目ボンディングリード群とを電気的に接続する第１ワイヤ群と、前記第２ボンディングパッド群と前記複数の第３ビアランドとを電気的に接続する第２ワイヤ群と、前記第３ボンディングパッド群と前記２列目ボンディングリード群とを電気的に接続する第３ワイヤ群とを有していることを特徴とする半導体装置。
  10. 請求項９記載の半導体装置において、
    前記複数の第３ビアランドは、前記配線基板の前記上面の第一辺に沿って形成された１列目第３ビアランド群と、前記第一辺に沿って形成され、かつ前記１列目第３ビアランド群よりも前記チップ搭載領域側に配置された２列目第３ビアランド群とを有することを特徴とする半導体装置。
  11. 請求項１０記載の半導体装置において、
    前記第３ボンディングパッド群は、前記半導体チップの第一辺に沿って形成され、前記第２ボンディングパッド群は、前記第３ボンディングパッド群よりも中央部側に、前記半導体チップの前記第一辺に沿って形成され、前記第１ボンディングパッド群は、前記第２ボンディングパッド群よりも中央部側に、前記半導体チップの前記第一辺に沿って形成されていることを特徴とする半導体装置。
  12. 請求項１１記載の半導体装置において、
    前記第２ワイヤ群は、前記第３ワイヤ群よりも前記配線基板の前記上面から遠い部分を有し、
    前記第１ワイヤ群は、前記第２ワイヤ群よりも前記配線基板の前記上面から遠い部分を有していることを特徴とする半導体装置。
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JP2014027216A (ja) * 2012-07-30 2014-02-06 Renesas Electronics Corp 半導体装置およびその製造方法
JP2017501575A (ja) * 2013-12-20 2017-01-12 クアルコム，インコーポレイテッド バンプ領域におけるビアパッドの配置が改良された基板
CN113867058A (zh) * 2021-08-17 2021-12-31 友达光电（昆山）有限公司 扇出走线结构及显示面板
WO2023019425A1 (en) * 2021-08-17 2023-02-23 Boe Technology Group Co., Ltd. Display panel having a bonding region

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Publication number Priority date Publication date Assignee Title
JP2014027216A (ja) * 2012-07-30 2014-02-06 Renesas Electronics Corp 半導体装置およびその製造方法
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