KR20180013711A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20180013711A
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semiconductor chip
adhesive layer
protective film
bonding
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KR1020170084692A
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소시 쿠로다
타츠야 코바야시
타카노리 아오키
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르네사스 일렉트로닉스 가부시키가이샤
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    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
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    • H01L2224/301—Disposition
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
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    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
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    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
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Abstract

[과제] 반도체 장치의 신뢰성을 향상한다.
[해결 수단] 반도체 장치는, 배선 기판(SUB)과 본딩 랜드(BL1)와 배선 기판(SUB)상에 접착층(AD)을 통해서 탑재되며 패드 전극(PA)을 가지는 반도체 칩(CP)와 패드 전극(PA)과 본딩 랜드(BL1)를 접속하는 본딩 와이어(BW)와 봉지체(EB)를 가진다. 봉지체(EB)는, 회로 형성 영역(CR)에 있어서, 유기 보호막(PI)과 접촉하고 있으며, 스크라이브 영역(SR), 및, 패드 전극(PA)과 스크라이브 영역(SR)과의 사이의 영역에 있어서, 유기 보호막(PI)과 접촉하지 않고 표면 보호막(10)과 접촉하고 있다. 측면(GV1s)은, 측면(GV2s)보다 회로 형성 영역(CR) 측에 위치하며, 접착층(AD)은, 반도체 팁(CP)의 이면(CPb)의 전면을 덮으며, 또한, 반도체 칩(CP)의 측면(GV2s)을 덮고 있으며, 측면(GV1s)은, 접착층(AD)으로 덮이지 않고, 봉지체(EB)와 접촉하고 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING SAME}
본 발명은, 반도체 장치 및 그 제조 방법에 관한 것으로, 특히, 기판상에 반도체 칩을 탑재하고, 그것들을 수지 봉지한 반도체 장치 및 그 제조 방법에의 적용에 유효한 기술에 관한 것이다.
일본 공개특허공보 특개 2010－21251호 공보(특허 문헌 1)에는, 다이 본드재가 반도체 칩의 회로 형성면에 이르는 것을 방지하는 기술이 개시되어 있다.
일본 공개특허공보 특개 2010－171156호 공보(특허 문헌 2)에는, 반도체 웨이퍼에 테이퍼 부착 블레이드 홈을 형성한 후, 이 홈 폭보다 얇은 블레이드로, 반도체 웨이퍼를 분할하는 스텝 커트 방식의 다이싱 처리가 개시되어 있다.
[특허 문헌 1] 일본공개특허공보 특개 2010－21251호 공보 [특허 문헌 2] 일본공개특허공보 특개 2010－171156호 공보
본원 발명자는, 예를 들면, 배선 기판과, 배선 기판상에 접착층을 통해서 탑재된 반도체칩과, 배선 기판의 상면에 형성된 복수의 단자와 반도체 칩의 패드 전극을 접속하는 복수의 본딩 와이어와, 배선 기판, 반도체 칩 및 복수의 본딩 와이어를 수지로 덮은 봉지체를 갖는 BGA(Ball Grid Array) 형의 반도체 장치에 대해서 검토를 실시하고 이하의 과제를 찾아냈다.
상기 반도체 장치에서는, 그 신뢰성을 확보하기 위해, 예를 들면, 온도 범위(－65℃~150℃)의 승온 및 강온을 1 사이클로 하고, 2000 사이클의 온도 사이클의 시험을 실시하고 있지만, 이 온도 사이클 시험에 있어서, 본딩 와이어와 패드 전극과의 접속부에 크랙이 발생한다고 하는 현상이 확인되었다. 이 크랙은, 본딩 와이어가 패드 전극으로부터 박리하는 오픈 불량을 일으켜서 반도체 장치의 신뢰성이 저하한다.
즉, 반도체 장치의 신뢰성의 향상이 요구되고 있다.
그 외의 과제와 신규 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명확하게 될 것이다.
일 실시 형태에 의한 반도체 장치는, 배선 기판과, 배선 기판의 주위에 위치하는 복수의 단자와, 배선 기판상에 접착층을 통해서 탑재되고, 복수의 패드 전극을 가지는 반도체 칩과, 복수의 패드 전극과 복수의 단자를 접속하는 복수의 본딩 와이어와, 배선 기판, 복수의 단자, 반도체 칩 및 복수의 본딩 와이어를 봉지하는 봉지체를 가진다. 그리고, 반도체 칩은, 제1 주면과, 제1 주면의 반대 측에 위치하는 이면과, 제1 주면과 이면을 접속하는 측면을 갖고, 제1 주면은, 제1 변을 포함한 구형으로 되고, 회로 형성 영역과, 회로 형성 영역의 주위를 둘러싸는 스크라이브 영역을 갖고, 복수의 패드 전극은, 제1 변을 따라, 회로 형성 영역의 주변부에 배치되어 있다. 또한, 반도체 칩은, 복수의 패드 전극을 노출하고, 회로 형성 영역 및 스크라이브 영역을 덮는 무기 절연막으로 되는 제1 보호막과 제1 보호막 상에 형성되어 복수의 패드 전극 및 스크라이브 영역을 노출하고, 회로 형성 영역을 덮는 유기 절연막으로 되는 제2 보호막을 가진다. 봉지체는, 회로 형성영역에 있어서, 제2 보호막과 접촉하고 있으며, 스크라이브 영역, 및, 복수의 패드 전극과 스크라이브 영역과의 사이의 영역에 있어서, 제2 보호막과 접촉하지 않고 제1 보호막과 접촉하고 있다. 그리고, 반도체 칩의 측면은, 스크라이브 영역에 위치하고, 제1 주면에 연결되는 제 1 측면과, 이면에 연결되는 제2 측면을 갖고, 제1 측면은, 제2 측면보다도 회로 형성 영역 측에 위치하고, 제2 측면은, 제1 측면보다 길다. 더욱이, 접착층은, 반도체 칩의 이면의 전면을 덮는 한편, 반도체 칩의 제2 측면을 덮고 있으며, 제1 측면은, 접착층으로 덮이지 않고, 봉지체와 접촉하고 있다.
일 실시 형태에 의하면, 반도체 장치의 신뢰성을 향상할 수 있다.
[도 1] 도 1은 일 실시 형태에 있어서 반도체 장치의 단면도이다.
[도 2] 도 2는 일 실시 형태에 있어서 반도체 장치의 일부인 반도체 칩의 평면도이다.
[도 3] 도 3은 도 1의 A부의 확대 단면도이다.
[도 4] 도 4는 일 실시 형태에 있어서 반도체 장치의 제조 공정을 나타내는 프로세스 플로우 도이다.
[도 5] 도 5는 실시 형태에 있어서 반도체 장치의 제조 공정 중의 평면도이다.
[도 6] 도 6은 도 5의 Y－Y선에 따르는 단면도이다.
[도 7] 도 7은 도 5에 계속되는 반도체 장치의 제조 공정 중의 단면도이다.
[도 8] 도 8은 도 7에 계속되는 반도체 장치의 제조 공정 중의 단면도이다.
[도 9] 도 9는 도 8에 계속되는 반도체 장치의 제조 공정 중의 평면도이다.
[도 10] 도 10은 도 9에 계속되는 반도체 장치의 제조 공정 중의 평면도이다.
[도 11] 도 11은 도 10에 계속되는 반도체 장치의 제조 공정 중의 평면도이다.
[도 12] 도 12는 도 11에 계속되는 반도체 장치의 제조 공정 중의 단면도이다.
[도 13] 도 13은 도 9에 대한 변형예를 나타내는 평면도이다.
[도 14] 도 14는 검토 예인 반도체 장치의 단면도이다.
이하의 실시 형태에 있어서 편의상 그 필요가 있을 때는, 복수의 섹션 또는 실시 형태로 분할하여 설명하지만, 특히 명시했을 경우를 제외하고, 그것들은 서로 무관계한 것은 아니고, 한쪽은 다른 안쪽의 일부 또는, 전부의 변형예, 상세, 보충 설명 등의 관계에 있다.
또, 이하의 실시 형태에 있어서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함한다)으로 언급하는 경우, 특히 명시했을 경우 및 원리적으로 분명하게 특정의 수로 한정되는 경우 등을 제외하고, 그 특정의 수로 한정되는 것은 아니고, 특정의 수 이상이어도 이하라도 좋다.
또한, 이하의 실시 형태에 있어서, 그 구성요소(요소 스텝 등도 포함한다)는, 특히 명시했을 경우 및 원리적으로 분명하게 필수라고 생각되는 경우 등을 제외하고, 반드시 필수의 것은 아닌 것은 말할 필요도 없다.
마찬가지로, 이하의 실시 형태에 있어서, 구성요소 등의 형상, 위치 관계 등으로 언급할 때는, 특히 명시했을 경우 및 원리적으로 분명히 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사하는 것 등을 포함하는 것으로 한다. 이것은, 상기 수치 및 범위에 대해서도 같다.
또, 실시 형태를 설명하기 위한 전체 도면에 있어서, 동일한 부재에는 원칙으로서 동일한 부호를 부여하고, 그 반복의 설명은 생략한다. 또한, 도면을 알기 쉽게 하기 위해서 평면도에서도 해칭을 붙인 경우가 있다.
(실시 형태)
본 실시 형태에서는, BGA(Ball Grid Array) 형의 반도체 장치를 예로 설명한다. 우선, 검토 예인 반도체 장치와 그 과제를 설명한다.
＜검토 예의 설명＞
도 14는, 검토 예인 반도체 장치의 단면도이다. 반도체 장치는, 배선 기판(SUB)과, 배선 기판(SUB)상에 접착층(AD)을 통해서 탑재된 반도체 칩(CP)과 배선 기판(SUB)의 주면에 형성된 복수의 본딩 랜드(단자)(BL1)와 반도체 칩(CP)의 패드 전극(PA)을 접속하는 복수의 본딩 와이어(BW)와 배선 기판(SUB), 반도체칩(CP) 및 복수의 본딩 와이어(BW)를 수지로 덮은 봉지체(EB)를 가진다.
여기서, 반도체 칩(CP)은, 예를 들면, 단결정 실리콘으로 되고, 그 선팽창 계수는, 대략 4 ppm/K이다. 접착층(AD)은, 알루미나 등의 필러를 함유하는 열강화성의 에폭시 수지로 되고, 그 선팽창 계수는, 대략 40~50 ppm/K이다. 봉지체(EB)는, 실리카 등의 필러를 함유하는 열강화성의 에폭시 수지이며, 그 선팽창 계수는, 대략 10~40 ppm/K이다. 배선 기판(SUB)은, 유리 섬유에 에폭시 수지를 함침시킨 글라스 에폭시로 되고, 그 선팽창 계수는, 대략 10~15 ppm/K이다. 또, 본딩 와이어(BW)는, 예를 들면, 동(Cu) 와이어이며, 패드 전극(PA)은, 예를 들면, 알루미늄층으로 된다.
또, 접착층(AD)은, 반도체 칩(CP)의 이면(CPb)의 전체 영역(전면)을 덮을 뿐만 아니라, 반도체 칩의 측면(측벽)(CPss)도 덮고 있으며, 접착층(AD)은, 반도체 칩(CP)의 주면(CPa)의 근방에까지 도달한 구조가 되어 있다. 즉, 비교적 다량의 페이스트 형상의 접착층(AD)을 배선 기판(SUB)에 공급(도포)한 후, 그 위에 반도체 칩(CP)을 가압하여 접착하고 있기 때문에, 접착층(AD)이 반도체 칩(CP)의 측면(CPss)으로 넘쳐 나오고, 반도체 칩(CP)의 측면(CPss) 상에 기어오름으로써, 도 14에 나타내는 삼각형의 필렛(fillet)이 형성되어 있다.
비교적 다량의 접착층(AD)을 이용함으로써, 배선 기판(SUB)과 반도체 칩(CP)의 이면(CPb)과의 사이의 접착층(AD)에 보이드(공공(空孔))가 남는 것을 저감 또는 방지할 수 있다. 접착층(AD) 중에 보이드가 남아 있으면, 반도체 장치(SD)의 온도 사이클 시험시, 실장 시 또는 동작시 등에 반도체 장치(SD)가 고온 상태가 되고, 보이드 내의 공기 또는 수분이 체적 팽창해서, 접착층(AD) 또는 반도체 칩(CP)에 크랙이 발생한다. 따라서, 배선 기판(SUB)과 반도체 칩(CP)의 이면(CPb)과의 사이의 접착층(AD)에 보이드를 남기지 않는 것이 중요하다.
또, 메카니즘 설명은 생략 하지만, 반도체 칩(CP)의 측면(CPss) 상에, 삼각형의 필렛이 형성되고 있으면, 배선 기판(SUB)의 주면측(반도체 칩(CP)의 탑재측)에 형성된 주면 배선의 단선을 저감, 방지할 수 있다.
따라서, 접착층(AD) 중의 보이드를 감소하는 것, 반도체 칩(CP)의 측면(CPss)상에 필렛을 형성하는 것이 중요하다.
그렇지만, 페이스트 형상의 접착층(AD)의 공급량(도포량)을 고정밀도로 제어하는 것은 곤란하다. 왜냐하면, 일반적으로, 페이스트 형상의 접착층(AD)은, 예를 들면, 「디스펜서」라고 불리는 주사기와 유사한 장치를 이용해서 공급되기 때문이다. 따라서, 도 14에 나타낸 바와 같이, 반도체 칩(CP)의 측면(CPss)을 덮는 접착층(AD)이, 반도체 칩(CP)의 주면(CPa)의 근방에까지 도달한 구조가 되어 버린다.
본원 발명자의 검토에 의하면, 이러한 구조의 반도체 장치(SD)에, 전술의 온도 사이클 시험을 실시했을 경우, 본딩 와이어(BW)와 패드 전극(PA)과의 접합부에 크랙이 발생하고, 본딩 와이어(BW)가 패드 전극(PA)으로부터 박리한다고 하는 불량이 확인되었다.
온도 사이클 시험의 저온 측에 있어서, 반도체 칩(CP) 및 봉지체(EB)가 수축하지만, 양자의 열팽창 계수의 차에 의해, 본딩 와이어(BW)에는, 반도체 칩(CP)의 중앙부 측으로 향하는 응력(Fa)이 인가된다. 또, 반도체 칩(CP)의 측면(CPss)을 덮는 접착층(AD)의 수축에 의해, 반도체 칩(CP)의 주면(CPa)의 단부에, 반도체 칩 (CP)의 외측으로 향하는 응력(Fb)이 인가된다. 본원 발명자는, 응력(Fa) 및 응력(Fb)에 의해, 본딩 와이어(BW)와 패드 전극(PA)과의 접합부에 크랙이 발생하고, 본딩 와이어(BW)의 박리가 발생하고 있는 것으로 추정하고 있다. 이를 테면, 패드 전극(PA)이, 반도체 칩(CP)의 주면(CPa)의 단부에 근접하여 배치되는 만큼, 크랙이 발생하기 쉽다. 즉, 반도체 팁(CP)의 측면(CPss)을 덮는 접착층(AD)의 수축에 의한 응력(Fb)이, 크랙의 발생에 크게 영향을 주고 있다고 생각된다.
또, 도 2에 나타내듯이, 반도체 칩(CP)의 중앙부에는, 폴리이미드층 등의 유기 절연막으로 되는 유기 보호막이 형성되고 있음 에도 불구하고, 패드 전극(PA)과 반도체 칩(CP)의 주면(CPa)의 단부와의 사이의 영역에는, 유기 보호막이 형성되어 있지 않은 경우에, 특히, 크랙이 발생하기 쉬운 것도 확인되어 있다. 즉, 패드 전극(PA)과 반도체 칩(CP)의 주면(CPa)의 단부와의 사이의 영역에 유기 보호막을 형성하지 못할 정도로, 패드 전극(PA)이, 반도체 칩(CP)의 주면(CPa)의 단부에 근접하여 배치되어 있기 때문에, 크랙이 발생하기 쉽다. 더욱이, 반도체 칩(CP)의 주면(CPa)의 단부에 있어서, 유기 보호막이 형성되어 있지 않음으로써, 봉지체(EB)와 반도체 칩(CP)의 주면과의 밀착성이 저하하고 있기 때문에 크랙이 발생하기 쉽다.
여기서, 본 실시 형태에서는, 상기 크랙의 발생을 저감 또는 방지하는 구조 및 제조 방법을 제공한다.
＜반도체 장치＞
도 1은, 본 실시 형태에 있어서의 반도체 장치의 단면도이며, 도 2는, 본 실시 형태의 반도체 장치의 일부인 반도체 칩의 평면도이며, 도 3은, 도 1의 A부의 확대 단면도이다. 또, 도 3은, 도 2의 X－X선에 따른 단면도이다.
도 1에 나타내듯이, 반도체 장치는, 배선 기판(기재)(SUB)과 배선 기판(SUB)의 주면(SUBa)상에 접착층(AD)을 통해서 탑재된 반도체 칩(CP)과 배선 기판(SUB)의 주면(SUBa)에 형성된 복수의 본딩 랜드(단자)(BL1)와 반도체 칩(CP)의 패드 전극(PA)을 접속하는 복수의 본딩 와이어(BW)와 배선 기판(SUB), 반도체 칩(CP) 및 복수의 본딩 와이어(BW)를 수지로 덮은 봉지체(EB)를 가진다.
배선 기판(SUB)은, 유리 섬유에 에폭시 수지를 함침시킨 글라스 에폭시로 되는 코어층(CL)과 코어층(CL)의 주면 및 이면에 형성된 복수의 본딩 랜드(BL1) 및 복수의 볼 랜드(BL2)와 코어층(CL)의 주면 및 이면을 덮는 솔더 레지스트 층(SFa 및 SFb)을 가지고 있다.
도시하지 않았지만, 복수의 본딩 랜드(BL1)는, 배선 기판(SUB)의 중앙부에 탑재된 반도체 칩(CP)의 주위에 링 형상으로 배치되어 있다. 또, 도시하지 않았지만, 복수의 볼 랜드(BL2)는, 배선 기판(SUB)의 이면(SUBb)에 있어서, 배선 기판(SUB)의 주위에, 복수열(도 1에서는, 3열)로 링 상태로 배열되어 있다.
도시하지 않았지만, 코어층(CL)의 주면에는, 복수의 본딩 랜드(BL1)와 동층의 배선층에서 형성된 복수의 주면 배선이 배치되어 있다. 그리고, 복수의 주면 배선은, 솔더 레지스트층(SFa)으로 덮여 있으며, 그 위에 배치되는 반도체 칩(CP)과 단락하지 않도록 전기적으로 분리되어 있다. 복수의 본딩 랜드(BL1)는, 각각, 본딩 와이어(BW)가 접속되기 때문에, 솔더 레지스트층(SFa)으로부터 노출하고 있다.
도시하지 않았지만, 코어층(CL)의 이면에는, 복수의 볼 랜드(BL2)와 동층의 배선층으로 형성된 복수의 이면 배선이 배치되어 있다. 그리고, 복수의 이면 배선은, 솔더 레지스트층(SFb)으로 덮여 있지만, 복수의 볼 랜드(BL2)는, 솔더 레지스트층(SFb)으로부터 노출하고 있으며, 복수의 볼 랜드(BL2)에는, 땜납재로 되는 땜납 볼(SB)이 접속되어 있다.
더욱이, 복수의 본딩 랜드(BL1) 각각은, 대응하는 볼 랜드(BL2)에 전기적으로 접속되어 있다. 복수의 본딩 랜드(BL1) 및 복수의 볼 랜드(BL2)는, 예를 들면, 동(Cu) 층과 그 표면에 형성된 금(Au) 도금층을 포함하고 있고. 솔더 레지스트층(SFa 및 SFb)은, 유기 절연막으로 된다.
도 1에 나타내듯이, 반도체 칩(CP)의 이면(CPb)은, 접착층(AD)을 통해서 배선 기판(SUB)의 주면(SUBa)에 접착되어 있다. 접착층(AD)은, 반도체 칩(CP)의 이면(CPb)의 전체 영역(전면)을 덮으며, 동시에, 측면(CPss)을 부분적으로 덮고 있다. 반도체 칩(CP)의 전 둘레에 걸쳐서, 접착층(AD)은, 반도체 칩(CP)의 이면(CPb)으로부터 측면(CPss)으로 연속해서 기어오르고 있다. 즉, 반도체 칩(CP)의 이면(CPb)과 배선 기판(SUB)의 주면(SUBa)과의 사이에는, 반도체 칩(CP)의 이면(CPb)의 전체 영역에 걸쳐서, 접착층(AD)이 개재하고 있기 때문에, 보이드(공공)는 대부분 존재하지 않는다.
반도체 칩(CP)에는, 복수의 패드 전극(PA)이 형성되어 있으며, 복수의 패드 전극(PA)은, 본딩 와이어(BW)를 통해서 복수의 본딩 랜드(BL1)에 접속되어 있다. 본딩 와이어(BW)는, 그 일단에 구형의 볼부(BA)를 갖고, 이 볼부(BA)가 패드 전극(PA)과 접속되어 있다. 본딩 와이어(BW)는, 예를 들면, 동(Cu)선으로 되며, 패드 전극(PA)은, 예를 들면, 알루미늄층으로 된다. 본딩 와이어(BW)는, 금(Au) 선으로 해도 된다.
더욱이, 도 1에 나타내듯이, 배선 기판(SUB)의 주면(SUBa), 반도체 칩(CP), 본딩 와이어(BW)는, 봉지체(EB)로 덮여 있다. 봉지체(EB)는, 실리카 등의 필러를 함유하는 에폭시 수지로 된다.
도 2에 나타내듯이, 반도체 칩(CP)은, 평면에서 보아, 그 주면(CPa)이 4개의 변(CPs)을 포함하는 정방형을 갖지만, 직사각형(구형)이어도 된다. 또한, 여기서 말하는 사각형(정방형, 직사각형)은, 각각의 모서리부가 모따기된 형상도 포함한다. 반도체 칩(CP)의 주면(CPa)에는, 회로 형성 영역(CR)과 그 주위를 둘러싸는 스크라이브 영역(SR)과 회로 형성 영역(CR)과 스크라이브 영역(SR)과의 경계에 설치된 가드 링(GR)이 설치되어 있다. 가드 링(GR)은, 회로 형성 영역(CR)의 주위를 연속해서 둘러싸는 4 각형의 링 형상을 가진다.
회로 형성 영역(CR)의 주변부에는, 반도체 칩(CP)의 각변(CPs)에 따라, 복수의 패드 전극(PA)이 배열되어 있다. 또한, 본 실시 형태에서는, 이 주변부로 둘러싸인 영역, 환언하면, 반도체 칩(CP)의 주면(CPa)의 중앙부에는, 패드 전극(PA)이 배치되어 있지 않다. 각 패드 전극(PA)에는, 본딩 와이어(BW)의 볼부(BA)가 접속된 본딩 영역(BR)와 프로브 바늘이 접촉한 자취인 프로브 마크(100)가 형성된 프로브 영역(PBR)을 가진다. 반도체 칩(CP)의 전기적 특성을 시험할 때에, 각 패드 전극(PA)에 프로브 바늘을 접촉시켜서 검사를 실시하지만, 프로브 바늘을 접촉시키는 프로브 영역(PBR)을, 본딩 영역(BR)과는 다른 영역으로 함으로써, 본딩 와이어(BW)의 볼부(BA)와 패드 전극(PA)의 접속 신뢰성을 향상할 수 있다. 덧붙이면, 프로브 영역(PBR)에는, 프로브 바늘이 접촉된 프로브 마크(외상(外傷))(100)가 남아 있다.
패드 전극(PA)은, 직사각형 또는 대략 직사각형이며, 그 장변 방향으로, 본딩 영역(BR)과 프로브 영역(PBR)이 배치되어 있으며, 그 장변은 길이(L1)을 가진다. 각 패드전극(PA)의 본딩 영역(BR)과 프로브 영역(PBR)은, 패드 전극(PA)이 인접하는 변(CPs)에 직교하는 방향으로 배치되어 있으며, 직사각형의 패드 전극(PA)의 장변은, 패드 전극(PA)이 인접하는 변(CPs)에 직교하는 방향으로 배치되어 있다. 여기서, 인접하는 변(CPs)이란, 패드 전극(PA)의 장변과 직교하는 방향으로 연재하는 변(CPs)이며, 그 패드 전극(PA)에 가까운 쪽의 변(CPs)을 의미한다.
본 실시 형태에서는, 패드 전극(PA)에는, 바깥 패드 전극(PA1)과 안 패드 전극(PA2)이 포함되어 있다. 바깥 패드 전극(PA1)은, 안 패드 전극(PA2)보다 인접하는 변(CPs)에 가깝게 배치되어 있다. 바깥 패드 전극(PA1)은, 안 패드 전극(PA2)보다 반도체 칩(CP)의 외측에 배치되어 있다.
바깥 패드 전극(PA1)의 본딩 영역(BR)은, 프로브 영역(PBR)보다 인접하는 변(CPs)에 가깝게 배치되어 있다. 한편, 안 패드 전극(PA2)의 본딩 영역(BR)은, 프로브 영역(PBR)보다 인접하는 변(CPs)으로부터 떨어져 배치되어 있다. 환언하면, 바깥 패드 전극(PA1)의 본딩 영역(BR)은, 반도체 칩(CP)의 외측에 배치되고, 프로브 영역(PBR)은, 반도체 칩(CP)의 안쪽에 배치되고 있다. 한편, 안 패드 전극(PA2)의 본딩 영역(BR)은, 반도체 칩(CP)의 안쪽에 배치되고 프로브 영역(PBR)은, 반도체 칩(CP)의 외측에 배치되어 있다.
이와 같이, 바깥 패드 전극(PA1)과 안 패드 전극(PA2)을 엇갈리게(shift) 배치함으로써, 바깥 패드 전극(PA1)와 안 패드 전극(PA2)의 프로브 영역(PBR)을, 인접하는 변(CPs)과 평행하게 일렬로(가상의 직선상에) 배치할 수가 있기 때문에, 검사시에 프로브 바늘의 접촉이 용이해진다. 또, 바깥 패드 전극(PA1)과 안 패드 전극(PA2)의 본딩 영역(BR)을 분리하여 배치할 수 있기 때문에, 인접하는 변(CPs)에 평행한 방향에 대해서, 인접하는 바깥 패드 전극(PA1)과 안 패드 전극(PA2)의 간격을 좁게 할 수 있다.
도 2에 나타내듯이, 회로 형성 영역(CR)은, 패드 전극(PA)을 제외하고, 폴리이미드층 등의 유기 절연막으로 되는 유기 보호막(PI)으로 덮여 있다. 스크라이브 영역(SR) 및 가드링(GR)에는, 유기 보호막(PI)은 형성되지 않고, 스크라이브 영역(SR) 및 가드링(GR)은, 유기 보호막(PI)으로부터 노출하고 있다. 또한, 도 3에 나타내듯이, 가드 링(GR)은 표면 보호막(10)으로 덮여 있기 때문에, 도 2에서는 편의상, 파선으로 도시하고 있다. 그래서 회로 형성 영역(CR)은, 도 2에 나타내듯이, 가드링(GR)으로 둘러싸여 있다. 또, 도 2에 나타내듯이, 가드링(GR)은 스크라이브 영역(SR)(혹은, 스크라이브 영역(SR) 내에 위치하는 반도체 칩(CP)의 주면(CPa)의 변(CPs))으로 둘러싸여 있다. 또, 4개의 변(CPs)에 따르는 패드 전극(PA)의 열로 둘러싸인 영역, 환언하면, 반도체 칩(CP)의 주면(CPa)의 중앙부에는, 광범위하게 유기 보호막(PI)이 형성되어 있다. 더욱이 회로 형성 영역(CR)의 모서리부의 패드 전극(PA)에 끼워진 영역, 및, 안 패드 전극(PA2)과, 그 양측의 바깥 패드 전극(PA1)에 끼워진 영역에도 유기 보호막(PI)이 형성되어 있다. 또한, 스크라이브 영역(SR)에 유기 보호막(PI)을 배치하지 않는 것은, 후술하는 제1 다이싱 공정에 있어서, 다이싱 블레이드의 막힘에 기인하는 불량의 발생을 방지하기 위해서이다. 더욱이 바깥 패드 전극(PA1)과 스크라이브 영역(SR)과의 사이에, 유기 보호막(PI)을 배치하지 않는 것은, 소 면적의 유기 보호막(PI)의 벗겨짐에 의한 제조 수율 저하를 방지하기 위해서이다.
다음에, 도 3은, 도 1의 A부의 확대 단면도이며, 도 2의 X－X선에 따르는 단면도이다. 즉, 바깥 패드 전극(PA1)에 따르는 단면도이다. 도 3에서는, 도 1에 나타내는 봉지체(EB)는 생략하고 있지만, 도 1로부터 명확한 바와 같이, 도 3에 나타내는 반도체 칩(CP)의 주면(CPa) 및 측면(CPss)은, 봉지체(EB)와 접촉하고 있다.
도 3에 나타내듯이, 반도체 칩(CP)은, 반도체 기판(1)의 주면(1a)에 형성된 n채널형 MIS 트랜지스터(Qn) 및 p채널형 MIS 트랜지스터(Qp) 및 이들 위에 형성된 다층 배선 구조를 갖고 있다.
먼저, 회로 형성 영역(CR)에 대해 설명한다. 예를 들면 p형의 단결정 실리콘으로부터 되는 반도체 기판(1)에는, p형 웰(반도체 영역)(2P), n형 웰(반도체 영역)(2N) 및 소자 분리 홈(3)이 형성되어 있으며, 소자 분리 트랜치(3)의 내부에는, 예를 들면 산화 실리콘막으로 되는 소자 분리막(3a)이 매립되어 있다.
상기 p형 웰(2P) 내에는 다수의 n채널형 MIS 트랜지스터(Qn)가 형성되어 있다. n채널형 MIS 트랜지스터(Qn)는, 소자 분리 홈(3)으로 규정된 활성 영역(ACT)에 형성되고, p형 웰(2P) 내에 형성된 소스 영역(ns) 및 드레인 영역(nd)과 p형 웰 (2P)상에 게이트 절연막(ni)을 통해서 형성된 게이트 전극(ng)을 갖고 있다. 또, 상기 n형 웰(2N) 내에는 다수의 p채널형 MIS 트랜지스터(Qp)가 형성되어 있다. p채널형 MIS 트랜지스터(Qp)는, 소자 분리 홈(3)으로 규정된 활성 영역(ACT)에 형성되며, n형 웰(2N) 내에 형성된 소스 영역(ps) 및 드레인 영역(pd)과 n형 웰(2N) 상에 게이트 절연막(pi)을 통해서 형성된 게이트전극(pg)을 갖고 있다.
상기 n채널형 MIS 트랜지스터(Qn) 및 p채널형 MIS 트랜지스터(Qp)의 상부에는, 반도체 소자 사이를 접속하는 금속막으로 되는 배선이 형성되어 있다. 반도체 소자 사이를 접속하는 배선은, 일반적으로 3층~10층 정도의 다층 배선 구조를 갖고 있지만, 도 3에는, 다층 배선의 일례로서 구리합금을 주체로 하는 금속막으로 구성된 2층의 배선층(제1층 Cu배선(5), 제2층 Cu배선(7))과 Al합금을 주체로 하는 금속막으로 구성된 1층의 배선층(제3층 Al배선(9))이 나타내어져 있다. 배선층이란, 각 배선층에서 형성된 복수의 배선을 모아 나타내는 경우에 사용한다. 배선층의 막후는, 제2층의 배선층은 제1층의 배선층보다 두껍고, 제3층의 배선층은 제2층의 배선층보다 두껍다.
n채널형 MIS 트랜지스터(Qn) 및 p채널형 MIS 트랜지스터(Qp)와 제1층 Cu배선(5)과의 사이, 제1층 Cu배선(5)과 제2층 Cu배선(7)과의 사이, 및 제2층 Cu배선(7)과 제3층 Al배선(9)과의 사이에는, 각각 산화 실리콘막 등으로 되는 층간 절연막(4, 5a, 6, 8)과 3층의 배선 사이를 전기적으로 접속하는 플러그(p1, p2, p3)가 형성되어 있다.
상기 층간 절연막(4)은, 예를 들면 반도체 소자를 덮도록, 반도체 기판(1) 상에 형성되며, 제1층 Cu배선(5)은, 이 층간 절연막(4) 상의 층간 절연막(5a) 내에 형성된다. 제1층 Cu배선(5)은, 예를 들면, 층간 절연막(4)에 형성된 플러그(p1)를 통해서 반도체 소자인 n채널형 MIS 트랜지스터(Qn)의 소스 영역(ns), 드레인 영역(nd), 게이트 전극(ng)에 전기적으로 접속된다. 또, 제1층 Cu배선(5)은, 층간 절연막(4)에 형성된 플러그(p1)를 통해서 반도체소자인 p채널형 MIS 트랜지스터(Qp)의 소스 영역(ps), 드레인 영역(pd), 게이트 전극(pg)에 전기적으로 접속된다. 도 3에서는, 게이트 전극(ng, pg)과 제1층 Cu배선(5)과의 접속은 도시되어 있지 않다. 플러그(p1, p2, p3)는 금속막, 예를 들면(W)(텅스텐) 막 또는 동(Cu) 막으로 구성된다. 제1층 Cu배선(5)은, 층간 절연막(5a)의 배선 홈에 다마신법으로 형성되어 있으며, 제1층 Cu배선(5)은, 배리어 도체막과 그 상층의 동을 주체로 하는 도체막의 적층 구조로 구성되어 있다. 배리어 도체막은, 탄탈륨(Ta), 티타늄(Ti), 루테니움(Ru), 텅스텐(W), 망간(Mn) 및 이들의 질화물이나 질화규화물, 또는, 이들의 적층막으로 구성되어 있다. 동을 주체로 하는 도체막은, 동(Cu) 또는 구리합금(동(Cu)과 알루미늄(Al), 마그네슘(Mg), 티타늄(Ti), 망간(Mn), 철(Fe), 아연(Zn), 지르코늄(Zr), 니오브(Nb), 몰리브덴(Mo), 루테니움(Ru), 팔라듐(Pd), 은(Ag), 금(Au), In(인디움), 란타노이드계 금속, 또는, 액티노이드계 금속 등의 합금)으로 형성된다.
제2층 Cu배선(7)은, 예를 들면 층간 절연막(6)에 형성된 플러그(p2)를 통해서 제1층 Cu배선(5)에 전기적으로 접속된다. 제3층 Al배선(9)은, 예를 들면 층간 절연막(8)에 형성된 플러그(p3)를 통해서 제2층 Cu배선(7)에 전기적으로 접속된다. 플러그(p3)는 금속막, 예를 들면 W(텅스텐) 막으로 구성된다.
제2층 Cu배선(7)은, 플러그(p2)와 일체로 층간 절연막(6)에 형성되어 있으며, 제2층 Cu배선(7) 및 플러그(p2)는, 배리어 도체막과 그 상층의 동을 주체로 하는 도체막의 적층구조로 구성되어 있다. 그리고, 배리어 도체막과 동을 주체로 하는 도체막은, 제1층 Cu배선(5)과 같은 재료로 된다.
또, 제1층 Cu배선(5)과 층간 절연막(6)과의 사이, 및, 제2층 Cu배선(7)과 층간 절연막(8)과의 사이에는, 층간 절연막(6 또는 8)으로의 동의 확산을 방지하는 배리어 절연막을 마련하는 것이 적합하며, 배리어 절연막은, SiCN막 또는 SiCN와 SiCO막과의 적층막을 이용할 수 있다.
또, 제3층 Al배선(9)은, 알루미늄 합금막(예를 들면, Si 및 Cu를 첨가한 Al막)으로 되지만, Cu배선으로 해도 좋다.
또, 층간 절연막(4, 5a, 6, 8)은, 산화 실리콘막(SiO2)으로 되지만, 산화실리콘막보다 비유전률이 낮은 Low－k막으로 불리는 절연막을 이용해도 된다. 예를 들면, 탄소를 포함한 산화 실리콘막(SiOC막), 질소와 탄소를 포함한 산화 실리콘막(SiCON막), 불소를 포함한 산화 실리콘막(SiOF막)의 단층막 또는 적층막으로 구성해도 좋은 것은 물론이다.
다층 배선의 최상층의 배선층인 상기 제 3층 Al배선(9)의 상부에는, 파이널 패시베이션막으로서 예를 들면 산화 실리콘막, 질화 실리콘막 등의 단층막, 혹은 이들의 2층막으로 되는 표면 보호막(보호막, 절연막)(10)이 형성되어 있다. 표면 보호막(10)은, 무기 절연막으로 된다. 그리고, 이 표면 보호막(10)에 형성된 패드 통로(개입)(10a)의 저부에 노출한 최상층의 배선층인 제3층 Al배선(9)은, 패드 전극(패드, 전극 패드)(PA)을 구성하고 있다. 패드 전극(PA)은, 본딩 영역(BR)과 프로브 영역(PBR)을 가지며, 본딩 영역(BR)에는, 본딩 와이어(BW)가 접속되어 있다.
더욱이, 표면 보호막(10) 상에 폴리이미드층 등의 유기 절연막으로 되는 유기 보호막(PI)이 형성되어 있다. 유기 보호막(PI)은, 패드 전극(PA)보다 회로 형성 영역(CR)의 안쪽을 넓게 덮지만, 패드 전극(PA), 가드링(GR), 및, 스크라이브 영역(SR)을 노출하고 있다.
다음에, 도 3에 나타내듯이, 가드링(GR)은, 반도체 기판(1)의 주면(1a)의 활성 영역(ACT)에 형성된 반도체 영역(SP), 플러그 전극(p1), 제1층 Cu배선(5), 플러그 전극(p2), 제2층 Cu배선(7), 플러그 전극(p3), 및, 제3층 Al배선(9)의 적층 구조로 구성되어 있다. 즉, 제3층 Al배선(9)은 플러그 전극(p3)에, 플러그 전극(p3)은 제2층 Cu배선층(7)에, 제2층 Cu배선층(7)은 플러그 전극(p2)에, 플러그 전극(p2)은 제1층 Cu배선(5)에, 제1층 Cu배선(5)은 반도체 영역(SP)에, 각각, 접속되고 있다. 또, 도 2에 도시와 같이, 가드링(GR)은, 회로 형성 영역(CR)의 전 둘레를 연속하여 둘러싸고 있다. 즉, 가드링(GR)을 구성하는 반도체 영역(SP), 플러그 전극(p1), 제1층 Cu배선(5), 플라스틱 전극(p2), 제2층 Cu배선(7), 플러그 전극(p3), 및, 제3층 Al배선(9)의 각각도, 회로 형성 영역(CR)의 전 둘레를 연속하여 둘러싸고 있다.
다음에, 도 3에 나타내듯이, 스크라이브 영역(SR)에는, 반도체 칩(CP)의 측면(측벽)(CPss)이 형성되고 있다. 측면(CPss)은, 반도체 칩(CP)의 주면(CPa)과 이면(CPb)과의 사이에 위치하는 면이며, 상대적으로, 가드링(GR), 패드 전극(PA) 또는 회로 형성 영역(CR)으로부터 가까운 측면(GV1s)과 상대적으로, 가드링(GR), 패드 전극(PA)은 회로 형성 영역(CR)으로부터 먼 측면(GV2s)과 측면(GV1s 및 GV2s)을 연결하는 접속면(GV1c)을 갖고 있다. 바꾸어 말하면, 가이링(GR), 패드 전극(PA) 또는 회로 형성 영역(CR)으로부터 가까운 측면(GV1s)은 주면(CPa)과 교차하고 있으며, 가드링(GR),패드 전극(PA) 또는 회로 형성 영역(CR)으로부터 먼 측면(GV2s)은 이면(CPb)과 교차하고, 이 2개의 측면(GV1s, GV2s)의 사이에 위치하는 면(접속면(GV1c))은, 이 2개의 측면(GV1s, GV2s)과 교차하고 있다.
측면(GV1s)은, 반도체 칩(CP)의 주면(CPa)으로부터 연속해서 연결되어 있으며, 측면(GV2s)은, 반도체 기판(1)의 이면(1b)으로부터 연속해서 연결되어 있다. 측면(GV1s 및 GV2s)은, 반도체 기판(1)의 이면(1b)에 대해서 수직으로 되어 있으며, 접속면(GV1c)은, 반도체 기판(1)의 이면(1b)에 대해서 평행이 되고 있다. 다만, 측면(GV1s)은, 반도체 기판(1)의 이면에 대해서 경사하고 있어도 좋다. 즉, 반도체 칩(CP)의 주면(CPa)에 연결되는 측면(GV1s)의 일단이, 접속면(GV1c)에 연결되는 측면(GV1s)의 타단 보다도, 보다 가드링(GR), 패드 전극(PA), 또는, 회로 형성 영역(CR)에 접근하고 있어도 좋다. 또, 접속면(GV1c)는, 반도체 기판(1)의 이면(1b)에 대해서 경사하고 있어도 좋다. 또, 접속면(GV1c)은, 직선은 아니고, 원호 등의 곡선이어도 좋다.
측면(GV1s)과 측면(GV2s) 간에 단차가 되는 접속면(GV1c)을 마련한 것으로, 반도체치프(CP)의 이면(CPb)으로부터 측면(CPss)에 기어올라가는 접착층(AD)을, 접속면(GV1c)으로 막을 수 있으며, 접착층(AD)이, 측면(GV1s)까지 기어올라가는 것을 방지할 수 있다.
여기서, 반도체 칩(1)의 이면(1b)을 기준으로서 측면(GV2s)의 길이(높이)(H1)는, 측면(GV1s)의 길이(높이)(H2－H1)보다 긴(높다) 것이 중요하다. 여기서, 길이(높이)(H2)는, 반도체 칩(CP)의 측면(CPss)에 있어서의, 반도체 칩(CP)의 이면(CPb)으로부터 표면 보호막(10)의 표면까지의 길이(높이)로 한다. 상기의 관계를, 환언하면, 측면(GV2s)의 길이(높이)(H1)는, 반도체 칩(CP)의 이면(CPb)으로부터 표면보호막(10)의 상면까지의 길이(높이)의 1/2보다 길다(높다). 또한, 반도체 칩(CP)의 이면(CPb)과 반도체 기판(1)의 이면(1b)은, 동일하다.
따라서, 측면(GV2s)을 충분히 확보하는 것으로, 다량의 접착층(AD)을 이용해서 반도체팁(CP)을 배선 기판(SUB)에 접착할 수 있기 때문에, 반도체 칩(CP)의 이면(CPb)의 전면을 접착층(AD)으로 덮을 수 있으며, 반도체 칩(CP)의 이면(CPb)와 배선 기판(SUB) 사이에 있어서, 접착층(AD) 중의 보이드의 발생을 저감 또는 방지할 수 있다.
또, 측면(GV1s)은, 소자 분리막(3a)의 저부보다 깊은 것이 중요하다. 즉,반도체 칩(CP)의 이면(CPb)으로부터 측면(CPss)으로 기어올라가는 접착층(AD)이, 반도체 칩프(CP)의 주면(CPa)의 근방까지 달하는 것을 방지할 수 있기 때문에, 접착층(AD)의 수축에 수반하는 응력에 기인하는 패드 전극(PA)과 본딩 와이어(BW)와의 접합부의 크랙을, 저감 또는 방지할 수 있다.
또, 층간 절연막(4, 5a, 6 또는 8)에 취약한 Low－k막을 사용했을 경우, 접착층(AD)이, 층간 절연막(4, 5a, 6 또는 8)에까지 도달하고 있으면, 접착층(AD)의 수축에 수반하는 응력에 의해, 층간 절연막(4, 5a, 6 또는 8)의 계면에 따라, 측면(GV1s)으로부터 회로 형성 영역(CR)으로 향해 크랙이 발생, 신장할 위험성도 있다. 그렇지만, 본 실시 형태에서는, 접착층(AD)이, 층간 절연막(4, 5a, 6 또는 8)에 까지 도달하지 않기 때문에, 위의 크랙의 발생, 신장을 방지할 수 있다.
또, 도 3 및 도 1로부터 분명한 바와 같이, 바깥 패드 전극(PA1)의 안쪽(반도체 칩(CP)의 주면(CPa)의 중앙부측, 회로 형성 영역(CR)의 중앙부측)에서는, 표면 보호막(10)은 유기 보호막(PI)으로 덮여 있다. 즉, 유기 보호막(PI)이 봉지체(EB)에 접촉하고 있다. 한편, 바깥 패드 전극(PA1)의 외측(스크라이브 영역(SR)측, 가드링(GR)측)에서는, 표면보호막(10)은 유기 보호막(PI)으로 덮이지 않고, 표면 보호막(무기 보호막)(10)이, 봉지체(EB)에 접촉하고 있다. 또한, 스크라이브 영역(SR)내에 있어서의 구성을 보다 상세하게 설명하면, 도 3에 나타내듯이, 봉지체(EB)는, 스크라이브 영역(SR)의 일부에 형성된 표면보호막(10)과 접촉하는 부분과 후술하는 다이싱 공정에 의해 노출한 반도체 칩(CP)의 접속면(GV1c)과 접촉하는 부분과 상기 스크라이브 영역(SR)의 일부와 반도체 칩(CP)의 접속면(GV1c)과의 사이에 위치하는 측면(GV1s)과 접촉하는 부분을 가지고 있다. 또, 바깥 패드 전극(PA1)은, 가드링(GR)에 근접하여 배치되어 있으며, 바깥 패드 전극(PA1)과 가드링(GR)과의 간격(L2)은, 바깥 패드 전극(PA1)의 장변 방향의 폭(L1) 보다 좁기(L2＜L1) 때문에 바깥 패드 전극(PA1)과 스크라이브 영역(SR)과의 사이에 유기 보호막(PI)을 배치하는 것이 곤란한 구조가 되고 있다.
바깥 패드 전극(PA1)의 외측에 유기 보호막(PI)이 배치되어 있지 않기 때문에, 바깥 패드 전극(PA1)의 안쪽에 비해, 바깥 패드 전극(PA1)의 외측에서는, 봉지체(EB)와 반도체 칩(CP)의 주면(CPa)과의 접착성이 낮고, 예를 들면, 온도 사이클 또는 실 사용시 등에, 봉지체(EB)가 반도체 칩(CP)의 주면(CPa)으로부터 박리하기 쉬운 구조로 되어 있다. 그리고, 봉지체(EB)와 반도체 칩(CP)의 주면(CPa)과의 사이에 박리가 발생하면, 온도 사이클 또는 실 사용시 등에 있어서, 본딩 와이어(BW)와 바깥 패드 전극(PA1)과의 접합부에 크랙이 발생하기 쉽게 된다. 그렇지만, 반도체 칩(CP)의 측면(Cpss)을 덮는 접착층(AD)이, 측면(GV2s)까지 밖에 기어오르지 않고 , 측면(GV1s)에 이르는 일이 없기 때문에, 접착층(AD)의 수축에 의해 발생하는, 본딩 와이어(BW)와 바깥 패드 전극(PA1)과의 접합부의 크랙을, 저감 또는 방지할 수 있다.
따라서, 바깥 패드 전극(PA1)의 외측에, 유기 보호막(PI)이 존재하지 않는 구조에 있어서도, 상기 크랙을 저감 또는 방지할 수 있다. 또, 바깥 패드 전극(PA1)과 스크라이브 영역(SR)과의 사이에 유기 보호막(PI)을 배치할 수 없을 만큼, 바깥 패드 전극(PA1)을 스크라이브 영역(SR)에 접근시키고 있기 때문에, 반도체 칩(CP)의 소형화가 달성될 수 있다. 더욱이, 도 2에 나타내는 안 패드 전극(PA2)을 바깥 패드 전극(PA1)으로 치환하여 모든 패드 전극(PA)을 바깥 패드 전극(PA1)으로 하는 것도 가능하고, 그 경우, 더한층, 반도체 칩(CP)의 소형화가 가능해진다.
＜반도체 장치의 제조 방법＞
도 4는, 본 실시 형태에 있어서의 반도체 장치의 제조 공정을 나타내는 프로세스 플로우 도이다. 도 5는, 본 실시 형태에 있어서의 반도체 장치의 제조 공정 중의 평면도이다. 도 6은, 도 5의 Y－Y선에 따르는 단면도이다. 도 7로부터 도 8은, 본 실시 형태에 있어서의 반도체 장치의 제조공정 중의 단면도이다. 또한 도 6~도 8은, 반도체 웨이퍼의 개략적인 단면도이다. 도 9~도 11은, 본 실시 형태에 있어서의 반도체 장치의 제조 공정 중의 평면도이다. 도 12는, 본 실시 형태에 있어서의 반도체 장치의 제조 공정 중의 단면도이다.
본 실시 형태의 반도체 장치의 제조 방법은, 도 4에 나타내는 제조 공정을 포함한다.
우선, 도 4의 프로세스 플로우에 나타내는 「반도체 웨이퍼(WF)준비」공정(스텝 S1)을 실시한다.
도 5에 나타내듯이, 반도체 웨이퍼(WF)는, 행렬상으로 배치된 복수의 회로 형성 영역(CR)과 복수의 회로 형성 영역(CR) 사이에 배치된 격자모양의 스크라이브 영역(SR)을 가진다. 도 3에 나타내듯이, 각 회로 형성 영역(CR)에는, n채널형 MIS 트랜지스터(Qn) 및 p채널형 MIS 트랜지스터(Qp), 그들의 위에 형성된 복수의 다층 배선 구조 및 복수의 패드 전극(PA)이 형성되어 있다. 더욱이, 도 2 및 도 3에 나타내는 바와 같이, 회로 형성 영역(CR)과 스크라이브 영역(SR)과의 사이에는, 가드링(GR)이 형성되어 있다.
도 6은, 도 5의 Y－Y선에 따르는 단면도이다. 도 6에 나타내듯이, 회로 형성 영역(CR)과 스크라이브 영역(SR)이, 교대로 배치되고 있으며, 회로 형성 영역(CR)과 스크라이브 영역(SR)과의 경계에 가드링(GR)이 배치되어 있다.
다음에, 도 4의 프로세스 플로우에 나타내는 「제1 다이싱」공정(스텝 S2)을 실시한다.
도 7에 나타내듯이, 폭(W1)의 다이싱 블레이드(DB1)를 이용해서, 반도체 웨이퍼(WF)의 스크라이브 영역(SR) 내에, 깊이(D1), 폭(W1)의 홈(GV1)을 형성한다. 홈(GV1)은, 반도체 웨이퍼(WF)의 주면(WFa)에 형성되며, 이면(WFb)에는 도달하지 않고, 홈(GV1) 내에는, 측면(GV1s)과 저면(GV1b)이 형성된다. 여기서, 홈(GV1)의 깊이(D1)는, 도 3에 나타내는 측면(GV1s)의 길이(H2－H1)와 동일하다.
다음에, 도 4의 프로세스 플로우에 나타내는 「제2 다이싱」공정(스텝 S3)을 실시한다.
도 8에 나타내듯이, 폭(W2)의 다이싱 블레이드(DB2)를 이용하여, 반도체 웨이퍼(WF)의 스크라이브 영역(SR) 내에, 깊이(D2), 폭(W2)의 홈(GV2)을 형성한다. 홈(GV2)의 폭(W2)은, 홈(GV1)의 폭(W1)보다 좁고(W2＜W1), 홈(GV2)은, 홈(GV1)의 안쪽에 형성한다. 즉, 홈(GV1)의 저면(GV1b)으로부터 반도체 웨이퍼(WF)의 이면(WFb)에 이르는 홈(GV2)을 형성한다. 홈(GV2) 내에는, 측면(GV2s)이 형성되며, 측면(GV2s)과 측면(GV1s)과의 사이에는, 저면(GV1b)의 일부인 접속면(GV1c)이 형성된다. 여기서, 홈(GV2)의 깊이(D2)는, 도 3에 나타내는 측면(GV2s)의 길이(H1)와 동일하다.
이와 같이, 반도체 웨이퍼(WF)에 「제1 다이싱」공정 및 「제2 다이싱」공정을 실시해서, 반도체 웨이퍼(WF)로부터 복수의 반도체 칩(CP)을 형성한다. 그리고, 각각의 반도체 칩(CP)은, 측면(GV1s), 측면(GV2s), 및, 접속면(GV1c)을 포함한 측면(CPss)을 가진다.
다음에, 도 4의 프로세스 플로우에 나타내는 「칩 본딩」공정(스텝 S4)을 실시한다.
우선, 도 9에 나타내듯이, 매트릭스 기판(기재)(20)을 준비한다. 매트릭스기판(20)은, 행렬상으로 배치된 디바이스 영역(22)과 행렬상으로 배치된 복수의 디바이스 영역(22)의 주위를 둘러싸는 프레임 부분(21)과 프레임 부분(21)과 디바이스 영역(22)과의 사이, 및, 인접 디바이스 영역(22) 사이에 설치된 절단선(DL)을 가진다. 그리고, 디바이스 영역(22)에는, 칩 탑재부(23)와 그 주위에 배치된 복수의 본딩 랜드(BL1)가 형성되어 있다. 칩 탑재부(23)는, 도 2에 나타내는 반도체 칩(CP)의 평면 형상과 같다.
다음에, 도 9에 나타내듯이, 칩 탑재부(23)의 중앙부에, 페이스트 형의 접착층(AD)을 원형으로 도포한다. 접착층(AD)은, 예를 들면, 알루미나 등의 필러를 함유하는 에폭시 수지로 구성되어 있다.
다음에, 도 10에 나타내듯이, 도 9에 나타낸 칩 탑재부(23)에, 반도체 칩(CP)을 가압 부착해서, 접착층(AD)을 통해서, 매트릭스 기판(20)의 디바이스 영역(22)에, 반도체 칩(CP)을 접착한다. 페이스트 형의 접착층(AD)을 가열해서용제를 기화시키는 것으로, 디바이스 영역(22)에, 반도체 칩(CP)을 접착한다. 또한, 이 디바이스 영역(22)은, 도 1에 나타내는 배선 기판(SUB)에 상당한다. 이 때, 도 1에 나타내듯이, 반도체 칩(CP)의 이면(CPb)의 전면이 접착층(AD)으로 덮이도록, 비교적 다량의 페이스트 형의 접착층(AD)을 이용하기 때문에, 도 10에 나타내듯이, 접착층(AD)은, 반도체 칩(CP)의 전 주위에 걸쳐서, 반도체 칩(CP)의 주위로부터 돌출하고, 도 3에 나타내듯이 반도체 칩(CP)의 측면(CPss)으로 기어오른다.
그렇지만, 반도체 칩(CP)의 측면(CPss)이, 측면(CV1s) 및 측면(CV2s)을 가지기 때문에, 도 3에 나타내듯이, 접착층(AD)은, 측면(GV2s)을 덮을 뿐으로, 접속면(GV1c)을 넘어 측면(GV1s)에 도달하는 것은 없다.
다음에, 도 4의 프로세스 플로우에 나타내는「와이어 본딩」공정(스텝 S5)을 실시한다.
도 11에 나타내듯이, 반도체 칩(CP)에 형성된 복수의 바깥 패드 전극(PA1) 및 복수의 안 패드 전극(PA2)을, 본딩 와이어(BW)를 이용해서, 본딩 랜드(BL1)에 접속한다. 본딩 와이어(BW)는, 예를 들면, 동(Cu) 선으로 되지만, 금(Au) 선을 이용해도 좋다.
다음에, 도 4의 프로세스 플로우에 나타내는 「수지 봉지」공정(스텝 S6)을 실시한다.
도 12에 나타내듯이, 「칩 본딩」공정 및 「와이어 본딩」이 완료한 후, 매트릭스 기판(20) 상의 복수의 반도체 칩(CP) 및 본딩 와이어(BW)를, 봉지체 (EB)로 덮는다. 「수지 봉지」공정에서는, 예를 들면, 트랜스퍼 몰드법을 이용한다. 또한, 도 12에는, 1개의 디바이스 영역(22)만을 나타내고 있다.
다음에, 도 4의 프로세스 플로우에 나타내는 「땜납 볼(SB) 형성」공정(스텝 S7) 및「개편화」공정(스텝 S8)을 실시한다.
다음에, 도 12에 나타내는 매트릭스 기판(20)의 볼 랜드(BL2) 상에 땜납 볼(SB)을 형성한 후, 도 9에 나타내는 절단선(DL)을 따라, 봉지체(EB)와 매트릭스 기판(20)을 절단하여 개편화함으로써, 도 1에 나타내는 반도체 장치(SD)를 형성한다.
(변형예)
이상, 본 발명자에 의해 된 발명을 실시 형태에 근거해 구체적으로 설명했지만, 본 발명은 상기 실시 형태로 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 여러 가지 변경가능한 것은 말할 필요도 없다. 이하에, 복수의 변형예를 나타내지만, 각각의 변형예를 적의 조합해 실시하는 것도 가능하다.
＜변형예 1＞
도 13은, 상기 실시 형태의 도 9에 관한 변형예이다.
도 13에서는, 매트릭스 기판(20)의 정방형의 칩 탑재부(23)의 대향하는 모서리부를 연결한다. 마찬가지로, 십자형으로 페이스트 형의 접착층(AD1)을 도포한다. 접착층(AD1)의 도포 영역을 십자형으로 함으로써, 반도체 칩(CP)의 이면(CPb)에 균일한 막후로 접착층(AD1)을 형성할 수 있다.
또한, 상기 실시 형태에서는, BGA형의 반도체 장치를 예에 설명을 했지만, QFP(Quad Flat Package) 형태의 반도체 장치 또는 SOP(Small Outline Package) 형의 반도체 장치에도 적용 가능하고, 그 경우, 상기 실시 형태의 배선 기판(기재)(SUB)이, 리드 프레임(기재)으로, 본딩 랜드(BL1)가 리드(단자)로 치환된다. 그리고, 반도체 칩(CP)은 리드 프레임의 다이 패드(탭, 칩 탑재부)의 주면상에 접착층(AD)을 통해서 탑재된다. 또, 다이 패드와 리드는, 예를 들면, 동(Cu) 재로 된다.
AD, AD1　접착층
BA　볼부
BL1　본딩 랜드(단자)
BL2　볼 랜드(단자)
BR　본딩 영역
BW　본딩 와이어
CL　코어층
CP　반도체 칩
CPa　주면
CPb　이면
CPs　변
CPss　측면(측벽)
CR　회로 형성 영역
DB1, DB2　다이싱 블레이드
DL　절단선
EB　봉지체(봉지 수지)
GR　가드링
GV1, GV2　홈
GV1s, GV2s　측면(측벽)
GV1b　저면
GV1c　접속면
PA　패드 전극
PA1　바깥 패드 전극
PA2　안 패드 전극
PBR　프로브 영역
PI　유기 보호막(보호막)
SB　땜납 볼
SD　반도체 장치
SFa, SFb　솔더 레지스트 층
SP　반도체 영역
SR　스크라이브 영역
SUB　배선 기판(기재)
SUBa　주면
SUBb　이면
WF　반도체 웨이퍼
WFa　주면
WFb　이면
1　반도체 기판
1a　주면
1b　이면
2P　p형 웰
2N　n형 웰
3　소자 분리 홈
3a　소자 분리막
4, 5 a, 6, 8 층간 절연막
5　제1 층 Cu배선
7　제2 층 Cu배선
9　제3 층 Al배선
10　표면 보호막(보호막)
10a　패드 통로(통로)
20　매트릭스 기판(기재)
21　프레임 부분
22　디바이스 영역
23　칩 탑재부
100　프로브 마크(외상)

Claims (16)

  1. 기재와,
    상기 기재의 주위에 위치하는 복수의 단자와,
    상기 기재상에 접착층을 통해서 탑재되고, 복수의 제1 패드 전극을 가지는 반도체 칩과,
    상기 복수의 제1 패드 전극과 상기 복수의 단자를 접속하는 복수의 본딩 와이어와,
    상기 기재, 상기 복수의 단자, 상기 반도체 칩 및 상기 복수의 본딩 와이어를 봉지하는 봉지체를 갖고,
    상기 반도체 칩은, 제1 주면과, 상기 제1 주면의 반대 측에 위치하는 이면과, 상기 제1 주면과 상기 이면과의 사이에 위치하는 측면을 가지며,
    상기 제1 주면은, 제1 변을 포함한 형상으로 이루어지고,
    상기 제1 주면은, 회로 형성 영역과 상기 회로 형성 영역을 둘러싸는 스크라이브 영역을 가지며,
    상기 복수의 제1 패드 전극은, 상기 제1 변을 따라서, 또한, 상기 회로 형성 영역의 주변부에 배치되며,
    상기 반도체 칩은, 무기 절연막으로 되며, 상기 복수의 제1 패드 전극을 노출하고, 상기 회로 형성 영역 및 상기 스크라이브 영역의 일부를 덮는 제1 보호막과 유기 절연막으로 되며, 상기 제 1 보호막 상에 형성되고, 또한, 상기 복수의 제1 패드 전극 및 상기 스크라이브 영역을 노출하고, 상기 회로 형성 영역을 덮는 제2 보호막을 가지며,
    상기 봉지체는, 상기 회로 형성 영역에 있어서, 상기 제 2 보호막과 접촉하고 있으며, 또, 상기 스크라이브 영역의 일부, 및, 상기 복수의 제1 패드 전극과 상기 스크라이브 영역과의 사이의 영역에 있어서, 상기 제 2 보호막과 접촉하지 않고, 상기 제1 보호막과 접촉하고 있으며,
    상기 반도체 칩의 상기 측면은, 상기 스크라이브 영역에 위치하고, 상기 제1 주면에 연결되는 제1 측면과 상기 이면에 연결되는 제2 측면을 가지며, 상기 제1 측면은, 상기 제2 측면에서보다도 상기 회로 형성 영역 측에 위치하고, 상기 제2 측면은, 상기 제1 측면보다 길고,
    상기 접착층은, 상기 반도체 칩의 상기 이면의 전면을 덮으며, 또한, 상기 반도체 칩의 상기 제2 측면을 덮고 있으며, 상기 제1 측면은, 상기 접착층으로 덮이지 않고, 상기 봉지체와 접촉하고 있는, 반도체 장치.
  2. 청구항 1에 있어서,
    상기 반도체 칩은, 제2 주면을 가지는 반도체 기판과 상기 제2 주면에 형성되며 소자분리막으로 둘러싸인 활성 영역을 가지며,
    상기 반도체 칩의 상기 회로 형성 영역은, 상기 활성 영역에 형성되며, 게이트 전극, 소스 영역 및 드레인 영역을 포함하는 MISFET를 가지는, 반도체 장치.
  3. 청구항 2에 있어서,
    상기 제1 측면은, 상기 제1 주면을 기준으로 해서, 상기 소자 분리막보다도 상기 반도체 칩의 상기 이면 측에 도달하고 있는, 반도체 장치.
  4. 청구항 1에 있어서,
    평면에서 보아, 상기 회로 형성 영역과 상기 스크라이브 영역과의 사이에 위치하고, 상기 회로 형성 영역의 주위를 연속해서 둘러싸는 가드링을 더 갖는, 반도체 장치.
  5. 청구항 4에 있어서,
    상기 복수의 제1 패드 전극 아래에 형성된 층간 절연막을 더 가지며,
    상기 층간 절연막은, 상기 복수의 제1 패드 전극과 접촉하고,
    상기 가드링은, 상기 층간 절연막 상에 접촉하여 형성된 배선층을 포함하는, 반도체장치.
  6. 청구항 5에 있어서,
    상기 가드링은, 상기 층간 절연막에 매립되며, 상기 배선층에 접속된 플러그 전극을 포함하는, 반도체 장치.
  7. 청구항 4에 있어서,
    상기 복수의 제1 패드 전극의 각각은, 상기 본딩 와이어가 접속된 제1 본딩 영역과 상기 제 1 본딩 영역에 인접하는 제1 프로브 영역을 가지며,
    상기 제1 변에 직교하는 방향에 있어서, 상기 제1 본딩 영역은, 상기 제1 프로브 영역보다, 상기 제1 변에 가까운 측에 배치되어 있는, 반도체 장치.
  8. 청구항 7에 있어서,
    상기 복수의 제1 패드 전극의 각각은, 상기 제1 변에 직교하는 방향에 있어서, 제1 폭을 갖고 또한, 상기 제1 변을 따라 연재하는 상기 가드링으로부터 제1 거리만큼 떨어져서 배치되어 있으며,
    상기 제1 거리는, 상기 제1 폭보다 작은, 반도체 장치.
  9. 청구항 7에 있어서,
    상기 제1 변을 따라 배치된 제2 패드 전극을 더 가지며,
    상기 제2 패드 전극은, 상기 본딩 와이어가 접속된 제2 본딩 영역과, 상기 제2 본딩 영역에 인접하는 제2 프로브 영역을 가지며,
    상기 제1 변에 직교하는 방향에 있어서, 상기 제2 프로브 영역은, 상기 제2 본딩 영역보다, 상기 제1 변에 가까운 측에 배치되고 있는, 반도체 장치.
  10. 청구항 9에 있어서,
    상기 제1 프로브 영역과 상기 제2 프로브 영역은, 상기 제1 변에 평행한 방향에 있어서, 직선적으로 배치되어 있는, 반도체 장치.
  11. 청구항 9에 기재의 반도체 장치에 대해,
    상기 제1 변에 직교하는 방향에 있어서, 상기 제2 패드 전극과 상기 제1변과의 사이에는, 상기 제2 보호막이 형성되어 있는, 반도체 장치.
  12. 청구항 1에 있어서,
    상기 반도체 칩은, 단결정 실리콘으로 이루어지고,
    상기 접착층 및 상기 봉지체의 각각은, 에폭시 수지로 이루어지는, 반도체 장치.
  13. (a) 회로 형성 영역과, 상기 회로 형성 영역을 둘러싸는 스크라이브 영역과, 상기 회로 형성 영역의 주변부에 형성된 복수의 패드 전극을 가지는 반도체 웨이퍼를 준비하는 공정,
    (b) 상기 스크라이브 영역을 따라, 제1 깊이 및 제1 폭을 가지는 제1 홈을 형성하는 공정,
    (c) 상기 스크라이브 영역을 따라, 상기 제1 홈 내에, 상기 제1 깊이보다 깊은 제2 깊이와, 상기 제1폭보다 좁은 제2폭을 가지는 제2 홈을 형성하고, 상기 반도체 웨이퍼를 복수의 반도체 칩으로 분할하는 공정,
    (d) 복수의 단자를 가지는 기재상에, 접착층을 통해서, 상기 반도체 칩을 접착하는 공정,
    (e) 상기 반도체 칩의 상기 복수의 패드 전극과, 상기 복수의 단자를, 복수의 본딩 와이어로 접속하는 공정,
    (f) 상기 기재, 상기 복수의 단자, 상기 반도체 칩 및 상기 복수의 본딩 와이어를 수지 봉지하고, 봉지체를 형성하는 공정을 가지며,
    상기 반도체 칩은, 제1 주면과 상기 제1 주면의 반대 측에 위치하는 이면과 상기 제1 주면과 상기 이면과의 사이에 위치하는 측면을 가지며,
    상기 제1 주면은, 제1 변을 포함하는 형상으로 이루어지고, 상기 회로 형성 영역과, 상기 회로 형성 영역을 둘러싸는 상기 스크라이브 영역을 가지며,
    상기 반도체 칩은, 무기 절연막으로 되고, 상기 복수의 패드 전극을 노출하고, 또한, 상기 회로 형성 영역 및 상기 스크라이브 영역의 일부를 덮는 제1 보호막과, 유기 절연막으로 되고, 상기 제1 보호막 상에 형성되며, 또한, 상기 복수의 패드 전극 및 상기 스크라이브 영역을 노출하고, 상기 회로 형성 영역을 덮는 제2 보호막을 가지며,
    상기 봉지체는, 상기 회로 형성 영역에 있어서, 상기 제2 보호막과 접촉하고 있으며, 또, 상기 스크라이브 영역의 일부, 및, 상기 복수의 패드 전극과 상기 스크라이브 영역과의 사이의 영역에 있어서, 상기 제 2 보호막과 접촉하지 않고, 상기 제1 보호막과 접촉하고 있으며,
    상기 반도체 칩의 상기 측면은, 상기 제1 홈에 의해 형성된 제1 측면과, 상기 제2 홈에 의해 형성된 제2 측면과, 상기 제1 측면과 상기 제2 측면을 연결하는 접속면을 가지며,
    상기 접착층은, 상기 반도체 칩의 상기 이면의 전면을 덮고, 또한, 상기 반도체 칩의 상기 제2 측면을 덮고 있으며, 상기 제1 측면은, 상기 접착층으로 덮이지 않고, 상기 봉지체와 접촉하고 있는, 반도체 장치의 제조 방법.
  14. 청구항 13에 있어서,
    상기(d) 공정은,
    (d－1) 상기 기재에 상기 접착층을 공급하는 공정,
    (d－2) 상기 접착층에 상기 반도체 칩을 압압 하는 공정을 가지는, 반도체 장치의 제조 방법.
  15. 청구항 14에 있어서,
    상기(d－1) 공정에 있어서,
    평면에서 보아, 원형의 상기 접착층을 공급하는, 반도체 장치의 제조 방법.
  16. 청구항 14에 기재의 반도체 장치의 제조 방법에 있어서,
    상기 반도체 칩은, 평면에서 보아, 직사각형을 가지며,
    상기 (d－1) 공정에 있어서,
    평면에서 보아, 상기 직사각형의 반도체 칩의 대향하는 모서리부를 연결하도록 십자형의 상기 접착층을 공급하는, 반도체 장치의 제조 방법.
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