TWI730028B - 半導體裝置及其製造方法 - Google Patents

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TWI730028B
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pad
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出口善宣
渡邊彰信
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日商瑞薩電子股份有限公司
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    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/48817—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
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Abstract

半導體裝置是具有：半導體基板(SB)、及形成於半導體基板(SB)的主面上的配線構造。配線構造所含的複數的配線層之中的最上的第1配線層是包含焊墊(PD)，焊墊(PD)是具有：用以接合銅線的第1領域、及用以使探針接觸的第2領域。比配線構造所含的複數的配線層之中的第1配線層更下1個的第2配線層是包含被配置於焊墊(PD)的正下面的配線(M6)，配線(M6)是被配置於焊墊(PD)的第1領域以外的領域的正下面，在焊墊(PD)的第1領域的正下面是與配線(M6)同層的導體圖案未被形成。

Description

半導體裝置及其製造方法
本發明是有關半導體裝置及其製造方法，例如可適宜利用在連接銅線的半導體裝置及其製造方法。
在半導體晶片的焊墊是連接有接合線。連接至焊墊的接合線是有金線，但近年來檢討使用銅線。
在日本特開2014-143236號公報(專利文獻1)中揭示有關於可適用在銅打線接合的半導體裝置的技術。
[先行技術文獻] [專利文獻]
[專利文獻1]日本特開2014-143236號公報
在連接銅線的半導體裝置中，希望使可靠度提升。
其他的課題及新穎的特徵可由本說明書的記述及附圖明確得知。
若根據一實施形態，則半導體裝置是具有：具有焊墊的半導體晶片、及被電性連接至前述半導體晶片的前述焊墊的銅線、及將前述半導體晶片及前述銅線密封的密封樹脂部。在前述半導體晶片中，前述焊墊是具有：用以接合前述銅線的第1領域、及使探針接觸的第2領域。在前述半導體晶片中，比前述焊墊更下1個的配線層是包含被配置於前述焊墊的正下面的複數的第1配線，前述複數的第1配線的各者是被配置於前述焊墊的前述第1領域以外的領域的正下面，在前述焊墊的前述第1領域的正下面，與前述複數的第1配線的各者同層的導體圖案是未被形成，前述元件領域，係與前述第1領域及前述第2領域的各者重疊。
若根據一實施形態，則半導體裝置是具有：半導體基板、及被形成於前述半導體基板的主面上的配線構造。前述配線構造所含的複數的配線層之中的最上的第1配線層是包含焊墊，前述焊墊是具有：用以接合銅線的第1領域、及用以使探針接觸的第2領域。比前述配線構造所含的前述複數的配線層之中的前述第1配線層更下1個的第2配線層是包含被配置於前述焊墊的正下面的複數的第1配線，前述複數的第1配線的各者是被配置於前述焊墊的前述第1領域以外的領域的正下面，在前述焊墊的前述第1領域的正下面，與前述複數的第1配線的各者同層的導體圖案是未被形成，前述元件領域，係與前述第1領域及前述第2領域的各者重疊。
若根據一實施形態，則半導體裝置的製造工 程是具有：(a)準備半導體基板的工程、(b)在前述半導體基板的主面的元件領域形成複數的半導體元件的工程；(c)在前述元件領域上形成配線構造的工程、(d)使探針接觸於前述配線構造所含的複數的配線層之中的最上的第1配線層中所含的焊墊，而進行探針檢查的工程、及(e)將銅線電性連接至前述焊墊的工程。前述焊墊是具有：用以接合前述銅線的第1領域、及用以使前述探針接觸的第2領域。
比前述複數的配線層之中的前述第1配線層更下1個的第2配線層是包含被配置於前述焊墊的正下面的複數的第1配線，前述複數的第1配線的各者是被配置於前述焊墊的前述第1領域以外的領域的正下面，在前述焊墊的前述第1領域的正下面，與前述複數的第1配線同層的導體圖案是未被形成，前述元件領域，係與前述第1領域及前述第2領域的各者重疊。
若根據一實施形態，則可使半導體裝置的可靠度提升。
1‧‧‧MISFET
AM1‧‧‧含Al導電膜
BD1、BD2‧‧‧接合材
BL‧‧‧焊錫球
BLD‧‧‧連接端子
BR1、BR2‧‧‧屏障導體膜
BW‧‧‧接合線
BW101、BW201‧‧‧銅線
CH‧‧‧晶片邊
CR‧‧‧龜裂
CP、CP101、CP201‧‧‧半導體裝置
DL‧‧‧導電性端面
DP‧‧‧晶粒焊墊
GE‧‧‧閘極電極
IL1、IL2、IL3、IL4、IL5、IL6、IL7、IL8‧‧‧層間絕緣膜
LD‧‧‧引腳
M1、M2、M3、M4、M4、M5、M6、M6a、M6b‧‧‧配線
MR1、MR2‧‧‧密封部
OP‧‧‧開口部
PA、PA101、PA201‧‧‧探針接觸領域
PV‧‧‧絕緣膜
PC‧‧‧配線基板
PD、PD1、PD2、PD101、PD201‧‧‧焊墊
PKG、PKG1、PKG2‧‧‧半導體裝置
SB‧‧‧半導體基板
SD‧‧‧源極．汲極領域
SH‧‧‧開口部
ST‧‧‧元件分離領域
V1‧‧‧柱塞
V2、V3、V4、V5、V6、V7‧‧‧導孔部
WA、WA101、WA201‧‧‧接合線接合領域
圖1是一實施形態的半導體裝置的全體平面圖。
圖2是表示使圖1的半導體裝置(半導體晶片)封裝化後的半導體裝置(半導體封裝)之一例的剖面圖。
圖3是表示使圖1的半導體裝置(半導體晶片)封裝化後的半導體裝置(半導體封裝)的其他的一例的剖面圖。
圖4是表示圖2所示的半導體裝置的製造工程的製程 流程圖。
圖5是表示圖3所示的半導體裝置的製造工程的製程流程圖。
圖6是一實施形態的半導體裝置的要部剖面圖。
圖7是一實施形態的半導體裝置的要部剖面圖。
圖8是表示在圖7所示的焊墊電性連接有接合線的狀態的剖面圖。
圖9是一實施形態的半導體裝置的要部平面圖。
圖10是一實施形態的半導體裝置的要部平面圖。
圖11是表示在探針檢查時使探針接觸於焊墊的樣子的剖面圖。
圖12是一實施形態的半導體裝置的製造工程中的要部剖面圖。
圖13是接續於圖12的半導體裝置的製造工程中的要部剖面圖。
圖14是接續於圖13的半導體裝置的製造工程中的要部剖面圖。
圖15是接續於圖14的半導體裝置的製造工程中的要部剖面圖。
圖16是接續於圖15的半導體裝置的製造工程中的要部剖面圖。
圖17是接續於圖16的半導體裝置的製造工程中的要部剖面圖。
圖18是接續於圖17的半導體裝置的製造工程中的要部剖面圖。
圖19是接續於圖18的半導體裝置的製造工程中的要部剖面圖。
圖20是第1檢討例的半導體裝置的要部剖面圖。
圖21是表示在圖20所示的焊墊電性連接有銅線的狀態的剖面圖。
圖22是第2檢討例的半導體裝置的要部剖面圖。
圖23是表示在圖22所示的焊墊電性連接有銅線的狀態的剖面圖。
圖24是一實施形態的半導體裝置的要部平面圖。
圖25是一實施形態的半導體裝置的要部平面圖。
圖26是一實施形態的半導體裝置的要部平面圖。
圖27是一實施形態的半導體裝置的要部平面圖。
圖28是一實施形態的半導體裝置的要部平面圖。
圖29是一實施形態的半導體裝置的要部平面圖。
圖30是一實施形態的半導體裝置的要部平面圖。
圖31是一實施形態的半導體裝置的要部平面圖。
圖32是表示焊墊領域的配列的例子的平面圖。
圖33是表示焊墊領域的配列的例子的平面圖。
在以下的實施形態中基於方便起見有其必要時，分割成複數的部分或實施形態來進行說明，但除特別明示的情況，該等不是彼此無關者，一方是處於另一方的 一部分或全部的變形例、詳細說明、補足說明等詳細等的關係。並且，在以下的實施形態中，言及要素的數目等(包含個數，數值，量，範圍等)時，除了特別明示時及原理上明確限於特定的數目時等以外，並不限定於其言及的數目，亦可為言及的數目以上或以下。而且，在以下的實施形態中，其構成要素(亦包含要素步驟等)除了特別明示時及原理上明確為必須時等以外，當然不一定是必須者。同樣，在以下的實施形態中，言及構成要素等的形狀，位置關係等時，除了特別明示時及原理上明確不是時等以外，包含實質上近似或類似其形狀等者。此情形是有關上述數值及範圍等也同樣。
以下，根據圖面詳細說明實施形態。另外，在用以說明實施形態的全圖中，對於具有同一機能的構件是附上同一的符號，其重複的說明是省略。並且，在以下的實施形態中，除了特別必要時以外是以同一或同樣的部分的說明為原則不重複。
並且，在實施形態所使用的圖面中，即使是剖面圖，有時也會為了容易看圖面而省略剖面線。而且，即使是平面圖，也有時為了容易看圖面而附上剖面線。
(實施形態) <有關半導體晶片的全體構造>
參照圖面說明本實施形態的半導體裝置。
圖1是本實施形態的半導體裝置(半導體晶 片)CP的全體平面圖，圖1是表示半導體裝置CP的上面側的全體平面圖。
本實施形態的半導體裝置(半導體晶片)CP是具有：一方的主面之上面、及與上面相反側的主面之背面(下面)，在圖1中顯示半導體裝置CP的上面。另外，在半導體裝置CP中，將形成有焊墊PD的側的主面稱為半導體裝置CP的上面，將與形成有焊墊PD的側的主面(亦即上面)相反側的主面稱為半導體裝置CP的背面。
半導體裝置CP是如圖1所示般，在上面側具有複數的焊墊(焊墊電極、電極焊墊、接合焊墊)PD。焊墊PD是作為半導體裝置CP的外部連接用的端子之機能。焊墊PD是打線接合用的焊墊，使用半導體裝置CP來製造半導體封裝等時，接合線(對應於後述的接合線BW)會被電性連接至焊墊PD。
半導體裝置CP的平面形狀是四角形狀，更特定的是矩形狀，但亦可使矩形的角持圓弧。如圖1所示般，在半導體裝置CP的上面，複數的焊墊PD會沿著外周來排列配置。圖1的情況是在半導體裝置CP的上面，沿著四邊來配置(配列)複數的焊墊PD，但並非限於此，也可能有沿著三邊、二邊或一邊來配置(配列)複數的焊墊PD的情況。並且，圖1的情況，焊墊是配列成1列，但並非限於此，例如亦可配列成2列，且配列成所謂的交錯配列。又，半導體裝置CP所具備的焊墊PD的數量是可因應所需來變更。
<有關半導體封裝構造>
圖2是模式性表示使本實施形態的半導體裝置(半導體晶片)CP封裝化的半導體裝置(半導體封裝)PKG之一例的剖面圖，圖3是表示其他的一例的剖面圖。另外，將圖2所示的半導體裝置PKG附上符號PKG1而稱為半導體裝置PKG1，將圖3所示的半導體裝置PKG附上符號PKG2而稱為半導體裝置PKG2。
圖2所示的半導體裝置(半導體封裝)PKG1是利用導線架來製造的半導體封裝。半導體裝置PKG1是具有：半導體裝置(半導體晶片)CP、支撐或搭載半導體裝置CP的晶粒焊墊(晶片搭載部)DP、複數的引腳LD、分別電性連接複數的引腳LD和半導體裝置CP的上面的複數的焊墊PD之複數的接合線(bonding wire)BW、及將該等密封的密封部MR1。
密封部(密封樹脂部)MR1是密封樹脂部，例如由熱硬化性樹脂材料等的樹脂材料等所成，亦可包含填充物等。藉由密封部MR1來密封半導體裝置CP、複數的引腳LD及複數的接合線BW，被電性及機械性地保護。
半導體裝置CP是以半導體裝置CP的上面會朝上方的方式搭載(配置)於晶粒焊墊DP的上面上，半導體裝置CP的背面會經由接合材(黏晶材、黏著材)BD1來接合固定於晶粒焊墊DP的上面。並且，半導體裝置CP是被密封於密封部MR1內，未從密封部MR1露出。
引腳(引腳部)LD是由導電體所成，較理想是由銅(Cu)或銅合金等的金屬材料所成。各引腳LD是由引腳LD之中位於密封部MR1內的部分的內引腳(inner lead)部及引腳LD之中位於密封部MR1外的部分的外引腳(outer lead)部所成，外引腳部是從密封部MR1的側面突出至密封部MR1外。
各引腳LD的外引腳部是被折彎加工成外引腳部的端部附近的下面會比密封部MR1的下面更若干位於下面。引腳LD的外引腳部是作為半導體裝置PKG1的外部端子之機能。
半導體裝置CP的上面的各焊墊PD是經由導電性連接構件之接合線(bonding wire)BW來電性連接至各引腳LD的內引腳部。亦即，各接合線BW的兩端之中，一方的端部是被連接至半導體裝置CP的各焊墊PD，另一方的端部是被連接至各引腳LD的內引腳部的上面。接合線BW是具有導電性，具體而言，以銅(Cu)為主成分的銅(Cu)接合線。接合線BW是被密封於密封部MR1內，未從密封部MR1露出。
另外，在此是針對半導體裝置PKG1為QFP(Quad Flat Package)型的半導體封裝的情況進行說明，但並非限於此，亦可為各種的變更，例如亦可為QFN(Quad Flat Non-leaded package)構成、SOP(Small Out-line Package)構成等之類的別的封裝構成。
圖3所示的半導體裝置(半導體封裝)PKG2是 利用配線基板來製造的半導體封裝。半導體裝置PKG2是具有：半導體裝置(半導體晶片)CP、搭載(支撐)半導體裝置CP的配線基板PC、將半導體裝置CP的上面的複數的焊墊PD與對應於彼的配線基板PC的複數的連接端子BLD電性連接之複數的接合線BW、及覆蓋包含半導體裝置CP和接合線BW的配線基板PC的上面之密封部MR2。半導體裝置PKG2是更在配線基板PC的下面具有以區域陣列配置所設的複數的焊錫球BL作為外部端子。
配線基板PC是具有彼此相反側的主面之上面及下面，半導體裝置CP是以半導體裝置CP的上面會朝上方的方式搭載(配置)於配線基板PC的上面上，半導體裝置CP的背面會經由接合材(黏晶材、黏著材)BD2來接合固定於配線基板PC的上面。半導體裝置CP是被密封於密封部MR2內，未從密封部MR2露出。
在配線基板PC的上面是設有複數的連接端子(接合引腳)BLD，在配線基板PC的下面是設有複數的導電性端面DL。配線基板PC的上面的複數的連接端子BLD是經由配線基板PC的配線來分別與配線基板PC的下面的複數的導電性端面DL電性連接。配線基板PC的配線是有配線基板PC的上面的配線、配線基板PC的導孔配線、配線基板PC的內部配線、及配線基板PC的下面的配線等。在各導電性端面DL是連接(形成)有焊錫球BL作為突起電極。因此，在配線基板PC的下面是複數的焊錫球BL會被配置成陣列狀，該等複數的焊錫球BL是 可作為半導體裝置PKG2的外部端子之機能。
半導體裝置CP的上面的各焊墊PD是經由導電性連接構件的接合線(bonding wire)BW來電性連接至配線基板PC的上面的各連接端子BLD。亦即，各接合線BW的兩端之中，一方的端部是被連接至半導體裝置CP的各焊墊PD，另一方的端部是被連接至各連接端子BLD。如上述般，接合線BW是以銅(Cu)為主成分的銅(Cu)接合線。接合線BW是被密封於密封部MR2內，未從密封部MR2露出。
與上述密封部MR1同樣，密封部(密封樹脂部)MR2是密封樹脂部，例如由熱硬化性樹脂材料等的樹脂材料等所成，亦可包含填充物等。藉由密封部MR2來密封半導體裝置CP及複數的接合線BW，被電性及機械性地保護。
另外，在此是針對半導體裝置PKG2為BGA(Ball Grid Array)型的半導體封裝的情況進行說明，但並非限於此，亦可實施各種的變更，例如亦可為LGA(Land Grid Array)構成等之類的別的封裝構成。
其次，說明有關圖2所示的半導體裝置PKG1的製造工程及圖3所示的半導體裝置PKG2的製造工程。圖4是表示圖2所示的半導體裝置PKG1的製造工程的製程流程圖，圖5是表示圖3所示的半導體裝置PKG2的製造工程的製程流程圖。
首先，一邊參照圖2及圖4一邊說明圖2所 示的半導體裝置PKG1的製造工程。
為了製造半導體裝置PKG1，首先，準備導線架及半導體裝置(半導體晶片)CP(圖4的步驟S1)。導線架是一體地具有：框架、被連結至框架的複數的引腳LD、及經由複數的吊引腳來連結至框架的晶粒焊墊DP。在步驟S1中，亦可先準備導線架之後準備半導體裝置CP，或先準備半導體裝置CP之後準備導線架，或同時準備導線架及半導體裝置CP。
另外，如在圖4中也顯示般，藉由製作(製造)導線架，可準備導線架，且藉由製造半導體裝置CP，可準備半導體裝置CP。半導體裝置CP的製造工程是藉由晶圓．製程、之後的探針檢查(晶圓測試)工程、之後的背面研削(背面研磨(backgrind))工程及切割工程來進行，但詳細是參照後述的圖12~圖19在後面說明。另外，切割工程是在背面研削工程之後進行，但也可能有不進行背面研削工程，進行切割工程的情況。
其次，進行黏晶工程，在導線架的晶粒焊墊DP上，經由接合材BD1來搭載接合半導體裝置CP(圖4的步驟S2)。
其次，進行打線接合工程，經由複數的接合線BW來分別電性連接半導體裝置CP的複數的焊墊PD及導線架的複數的引腳LD(的內引腳部)(圖4的步驟S3)。各接合線BW的一方的端部是被連接至半導體裝置CP的各焊墊PD，另一方的端部是被連接至各引腳LD的 內引腳部的上面。打線接合時，半導體裝置CP是被加熱至預定的溫度。
其次，進行模製工程(樹脂成形工程)之樹脂密封，藉由密封部(密封樹脂部)MR1來密封半導體裝置CP及被連接彼之複數的接合線BW(圖4的步驟S4)。藉由此步驟S4的模製工程來形成封密半導體裝置CP、晶粒焊墊DP、複數的引腳LD的內引腳部、複數的接合線BW及吊引腳之密封部MR1。
其次，對於從密封部MR1露出的引腳LD的外引腳部，因應所需，實施電鍍處理之後，在密封部MR1的外部，於預定的位置切斷引腳LD及吊引腳，而從導線架的框架分離(圖4的步驟S5)。
其次，將從密封部MR1突出的引腳LD的外引腳部予以折彎加工(引腳加工、引腳成形)(圖4的步驟S6)。
如此一來，圖2所示的半導體裝置PKG1會被製造。
其次，一邊參照圖3及圖5一邊說明有關圖3所示的半導體裝置PKG2的製造工程。
為了製造半導體裝置PKG2，首先，準備配線基板PC及半導體裝置(半導體晶片)CP(圖5的步驟S11)。在此階段，複數的配線基板PC亦可一體地連接成陣列狀。在步驟S11中，亦可先準備配線基板PC之後準備半導體裝置CP，亦可先準備半導體裝置CP之後準備配線基 板PC，或亦可同時準備配線基板PC及半導體裝置CP。
其次，進行黏晶工程，在配線基板PC上，經由接合材BD2來搭載接合半導體裝置(半導體晶片)CP(圖5的步驟S12)。
其次，進行打線接合工程，經由複數的接合線BW來分別電性連接半導體裝置CP的複數的焊墊PD及搭載有該半導體裝置CP的配線基板PC的複數的連接端子BLD(圖5的步驟S13)。各接合線BW的一方的端部是被連接至半導體裝置CP的各焊墊PD，另一方的端部是被連接至各連接端子BLD。打線接合時，半導體裝置CP是被加熱至預定的溫度。
其次，進行模製工程(樹脂成形工程)之樹脂密封，以能夠在配線基板PC的上面上覆蓋半導體裝置CP及接合線BW的方式形成密封部(密封樹脂部)MR2，藉由密封部MR2來密封半導體裝置CP及接合線BW(圖5的步驟S14)。
其次，在配線基板PC的下面的各導電性端面DL連接焊錫球BL(圖5的步驟S15)。
之後，複數的配線基板PC一體地連接成陣列狀的狀態時，複數的配線基板PC會藉由切斷(切割)一體地連接成陣列狀的配線基板母體來分割成各個的配線基板PC(圖5的步驟S16)。此時，也可能有密封部MR2也與配線基板母體一起被切斷的情況。
如此一來，圖3所示的半導體裝置PKG2會 被製造。
<有關半導體晶片的內部構造>
圖6是本實施形態的半導體裝置(半導體晶片)CP的要部剖面圖。又，圖7也是本實施形態的半導體裝置CP的要部剖面圖，雖顯示與圖6相同的剖面，但在圖7中，比層間絕緣膜IL6更下面的構造是省略圖示。
本實施形態的半導體裝置CP是在半導體基板SB的主面形成有MISFET等的半導體元件，在該半導體基板SB上形成有包含複數的配線層之多層配線構造。以下，具體地說明有關本實施形態的半導體裝置的構成例。
如圖6所示般，在由構成本實施形態的半導體裝置的單結晶矽等所成的半導體基板SB中形成有MISFET(Metal Insulator Semiconductor Field Effect Transistor)等的半導體元件。
在半導體基板SB的主面，藉由STI(Shallow Trench Isolation)法等來形成有元件分離領域ST，在半導體基板SB中，在藉由此元件分離領域ST所規定的活性領域中形成有MISFET1。元件分離領域ST是由被埋入至半導體基板SB中所形成的溝之絕緣膜所成。
MISFET1是具有：隔著閘極絕緣膜來形成於半導體基板SB的主面上之閘極電極GE、及被形成於閘極電極GE的兩側的半導體基板SB內之源極．汲極領域(源極或汲極用的半導體領域)SD。源極．汲極領域SD是亦可 設為LDD(Lightly doped Drain)構造，該情況，在閘極電極GE的側壁上是形成有亦被稱為側壁邊襯(sidewall spacer)的側壁絕緣膜(未圖示)。MISFET1是可形成n通道型的MISFET或p通道型的MISFET，或n通道型的MISFET與p通道型的MISFET的雙方。另外，n通道型的MISFET的源極．汲極領域SD是被形成於半導體基板SB的p型阱(未圖示)內，p通道型的MISFET的源極．汲極領域SD是被形成於半導體基板SB的n型阱(未圖示)內。
另外，在此，形成於半導體基板SB的半導體元件是舉MISFET為例進行說明，但其他亦可形成電容元件、電阻元件、記憶體元件或其他的構成的電晶體等。
並且，在此，半導體基板SB是舉單結晶矽基板為例進行說明，但其他的形態亦可使用SOI(Silicon On Insulator)基板等作為半導體基板SB。
在半導體基板SB上是形成有包含複數的絕緣膜(層間絕緣膜)及複數的配線層之配線構造(多層配線構造)。
亦即，在半導體基板SB上形成有複數的層間絕緣膜(絕緣膜)IL1，IL2，IL3，IL4，IL5，IL6，IL7，在此複數的層間絕緣膜IL1，IL2，IL3，IL4，IL5，IL6，IL7形成有柱塞V1、導孔部V2，V3，V4，V5，V6及配線M1，M2，M3，M4，M5，M6。而且，在層間絕緣膜IL7上形成有層間絕緣膜IL8，在此層間絕緣膜IL8上形 成有焊墊PD。另外，亦可在層間絕緣膜IL8上形成與焊墊PD同層的配線(未圖示)。
具體而言，在半導體基板SB上，以能夠覆蓋上述MISFET1的方式，形成有層間絕緣膜IL1，且在此層間絕緣膜IL1中埋入導電性的柱塞V1，在被埋入柱塞V1的層間絕緣膜IL1上形成有層間絕緣膜IL2，且在此層間絕緣膜IL2中埋入配線M1。然後，在被埋入配線M1的層間絕緣膜IL2上形成有層間絕緣膜IL3，且在此層間絕緣膜IL3中埋入配線M2，在被埋入配線M2的層間絕緣膜IL3上形成有層間絕緣膜IL4，且此層間絕緣膜IL4中埋入配線M3。然後，在被埋入配線M3的層間絕緣膜IL4上形成有層間絕緣膜IL5，且在此層間絕緣膜IL5中埋入配線M4，在被埋入配線M4的層間絕緣膜IL5上形成有層間絕緣膜IL6，且在此層間絕緣膜IL6中埋入配線M5。然後，在被埋入配線M5的層間絕緣膜IL6上形成有層間絕緣膜IL7，且在此層間絕緣膜IL7中埋入配線M6，在被埋入配線M6的層間絕緣膜IL7上形成有層間絕緣膜IL8，且在此層間絕緣膜IL8上形成有焊墊PD。層間絕緣膜IL1~IL8分別可設為單層的絕緣膜(例如氧化矽膜)或複數的絕緣膜的層疊膜。而且，在層間絕緣膜IL8上，以能夠覆蓋焊墊PD的方式形成有絕緣膜PV，在此絕緣膜PV中形成有露出焊墊PD的一部分的開口部OP。
柱塞V1是由導電體所成，被配置於配線M1之下。柱塞V1是電性連接配線M1及被形成於半導體基 板SB的各種的半導體領域(例如源極．汲極領域SD)或閘極電極GE等。
導孔部V2是由導電體所成，與配線M2一體地形成，被配置於配線M2與配線M1之間，電性連接配線M2及配線M1。亦即，在層間絕緣膜IL3中，藉由使用雙鑲嵌法，埋入配線M2及與配線M2一體被形成的導孔部V2。其他的形態亦可藉由使用單鑲嵌法，分別形成導孔部V2及配線M2，這有關導孔部V3，V4，V5，V6，V7也同樣。
導孔部V3是由導電體所成，與配線M3一體地形成，被配置於配線M3與配線M2之間，電性連接配線M3及配線M2。亦即，在層間絕緣膜IL4中，藉由使用雙鑲嵌法，埋入配線M3及與配線M3一體地被形成的導孔部V3。
導孔部V4是由導電體所成，與配線M4一體地形成，被配置於配線M4與配線M3之間，電性連接配線M4及配線M3。亦即，在層間絕緣膜IL5中，藉由使用雙鑲嵌法，埋入配線M4及與配線M4一體被形成的導孔部V4。
導孔部V5是由導電體所成，與配線M5一體地形成，被配置於配線M5與配線M4之間，電性連接配線M5及配線M4。亦即，在層間絕緣膜IL6中，藉由使用雙鑲嵌法，埋入配線M5及與配線M5一體被形成的導孔部V5。
導孔部V6是由導電體所成，與配線M6一體地形成，被配置於配線M6與配線M5之間，電性連接配線M6及配線M5。亦即，在層間絕緣膜IL7中，藉由使用雙鑲嵌法，埋入配線M6及與配線M6一體形成的導孔部V6。
並且，在此，配線M1，M2，M3，M4，M5，M6是作為以鑲嵌法所形成的鑲嵌配線(埋入配線)來圖示及說明，但並非限於鑲嵌配線，亦可將配線用的導電體膜圖案化而形成者，亦可例如設為鋁配線。
如圖6及圖7所示般，在層間絕緣膜IL8中，平面視與焊墊PD重疊的位置形成有開口部(通孔、貫通孔)SH，且在開口部SH內形成(被埋入)導孔部V7。導孔部V7是由導電體所成，被配置於焊墊PD與配線M6之間，電性連接焊墊PD與配線M6。亦即，在層間絕緣膜IL6中，藉由使用單鑲嵌法，埋入有導孔部V7。
另外，在本實施形態中，個別地形成導孔部V7及焊墊PD，但亦可將導孔部V7與焊墊PD一體地形成，作為其他的形態。將導孔部V7與焊墊PD一體地形成時，藉由焊墊PD的一部分埋入層間絕緣膜IL8的開口部SH內來形成導孔部V7。
在半導體基板SB上是形成有包含複數的絕緣膜(層間絕緣膜)及複數的配線層之配線構造(多層配線構造)，但配線M1是形成於半導體基板SB上的配線構造中所含的複數的配線層之中的最下的配線層的配線。又，配 線M2是比配線構造中所含的複數的配線層之中的最下的配線層更上1個的配線層的配線。又，配線M3是比配線構造中所含的複數的配線層之中的最下的配線層更上2個的配線層的配線。又，配線M4是比配線構造中所含的複數的配線層之中的最下的配線層更上3個的配線層的配線。又，配線M5是比配線構造中所含的複數的配線層之中的最下的配線層更上4個的配線層的配線。又，配線M6是比配線構造中所含的複數的配線層之中的最下的配線層更上5個的配線層的配線。又，焊墊PD是形成於比配線構造中所含的複數的配線層之中的最下的配線層更上6個的配線層(亦即最上的配線層)。
若由別的看法來說，則焊墊PD是含在形成於半導體基板SB上的配線構造中所含的複數的配線層之中的最上的配線層。又，配線M6是比配線構造中所含的複數的配線層之中的最上的配線層更下1個的配線層的配線。又，配線M5是比配線構造中所含的複數的配線層之中的最上的配線層更下2個的配線層的配線。又，配線M4是比配線構造中所含的複數的配線層之中的最上的配線層更下3個的配線層的配線。又，配線M3是比配線構造中所含的複數的配線層之中的最上的配線層更下4個的配線層的配線。又，配線M2是比配線構造中所含的複數的配線層之中的最上的配線層更下5個的配線層的配線。又，配線M1是比配線構造中所含的複數的配線層之中的最上的配線層更下6個的配線層(亦即最下的配線層)的配 線。
配線M6的厚度是比配線M1，M2，M3，M4，M5的各厚度更厚。又，焊墊PD的厚度是比配線M6的厚度更厚。又，配線M6的寬度是比配線M1，M2，M3，M4，M5的各寬度更大。又，焊墊PD的寬度是比配線M6的寬度更大。另外，配線的寬度是對應於與半導體基板SB的主面大致平行且與其配線的延伸方向大致垂直的方向的寬度(尺寸)。又，焊墊PD的寬度是對應於焊墊PD的短邊方向的尺寸(圖9的縱方向的尺寸)。又，層間絕緣膜IL7，IL8的各厚度是比層間絕緣膜IL2，IL3，IL4，IL5，IL6的各厚度更厚。
以下記載厚度的一例，但並非限於此。焊墊PD的厚度(主要是含Al導電膜AM1的厚度)是例如1000~2000nm程度，配線M6的厚度是例如500~1000nm程度，配線M1，M2，M3，M4，M5的各厚度是例如50~200nm程度。又，層間絕緣膜IL8的厚度是例如500~1000nm程度，層間絕緣膜IL7的厚度是例如1000~2000nm程度，層間絕緣膜IL3，IL4，IL5，IL6的各厚度是例如100~400nm程度，層間絕緣膜IL2的厚度是例如50~200nm程度。層間絕緣膜IL1的厚度是例如100~500nm程度。
另外，在此，雖說明有關形成於半導體基板SB上的配線構造中所含的配線層的數量，包含形成有焊墊PD的配線層，合計7層的情況，但形成於半導體基板 SB上的配線構造中所含的配線層的數量是可為各種變更。不過，在形成於半導體基板SB上的配線構造中含有複數的配線層，在該複數的配線層之中的最上的配線層含有焊墊PD。
圖8是表示接合線(bonding wire)BW被電性連接至焊墊PD的狀態的剖面圖，顯示對應於上述圖7的剖面圖。與圖7同樣，在圖8中也是比層間絕緣膜IL6更下的構造省略圖示。並且，在上述圖2及圖3的半導體裝置PKG1，PKG2中，如圖8般，接合線BW會被電性連接至焊墊PD，但在圖8中，密封樹脂(對應於上述密封部MR1，MR2)的圖示是省略。
如圖8所示般，在焊墊PD是電性連接有接合線BW作為連接用構件。接合線BW是以銅(Cu)為主成分的銅(Cu)接合線。接合線BW不只是全體為銅(Cu)所成的銅(Cu)接合線，亦可使用以鈀(Pd)膜等來被覆表面的銅(Cu)接合線。接合線BW是被接合於從絕緣膜PV的開口部OP露出的焊墊PD而電性連接。另外，接合線BW是被接合於焊墊PD的接合線接合領域WA(參照圖6及圖7)。
接合線BW是銅(Cu)接合線，為硬素材，因此藉由施加機械性的壓力來對於焊墊PD壓著接合線BW，可取得高的接合強度。又，由於銅(Cu)接合線相較於金(Au)接合線，價格便宜，因此具有可降低成本的優點。
<有關焊墊的構成>
參照上述圖7及上述圖8與圖9~圖11來更說明有關焊墊PD的構成。
圖9及圖10是本實施形態的半導體裝置(半導體晶片)CP的要部平面圖，顯示焊墊PD形成領域的平面圖。上述圖7的剖面圖是大致對應於在圖9的A1-A1線的位置的剖面圖。
另外，在圖9中，以實線來表示焊墊PD，以二點虛線來表示絕緣膜PV的開口部OP，以點線(虛線)來表示接合線接合領域WA及探針接觸領域PA，在圖9中，配線M6是未被圖示。另一方面，圖10是表示與圖9同樣的平面領域，但在圖10中，除了圖9的構成以外，更連配線M6及導孔部V7也顯示。亦即，在圖10中，以實線來表示配線M6，以一點虛線來表示焊墊PD，以二點虛線來表示絕緣膜PV的開口部OP，以點線(虛線)來表示接合線接合領域WA及探針接觸領域PA，且連導孔部V7(開口部SH)的形成位置也被圖示。
又，圖11是表示在探針檢查時使探針(探針針、探針)PRB接觸於焊墊PD的樣子的剖面圖，表示對應於上述圖7的剖面圖。與圖7同樣，在圖11中也是比層間絕緣膜IL6更下面的構造省略圖示。
如圖7所示般，焊墊PD是被形成於層間絕緣膜IL8上，在層間絕緣膜IL8上，以能夠覆蓋焊墊PD的一部分之方式，形成有絕緣膜PV，焊墊PD的一部分是從 被設在絕緣膜PV的開口部OP露出。亦即，如圖7及圖9所示般，開口部OP是焊墊PD用的開口部，平面視形成被內包於焊墊PD。因此，開口部OP的平面尺寸(平面積)是比焊墊PD的平面尺寸(平面積)更小，焊墊PD是具有：從開口部OP露出的部分(亦即平面視與開口部OP重疊的部分)、及以絕緣膜PV所覆蓋的部分(亦即平面視不與開口部OP重疊的部分)。焊墊PD的上面之中，外周部(與開口部OP平面視不重疊的部分)是以絕緣膜PV所覆蓋，中央部(與開口部OP平面視重疊的部分)是未以絕緣膜PV所覆蓋而露出。
絕緣膜PV是半導體裝置(半導體晶片)CP的最上層的膜，可作為表面保護膜的機能。亦即，絕緣膜PV是鈍化膜。焊墊PD及開口部OP的各個的平面形狀是例如四角形狀(更特定的是矩形狀)。絕緣膜PV是可使用單層的絕緣膜，或將複數的絕緣膜層疊的層疊絕緣膜。又，其他的形態是亦可在絕緣膜PV上更設其他的絕緣膜，但如此的情況也是焊墊PD的一部分從開口部OP露出的狀態被維持。
在焊墊PD的上面，從開口部OP露出的領域是例如接合線(bonding wire)(對應於上述接合線BW)及探針那樣的外部構件可接觸於焊墊PD的領域。
在本實施形態中，在從開口部OP露出的焊墊PD的上面，將在半導體晶片(或切割前的晶片領域)的電性特性試驗(探針檢查)時探針(探針針、探針)所接觸的領 域稱為探針接觸領域PA。在探針檢查中，探針會接觸於焊墊PD的探針接觸領域PA而形成探針痕。因此，在進行探針檢查之前的階段，探針接觸領域PA是可視為在探針檢查探針所接觸的預定的領域，且探針檢查中是探針接觸領域PA可視為探針所接觸的領域，且進行探針檢查後，探針接觸領域PA是可視為形成有探針痕的領域。
在圖11中顯示探針檢查時使探針PRB接觸於焊墊PD的樣子，使探針PRB接觸於焊墊PD的上面的探針接觸領域PA(參照圖6、圖7、圖9及圖10)，而可進行電性試驗(探針檢查)。
並且，在本實施形態中，在從開口部OP露出的焊墊PD的上面，將接合線(對應於上述接合線BW)所接合(連接)的領域稱為接合線接合領域(接合線連接領域)WA。在製造半導體封裝時的打線接合工程(對應於上述步驟S3，S13)中，接合線(BW)會被接合(連接)至焊墊PD的接合線接合領域WA，在所被製造的半導體封裝(對應於上述半導體裝置PKG)中，成為接合線(BW)被接合(連接)至焊墊PD的接合線接合領域WA的狀態。因此，在將接合線接合至焊墊PD之前的階段，接合線接合領域WA是亦可視為接合線所被接合的預定的領域，在將接合線接合於焊墊PD之後的階段，接合線接合領域WA是亦可視為接合線所被接合的領域。
在上述圖8中顯示接合線BW被電性連接至焊墊PD的狀態，接合線BW是被接合於焊墊PD的上面 的接合線接合領域WA(參照圖6、圖7、圖9及圖10)而電性連接。
探針接觸領域PA及接合線接合領域WA是如圖6、圖7、圖9及圖10所示般。探針接觸領域PA與接合線接合領域WA是彼此不同的平面領域，平面視不重疊。因此，在探針檢查中，探針會接觸於焊墊PD的探針接觸領域PA而形成有探針痕，但在焊墊PD的接合線接合領域WA中，探針是不接觸，探針痕未被形成。並且，在打線接合工程(對應於上述步驟S3，S13)中，接合線(對應於上述接合線BW)會被接合至焊墊PD的接合線接合領域WA，但在焊墊PD的探針接觸領域PA中，接合線(對應於上述接合線BW)是未被接合。探針接觸領域PA的平面尺寸(平面積)是比開口部OP的平面尺寸(平面積)更小，且接合線接合領域WA的平面尺寸(平面積)是比開口部OP的平面尺寸(平面積)更小，平面視，探針接觸領域PA及接合線接合領域WA是被內包於開口部OP。
另外，之所以將探針接觸領域PA及接合線接合領域WA形成彼此不同的平面領域，是因為其次般的理由。亦即，在探針檢查中，將探針(探針針、探針)推碰到焊墊PD上面的探針接觸領域PA，進行電性的檢查。因此，一旦進行探針檢查，則會在焊墊PD的探針接觸領域PA形成有探針痕。在焊墊PD的上面，形成有探針痕的領域是平坦性會降低。因此，若所欲在焊墊PD的上面形成有探針痕的領域以打線接合工程來將接合線(BW)接合， 則恐有接合線(BW)的接合強度降低之虞。因此，接合線(BW)最好是在焊墊PD的上面未形成有探針痕的領域接合，為了使能夠達成，在本實施形態中，將探針接觸領域PA與接合線接合領域WA設為彼此不同的平面領域。藉此，在探針檢查中，探針會接觸於焊墊PD的探針接觸領域PA而形成有探針痕，但在打線接合工程中，可將接合線(BW)接合於未形成有探針痕的接合線接合領域WA。因此，可使接合線(BW)的接合強度提升，所以可使接合線(BW)的連接的可靠度提升，進而能夠使半導體封裝的可靠度提升。
焊墊PD是主要藉由鋁(Al)所形成的鋁焊墊。具體而言，焊墊PD是藉由具有屏障導體膜(屏障導電膜)BR1、屏障導體膜BR1上的含Al(鋁)導電膜AM1、及含Al導電膜AM1上的屏障導體膜(屏障導電膜)BR2之層疊膜所形成。另外，焊墊PD之中，以絕緣膜PV所覆蓋的部分(位於絕緣膜PV之下的部分)是在含Al導電膜AM1上形成有屏障導體膜BR2，但焊墊PD之中，未以絕緣膜PV所覆蓋，從絕緣膜PV的開口部OP露出的部分是在含Al導電膜AM1上未形成屏障導體膜BR2。這是因為除去了從絕緣膜PV的開口部OP露出的部分的屏障導體膜BR2。
含Al導電膜AM1是含有Al(鋁)的導電膜，但較理想是由以鋁(Al)為主成分(主體)的導電材料膜(顯示金屬傳導的導電材料膜)所成。含Al導電膜AM1是可使 用鋁膜(純鋁膜)，但並非限於此，亦可使用以鋁(Al)為主成分(主體)的化合物膜或合金膜。例如，可適宜使用Al(鋁)與Si(矽)的化合物膜或合金膜，或Al(鋁)與Cu(銅)的化合物膜或合金膜，或Al(鋁)、Si(矽)及Cu(銅)的化合物膜或合金膜、作為含Al導電膜AM1。含Al導電膜AM1之Al(鋁)的組成比(含有率)是比50原子%大(亦即富Al)，但若為98原子%以上則更理想。
屏障導體膜BR1及屏障導體膜BR2皆是導電膜(較理想是顯示金屬傳導的導電膜)。其中，屏障導體膜BR1是具有使對於下層(例如層間絕緣膜IL8)的密著性提升，防止剝落的機能。因此，屏障導體膜BR1最好是對於下層(例如層間絕緣膜IL8)的密著性、及對於屏障導體膜BR1上所形成的含Al導電膜AM1的密著性佳。屏障導體膜BR1是可適宜使用例如由下依序為鈦(Ti)膜、氮化鈦(TiN)膜及鈦(Ti)膜的層疊膜、但除此以外，亦可例如使用鈦(Ti)膜的單體膜，氮化鈦(TiN)膜的單體膜，或鈦(Ti)膜與氮化鈦(TiN)膜的層疊膜等，作為屏障導體膜BR1。
屏障導體膜BR2是具有使對於絕緣膜PV的密著性提升，防止剝落的機能。因此，屏障導體膜BR2最好是對於下層的含Al導電膜AM1的密著性、及對於屏障導體膜BR2上所形成的絕緣膜PV的密著性佳。又，屏障導體膜BR2是亦可作為光微影工程的反射防止膜的機能。屏障導體膜BR2是可適宜使用氮化鈦(TiN)膜，但除此以外，例如可使用鈦(Ti)膜、鉭(Ta)膜、氮化鉭(TaN) 膜、鎢(W)膜、氮化鎢(WN)膜、鈦鎢(TiW)膜或鉭鎢(TaW)膜作為屏障導體膜BR2。
含Al導電膜AM1是可作為焊墊PD的主導體膜之機能。含Al導電膜AM1的厚度是比屏障導體膜BR1，BR2的各厚度更大(厚)。焊墊PD是主要藉由含Al導電膜AM1所形成，因此可視為鋁焊墊。
另外，圖7的情況，焊墊PD的含Al導電膜AM1會從絕緣膜PV的開口部OP露出。因此，在將接合線BW接合於焊墊PD時，如上述圖8所示般，接合線BW會對於焊墊PD的含Al導電膜AM1直接地接合。
其他的形態，亦可在從絕緣膜PV的開口部OP露出的焊墊PD的含Al導電膜AM1上形成金屬膜(例如鈀膜等)。此情況，在將接合線BW接合於焊墊PD時，是對於焊墊PD的含Al導電膜AM1上所形成的金屬膜(例如鈀膜等)接合接合線BW。此情況，該金屬膜會介於接合線BW與焊墊PD的含Al導電膜AM1之間，接合線BW是經由該金屬膜來電性連接至焊墊PD的含Al導電膜AM1。此情況，在焊墊PD的含Al導電膜AM1上所形成的該金屬膜也亦可視為焊墊PD的一部分。
總之，若對於焊墊PD進行打線接合，則接合線BW是被電性連接至焊墊PD。
焊墊PD是經由導孔部V7來與比焊墊PD更下層的配線M6電性連接。導孔部V7是平面視與焊墊PD重疊，但被形成於與開口部OP不重疊的位置為理想。亦 即，導孔部V7是被配置於以絕緣膜PV所覆蓋的部分的焊墊PD之下為理想。
其他的形態，亦可對於焊墊PD一體地連接與焊墊PD同層的配線，經由與導孔部V7同層的導孔部(被埋入層間絕緣膜IL8的導電性的導孔部)來將該配線電性連接至下層的配線M6。該情況，不須在焊墊PD之下設置導孔部V7，且被連接至焊墊PD之與焊墊PD同層的配線是與該焊墊PD一體地形成，只要在該配線之下配置與導孔部V7同層的導孔部即可。
圖9及圖10的情況，焊墊PD的平面形狀及開口部OP的平面形狀是分別為大致長方形狀。開口部OP的平面尺寸(平面積)是比焊墊PD的平面尺寸(平面積)更若干小，平面視，開口部OP是被內包於焊墊PD，又，探針接觸領域PA及接合線接合領域WA是平面視被內包於開口部OP。探針接觸領域PA及接合線接合領域WA會排列於焊墊PD的長邊方向(圖9及圖10的橫方向)。焊墊PD的長邊方向是例如與半導體裝置CP的上面大致平行，且與後述的晶片邊CH大致垂直的方向。焊墊PD之中，平面視與開口部OP重疊的部分，換言之，從開口部OP露出的部分可作為實質的焊墊(焊墊電極、接合焊墊)之機能。
在以下記載尺寸的一例，但並非限於此。開口部OP的長邊是例如80~160μm，開口部OP的短邊例如40~80μm程度。並且，圖9及圖10的情況，在焊墊 PD中，將配置有接合線接合領域WA的側的焊墊PD的寬度(圖9的縱方向的尺寸)形成比配置有探針接觸領域PA的側的焊墊PD的寬度(圖9的縱方向的尺寸)更大若干(例如2~10μm程度)。同樣，圖9及圖10的情況，在開口部OP中，將配置有接合線接合領域WA的側的開口部OP的寬度(圖9的縱方向的尺寸)形成比配置有探針接觸領域PA的側的開口部OP的寬度(圖9的縱方向的尺寸)更大若干(例如2~10μm程度)。接合線接合領域WA是例如為直徑30~50μm的大致圓形狀的領域，探針接觸領域PA是例如為直徑8~15μm程度的大致圓形狀的領域。並且，依照使用在探針檢查的探針的形狀，探針接觸領域PA的平面形狀是亦可為圓形狀以外。
並且，在本實施形態中，針對焊墊PD之下的配線下工夫，參照圖6、圖7、圖9及圖10來說明有關於此。
在被形成於半導體基板SB上的配線構造中含有複數的配線層，焊墊PD會被形成於該複數的配線層之中的最上的配線層，配線M6會被形成於比該最上的配線層還下1個的配線層。亦即，配線M6是比形成有焊墊PD的配線層更下1個的配線層的配線。因此，比配線M6更上層且比焊墊PD更下層的配線是不存在。
在本實施形態中，可在平面視與焊墊PD重疊的位置配置配線M6，且可在平面視不與焊墊PD重疊的位置配置配線M6。亦即，在比形成有焊墊PD的配線層 更下1個的配線層的配線M6是可能有被配置於平面視與焊墊PD重疊的位置之配線M6、及被配置於平面視與焊墊PD不重疊的位置之配線M6。
但，配線M6並不是在怎樣的位置都可配置，將焊墊PD的接合線接合領域WA的正下面的領域，亦即平面視與接合線接合領域WA重疊的領域設為配線M6的配置禁止領域(配線M6的配置被禁止的領域)。而且，焊墊PD的接合線接合領域WA的正下面以外的領域，亦即平面視與接合線接合領域WA不重疊的領域是作為配線M6的配置可能領域(可配置配線M6的領域)。
而且，在本實施形態中，焊墊PD的探針接觸領域PA的正下面的領域，亦即平面視與探針接觸領域PA重疊的領域也作為配線M6的配置可能領域。亦即，在本實施形態中，焊墊PD的正下面的領域之中，接合線接合領域WA的正下面的領域是配線M6的配置禁止領域，但接合線接合領域WA的正下面以外的領域是配線M6的配置可能領域，焊墊PD的探針接觸領域PA的正下面的領域也成為配線M6的配置可能領域。換言之，平面視與焊墊PD重疊的領域之中，與接合線接合領域WA重疊的領域是配線M6的配置禁止領域，但與接合線接合領域WA不重疊的領域是配線M6的配置可能領域，與探針接觸領域PA重疊的領域也成為配線M6的配置可能領域。
因此，在本實施形態中，如在圖6、圖7、圖9及圖10也顯示般，配線M6會被配置於焊墊PD的正下 面，因此在與絕緣膜PV的開口部OP平面視重疊的領域中配置有配線M6，但被配置於該焊墊PD的正下面的配線M6是被配置於避開接合線接合領域WA的位置。亦即，在平面視與焊墊PD重疊的位置配置有配線M6，但該配線M6是被配置於平面視與接合線接合領域WA不重疊的位置。因此，在焊墊PD的接合線接合領域WA的正下面是未配置有配線M6，換言之，在平面視與焊墊PD的接合線接合領域WA重疊的領域是未配置有配線M6。由於在焊墊PD的接合線接合領域WA的正下面是未配置有配線M6，因此在焊墊PD的接合線接合領域WA的正下面是連導孔部V7也未被配置。又，由於平面視與探針接觸領域PA重疊的領域是作為配線M6的配置可能領域，因此在焊墊PD的探針接觸領域PA的正下面也配置有配線M6，換言之，在平面視與焊墊PD的探針接觸領域PA重疊的領域也配置有配線M6。
另外，在本實施形態中，在焊墊PD的接合線接合領域WA的正下面是未配置有配線M6，換言之，在焊墊PD的接合線接合領域WA的正下面是未形成有與配線M6同層的導體圖案(金屬圖案)。
更具體說明有關圖10的構成。圖10的情況是延伸於與焊墊PD的延伸方向(圖10的橫方向)大致垂直的方向(圖10的縱方向)的複數條的配線M6(對應於在圖10附上符號M6a的配線M6a)會通過(延伸)於焊墊PD之下。此複數的配線M6a的延伸方向是例如沿著晶片邊(對 應於後述的晶片邊CH)的方向。另外，所謂晶片邊是對應於構成半導體裝置CP的上面的外周的四邊之中的一邊。
圖10所示的複數的配線M6a是通過焊墊PD之下，但接合線接合領域WA的正下面的領域是未通過，被配置於與接合線接合領域WA平面視不重疊的位置。而且，平面視，與焊墊PD重疊的領域之中，複數的配線M6a會通過不含接合線接合領域WA而含探針接觸領域PA的領域。因此，平面視，至少1條的配線M6a會與探針接觸領域PA重疊，換言之，至少1條的配線M6a會通過探針接觸領域PA的正下面的領域。
圖10所示的複數的配線M6a是通過焊墊PD之下，但在該焊墊PD與複數的配線M6a之間，導孔部V7是未被配置。因此，圖10所示的焊墊PD之下通過的配線M6a與該焊墊PD是未被電性連接。另一方面，圖10所示的配線M6b是經由導孔部V7來與焊墊PD電性連接。此配線M6b與導孔部V7也被配置於與接合線接合領域WA平面視不重疊的位置。另外，配線M6a，M6b是比焊墊更下1個的配線層的配線(M6)。
圖10的情況是6條的配線M6a會通過焊墊PD之下，但通過焊墊PD之下的配線M6a的數量是不限於6條，可為各種的變更。通過焊墊PD之下的配線M6a是例如可使用電源配線或接地配線。又，通過焊墊PD之下的複數的配線M6a亦可包含電源配線及接地配線的雙方。另外，電源配線是被供給電源電位的配線，接地配線 是被供給接地電位的配線。配線M6的厚度是比配線M1，M2，M3，M4，M5的各厚度更厚，因此配線M6的電阻(配線電阻)是可比配線M1，M2，M3，M4，M5的各個的電阻(配線電阻)更低。因此，藉由在電源配線或接地配線或其雙方使用配線M6，可減低電源配線或接地配線或其雙方的電阻(配線電阻)。
並且，在比焊墊PD更下1個的配線層中，在焊墊PD之下使寬度比較窄的複數的配線(M6)通過的情況要比使寬度寬的1條的配線(M6)通過的情況更容易抑制外力被施加於焊墊PD時在以焊墊PD及配線(M6)所夾的層間絕緣膜IL8產生損傷，因此有利於使半導體裝置的可靠度提升。所以，在圖10中，亦可使用一體地連結複數的配線M6a者，作為寬度寬的電源配線或寬度寬的接地配線，但相較於此，如圖10般，使用寬度比較窄的複數的配線M6a作為電源配線或接地配線更為理想。
<有關半導體裝置的製造工程>
參照圖12~圖19來說明有關本實施形態的半導體裝置CP的製造工程。圖12~圖19是本實施形態的半導體裝置CP的製造工程中的要部剖面圖。
首先，準備由單結晶矽等所成的半導體基板(半導體晶圓)SB之後，在半導體基板SB，利用周知的半導體製造技術來形成MISFET等的半導體元件。例如圖12所示般，在半導體基板SB利用STI法來形成元件分離領 域ST，在半導體基板SB利用離子注入法來形成阱領域(未圖示)，在半導體基板SB(阱領域)上隔著閘極絕緣膜來形成閘極電極GE，在半導體基板SB(阱領域)利用離子注入法來形成源極．汲極領域SD。藉此，在半導體基板SB形成MISFET1。
其次，如圖13所示般，在半導體基板SB上，以能夠覆蓋MISFET1的方式，形成層間絕緣膜IL1，且利用光微影技術及乾式蝕刻技術，在層間絕緣膜IL1中形成接觸孔，藉由在該接觸孔內埋入導電膜來形成柱塞V1。
其次，如圖14所示般，在被埋入柱塞V1的層間絕緣膜IL1上形成層間絕緣膜IL2之後，在層間絕緣膜IL2中利用單鑲嵌技術來埋入配線M1。接著，在被埋入配線M1的層間絕緣膜IL2上形成層間絕緣膜IL3之後，在層間絕緣膜IL3中利用雙鑲嵌技術來埋入配線M2及導孔部V2。接著，在被埋入配線M2的層間絕緣膜IL3上形成層間絕緣膜IL4之後，在層間絕緣膜IL4中利用雙鑲嵌技術來埋入配線M3及導孔部V3。接著，在被埋入配線M3的層間絕緣膜IL4上形成層間絕緣膜IL5之後，在層間絕緣膜IL5中利用雙鑲嵌技術來埋入配線M4及導孔部V4。接著，在被埋入配線M4的層間絕緣膜IL5上形成層間絕緣膜IL6之後，在層間絕緣膜IL6中利用雙鑲嵌技術來埋入配線M5及導孔部V5。接著，在被埋入配線M5的層間絕緣膜IL6上形成層間絕緣膜IL7之後，在層 間絕緣膜IL7中利用雙鑲嵌技術來埋入配線M6及導孔部V6。
利用雙鑲嵌技術來形成層間絕緣膜IL7及被埋入至層間絕緣膜IL7的配線M6以及導孔部V6之後，如圖15所示般，在埋入有配線M6的層間絕緣膜IL7上形成層間絕緣膜IL8。另外，在圖15及後述的圖16~19中，為了圖面的簡略化，比層間絕緣膜IL6更下的構造是省略圖示。
其次，利用光微影技術及蝕刻技術，在層間絕緣膜IL8中形成開口部SH。一旦在層間絕緣膜IL8中形成開口部SH，則在開口部SH的底部是配線M6的上面會露出。
其次，在層間絕緣膜IL8上，以能夠填埋開口部SH內的方式形成導孔部V7用的導電膜之後，利用CMP(Chemical Mechanical Polishing：化學的機械的研磨)法或回蝕法等來除去開口部SH的外部的導電膜(導孔部V7用的導電膜)，在開口部SH內留下導電膜(導孔部V7用的導電膜)。藉此，可形成由被埋入開口部SH內的導電膜(導孔部V7用的導電膜)所成的導孔部V7。
層間絕緣膜IL2~IL6是例如亦可使用氧化矽膜等，但若使用低介電常數膜(Low-k膜)，則可減低配線間的寄生電容，因此更理想。在此，低介電常數膜是意指其比介電常數要比氧化矽(SiO2)的比介電常數(=3.8~4.3)更低的絕緣膜，特別是比介電常數更低於3.3的絕緣膜。 低介電常數膜的具體的材料是例如SiOC膜(含碳的氧化矽)，SiOF膜(含氟的氧化矽膜)，或SiCN膜(碳氮化矽膜)等。
層間絕緣膜IL7，IL8是例如可使用氧化矽膜等。氧化矽膜是亦可使用TEOS(tetraethoxysilane)氧化膜或BPSG膜等。並且，含配線M6的配線層的鄰接配線間隔是比更下層的配線層的鄰接配線間隔更大，且由於層間絕緣膜IL7，IL8的各厚度是比層間絕緣膜IL2，IL3，IL4，IL5，IL6的各厚度更厚，因此相較於配線M1，M2，M3，M4，M5，有關配線M6是寄生電容難產生。所以，亦可使用低介電常數膜作為層間絕緣膜IL7，IL8，但即使不使用低介電常數膜作為層間絕緣膜IL7，IL8，也幾乎不會招致寄生電容的增加。
其次，在被埋入導孔部V7的層間絕緣膜IL8上，如圖16所示般，依序形成屏障導體膜BR1、含Al導電膜AM1及屏障導體膜BR2，藉此形成屏障導體膜BR1、屏障導體膜BR1上的含Al導電膜AM1及含Al導電膜AM1上的屏障導體膜BR2的層疊膜SM。屏障導體膜BR1、含Al導電膜AM1及屏障導體膜BR2是可分別利用濺射法等來形成。
其次，如圖17所示般，利用光微影技術及蝕刻技術，使層疊膜SM圖案化，藉此形成焊墊PD。亦即，在層疊膜SM上利用光微影技術來形成光阻劑圖案(未圖示)之後，以該光阻劑圖案作為蝕刻遮罩使用而蝕刻 層疊膜SM，藉此層疊膜SM會被圖案化，形成由被圖案化的層疊膜SM所成的焊墊PD。然後，除去該光阻劑圖案，在圖17是顯示此階段。在此階段中，焊墊PD全體由屏障導體膜BR1、屏障導體膜BR1上的含Al導電膜AM1及含Al導電膜AM1上的屏障導體膜BR2的層疊膜所成。另外，在步驟S22使層疊膜SM圖案化時，不僅焊墊PD，亦可形成與焊墊PD同層的配線，該情況，與焊墊PD同層的配線是被形成於層間絕緣膜IL8上。
並且，在此是圖示及說明有關個別形成導孔部V7及焊墊PD的情況，但亦可將導孔部V7與焊墊PD一體地形成，作為其他的形態。該情況是在未形成導孔部V7的狀態下，在包含開口部SH內的層間絕緣膜IL8上形成層疊膜SM之後，利用光微影技術及蝕刻技術，使層疊膜SM圖案化，而形成焊墊PD。藉此，焊墊PD及導孔部V7會被藉由被圖案化的層疊膜SM來一體地形成。
其次，如圖18所示般，在層間絕緣膜IL8上，以能夠覆蓋焊墊PD的方式形成絕緣膜PV。絕緣膜PV是可使用單層的絕緣膜或層疊複數的絕緣膜的層疊絕緣膜。例如，可使用氧化矽膜或氮化矽膜或該等的層疊膜(例如氧化矽膜與該氧化矽膜上的氮化矽膜的層疊膜)作為絕緣膜PV。又，亦可使用聚醯亞胺樹脂等之類的樹脂膜(有機系絕緣膜)作為絕緣膜PV。
其次，如圖19所示般，在絕緣膜PV中形成開口部OP。例如，在絕緣膜PV上，利用光微影技術來形 成光阻劑圖案(未圖示)之後，以該光阻劑圖案作為蝕刻遮罩使用，蝕刻絕緣膜PV，藉此可在絕緣膜PV中形成開口部OP。然後，光阻劑圖案除去，在圖19中顯示此階段。
在絕緣膜PV形成開口部OP的蝕刻工程中，將絕緣膜PV蝕刻而於絕緣膜PV中形成開口部OP，使焊墊PD的屏障導體膜BR2從開口部OP露出之後，更藉由蝕刻來除去從開口部OP露出的屏障導體膜BR2，可使焊墊PD的含Al導電膜AM1從開口部OP露出。亦即，在開口部OP平面視重疊的領域中，不僅絕緣膜PV，構成焊墊PD的屏障導體膜BR2也被蝕刻而除去，因此構成焊墊PD的含Al導電膜AM1的上面會露出。另一方面，在形成開口部OP之後也以絕緣膜PV來覆蓋的領域中，屏障導體膜BR2是未被除去，殘留。
然後，因應所需，亦可在從開口部OP露出的焊墊PD(含Al導電膜AM1)上形成金屬膜(未圖示)。此金屬膜是例如可使用鈀膜等。例如，在包含開口部OP的側壁上及從開口部OP露出的焊墊PD(含Al導電膜AM1)上之絕緣膜PV上形成金屬膜(例如鈀膜等)之後，利用光微影技術及蝕刻技術來使此金屬膜圖案化。藉此，可取得在從開口部OP露出的焊墊PD(含Al導電膜AM1)上形成有金屬膜(例如鈀膜等)的構造。
如此，像圖12~圖19那樣，對於半導體基板SB實施晶圓．製程。晶圓．製程是亦被稱為前工程。在此，一般晶圓．製程是意指在半導體晶圓(半導體基板SB) 的主面上形成各種的元件(MISFET等)或配線層(在此是配線M1~M6)及焊墊電極(在此是焊墊PD)，且形成表面保護膜(在此是絕緣膜PV)之後，至可藉由探針等來進行被形成於半導體晶圓的複數的晶片領域的各個電性試驗的狀態為止的工程。半導體晶圓的各晶片領域是對應於在半導體晶圓中可由此取得1個半導體晶片(在此是半導體裝置CP)的領域。
其次，利用從開口部OP露出的焊墊PD，進行探針檢查(探針測試、晶圓測試)，藉此進行半導體晶圓(半導體基板SB)的各晶片領域的電性試驗。具體而言，在半導體晶圓(半導體基板SB)的各晶片領域中，如上述圖11所示般，將檢查(測試)用的探針PRB碰觸從開口部OP露出的焊墊PD的探針接觸領域PA，而進行各晶片領域的電性檢查(電性試驗)。依據此探針檢查的結果，選別半導體晶圓(半導體基板SB)的各晶片領域為良品或不良品，或將探針檢查的測定結果的資料反饋給各製造工程，藉此可使良品率提升或可靠度提升。另外，半導體晶圓的各晶片領域是對應於在半導體晶圓中可由此取得1個半導體晶片(相對於半導體裝置CP的半導體晶片)的領域。
之後，因應所需，研削或研磨半導體基板SB的背面側來使半導體基板SB的厚度變薄之後(背面研削工程)，將半導體基板SB與半導體基板SB上的層疊構造體一起切割(切斷)(切割工程)。此時，半導體基板SB與半導體基板SB上的層疊構造體是沿著劃線領域來切割(切 斷)。藉此，半導體基板SB與半導體基板SB上的層疊構造體是被分割(小片化)成複數的半導體晶片。
如此一來，可製造半導體裝置(半導體晶片)CP。
<有關檢討例>
圖20是本發明者所檢討的第1檢討例的半導體裝置(半導體晶片)CP101的要部剖面圖，相當於本實施形態的上述圖7者。圖21是表示銅線BW101被電性連接至第1檢討例的半導體裝置CP101的焊墊PD101的狀態的剖面圖，相當於本實施形態的上述圖8者。
在圖20及圖21所示的第1檢討例的半導體裝置CP101中，焊墊PD101的正下面的領域的大致全體會成為配線M6的配置禁止領域。亦即，與露出焊墊PD101的開口部OP平面視重疊的領域全體會成為配線M6的配置禁止領域。因此，在第1檢討例的半導體裝置CP101中，在焊墊PD101的正下面的大致全體未配置有配線M6，在接合線接合領域WA101正下面及探針接觸領域PA101的正下面也未配置配線M6。在此，在焊墊PD101的上面，將相當於上述探針接觸領域PA的領域稱為探針接觸領域PA101，將相當於接合線接合領域WA的領域稱為接合線接合領域WA101。
圖20及圖21所示的第1檢討例的情況，焊墊PD101的正下面的領域的大致全體會成為配線M6的配 置禁止領域，因此配線M6的佈局的自由度變低，半導體裝置CP101的配線設計變難。又，由於需要避開焊墊PD101的正下面的領域來配置配線M6，因此不利用半導體裝置CP101的小型化，招致半導體裝置CP101的平面尺寸的增大。
圖22是本發明者所檢討的第2檢討例的半導體裝置(半導體晶片)CP201的要部剖面圖，相當於本實施形態的上述圖7。圖23是表示在第2檢討例的半導體裝置CP201的焊墊PD201電性連接銅線BW201的狀態的剖面圖，相當於本實施形態的上述圖8。
在圖22及圖23所示的第2檢討例的半導體裝置CP201中，焊墊PD101的正下面的領域全體會成為配線M6的配置可能領域。因此，圖22及圖23所示的第2檢討例的情況是在探針接觸領域PA201的正下面配置有配線M6，且在接合線接合領域WA201正下面也配置有配線M6。換言之，第2檢討例的情況是在平面視與探針接觸領域PA201重疊的領域中也配置有配線M6，且在與接合線接合領域WA201重疊的領域中也配置有配線M6。在此，在焊墊PD201的上面，將相當於上述探針接觸領域PA的領域稱為探針接觸領域PA201，將相當於接合線接合領域WA的領域稱為接合線接合領域WA201。
本發明者是檢討對於半導體晶片的焊墊連接銅線的情形，圖22及圖23所示的第2檢討例的情況，可知發生其次般的課題。
銅(Cu)接合線是比金(Au)接合線硬的素材。因此，在對於半導體晶片的焊墊連接銅線的打線接合工程中，強的外力(壓力)會被施加於半導體晶片的焊墊的接合線接合領域(WA，WA101，WA201)。亦即，若比較使用銅線的情況與使用金線的情況，則在打線接合工程中被施加於半導體晶片的焊墊的接合線接合領域(WA，WA101，WA201)的外力(壓力)是使用銅線的情況要比使用金線的情況更大。在打線接合工程中，銅線的前端的球部會被推碰到半導體晶片的焊墊而被壓著，但使用銅線的情況因為銅(Cu)的硬度高，所以若不增大壓著壓力，則無法將銅線的前端的球部順利地壓著於半導體晶片的焊墊。因此，在使用銅線的打線接合工程中，在半導體晶片的焊墊中，大的外力(壓著壓力)會被施加於連接有銅線的接合線接合領域(WA，WA101，WA201)。
在圖22及圖23所示的第2檢討例的半導體裝置CP201中，隨著使用銅線，一旦增大打線接合工程的壓著壓力，則恐有在焊墊PD201之下的絕緣膜(在此是層間絕緣膜IL8)產生龜裂之虞。
若具體地說明，則在使用銅線的打線接合工程中，在焊墊PD201的接合線接合領域WA201被施加強的外力下，強的應力會施加於絕緣膜(在此是層間絕緣膜IL8)而產生龜裂CR，該絕緣膜是以接合線接合領域WA201的焊墊PD201及位於接合線接合領域WA201的下方的配線M6來上下夾著。
一旦在焊墊PD201之下的絕緣膜(在此是層間絕緣膜IL8)產生龜裂CR，則恐有水分從該龜裂CR侵入等，而使半導體裝置的可靠度降低之虞。並且，藉由製造半導體封裝之後的熱應力，焊墊PD201會以龜裂CR為起點剝離等，而使半導體裝置的可靠度降低之虞。因此，為了使半導體裝置的可靠度提升，在使用銅線的打線接合工程中也希望不使在焊墊之下的絕緣膜中產生龜裂。
<有關主要的特徵及效果>
本實施形態的主要特徵之中的一個是在半導體裝置CP中，焊墊PD為銅線連接用的焊墊，配線M6會被配置於焊墊PD之下，但其配線M6是被配置於焊墊PD的接合線接合領域WA以外的領域的正下面，在焊墊PD的接合線接合領域WA的正下面，與配線M6同層的導體圖案是未被形成。
與本實施形態不同，在接合線接合領域WA的正下面配置有配線M6的情況，亦即在平面視與接合線接合領域WA重疊的領域配置有配線M6的情況，如在上述第1檢討例說明般，恐有在焊墊PD之下的絕緣膜(在此是層間絕緣膜IL8)中產生龜裂之虞。原因是在使用銅線的打線接合工程中，因為強的外力(壓著壓力)被施加於焊墊PD的接合線接合領域WA，所以強的應力會施加於以接合線接合領域WA的焊墊PD及位於接合線接合領域WA的下方的配線M6來上下夾著的絕緣膜(在此是層間絕緣膜 IL8)，而產生龜裂。
相對於此，在本實施形態中，在平面視與接合線接合領域WA重疊的領域是未配置有配線M6，亦即在接合線接合領域WA的正下面是配線M6未被配置。而且，在打線接合工程中，被施加強的外力(壓著壓力)的是焊墊PD的接合線接合領域WA。因此，只要在接合線接合領域WA的正下面未配置有配線M6，便在打線接合工程中不會形成以被施加強的外力之接合線接合領域WA的焊墊PD及位於其下方的配線M6來上下夾著絕緣膜(IL8)的狀態，可抑制或防止在焊墊PD之下的絕緣膜(IL8)中產生龜裂。
亦即，若在焊墊PD之下配置配線M6，則會形成以焊墊PD及其下的配線M6來上下夾著絕緣膜(在此是層間絕緣膜IL8)的狀態(構造)。在此狀態下，一旦對於焊墊PD的上面施加強的外力(在此是打線接合時的壓著壓力)，則會因該外力而在以焊墊PD及其下的配線M6來上下夾著的絕緣膜(IL8)中產生強的應力，恐有在該絕緣膜(IL8)中產生龜裂之虞。此龜裂是因施加於焊墊PD的外力而引起應力施加於以焊墊PD(被施加強的外力的部分)及其下的配線M6來上下夾著的絕緣膜(IL8)而產生。因此，為了防止焊墊PD之下的絕緣膜(IL8)的龜裂，而在焊墊PD之中被施加強的外力(在此是打線接合時的壓著壓力)的領域的下方不配置配線M6為有效。亦即，為了防止焊墊PD之下的絕緣膜(IL8)的龜裂，如本實施形態般，焊墊 PD之中，在打線接合時被施加強的外力之接合線接合領域WA的下方是不配置配線M6為有效。如此一來，即使對於焊墊PD的上面施加強的外力(打線接合時的壓著壓力)，也會因為在被施加強的外力的部分(接合線接合領域WA)的下方不存在配線M6，所以不會形成以被施加強的外力的部分的焊墊PD及其下的配線M6來夾著絕緣膜(IL8)的狀態，可抑制或防止在焊墊PD之下的絕緣膜(IL8)中產生龜裂。
另外，在本實施形態中，在焊墊PD的接合線接合領域WA的正下面是未配置有配線M6，換言之，在焊墊PD的接合線接合領域WA的正下面是未形成有與配線M6同層的導體圖案(配線)。
並且，在本實施形態中，不是將焊墊PD的正下面的領域全體設為配線M6的配置禁止領域，而是將焊墊PD的正下面的領域之中，接合線接合領域WA的正下面的領域設為配線M6的配置禁止領域，另一方面，將焊墊PD的正下面的領域之中，接合線接合領域WA的正下面的領域以外的領域設為配線M6的配置可能領域。因此，在本實施形態中，在焊墊PD的正下面的領域之中，接合線接合領域WA的正下面的領域以外的領域配置配線M6。亦即，被配置於焊墊PD的正下面的配線M6是被配置於焊墊PD的接合線接合領域WA以外的領域的正下面。亦即，平面視，與焊墊PD重疊，但與接合線接合領域WA不重疊的領域中配置有配線M6。如此，在本實施 形態中，在焊墊PD之下也配置有配線M6，在與絕緣膜PV的開口部OP平面視重疊的領域中配置有配線M6，但由於接合線接合領域WA的正下面的領域是成為配線M6的配置禁止領域，因此避開接合線接合領域WA的正下面來配置配線M6。
在本實施形態中，藉由可在除了接合線接合領域WA的焊墊PD的正下面配置配線M6，相較於上述第1檢討例的情況，配線M6的佈局的自由度變高，半導體裝置CP的配線設計容易。並且，藉由可在除了接合線接合領域WA的焊墊PD的正下面配置配線M6，有利於半導體裝置CP的小型化，可謀求半導體裝置CP的平面尺寸(平面積)的縮小。
本實施形態的主要特徵之中的其他的一個是在本實施形態中，接合線接合領域WA的正下面的領域是成為配線M6的配置禁止領域，但探針接觸領域PA的正下面的領域是成為配線M6的配置可能領域，在接合線接合領域WA的正下面是配線M6未被配置，但在探針接觸領域PA的正下面是配置有配線M6。亦即，在本實施形態中，在平面視與接合線接合領域WA重疊的領域是配置有配線M6，但在平面視與探針接觸領域PA重疊的領域是配置有配線M6。
在探針檢查工程及打線接合工程，在焊墊PD的上面會被施加外力(壓力)。因此，在焊墊PD的上面，至半導體封裝完成為止可被施加比較大的外力的領域是有 探針接觸領域PA及接合線接合領域WA。外力被施加於焊墊的情況，若該外力大，則有可能因該外力而引起在焊墊PD之下的絕緣膜(IL8)中產生龜裂，該龜裂是容易發生在以被施加外力的部分的焊墊及其下的配線M6來夾著絕緣膜(IL8)的情況。因此，在打線接合工程在被施加強的外力的接合線接合領域WA的正下面是如本實施形態般不設置配線M6，藉此即使在打線接合工程強的外力被施加於焊墊PD的接合線接合領域WA，還是可抑制或防止因該外力而在焊墊PD之下的絕緣膜(IL8)中產生龜裂。相對於此，被施加於探針接觸領域PA的外力(在探針檢查工程的外力)與被施加於接合線接合領域WA的外力(在打線接合工程的外力)作比較，由於相對地小，因此與在打線接合工程在絕緣膜(IL8)中產生龜裂的可能性(風險)作比較，在探針檢查工程在絕緣膜(IL8)中產生龜裂的可能性(風險)低。
因此，在本實施形態中，對於在焊墊PD之下的絕緣膜(IL8)中使產生龜裂的可能性(風險)相對地高的打線接合工程，為了使其可能性減低，而使不會在打線接合工程被施加外力的焊墊PD的接合線接合領域WA的正下面配置配線M6。而且，相較於打線接合工程，在探針檢查工程中在焊墊PD之下的絕緣膜(IL8)中使產生龜裂的可能性(風險)相對地低，因此在探針檢查工程在被施加外力的焊墊PD的探針接觸領域PA的正下面配置配線M6。所以，在本實施形態中，接合線接合領域WA的正下面的領 域是成為配線M6的配置禁止領域，接合線接合領域WA的正下面是配線M6未被配置，但探針接觸領域PA的正下面的領域是成為配線M6的配置可能領域，在探針接觸領域PA的正下面是配置有配線M6。
在此，被施加於探針接觸領域PA的外力(在探針檢查工程的外力)與被施加於接合線接合領域WA的外力(在打線接合工程的外力)作比較，之所以相對地小，是因為連接至焊墊PD的接合線(BW)為銅(Cu)接合線。銅(Cu)接合線相較於金(Au)接合線等，需要增大打線接合時的壓著壓力，因此在對於半導體裝置CP的焊墊PD連接銅線(BW)的打線接合工程中，必然強的外力會被施加於焊墊PD的接合線接合領域WA。另一方面，在焊墊PD的探針接觸領域PA中，在探針檢查時探針會被推碰，因此會施加探針之外力(壓力)。然而，若採用銅線作為連接至焊墊PD的接合線BW，則由於需要增大打線接合時的壓著壓力，因此在打線接合工程被施加於焊墊PD的接合線接合領域WA的外力是比在探針檢查時被施加於焊墊PD的探針接觸領域PA的外力更大。換言之，在探針檢查時被施加於焊墊PD的探針接觸領域PA的外力是比在打線接合工程被施加於焊墊PD的接合線接合領域WA的外力更小。亦即，採用銅線作為連接至焊墊PD的接合線BW的情況，由於需要增大打線接合時的壓著壓力，因此必然施加於探針接觸領域PA的外力(在探針檢查工程的外力)與被施加於接合線接合領域WA的外力(在打線接合工程 的外力)作比較，相對地小。
因此，在本實施形態中，對於被施加的外力大的接合線接合領域WA，是將接合線接合領域WA的正下面的領域設定成配線M6的配置禁止領域而使不會配置有配線M6。而且，對於被施加的外力比接合線接合領域WA小的探針接觸領域PA，是將探針接觸領域PA的正下面的領域設定成配線M6的配置可能領域來配置配線M6。藉此，可一邊有效率地抑制或防止因被施加於焊墊的外力而引起在焊墊PD之下的絕緣膜(IL8)產生龜裂，一邊限制配線M6的配置禁止領域而增加配線M6的配置可能領域，因此配線M6的佈局的自由度變高，半導體裝置CP的配線設計變容易。並且，有利於半導體裝置CP的小型化，可謀求半導體裝置CP的平面尺寸(平面積)的縮小。
在本實施形態中，由於在探針接觸領域PA的正下面配置配線M6，因此在探針檢查工程中，一旦探針被推碰到焊墊PD的探針接觸領域PA而被施加外力，則應力會施加於以探針接觸領域PA的焊墊PD及位於探針接觸領域PA的下方的配線M6來上下夾著的絕緣膜(在此是層間絕緣膜IL8)。然而，如上述般，在探針檢查工程中，被施加於焊墊PD的探針接觸領域PA的外力是比在打線接合工程被施加於焊墊PD的接合線接合領域WA的外力更小。因此，相較於上述第2檢討例的情況在打線接合工程因被施加於焊墊PD201的外力所引起在層間絕緣 膜IL8中產生龜裂的可能性，本實施形態的情況在探針檢查工程因被施加於焊墊PD的外力所引起在層間絕緣膜IL8中產生龜裂的可能性較低。並且，在本實施形態中，藉由在接合線接合領域WA的正下面未配置配線M6，相較於上述第2檢討例的情況在打線接合工程因被施加於焊墊PD201的外力所引起在層間絕緣膜IL8中產生龜裂的可能性，本實施形態的情況在探針檢查工程因被施加於焊墊PD的外力所引起在層間絕緣膜IL8中產生龜裂的可能性較低。所以，因被施加於焊墊的外力所引起在焊墊之下的層間絕緣膜IL8中產生龜裂的可能性是本實施形態要比上述第2檢討例更低。藉此，在本實施形態中，由於可抑制或防止在焊墊之下的層間絕緣膜IL8產生龜裂，因此可使半導體裝置的可靠度提升。並且，可使半導體裝置的製造良品率提升。
與本實施形態不同，假設在接合線接合領域WA的正下面配置配線M6，且在探針接觸領域PA的正下面不配置配線M6的構造。此構造雖連接至焊墊的接合線為金線的情況為有效，但連接至焊墊的接合線為銅線的情況是與上述第2檢討例的情況同樣，恐有在打線接合工程在焊墊之下的絕緣膜中產生龜裂之虞。其理由如其次般。亦即，連接至焊墊的接合線為金線的情況，由於在打線接合工程被施加於焊墊的外力小，因此即使在接合線接合領域WA的正下面配置配線M6，也不易在焊墊之下的絕緣膜中產生龜裂。然後，連接至焊墊的接合線為銅線的情 況，由於在打線接合工程被施加於焊墊的外力大，因此若在接合線接合領域WA的正下面配置配線M6，則容易在焊墊之下的絕緣膜中產生龜裂。因此，與本實施形態不同，在接合線接合領域WA的正下面配置配線M6，且在探針接觸領域PA的正下面不配置配線M6的構造，與上述第2檢討例的情況同樣，恐有在打線接合工程在焊墊之下的絕緣膜中產生龜裂之虞。
因此，如本實施形態般，在接合線接合領域WA的正下面不配置配線M6，而在探針接觸領域PA的正下面配置配線M6之構造是在連接至焊墊PD的接合線(BW)為銅線的情況成為有效的構造。因此，檢討採用銅線的情形發現，使用銅線的情況因為打線接合時的壓著壓力變大，所以容易在焊墊之下的絕緣膜產生龜裂之課題，因應於此，如本實施形態般，成為在接合線接合領域WA的正下面不配置配線M6，而在探針接觸領域PA的正下面配置配線M6之構造。
並且，在本實施形態中，由於在探針接觸領域PA的正下面配置配線M6，因此在探針檢查工程中，若探針被推碰到焊墊PD的探針接觸領域PA而被施加外力(壓力)，則應力會施加於以探針接觸領域PA的焊墊PD及位於探針接觸領域PA的下方的配線M6來上下夾著的絕緣膜(IL8)。因此，在探針檢查工程中，難以完全消除在焊墊PD之下的絕緣膜(IL8)中產生龜裂的可能性(風險)。因此，最好是藉由對探針檢查工程下工夫，即使在探針檢查 工程中，也儘可能地使龜裂不會產生於焊墊PD之下的絕緣膜(IL8)。由此觀點，在探針檢查工程中，不是懸臂方式的探針卡，而是使用垂直型探針卡(垂直探針卡)為理想。
使用懸臂方式的探針卡的情況是懸臂方式的探針會被推碰到焊墊PD的探針接觸領域PA。此情況，探針的前端是被推碰到焊墊PD的上面，且產生如將焊墊PD的上面予以刻劃於橫方向(與焊墊PD的上面大致平行的方向)那樣的動作(力量)。
上述圖11是表示使用垂直型探針卡的情況，圖11所示的探針PRB是對應於垂直型探針卡的探針。使用垂直型探針卡的情況，是延伸於與焊墊PD的上面大致垂直的方向(焊墊PD的上面的法線方向)的探針PRB會在與焊墊PD的上面大致垂直的方向，被推碰到焊墊PD的上面的探針接觸領域PA。此時，在探針PRB的前端被推碰到焊墊PD的探針接觸領域PA的狀態下，探針PRB的前端不會有移動於橫方向的情形。因此，在使用垂直型探針卡的情況，探針PRB的前端是被推碰到焊墊PD的上面，施加對於焊墊PD的上面大致垂直的方向的外力，但不會產生如將焊墊PD的上面予以刻劃於橫方向(與焊墊PD的上面大致平行的方向)那樣的動作(力量)。
在探針檢查工程中，因探針被推碰到焊墊PD的探針接觸領域PA而被施加外力所引起容易在焊墊PD之下的絕緣膜(IL8)產生龜裂的是使用懸臂方式的探針卡的情況，相較於此，使用垂直型探針卡的情況是在焊墊PD 之下的絕緣膜(IL8)不易產生龜裂。原因是因為在探針檢查工程中，若被施加於焊墊PD的探針接觸領域PA的外力只為對於焊墊PD的上面大致垂直的方向的外力，則即使應力施加於以探針接觸領域PA的焊墊PD及位於探針接觸領域PA的下方的配線M6來上下夾著的絕緣膜(IL8)，也不易在該絕緣膜(IL8)中產生龜裂。這是對應於使用垂直型探針卡的情況。
另一方面，在使用懸臂方式的探針卡的情況，是產生探針的前端會如將焊墊PD的上面予以刻劃於橫方向那樣的動作(力量)，此動作會使容易造成龜裂的應力產生於以探針接觸領域PA的焊墊PD及位於探針接觸領域PA的下方的配線M6來上下夾著的絕緣膜(IL8)，使龜裂容易產生於該絕緣膜(IL8)。亦即，探針的前端會如將焊墊PD的上面予以刻劃於橫方向那樣的動作(力量)是恐有使龜裂容易產生於焊墊PD之下的絕緣膜(IL8)，因此在探針檢查工程中，最好不使產生探針的前端會如將焊墊PD的上面予以刻劃於橫方向那樣的動作(力量)。
因此，在本實施形態中，探針檢查是使用垂直型探針卡為理想。藉此，即使在探針接觸領域PA的正下面配置配線M6，還是可使在焊墊PD之下的絕緣膜(IL8)產生龜裂的可能性更減低，可更確實地抑制或防止在焊墊PD之下的絕緣膜(IL8)產生龜裂。因此，可使半導體裝置的可靠度更提升。
如此，在本實施形態中，在探針檢查較理想 是使用垂直型探針卡，藉此不易產生因藉由探針來施加於焊墊的外力所引起的絕緣膜(IL8)的龜裂，藉此可在探針接觸領域PA的正下面配置配線M6。另一方面，在打線接合使用銅線下，在打線接合時被施加於焊墊的外力不得不變大，因此在接合線接合領域WA的正下面是不配置配線M6，藉此不易產生在打線接合時因被施加於焊墊的外力所引起的絕緣膜(IL8)的龜裂。藉此，在外力被施加於焊墊的探針檢查工程及打線接合工程中，可抑制或防止因被施加於焊墊的外力所引起在絕緣膜(IL8)中產生龜裂，可使半導體裝置的可靠度提升。又，由於可在探針接觸領域PA的正下面配置配線M6，因此配線M6的佈局的自由度變高，半導體裝置的配線設計變容易。並且，有利於半導體裝置的小型化，可謀求半導體裝置的平面尺寸(平面積)的縮小。
其次，說明有關比配線M6更下層的配線。
比配線M6更下層的配線M1，M2，M3，M4，M5是可配置在焊墊PD的正下面的領域。亦即，焊墊PD的正下面的領域全體會成為配線M1，M2，M3，M4，M5的配置可能領域。因此，在接合線接合領域WA的正下面，雖配線M6無法配置，但配線M1，M2，M3，M4，M5是可配置在接合線接合領域WA的正下面。換言之，在平面視與接合線接合領域WA重疊的領域是配線M6未被配置，但配線M1，M2，M3，M4，M5是在平面視與接合線接合領域WA重疊的領域也可配置。亦即，接 合線接合領域WA的正下面的領域是配線M6的配置禁止領域，但為配線M1，M2，M3，M4，M5的配置可能領域。又，探針接觸領域PA的正下面的領域是配線M6的配置可能領域，且為配線M1，M2，M3，M4，M5的配置可能領域。因此，在探針接觸領域PA的正下面是可配置配線M6，且配線M1，M2，M3，M4，M5也可配置在探針接觸領域PA的正下面。亦即，在焊墊PD的正下面的領域之中，接合線接合領域WA的正下面雖配線M6無法配置，但比配線M6更下層的配線M1，M2，M3，M4，M5是可配置，在探針接觸領域PA的正下面是不僅可配置配線M6，比配線M6更下層的配線M1，M2，M3，M4，M5也可配置。
亦即，在比形成有焊墊PD的配線層更下1個的配線層(包含配線M6的配線層)中，將配線M6配置於焊墊PD之下，且有關該焊墊PD之下的配線M6是避開接合線接合領域WA的正下面來配置，在探針接觸領域PA的正下面的領域也可配置。另一方面，在比形成有焊墊PD的配線層更下2個的配線層(包含配線M5的配線層)中，將配線M5配置於焊墊PD之下，且有關該焊墊PD之下的配線M5是可配置於接合線接合領域WA的正下面，且在接合線接合領域WA以外的領域的正下面也可配置，因此在探針接觸領域PA的正下面的領域也可配置。
因此，上述圖6及圖7的情況是在焊墊PD之 下配置有複數的配線M5，被配置於焊墊PD之下的複數的配線M5是包含：被配置於焊墊PD的接合線接合領域WA的正下面之配線M5、及被配置於焊墊PD的接合線接合領域WA以外的領域的正下面之配線M5。又，由於探針接觸領域PA的正下面的領域是配線M5的配置可能領域，因此上述圖6及圖7的情況是被配置於焊墊PD之下的複數的配線M5包含被配置於焊墊PD的探針接觸領域PA的正下面之配線M5。藉此，可提高配線M5的佈局的自由度，半導體裝置的配線設計變容易。並且，有利用半導體裝置的小型化，可謀求半導體裝置的平面尺寸(平面積)的縮小。有關配線M1，M2，M3，M4的配置也與配線M5同樣。
另外，由於焊墊PD的正下面的領域全體為配線M1，M2，M3，M4，M5的配置可能領域，因此可將配線M1，M2，M3，M4，M5之中的任意的配線配置於焊墊PD的正下面。所以，不僅在焊墊PD的正下面配置有配線M1，M2，M3，M4，M5的任一的情況，也可能有配線M1，M2，M3，M4，M5之中的任意的配線被配置於焊墊PD的正下面，且配線M1，M2，M3，M4，M5之中的任意的配線未被配置於焊墊PD的正下面的情況。例如，也可能有在焊墊PD的正下面，配線M1，M2，M3，M4，M5全部被配置的情況，或在焊墊PD的正下面，配線M1，M3，M5被配置，但配線M2，M4未被配置的情況等。因此，也可能有在接合線接合領域WA的正下面配置 有配線M1，M2，M3，M4，M5的任一的情況，但不僅如此的情況，也可能有配線M1，M2，M3，M4，M5之中的任意的配線被配置於接合線接合領域WA的正下面，且配線M1，M2，M3，M4，M5之中的任意的配線未被配置於接合線接合領域WA的正下面的情況。同樣，也可能有在探針接觸領域PA的正下面配置有配線M1，M2，M3，M4，M5的任一的情況，但不僅如此的情況，也可能有配線M1，M2，M3，M4，M5之中的任意的配線被配置於探針接觸領域PA的正下面，且配線M1，M2，M3，M4，M5之中的任意的配線未被配置於探針接觸領域PA的正下面的情況。
在接合線接合領域WA的正下面，配線M6無法配置，但配線M5可配置的理由是如其次般。
在接合線接合領域WA的正下面假使配置配線M6的情況，是在使用銅線的打線接合工程中，因強的外力被施加於焊墊PD的接合線接合領域WA，所以強的應力會施加於以接合線接合領域WA的焊墊PD及位於接合線接合領域WA的下方的配線M6來上下夾著的絕緣膜(IL8)，恐有在其絕緣膜(IL8)產生龜裂之虞。因此，在接合線接合領域WA的正下面是使不會配置配線M6。另一方面，在接合線接合領域WA的正下面配置配線M5的情況，是在使用銅線的打線接合工程中，因強的外力被施加於焊墊PD的接合線接合領域WA，所以應力會施加於以接合線接合領域WA的焊墊PD及位於接合線接合領域 WA的下方的配線M5來上下夾著的絕緣膜(在此是層間絕緣膜IL7，IL8)。然而，因為焊墊PD與配線M5之間的距離大，所以在打線接合工程中，即使應力施加於以接合線接合領域WA的焊墊PD及位於接合線接合領域WA的下方的配線M5來上下夾著的絕緣膜(IL7，IL8)，其應力的影響也不大，不至於絕緣膜(IL7，IL8)的龜裂。所以，即使在接合線接合領域WA的正下面配置配線M5，也不會因此在打線接合時在絕緣膜(IL7，IL8)中產生龜裂。所以，藉由在接合線接合領域WA的正下面配置配線M5，可一邊抑制或防止層間絕緣膜的龜裂，一邊提高配線M5的佈局的自由度，半導體裝置的配線設計變容易。並且，有利於半導體裝置的小型化，可謀求半導體裝置的平面尺寸(平面積)的縮小。
可在接合線接合領域WA的正下面配置配線M1，M2，M3，M4的理由也與可在接合線接合領域WA的正下面配置配線M5的理由大致同樣。亦即，因為焊墊PD與配線M1，M2，M3，M4之間的距離大，所以在打線接合工程中，即使應力施加於以接合線接合領域WA的焊墊PD及位於接合線接合領域WA的下方的M1，M2，M3，M4來上下夾著的層間絕緣膜，其應力的影響也不大，不至於層間絕緣膜的龜裂。因此，藉由在接合線接合領域WA的正下面配置配線M1，M2，M3，M4之中的任意的配線，可一邊抑制或防止層間絕緣膜的龜裂，一邊提高配線M1，M2，M3，M4的佈局的自由度，半導體裝置 的配線設計變容易。並且，有利於半導體裝置的小型化，可謀求半導體裝置的平面尺寸(平面積)的縮小。
如此，有關比焊墊PD更下層的配線M1，M2，M3，M4，M5，M6之中最上層的配線M6，由於與焊墊PD之間的距離小，因此以在打線接合工程被夾於焊墊PD與配線M6之間的絕緣膜(IL8)不會產生龜裂的方式，使在接合線接合領域WA的正下面不配置配線M6。另一方面，有關比配線M6更下層的配線M1，M2，M3，M4，M5是與焊墊PD之間的距離大，因此即使配置於接合線接合領域WA的正下面，也不會招致絕緣膜的龜裂。因此，藉由將接合線接合領域WA的正下面的領域設為配線M1，M2，M3，M4，M5的配置可能領域，可提高配線M1，M2，M3，M4，M5的佈局的自由度，半導體裝置的配線設計變容易。並且，有利於半導體裝置的小型化，可謀求半導體裝置的平面尺寸(平面積)的縮小。
又，由於形成於半導體基板SB的半導體元件(例如MISFET1等)是離開焊墊PD，因此可配置於焊墊PD的正下面。亦即，被形成於半導體基板SB的半導體元件(例如MISFET1等)是可配置於接合線接合領域WA的正下面，且在探針接觸領域PA也可配置。藉此，可提高配置於半導體基板SB的半導體元件(例如MISFET1等)的佈局的自由度，半導體裝置的設計會變容易。並且，有利於半導體裝置的小型化，可謀求半導體裝置的平面尺寸(平面積)的縮小。
<有關焊墊PD與配線M6的佈局例>
其次，說明有關焊墊PD與配線M6的佈局的例子。
以下說明的第1佈局例(圖24及圖25)、第2佈局例(圖26及圖27)、第3佈局例(圖28及圖29)及第4佈局例(圖30及圖31)的任一情況皆是沿著半導體裝置CP的晶片邊CH來配列複數的焊墊PD，配線M6(M6a)會延伸於該等複數的焊墊PD之下。
首先，參照圖24及圖25來說明有關第1佈局例。
圖24及圖25是本實施形態的半導體裝置CP的要部平面圖，顯示焊墊PD與配線M6的第1佈局例。
在圖24中顯示沿著半導體裝置CP的晶片邊CH來配列的複數的焊墊PD，配線M6是未圖示。又，圖25是顯示與圖24相同的平面領域，顯示沿著半導體裝置CP的晶片邊CH來配列的複數的焊墊PD、及通過該等複數的焊墊PD之下的複數的配線M6a。在圖24及圖25中，以符號CH所示的是構成半導體裝置CP的上面的外周之四邊的其中的一邊，稱為晶片邊CH。又，圖24~圖31所示的X方向及Y方向是與半導體裝置CP的上面平行的方向，但Y方向是沿著晶片邊CH的方向，亦即與晶片邊CH平行的方向，X方向是與Y方向交叉的方向，更特定的是與Y方向垂直的方向。
圖24及圖25的情況是在半導體裝置CP的上面側，複數的焊墊PD會沿著晶片邊CH來配置(配列)。沿著晶片邊CH來排列的複數的焊墊PD是彼此方向相同，接合線接合領域WA會處於晶片邊CH側(接近晶片邊CH的側)，在相反側(遠離晶片邊CH的側)具有探針接觸領域PA。因此，圖24及圖25的情況是複數的焊墊PD的接合線接合領域WA彼此間會在Y方向排列成一列(直線性地)，且複數的焊墊PD的探針接觸領域PA彼此間會形成在Y方向排列成一列(直線性地)的狀態。
又，圖24及圖25的情況是複數的配線M6a會沿著晶片邊CH來延伸於Y方向，該等複數的配線M6a是在X方向排列。亦即，複數的配線M6a會沿著晶片邊CH來並走，此複數的配線M6a分別沿著晶片邊CH來直線性地延伸。此複數的配線M6a是通過(延伸)於沿著晶片邊CH來排列的複數的焊墊PD之下，但在各焊墊PD的接合線接合領域WA的正下面是未延伸。
圖24及圖25的情況也是各焊墊PD的接合線接合領域WA的正下面的領域成為配線M6的配置禁止領域，且各焊墊PD的探針接觸領域PA的正下面的領域成為配線M6的配置可能領域，這在後述的圖26~圖31中也共通。因此，在圖24~圖31的任一中也是在各焊墊PD的接合線接合領域WA的正下面，配線M6未被配置。
圖24及圖25的情況是平面視，複數的配線 M6a會通過各焊墊PD之不含接合線接合領域WA且含探針接觸領域PA的領域。若由別的看法來說，則圖24及圖25的情況是複數的焊墊PD的接合線接合領域WA彼此間會沿著晶片邊CH來排列成一列，但在比該排列成一列的接合線接合領域WA更靠探針接觸領域PA側的位置，複數的配線M6a會沿著晶片邊CH來直線性地延伸(並走)。因此，在各焊墊PD的探針接觸領域PA的正下面也配置有配線M6a。
其次，參照圖26及圖27來說明有關第2佈局例。
圖26及圖27是本實施形態的半導體裝置CP的要部平面圖，顯示焊墊PD與配線M6的第2佈局例。圖26及圖27是分別相當於上述圖24及圖25者。
圖26及圖27的第2佈局例與圖24及圖25的第1佈局例主要不同的是焊墊PD的方向相反。亦即，圖26及圖27的情況是在半導體裝置CP的上面側，複數的焊墊PD會沿著晶片邊CH來配置(配列)，各焊墊PD的方向是彼此相同，但探針接觸領域PA處於晶片邊CH側，在相反側具有接合線接合領域WA。因此，圖26及圖27的情況也是複數的焊墊PD的接合線接合領域WA彼此間會在Y方向排列成一列(直線性地)，且複數的焊墊PD的探針接觸領域PA彼此間會形成在Y方向排列成一列(直線性地)的狀態。但，上述圖24及圖25的情況是接合線接合領域WA會處於接近晶片邊CH的側，探針接觸領域 PA會處於遠離晶片邊CH的側，但圖26及圖27的情況是探針接觸領域PA會處於接近晶片邊CH的側，接合線接合領域WA會處於遠離晶片邊CH的側。
又，圖26及圖27的情況也是複數的配線M6a會沿著晶片邊CH來延伸於Y方向，該等複數的配線M6a是在X方向排列。亦即，複數的配線M6a會沿著晶片邊CH來並走，此複數的配線M6a分別沿著晶片邊CH來直線性地延伸。此複數的配線M6a是通過(延伸)於沿著晶片邊CH來排列的複數的焊墊PD之下，但在各焊墊PD的接合線接合領域WA的正下面是未延伸。
圖26及圖27的情況也是平面視，複數的配線M6a會通過各焊墊PD之不含接合線接合領域WA且含探針接觸領域PA的領域。若由別的看法來說，則圖26及圖27的情況也是複數的焊墊PD的接合線接合領域WA彼此間會沿著晶片邊CH來排列成一列，但在比該排列成一列的接合線接合領域WA更靠探針接觸領域PA側的位置，複數的配線M6a會沿著晶片邊CH來直線性地延伸(並走)。因此，在各焊墊PD的探針接觸領域PA的正下面也配置有配線M6a。
在圖24及圖25的第1佈局例及圖26及圖27的第2佈局例中，由於通過焊墊PD之下的複數的配線M6a會沿著晶片邊CH來直線性地延伸，因此可減低配線M6a的電阻。例如，相較於通過焊墊PD之下的配線M6a蛇行的情況，通過焊墊PD之下的配線M6a直線性地延伸 的第1佈局例(圖24及圖25)或第2佈局例(圖26及圖27)較能夠減低配線M6a的電阻。藉此，可謀求半導體裝置的性能提升。
其次，參照圖28及圖29來說明有關第3佈局例。
圖28及圖29是本實施形態的半導體裝置CP的要部平面圖，顯示焊墊PD與配線M6的第3佈局例。圖28及圖29是分別相當於上述圖24及圖25者。
圖28及圖29的第3佈局例與上述圖24及圖25的第1佈局例或上述圖26及圖27的第2佈局例主要不同的是焊墊PD的方向。亦即，圖28及圖29的情況是在半導體裝置CP的上面側，複數的焊墊PD會沿著晶片邊CH來配置(配列)，但各焊墊PD的方向是彼此不同，混在方向彼此相反的2種類的焊墊PD1，PD2。亦即，在沿著晶片邊CH來排列的複數的焊墊PD中混在：接合線接合領域WA處於晶片邊CH側，且在相反側具有探針接觸領域PA的焊墊PD1、及探針接觸領域PA處於晶片邊CH側，且在相反側具有接合線接合領域WA的焊墊PD2。例如，焊墊PD1及焊墊PD2會沿著晶片邊CH來交替排列。
在此，將接合線接合領域WA處於接近晶片邊CH的側，且探針接觸領域PA處於遠離晶片邊CH的側之焊墊PD附上符號PD1而稱為焊墊PD1。又，將探針接觸領域PA處於接近晶片邊CH的側，且接合線接合領 域WA處於遠離晶片邊CH的側之焊墊PD附上符號PD2而稱為焊墊PD2。
圖28及圖29的情況是在沿著晶片邊CH來排列的複數的焊墊PD中混在：接合線接合領域WA比探針接觸領域PA更接近晶片邊CH的焊墊PD1、及探針接觸領域PA比接合線接合領域WA更接近晶片邊CH的焊墊PD2。另一方面，上述圖24及圖25的情況是沿著晶片邊CH來排列的複數的焊墊PD是全部為焊墊PD1，且上述圖26及圖27的情況是沿著晶片邊CH來排列的複數的焊墊PD是全部為焊墊PD2。
圖28及圖29的情況，沿著晶片邊CH來排列的複數的焊墊PD之中的焊墊PD1的接合線接合領域WA及焊墊PD2的探針接觸領域PA會在Y方向排列成一列(直線性地)。又，沿著晶片邊CH來排列的複數的焊墊PD之中的焊墊PD1的探針接觸領域PA及焊墊PD2的接合線接合領域WA會在Y方向排列成一列(直線性地)。但，焊墊PD1的接合線接合領域WA及焊墊PD2的探針接觸領域PA所排列的列會處於接近晶片邊CH的側，焊墊PD1的探針接觸領域PA及焊墊PD2的接合線接合領域WA所排列的列會處於遠離晶片邊CH的側。因此，圖28及圖29的情況是形成複數的焊墊PD的接合線接合領域WA會沿著晶片邊CH來排列成二列，且複數的焊墊PD的探針接觸領域PA也排列於該二列的狀態。
又，圖28及圖29的情況，複數的配線M6a 會沿著晶片邊CH來延伸(並走)，但此複數的配線M6a不是沿著晶片邊CH來直線性地延伸，而是延伸成蛇行。原因是複數的焊墊PD的接合線接合領域WA是沿著晶片邊CH來排列成二列，所以為了一邊避開接合線接合領域WA，一邊使配線M6a延伸至焊墊PD之下，而需要使配線M6如圖29般蛇行。具體而言，複數的配線M6a是延伸(通過)沿著晶片邊CH來排列的複數的焊墊PD之下，但在各焊墊PD的接合線接合領域WA的正下面是未延伸，平面視，蛇行成避開各焊墊PD的接合線接合領域WA。另外，在各焊墊PD的探針接觸領域PA的正下面也配置有配線M6a。
圖28及圖29的情況，由於通過焊墊PD之下的複數的配線M6a未直線性地延伸，因此基於減低配線M6a的電阻的觀點，比起圖28及圖29的情況，上述圖24及圖25的情況或上述圖26及圖27的情況較為有利。另一方面，上述圖24及圖25的情況或上述圖26及圖27的情況是複數的焊墊PD的接合線接合領域WA會排列成一列，相對的，圖28及圖29的情況是複數的焊墊PD的接合線接合領域WA會排列成二列。因此，比起上述圖24及圖25的情況或上述圖26及圖27的情況，圖28及圖29的情況較能夠在複數的焊墊PD分別連接接合線(BW)時擴大各接合線(BW)的間隔，所以容易進行打線接合工程，且容易防止相鄰的接合線(BW)彼此間的短路。
其次，參照圖30及圖31來說明有關第4佈 局例。
圖30及圖31是本實施形態的半導體裝置CP的要部平面圖，顯示焊墊PD與配線M6的第4佈局例。圖30及圖31是分別相當於上述圖24及圖25者。
與上述圖28及圖29的情況同樣，圖30及圖31的情況也是在半導體裝置CP的上面側，複數的焊墊PD會沿著晶片邊CH來配置(配列)，各焊墊PD的方向是彼此不相同，混在方向彼此相反的2種類的焊墊PD1，PD2。亦即，圖30及圖31的情況也是在沿著晶片邊CH來排列的複數的焊墊PD中混在：接合線接合領域WA比探針接觸領域PA更接近晶片邊CH的焊墊PD1、及探針接觸領域PA比接合線接合領域WA更接近晶片邊CH的焊墊PD2。
但，圖30及圖31的情況，沿著晶片邊CH來排列的複數的焊墊PD之中的焊墊PD1的探針接觸領域PA與焊墊PD2的探針接觸領域PA會在Y方向排列成一列(直線性地)。因此，圖30及圖31的情況，沿著晶片邊CH來排列的複數的焊墊PD的探針接觸領域PA會在Y方向排列成一列(直線性地)。又，沿著晶片邊CH來排列的複數的焊墊PD之中的焊墊PD1的接合線接合領域WA是在Y方向排列成一列(直線性地)。又，沿著晶片邊CH來排列的複數的焊墊PD之中的焊墊PD2的接合線接合領域WA是在Y方向排列成一列(直線性地)。因此，圖30及圖31的情況，沿著晶片邊CH來排列的複數的焊墊PD的接 合線接合領域WA是排列成二列。另外，圖30及圖31的情況，焊墊PD1的接合線接合領域WA所排列的列是處於比焊墊PD1的探針接觸領域PA及焊墊PD2的探針接觸領域PA所排列的列更接近晶片邊CH的側，焊墊PD2的接合線接合領域WA所排列的列是處於比焊墊PD1的探針接觸領域PA及焊墊PD2的探針接觸領域PA所排列的列更遠離晶片邊CH的側。
因此，圖30及圖31的情況，焊墊PD1與焊墊PD2是離晶片邊CH的距離不同，從晶片邊CH到焊墊PD2的距離(間隔)要比從晶片邊CH到焊墊PD1的距離(間隔)更大。亦即，圖30及圖31的情況，平面視，焊墊PD1與焊墊PD2是在X方向偏離。
如此，上述圖28及圖29的情況，焊墊PD1與晶片邊CH之間的距離和焊墊PD2與晶片邊之間的距離是彼此大致相同，但圖30及圖31的情況，焊墊PD2與晶片邊CH之間的距離是比焊墊PD1與晶片邊CH之間的距離更大。
又，圖30及圖31的情況也是複數的配線M6a會沿著晶片邊CH來延伸於Y方向，該等複數的配線M6a是在X方向排列。亦即，複數的配線M6a會沿著晶片邊CH並走，此複數的配線M6a分別沿著晶片邊CH來直線性地延伸。此複數的配線M6a是通過(延伸)於沿著晶片邊CH來排列的複數的焊墊PD之下，但在各焊墊PD的接合線接合領域WA的正下面是未延伸。
圖30及圖31的情況也是平面視，複數的配線M6a會通過各焊墊PD之不含接合線接合領域WA且含探針接觸領域PA的領域。若由別的看法來說，則圖30及圖31的情況是複數的焊墊PD的探針接觸領域PA彼此間會沿著晶片邊CH來排列成一列，但以能夠通過其排列成一列的探針接觸領域PA之下的方式，複數的配線M6a會沿著晶片邊CH來直線性地延伸。因此，在各焊墊PD的探針接觸領域PA的正下面也配置有配線M6a。
與上述圖24及圖25的情況(第1佈局例)或上述圖26及圖27的情況(第2佈局例)同樣，圖30及圖31的情況(第4佈局例)也通過焊墊PD之下的複數的配線M6a分別會沿著晶片邊CH來直線性地延伸，因此可減低配線M6a的電阻。藉此，可謀求半導體裝置的性能提升。
亦即，第1、第2及第4佈局例的情況是沿著晶片邊CH來配列的複數的焊墊PD的探針接觸領域PA彼此間會在沿著晶片邊CH的方向(亦即Y方向)排列成一列，因此可使配線M6a直線性地延伸於該等複數的焊墊的探針接觸領域PA之下，藉此可減低配線M6a的電阻。
又，圖30及圖31的情況，沿著晶片邊CH來排列的複數的焊墊PD的接合線接合領域WA是排列成二列。因此，比起上述圖24及圖25的情況或上述圖26及圖27的情況，圖30及圖31的情況較能夠在複數的焊墊PD分別連接接合線(BW)時，擴大各接合線(BW)的間隔， 因此容易進行打線接合工程，且容易防止相鄰的接合線(BW)彼此間的短路。
如此，圖30及圖31的第4佈局例是可取得上述第1~第3佈局例的優點。
但，圖30及圖31的第4佈局例相較於上述第1~第3佈局例，為了沿著晶片邊CH來配置複數的焊墊PD所要的面積大。因此，基於儘可能縮小半導體裝置的平面尺寸(面積)的觀點，上述第1~第3佈局例要比圖30及圖31的第4佈局例更有利。
又，如上述第1佈局例、上述第2佈局例及上述第3佈局例般，通過焊墊PD之下的複數的配線M6a分別沿著晶片邊CH來直線性地延伸的情況是可減低配線M6a的電阻，有關隨之取得的附隨性的效果是參照圖32及圖33來說明。
圖32及圖33是表示焊墊領域的配列的例子的平面圖。在圖32及圖33中顯示訊號用焊墊領域PDS及電源用焊墊領域PDD的配列例。另外，圖32是平面圖，但為了使理解形成簡單，而在電源用焊墊領域PDD附上剖面線，在訊號用焊墊領域PDS未附上剖面線。
在此，訊號用焊墊領域PDS是對應於形成有訊號用焊墊(PD)及被電性連接至該訊號用焊墊的輸出入電路(IO電路)之領域。又，電源用焊墊領域PDD是對應於形成有電源用焊墊(PD)及被電性連接至該電源用焊墊的輸出入電路(IO電路)之領域。從訊號用焊墊領域PDS的焊 墊(訊號用焊墊)輸入訊號至半導體晶片內，或從訊號用焊墊領域PDS的焊墊(訊號用焊墊)輸出訊號至半導體晶片外。並且，從電源用焊墊領域PDD的焊墊(電源用焊墊)供給電源電位至半導體晶片內。
圖32的情況與圖33的情況的雙方，訊號用焊墊領域PDS及電源用焊墊領域PDD會沿著半導體晶片的晶片邊CH來複數配列，每預定數的訊號用焊墊領域PDS配列，配置電源用焊墊領域PDD。例如，圖32的情況，每訊號用焊墊領域PDS配列3個，配置電源用焊墊領域PDD，圖33的情況，每訊號用焊墊領域PDS配列6個，配置電源用焊墊領域PDD。另外，圖32的配列及圖33的配列為一例，並非限於此，重要的是在圖33中被配置於電源用焊墊領域PDD間的訊號用焊墊領域PDS的數量(在圖33是6個)要比在圖32中被配置於電源用焊墊領域PDD間的訊號用焊墊領域PDS的數量(在圖32是3個)更多。
電源用焊墊領域PDD的焊墊(電源用焊墊)彼此間是經由沿著半導體晶片的晶片邊CH延伸的電源用配線來彼此電性連接。隨ESD(electro-static discharge：靜電放電)基準，相鄰的電源用焊墊之間的電阻(電気電阻)是需要設計成預定的電阻值(例如2Ω)以下。因此，電源配線的電阻(配線電阻)大的情況，需要縮小相鄰的電源用焊墊的間隔，縮短電性連接相鄰的電源用焊墊彼此間的電源配線的距離。
另一方面，電源配線的電阻(配線)小的情況，因為亦可拉長電性連接相鄰的電源用焊墊彼此間的電源配線的距離，所以可擴大相鄰的電源用焊墊的間隔。因此，縮小電源配線的電阻是牽連可擴大相鄰的電源用焊墊的間隔。
在本實施形態中，如上述般，由於可使配線M6延伸於焊墊PD下，因此可使用配線M6作為電源配線。由於配線M6的厚度是比配線M1，M2，M3，M4，M5的各厚度厚，因此若使用配線M6作為電源配線，則可減低電源配線的電阻(配線電阻)。因此，藉由適用本實施形態來使配線M6(M6a)延伸於焊墊PD下，且使用延伸於該焊墊PD之下的配線M6(M6a)作為電源配線，可減低電源配線的電阻，可擴大相鄰的電源用焊墊的間隔。例如，不使用配線M6，而使用配線M5作為電源配線的情況，如圖32般，需要縮小相鄰的電源用焊墊的間隔，每訊號用焊墊領域PDS配列3個，配置電源用焊墊領域PDD。相對於此，使用配線M6作為電源配線的情況，如圖33般，亦可擴大相鄰的電源用焊墊的間隔，每訊號用焊墊領域PDS配列6個，配置電源用焊墊領域PDD。因此，藉由適用本實施形態來使配線M6(M6a)延伸於焊墊PD下，且使用延伸於該焊墊PD之下的配線M6(M6a)作為電源配線，可減少電源用焊墊的數量，隨之，可增加訊號用焊墊的數量。藉此，可增加半導體晶片的訊號用焊墊的數量，可對應於多端子化。並且，藉由減少必要的電源 用焊墊的數量，亦可縮小半導體晶片的平面尺寸(平面積)。
以上，根據該實施形態來具體說明本發明者所研發的發明，但本發明並非限於前述實施形態，當然可在不脫離其要旨的範圍實施各種的變更。
1‧‧‧MISFET
AM1‧‧‧含Al導電膜
BR1、BR2‧‧‧屏障導體膜
CP‧‧‧半導體裝置
GE‧‧‧閘極電極
IL1、IL2、IL3、IL4、IL5、IL6、IL7、IL8‧‧‧層間絕緣膜
M1、M2、M3、M4、M4、M5、M6、M6a、M6b‧‧‧配線
OP‧‧‧開口部
PA‧‧‧探針接觸領域
PV‧‧‧絕緣膜
PD‧‧‧焊墊
SB‧‧‧半導體基板
SD‧‧‧源極．汲極領域
ST‧‧‧元件分離領域
V1‧‧‧柱塞
V2、V3、V4、V5、V6、V7‧‧‧導孔部
WA‧‧‧接合線接合領域

Claims (20)

  1. 一種半導體裝置，係具有：半導體晶片，其係具有焊墊；銅線，其係被電性連接至前述半導體晶片的前述焊墊；及密封樹脂部，其係將前述半導體晶片及前述銅線密封，其特徵為：前述半導體晶片係具有：半導體基板；元件領域，其係在前述半導體基板的主面上形成有複數的半導體元件；配線構造，其係被形成於前述元件領域，包含複數的絕緣膜及複數的配線層，前述複數的配線層之中的最上的第1配線層係包含前述焊墊，前述焊墊係具有：用以接合前述銅線的第1領域、及用以使探針接觸的第2領域，比前述複數的配線層之中的前述第1配線層還下1個的第2配線層係包含被配置於前述焊墊的正下面的複數的第1配線，前述複數的第1配線的各者係被配置於前述焊墊的前述第1領域以外的領域的正下面，在前述焊墊的前述第1領域的正下面，與前述複數的 第1配線的各者同層的導體圖案係未被形成，前述元件領域，係與前述第1領域及前述第2領域的各者重疊。
  2. 如申請專利範圍第1項之半導體裝置，其中，前述複數的第1配線之中的至少一條係被配置於前述焊墊的前述第2領域的正下面。
  3. 如申請專利範圍第2項之半導體裝置，其中，比前述複數的配線層之中的前述第2配線層還下1個的第3配線層係包含被配置於前述焊墊的正下面的第2配線及第3配線，前述第2配線係被配置於前述焊墊的前述第1領域的正下面，前述第3配線係被配置於前述焊墊的前述第1領域以外的領域的正下面。
  4. 如申請專利範圍第3項之半導體裝置，其中，前述第3配線係被配置於前述焊墊的前述第2領域的正下面。
  5. 如申請專利範圍第1項之半導體裝置，其中，前述複數的第1配線的各者為電源配線或接地配線。
  6. 如申請專利範圍第1項之半導體裝置，其中，在前述半導體晶片中，沿著前述半導體晶片的上面的第1邊來配列複數個前述焊墊，前述複數的第1配線的各者係延伸於前述複數的焊墊之下。
  7. 如申請專利範圍第6項之半導體裝置，其中，前述 複數的焊墊的前述第2領域彼此間係於沿著前述第1邊的方向排列成一列，前述複數的第1配線的各者係直線地延伸於前述複數的焊墊的前述第2領域之下。
  8. 如申請專利範圍第7項之半導體裝置，其中，前述複數的焊墊的前述第1領域彼此間係於沿著前述第1邊的方向排列成一列。
  9. 如申請專利範圍第7項之半導體裝置，其中，在前述複數的焊墊中混在有：前述第1領域比前述第2領域更接近前述第1邊的第1焊墊、及前述第2領域比前述第1領域更接近前述第1邊的第2焊墊，前述第2焊墊與前述第1邊之間的距離係比前述第1焊墊與前述第1邊之間的距離更大。
  10. 如申請專利範圍第6項之半導體裝置，其中，在前述複數的焊墊中混在有：前述第1領域比前述第2領域更接近前述第1邊的第1焊墊、及前述第2領域比前述第1領域更接近前述第1邊的第2焊墊。
  11. 一種半導體裝置，係具有：半導體基板；元件領域，其在前述半導體基板的主面上形成有複數的半導體元件；及配線構造，其係被形成於前述元件領越上，包含複數的絕緣膜及複數的配線層，其特徵為： 前述複數的配線層之中的最上的第1配線層係包含焊墊，前述焊墊係具有：用以接合銅線的第1領域、及使探針接觸的第2領域，比前述複數的配線層之中的前述第1配線層還下1個的第2配線層係包含被配置於前述焊墊的正下面之複數的第1配線，前述複數的第1配線的各者係被配置於前述焊墊的前述第1領域以外的領域的正下面，在前述焊墊的前述第1領域的正下面，與前述複數的第1配線的各者同層的導體圖案未被形成，前述元件領域，係與前述第1領域及前述第2領域的各者重疊。
  12. 如申請專利範圍第11項之半導體裝置，其中，前述複數的第1配線之中的至少一條係被配置於前述焊墊的前述第2領域的正下面。
  13. 如申請專利範圍第12項之半導體裝置，其中，比前述複數的配線層之中的前述第2配線層還下1個的第3配線層係包含被配置於前述焊墊的正下面的第2配線及第3配線，前述第2配線係被配置於前述焊墊的前述第1領域的正下面，前述第3配線係被配置於前述焊墊的前述第1領域以外的領域的正下面。
  14. 如申請專利範圍第13項之半導體裝置，其中，前述第3配線係被配置於前述焊墊的前述第2領域的正下面。
  15. 如申請專利範圍第11項之半導體裝置，其中，前述配線構造係具有第1絕緣膜，該第1絕緣膜係具有如露出前述焊墊的前述第1領域及前述第2領域般的開口部。
  16. 一種半導體裝置的製造方法，係具有：(a)準備半導體基板之工程；(b)在前述半導體基板的主面的元件領域形成複數的半導體元件的工程；(c)在前述元件領域上形成包含複數的絕緣膜及複數的配線層的配線構造之工程；(d)使探針接觸於前述複數的配線層之中的最上的第1配線層中所含的焊墊而進行探針檢查之工程；及(e)將銅線電性連接至前述焊墊之工程，其特徵為：前述焊墊係具有：用以接合前述銅線的第1領域、及用以使前述探針接觸的第2領域，比前述複數的配線層之中的前述第1配線層還下1個的第2配線層係包含被配置於前述焊墊的正下面之複數的第1配線，前述複數的第1配線的各者係被配置於前述焊墊的前述第1領域以外的領域的正下面，在前述焊墊的前述第1領域的正下面，與前述複數的 第1配線同層的導體圖案未被形成，前述元件領域，係與前述第1領域及前述第2領域的各者重疊。
  17. 如申請專利範圍第16項之半導體裝置的製造方法，其中，前述複數的第1配線之中的至少一條係被配置於前述焊墊的前述第2領域的正下面。
  18. 如申請專利範圍第17項之半導體裝置的製造方法，其中，比前述複數的配線層之中的前述第2配線層還下1個的第3配線層係包含被配置於前述焊墊的正下面的第2配線及第3配線，前述第2配線係被配置於前述焊墊的前述第1領域的正下面，前述第3配線係被配置於前述焊墊的前述第1領域以外的領域的正下面。
  19. 如申請專利範圍第18項之半導體裝置的製造方法，其中，前述第3配線係被配置於前述焊墊的前述第2領域的正下面。
  20. 如申請專利範圍第16項之半導體裝置的製造方法，其中，在前述(d)工程中使用垂直型探針卡。
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