TWI769948B - 層疊型半導體裝置 - Google Patents

層疊型半導體裝置 Download PDF

Info

Publication number
TWI769948B
TWI769948B TW110139796A TW110139796A TWI769948B TW I769948 B TWI769948 B TW I769948B TW 110139796 A TW110139796 A TW 110139796A TW 110139796 A TW110139796 A TW 110139796A TW I769948 B TWI769948 B TW I769948B
Authority
TW
Taiwan
Prior art keywords
sealing
wafer
wall
pattern
insulating layer
Prior art date
Application number
TW110139796A
Other languages
English (en)
Other versions
TW202224134A (zh
Inventor
元吉真
Original Assignee
日商東北微科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商東北微科技股份有限公司 filed Critical 日商東北微科技股份有限公司
Publication of TW202224134A publication Critical patent/TW202224134A/zh
Application granted granted Critical
Publication of TWI769948B publication Critical patent/TWI769948B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/111—Manufacture and pre-treatment of the bump connector preform
    • H01L2224/1111—Shaping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H01L2224/13007—Bump connector smaller than the underlying bonding area, e.g. than the under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1301—Shape
    • H01L2224/13016—Shape in side view
    • H01L2224/13018—Shape in side view comprising protrusions or indentations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13021—Disposition the bump connector being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/1601—Structure
    • H01L2224/16012—Structure relative to the bonding area, e.g. bond pad
    • H01L2224/16014—Structure relative to the bonding area, e.g. bond pad the bump connector being smaller than the bonding area, e.g. bond pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/1605—Shape
    • H01L2224/16057—Shape in side view
    • H01L2224/16059—Shape in side view comprising protrusions or indentations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Piezo-Electric Or Mechanical Vibrators, Or Delay Or Filter Circuits (AREA)
  • Bipolar Transistors (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Die Bonding (AREA)

Abstract

本發明的課題是在於提供一種即使是使用輸出入電極的間距間隔被微細化的半導體晶片的情況，還是可氣密密封的層疊型半導體裝置。 其解決手段是具備： 上側半導體基板(11B)； 上側半導體基板(11B)的主面上的上側絕緣層(13B)； 沿著上側絕緣層(13B)的周邊而環繞的上側密封圖案部； 被配置為以主面的至少一部分所構成的晶片搭載區域會對向於上側絕緣層(13B)的下側晶片(10A)；及 被配置於下側晶片(10A)的主面上，構成對應於上側密封圖案部的配置的圖案，環繞晶片搭載區域的周邊，藉由與上側密封圖案部的固相擴散接合來構成金屬學性連接體(14A，15 o，15 i)的上側密封圖案部(14B，15 o，15 i)。 在晶片搭載區域、上側絕緣層(13B)及金屬學性連接體的內部形成氣密空間。

Description

層疊型半導體裝置
本發明是有關層疊複數的半導體晶片的層疊型半導體裝置，特別是關於在平面圖案被微細化的高速動作的層疊型半導體裝置也可適用的氣密密封技術。
LSI(大規模積體電路)的設計規則(Design Rule)是越來越被微細化，有立體等的層疊化的傾向。一旦積體電路的設計規則的微細化進展，則與外部電路連接的輸出入電極的間距也被微細化。就5G以後的世代而言，還加上要求高速動作，主動元件的平面圖案的設計規則成為10nm以下，隨著主動元件的平面圖案的微細化，輸出入電極的間距間隔是形成10μm以下。一旦輸出入電極的間距間隔變窄，則從以往一直被使用的焊錫凸塊電極的採用變困難。就焊錫凸塊電極而言，為了塗佈焊錫，一般為進行錫―銀(SnAg)電鍍，但SnAg電鍍的高度會有偏差。又焊錫熔融時的溢出會形成問題，就使用焊錫凸塊電極的構造而言，難以將輸出入電極的間距間隔設為15μm以下。
在焊錫凸塊電極所能採用的世代的半導體的封裝中，採用使用樹脂密封或環氧樹脂等的液狀硬化性樹脂或異方性導電膜(ACF)或非導電性膜(NCF)等的底膠(Underfill)的氣密密封構造。但，就5G以後的世代被要求的高速動作的環境而言，需要將輸出入電極的間距間隔予以10μm以下的微細化，需要採用在本發明的說明書所說明般的金(Au)凸塊。一旦微細化進展至輸出入電極的間距間隔為10μm以下，則無法採用以往所利用的使用樹脂密封或底膠的氣密密封構造。以往的焊錫凸塊的情況，與對向電極接觸時，焊錫會藉由「濕潤」而擴展於電極表面，具有將NCF之類的聚合物(polymer)從接合界面擠出的性質。另一方面，合適於次世代的被微細化的半導體積體電路的構造的Au凸塊是以固相擴散接合，因此若NCF之類的聚合物只要些微殘留於接合界面，便會阻礙固相擴散，無法金屬學性的接合。另外，即使是輸出入電極的間距間隔為10μm以下的層疊型半導體裝置，也有可能在下側晶片與上側晶片的接合之前以樹脂來製作底膠圖案(pattern)。但，除了與被微細化的Au凸塊的配合需要取得充裕的問題以外，恐有在接合後間隙或氣泡進入至晶片間的重大的問題發生之虞。一旦間隙或氣泡進入，則在溫度循環試驗(Temperature Cycle Tester)中間隙或氣泡的壓力會改變，因此重複應力會進入至凸塊接合部分。進一步，若濕氣進入至間隙或氣泡，則恐亦有發生氣化而破壞晶片之虞。為此，在5G以後的世代被要求的高速動作的環境是期望不用底膠的氣密密封構造。
另外，在可採用間距為15μm以上的粗設計規則的焊錫凸塊電極的世代中，提案藉由在基底基板與密封用蓋(cap)之間使用異方性波紋管式環(bellows ring)的蛇腹構造來氣密密封的封裝技術(參照專利文獻1)。專利文獻1記載的發明是考慮了半導體晶片內的焊錫凸塊電極的隨溫度變化的延展與密封部的金屬的延展的差所致的力學性的熱應力的不平衡者。亦即，專利文獻1記載的發明是基於用在使用焊錫凸塊電極的舊世代的半導體裝置的封裝技術固有的事由，以防止溫度循環所致的焊錫凸塊電極的龜裂的發生作為技術的課題。亦即，專利文獻1記載的發明不是考慮輸出入電極的間距間隔為10μm以下的微細化及高速化的世代，焊錫凸塊電極的使用被限制的層疊型半導體裝置的固有的事由或伴隨的技術性課題。 [先前技術文獻] [專利文獻]
[專利文獻1]日本特開平5-299525號公報
(發明所欲解決的課題)
本發明是為了解決上述問題而研發者，以即使是採用輸出入電極的間距間隔為10μm以下的微細化構造的情況，也不招致製程工序數的增大，可廉價且簡單地提供一種可靠度高的氣密密封可能的層疊型半導體裝置為目的。 (用以解決課題的手段)
為了達成上述目的，本發明的形態是一種層疊型半導體裝置，具備： (a)集聚上側積體電路的上側半導體基板； (b)被設在此上側半導體基板的主面的上側絕緣層； (c)構成沿著此上側絕緣層的周邊環繞而密閉的平面圖案的上側密封圖案部； (d)被配置為以主面的至少一部分所構成的晶片搭載區域會對向於上側絕緣層的下側晶片；及 (e)被配置於此下側晶片的主面上，構成對應於上側密封圖案部的配置的圖案，環繞晶片搭載區域的周邊，藉由與上側密封圖案部的固相擴散接合來構成金屬學性連接體的下側密封圖案部。 在本發明的形態的層疊型半導體裝置中，在下側晶片的晶片搭載區域、上側絕緣層及金屬學性連接體的內部形成氣密空間。 [發明的效果]
若根據本發明，則即使是採用輸出入電極的間距間隔為10μm以下的微細化構造的情況，也不招致製程工序數的增大，可廉價且簡單地提供一種可靠度高的氣密密封可能的層疊型半導體裝置。
以下，邊參照圖面邊說明本發明的第1~第4實施形態。在圖面的記載中，對相同或類似的部分附上相同或類似的符號，省略重複的說明。但，圖面是模式性者，厚度與平面尺寸的關係、各層的厚度的比率等是與實際者有不同的情況。並且，在圖面相互間也可能含有尺寸的關係或比率不同的部分。又，以下所示的第1~第4實施形態是舉例說明用以將本發明的技術思想具體化的裝置或方法者，本發明的技術思想不是將構成零件的材質、形狀、構造、配置等特定成下記者。
又，以下的第1~第4實施形態的說明的上下等的方向的定義只是基於說明的方便起見而定義者，並非限定本發明的技術思想。例如，當然若將對象旋轉90°觀察，則上下是變換成左右而讀，若旋轉180°觀察，則上下反轉而讀。因此，當然旋轉180°時，將以下的說明的「下側晶片」改稱為「上側晶片」，將「上側晶片」改稱為「下側晶片」。
(第1實施形態) 如圖1及圖6所示般，本發明的第1實施形態的層疊型半導體裝置是形成下側晶片10A及被搭載於下側晶片10A的上側晶片10B的層疊構造。 如圖2、圖3及圖5所示般，下側晶片10A是具備： 下側半導體基板11A； 被配置於下側半導體基板11A的主面(上面)的表面區域的下側積體電路； 被設為在下側半導體基板11A的主面上(上面上)覆蓋下側積體電路的下側絕緣層13A；及 在下側絕緣層13A上沿著下側半導體基板11A的主面的緣部而環繞的帶狀的下側密封圖案部14A。 下側積體電路是例如以3nm~7nm的設計規則所設計的微細圖案，可高速動作。與多數的半導體晶片同樣，在圖3是舉下側晶片10A為矩形的情況說明，帶狀的下側密封圖案部14A也以沿著下側晶片10A的周邊的矩形的畫框狀圖案(空洞矩形圖案)來構成密閉的圖案。然而，下側晶片10A不是非如此不可，當下側晶片10A不是矩形時，當然下側密封圖案部14A也成為適合於下側晶片10A的形狀的平面圖案。
另一方面，如圖3及圖5所示般，第1實施形態的層疊型半導體裝置的上側晶片10B是具備： 上側半導體基板11B； 被配置於上側半導體基板11B的主面的表面區域之上側積體電路； 以覆蓋上側積體電路的方式，被設在上側半導體基板11B的主面上之上側絕緣層13B； 在上側絕緣層13B上，沿著上側半導體基板11B的主面的緣部而環繞的帶狀的第2密封部凸台(land)14B；及 在第2密封部凸台14B上，沿著上側半導體基板11B的緣部，彼此空出間隔，且邊鄰接邊平行延伸的密封用外壁15 o及密封用內壁15 i。 上側積體電路是與下側晶片10A的下側積體電路同樣，具有以3nm~7nm的設計規則所設計的微細可高速動作的平面圖案。以第2密封部凸台14B、密封用外壁15 o及密封用內壁15 i來構成上側晶片10B的「上側密封圖案部(14B，15 o，15 i)」。由圖6可了解，藉由下側密封圖案部14A與上側密封圖案部(14B，15 o，15 i)固相擴散接合來構成金屬學性連接體(14A，15 o，15 i)。在下側絕緣層13A、上側絕緣層13B及金屬學性連接體(14A，15 o，15 i)的內部形成氣密空間。
如圖2及圖4所示般，在下側晶片10A的下側密封圖案部14A的環繞圖案的內側，中空圓筒狀的下側凸塊B p1，B p2，B p3，……，B pm會以10μm以下的間距配列。若將被定義於下側凸塊B p1，B p2，B p3，……，B pm的配列的方向之下側密封圖案部14A所構成的矩形畫框狀圖案的邊予以定義為「第1邊」，則沿著連續於第1邊且與第1邊正交的矩形畫框狀圖案的第2邊，在下側晶片10A的中央部周邊是中空圓筒狀的下側凸塊B q1，B q2，B q3，……，B qn會以10μm以下的間距配列。沿著連續於第2邊且與第2邊正交的矩形畫框狀圖案的第3邊，在下側晶片10A的中央部周邊是中空圓筒狀的下側凸塊B r1，B r2，B r3，……，B rm會以10μm以下的間距配列。沿著連續於第3邊且與第3邊正交的矩形畫框狀圖案的第4邊，在下側晶片10A的中央部周邊是中空圓筒狀的下側凸塊B s1，B s2，B s3，……，B sn會以10μm以下的間距配列。
因此，藉由下側凸塊B p1，B p2，B p3，……，B pm的配列、下側凸塊B q1，B q2，B q3，……，B qn的配列、下側凸塊B r1，B r2，B r3，……，B rm的配列及下側凸塊B s1，B s2，B s3，……，B sn的配列，在下側密封圖案部14A所構成的矩形畫框狀圖案的內側構成別的矩形畫框狀圖案。下側凸塊B p1，B p2，B p3，……，B pm；B q1，B q2，B q3，……，B qn；B r1，B r2，B r3，……，B rm；B s1，B s2，B s3，……，B sn的配列是可使對應於成為下側積體電路的輸出入電極的接合墊的圖案的配列。另外，在以下的說明是有將下側凸塊B p1，B p2，B p3，……，B pm；B q1，B q2，B q3，……，B qn；B r1，B r2，B r3，……，B rm；B s1，B s2，B s3，……，B sn予以總括地簡稱為「下側凸塊B ij」的情況(i=p，q，r，s：j=1~n、或1~m的正的整數)。另外，舉例說明的下側凸塊B ij不是被限定於中空圓筒狀的形狀者，下側凸塊B ij的配列也不是被限定於環繞地配置成圖2及圖4所示般的一重的矩形的情況者。下側凸塊B ij的配列是即使為將下側晶片10A的周邊予以二重或三重以上的多重環繞的矩形或同心圓狀地環繞的平面圖案或在下側晶片10A陣列狀地配列的平面圖案也無妨。
下側半導體基板11A是例如可採用矽基板，但只不過是說明的方便上的舉例說明者。下側半導體基板11A是亦可為碳化矽(SiC)或鎵砷(GAAs)等的化合物半導體。可採用在下側半導體基板11A的表面設有下側積體電路的構造，該下側積體電路是例如具有DRAM或SRAM等的記憶體、固體攝像裝置的像素陣列、運算電路、控制電路、輸出入電路、感測電路、放大電路等的電路區塊或像素陣列，但該等也是說明的方便上的舉例說明者。下側絕緣層13A是例如除了矽氧化膜(SiO 2膜)、矽氮化膜(Si 3N 4膜)、磷矽酸玻璃膜(BSG膜)、含氟氧化膜(SiOF膜)、含碳氧化膜(SiOC膜)等的無機系絕緣層以外，可使用含甲基聚矽氧烷(SiCOH)、含氫聚矽氧烷(HSQ)、聚甲基矽倍半氧烷膜或聚亞芳基膜等的有機系絕緣層，可組合該等的各種的絕緣膜層而層疊，構成多樣的多層構造的多層配線絕緣層。下側絕緣層13A是亦可為僅場絕緣膜的單層構造，或亦可為組合上述的各種的絕緣材料的多層構造。多層構造時，最上層可作為鈍化膜機能。
下側絕緣層13A的上面是最好藉由化學機械研磨(CMP)等的研磨方法來高精度地平坦化。下側密封圖案部14A是設為具有充分的強度，具有必要的大小者，使得在下側絕緣層13A不產生龜裂等的破損。在中空圓筒狀的下側凸塊B ij及下側密封圖案部14A是可使用例如金(Au)等的維氏硬度為20Hv~30Hv程度的軟的金屬。進一步，含80%以上Au的Au-矽(Si)，Au-鍺(Ge)，Au-銻(Sb)，Au-錫(Sn)，Au-鉛(Pb)，Au-鋅(Zn)，Au-銅(Cu)等的維氏硬度為15Hv~120Hv程度的Au合金也可使用。含90%Sn的Au-90Sn合金的維氏硬度是Sn的低硬度性顯著，成為16Hv程度。以多層構造來構成下側密封圖案部14A也無妨，該多層構造是構成在維氏硬度比較小的Au合金的下層含有鎳(Ni)、鉻(Cr)、鈦(Ti)，鉭(Ta)、錳(Mn)、釕(Ru)、鎢(W)等的高融點金屬材料的層。
雖省略圖示，但實際亦可使Ni、Cr、Ti等等的高融點金屬材料含在成為中空圓筒狀的下側凸塊B ij的下層的下側凸塊用凸台部，而使下側凸塊用凸台部接觸於下側凸塊B ij的底部。下側凸塊用凸台部是亦可被埋入至構成多層配線絕緣層的下側絕緣層13A的內部，下側凸塊用凸台部與下側凸塊B ij是可用導通孔(via)來互相地連接。下側凸塊用凸台部是經由導通孔等來電性連接至成為下側積體電路的輸出入電極的接合墊。
如圖5所示般，由於平行延伸的密封用外壁15 o與密封用內壁15 i的底部是彼此連接，因此將平行延伸的方向設為長度方向時，與上側密封圖案部(14B，15 o，15 i)的長度方向垂直的剖面是形成U字型。如已述般，第1實施形態的層疊型半導體裝置是假設被形成於下側晶片10A的下側密封圖案部14A為矩形畫框狀圖案時的舉例表示的說明。因此，如圖3所示般，被設在上側晶片10B的第2密封部凸台14B也對應於下側密封圖案部14A的圖案，以和下側密封圖案部14A幾乎接近鏡像關係的矩形畫框狀圖案來構成封閉的圖案。但，當下側密封圖案部14A不是矩形畫框狀時，第2密封部凸台14B也當然以投影下側密封圖案部14A的形狀的平面圖案來構成封閉的圖案。
如圖3所示般，在上側晶片10B的第2密封部凸台14B的環繞圖案的內側，配合下側凸塊B p1，B p2，B p3，……，B pm的配列，中空四角筒狀的上側凸塊B up1，B up2，B up3，……，B upm會以10μm以下的間距配列。若將沿著上側凸塊B up1，B up2，B up3，……，B upm的配列的方向之第2密封部凸台14B的矩形畫框狀圖案的邊予以定義為「上側矩形第1邊」，則沿著連續於上側矩形第1邊且與上側矩形第1邊正交的上側矩形第2邊，在上側晶片10B的中央部周邊是中空四角筒狀的上側凸塊B uq1，B uq2，B uq3，……，B uqn會配合下側凸塊B q1，B q2，B q3，……，B qn的配列而以10μm以下的間距配列。沿著連續於上側矩形第2邊且與上側矩形第2邊正交的上側矩形第3邊，在上側晶片10B的中央部周邊是中空四角筒狀的上側凸塊B ur1，B ur2，B ur3，……，B urm會配合下側凸塊B r1，B r2，B r3，……，B rm的配列而以10μm以下的間距配列。
沿著連續於上側矩形第3邊且與上側矩形第3邊正交的上側矩形第4邊，在上側晶片10B的中央部周邊是中空四角筒狀的上側凸塊B us1，B us2，B us3，……，B usn會配合下側凸塊B s1，B s2，B s3，……，B sn的配列而以10μm以下的間距配列。上側凸塊B up1，B up2，B up3，……，B upm；B uq1，B uq2，B uq3，……，B uqn；B ur1，B ur2，B ur3，……，B urm；B us1，B us2，B us3，……，B usn的配列是對應於成為上側積體電路的輸出入電極的接合墊的圖案的配列。另外，在以下的說明是有將上側凸塊B up1，B up2，B up3，……，B upm；B uq1，B uq2，B uq3，……，B uqn；B ur1，B ur2，B ur3，……，B urm；B us1，B us2，B us3，……，B usn予以總括地簡稱為「上側凸塊B uij」的情況(i=p，q，r，s：j=1~n、或1~m的正的整數)。另外，舉例說明的上側凸塊B uij也不是被限定於中空圓筒狀的形狀者。又，上側凸塊B uij的配列也不是被限定於環繞地配置成圖3所示般的矩形的情況，例如下側凸塊B ij的配列若為矩陣等的陣列狀，則上側凸塊B uij也配合下側凸塊B ij的配列來陣列狀地配列於上側晶片10B。
上側半導體基板11B是與下側半導體基板11A同樣，可採用矽基板，但為一例，並非是被限定於矽基板。在上側半導體基板11B的表面是例如可設有包含記憶體、運算電路、控制電路、輸出入電路、感測電路、放大電路等的電路區塊的上側積體電路。上側絕緣層13B是例如除了SiO 2膜、Si 3N 4膜、BSG膜、SiOF膜、SiOC膜等的無機系絕緣層以外，可使用SiCOH、HSQ、聚甲基矽倍半氧烷膜或聚亞芳基膜等的有機系絕緣層，可組合該等的各種的絕緣膜層而層疊，構成多樣的多層構造的多層配線絕緣層。上側絕緣層13B是亦可為僅場絕緣膜的單層構造，或亦可為組合上述的各種的絕緣材料的多層構造。多層構造時，最上層可作為鈍化膜機能。上側絕緣層13B的上面是最好藉由CMP等的研磨方法來高精度地平坦化。
如圖3所示般，密封用外壁15 o及密封用內壁15 i是由2條的線所組成的環繞的圖案作為平面圖案來分別構成封閉矩形，沿著上側半導體基板11B的緣部而環繞。密封用外壁15 o及密封用內壁15 i的平面圖案是矩形環狀地封閉為理想，但不是排除其一部分不影響氣密密封的程度地間斷的情況。將第1實施形態的層疊型半導體裝置的上側晶片10B的周邊維持平行壁的拓撲(topology)，而矩形環狀地環繞的密封用平行垂直壁構造(15 o，15 i)是例如以和在日本特開2019-190775號本發明者所揭示的筒狀的凸塊的四角筒狀的製造方法同樣的方法也可製造。用在下側晶片10A的圓筒狀的下側凸塊B ij也可藉由日本特開2019-190775號所揭示的手法來製造。亦即，設在上側晶片10B的周邊的密封用平行垂直壁構造(15 o，15 i)是可與設在中央部附近的上側凸塊B uij同時藉由日本特開2019-190775號所揭示的手法來製造。
其他，設在上側晶片10B的周邊的密封用平行垂直壁構造(15 o，15 i)是可藉由作為半導體積體電路的製造方法採用的各種的側壁技術來容易地形成。例如亦可為以環繞上側晶片10B的周邊的剖面矩形的光阻劑(photoresist)膜的圖案作為基礎形成，包含此光阻劑膜的圖案的垂直側壁，以真空蒸鍍或濺射來將Au或Au合金等的金屬膜堆積於全面的手法。然後，藉由回蝕(etch back)等來選擇性地除去被堆積於作為基礎的光阻劑膜的圖案的上面的金屬膜，只要進一步除去作為基礎的光阻劑膜，便可形成2片的垂直側壁平行地對向的密封用平行垂直壁構造(15 o，15 i)。在第1實施形態的層疊型半導體裝置中，將可藉由如此的周知的側壁･製程來形成的平行垂直壁稱為「側壁･圖案(side wall･pattern)」。
中空四角筒狀的上側凸塊B uij的材料是容易藉由常壓乃至減壓下的加熱壓接或超音波加熱壓接等的壓力來與中空圓筒狀的下側凸塊B ij固相擴散接合的金屬為理想。同樣，密封用外壁15 o及密封用內壁15 i是容易藉由加熱壓接或超音波加熱壓接等來分別與下側密封圖案部14A固相擴散接合的金屬為理想。密封用外壁15 o及密封用內壁15 i是亦可由與上側凸塊B uij同一材料所構成。例如，當下側凸塊B ij與下側密封圖案部14A為以Au或Au合金所構成時，上側凸塊B uij和形成U字型的密封用外壁15 o及密封用內壁15 i是可採用Au或Au-Si，Au-Ge，Au-Sb，Au-Sn，Au-Pb，Au-Zn，Au-Cu等的Au合金。
密封用外壁15 o及密封用內壁15 i是對於下側密封圖案部14A熱壓接時，本身會變形，與下側密封圖案部14A固相擴散接合，金屬學性地接合而構成金屬學性連接體(14A，15 o，15 i)，藉此實現氣密密封者。藉由將密封用外壁15 o及密封用內壁15 i設為由厚度70~700nm程度的垂直側壁所組成的側壁･圖案，可發揮密封用外壁15 o及密封用內壁15 i容易藉由壓接時的力量而易於變形的特徵。由於密封用外壁15 o及密封用內壁15 i是可使用與上側凸塊B uij同一材料來以同一製程形成，因此密封用外壁15 o及密封用內壁15 i的形成時，可不增大多餘的工序數，廉價地製造。由於密封用外壁15 o及密封用內壁15 i容易變形，因此可不招致製程工序數的增大，廉價且簡單地實現製造良品率高、可靠度高的氣密密封。理想是藉由將密封用外壁15 o及密封用內壁15 i設為厚度100~300nm程度的直側壁，密封用外壁15 o及密封用內壁15 i容易藉由壓接時的力量而易於變形的特徵更顯著。氣密密封後，密封用外壁15 o及密封用內壁15 i變形，因此喪失圖5所示般的垂直側壁的形態，金屬學性連接體(14A，15 o，15 i)是成為包含圖6所示般的彼此疊入的非規則的曲面的不定形的形狀。
如圖5所示般，第2密封部凸台14B是成為構成U字型的密封用外壁15 o及密封用內壁15 i的底層的構件。第2密封部凸台14B是具有充分的強度，具有必要的大小為理想，使得在下側晶片10A與上側晶片10B的氣密密封時，可吸收/分散施加於密封用外壁15 o及密封用內壁15 i的壓力，且不使龜裂等的破損產生於上側絕緣層13B。為此，第2密封部凸台14B是例如能以包括Ti、Ni、Cr、Ta、Mn、Ru、W等的高融點金屬材料的下層之Au或Au合金的多層構造所構成。雖省略圖示，但實際亦可使Ni、Cr、Ti等等的高融點金屬材料含在成為上側凸塊B uij的下層(圖5的顯示的方向是上側的層)的上側凸塊用凸台部，而使上側凸塊用凸台部接觸於上側凸塊B uij的底部。上側凸塊用凸台部是亦可被埋入至構成多層配線絕緣層的上側絕緣層13B的內部，上側凸塊用凸台部與上側凸塊B uij是可用導通孔(via)來互相地連接。上側凸塊用凸台部是經由導通孔等來電性連接至成為上側積體電路的輸出入電極的接合墊墊。
如以上說明般，沿著下側晶片10A的緣部，以帶狀的下側密封圖案部14A來構成封閉圖案，作為沿著上側晶片10B的緣部而環繞的封閉圖案，上側密封圖案部(14B，15 o，15 i)會以對應於下側密封圖案部14A的大小及形狀，被構成為至少一部分會形成鏡像關係。因此若根據第1實施形態的層疊型半導體裝置，則即使是搭載具有輸出入電極的間距間隔為10μm以下的被微細化的平面圖案之半導體積體電路時，也可藉由壓接下側密封圖案部14A及上側密封圖案部(14B，15 o，15 i)來金屬學性地接合而構成圖6所示般的金屬學性連接體(14A，15 o，15 i)，不招致製程工序數的增大，廉價且簡單地進行下側晶片10A與上側晶片10B之間的氣密密封。
(第2實施形態) 如圖10所示般，本發明的第2實施形態的層疊型半導體裝置是形成下側晶片20A及被搭載於下側晶片20A的上側晶片20B的層疊構造的點與第1實施形態的層疊型半導體裝置同樣。 但，如圖9及圖10所示般，下側晶片20A是具備： 下側半導體基板11A； 被配置於下側半導體基板11A的主面的表面區域之下側積體電路； 被設為在下側半導體基板11A的主面上(上面上)覆蓋下側積體電路的下側絕緣層23A； 在下側絕緣層23A上沿著下側半導體基板11A的主面的緣部而環繞的帶狀的第1密封部凸台14A；及 在第1密封部凸台14A上沿著下側半導體基板11A的緣部，彼此空出間隔且邊鄰接邊平行地蛇行的密封用外壁17 o及密封用內壁17 i。 亦即，以第1密封部凸台14A、密封用外壁17 o及密封用內壁17 i來構成下側晶片20A的「下側密封圖案部(14A，17 o，17 i)」的點，與第1實施形態的層疊型半導體裝置的構成不同。下側積體電路是例如以3nm~7nm的設計規則所設計的微細圖案的點也與第1實施形態的層疊型半導體裝置同樣。與多數的半導體晶片同樣，在圖8是舉下側晶片20A為矩形的情況說明，帶狀的第1密封部凸台14A也以沿著下側晶片20A的周邊的矩形的畫框狀圖案(空洞矩形圖案)來構成密閉的圖案。然而，下側晶片20A不是非如此不可，當下側晶片20A不是矩形時，當然第1密封部凸台14A也成為適合於下側晶片20A的形狀的平面圖案。
另一方面，如圖7及圖9所示般，第2實施形態的層疊型半導體裝置的上側晶片20B是具備： 上側半導體基板11B； 在上側半導體基板11B的主面的表面區域所配置的上側積體電路； 以覆蓋上側積體電路的方式，被設在上側半導體基板11B的主面上的上側絕緣層23B； 在上側絕緣層23B上，沿著上側半導體基板11B的主面的緣部而環繞的帶狀的第2密封部凸台14B；及 在第2密封部凸台14B上，沿著上側半導體基板11B的緣部，彼此空出間隔，且邊鄰接邊平行地蛇行的密封用外壁16 o及密封用內壁16 i。 上側積體電路是與下側晶片20A的下側積體電路同樣，具有以3nm~7nm的設計規則而設計的微細且可高速動作的平面圖案。以第2密封部凸台14B、密封用外壁16 o及密封用內壁16 i來構成上側晶片20B的「上側密封圖案部(14B，16 o，16 i)」。如由圖10可知般，藉由下側密封圖案部(14A，17 o，17 i)與上側密封圖案部(14B，16 o，16 i)固相擴散接合來構成金屬學性連接體(14A，14B，18)。在下側絕緣層23A、上側絕緣層23B及金屬學性連接體(14A，14B，18)的內部形成氣密空間。
與圖2所示的平面圖案同樣，但如圖8所示般，舉複數的下側凸塊B ij作為矩形畫框狀圖案，以10μm以下的間距來配列於第1密封部凸台14A所構成的矩形畫框狀圖案的內側的情況為例(i=p，q，r，s：j=1~n、或1~m的正的整數)。又，與圖3所示者同樣，但如圖7所示般，舉複數的中空四角筒狀的上側凸塊B uij作為矩形畫框狀圖案，以10μm以下的間距來配列於上側晶片20B的第2密封部凸台14B的環繞圖案的內側的情況為例。
下側半導體基板11A及上側半導體基板11B是例如矽基板，在下側半導體基板11A及上側半導體基板11B的表面是例如設有下側積體電路，該下側積體電路是具有記憶體、運算電路、控制電路、輸出入電路、感測電路、放大電路等的電路區塊。下側絕緣層23A及上側絕緣層23B是例如除了SiO 2膜、Si 3N 4膜、BSG膜、SiOF膜、SiOC膜等的無機系絕緣層以外，可使用SiCOH、HSQ、聚甲基矽倍半氧烷膜或聚亞芳基膜等的有機系絕緣層，可組合該等的各種的絕緣膜層而層疊，構成多樣的多層構造的多層配線絕緣層。下側絕緣層23A及上側絕緣層23B是亦可僅場絕緣膜的單層構造，或亦可為組合上述的各種的絕緣材料的多層構造。多層構造時，最上層可作為鈍化膜機能。下側絕緣層23A及上側絕緣層23B的上面是最好藉由CMP等的研磨方法來高精度平坦化。
如圖7所示般，上側晶片20B的密封用外壁16 o及密封用內壁16 i作為平面圖案是2條的線邊蛇行邊環繞的圖案，分別構成封閉曲流線(meander)形狀，沿著上側晶片20B的緣部而環繞。密封用外壁16 o及密封用內壁16 i作為平面圖案，2條的鋸波狀曲流線蛇行的構造的詳細是顯示於圖11(a)。如圖8所示般，下側晶片20A的密封用外壁17 o及密封用內壁17 i作為平面圖案是2條的線邊蛇行邊環繞的圖案，分別構成封閉曲流線形狀，沿著下側晶片20A的緣部而環繞。密封用外壁17 o及密封用內壁17 i作為平面圖案，作為2條的鋸波狀曲流線蛇行的構造的詳細是顯示於圖11(b)。由於圖11(a)所示的2條的鋸波狀曲流線與圖11(b)所示的2條的鋸波狀曲流線是相位不同，因此如圖11(c)所示般，上側晶片20B的密封用外壁16 o及密封用內壁16 i是在複數處與下側晶片20A的密封用外壁17 o及密封用內壁17 i交叉。在圖11(c)是以圓形記號來包圍第2個的交叉處，標記符號Z。
上側晶片20B的密封用外壁16 o及密封用內壁16 i、下側晶片20A的密封用外壁17 o及密封用內壁17 i的雙方分別為直線狀的平行2線時，密封用外壁16 o與密封用外壁17 o會在同一線上重疊，密封用內壁17 i與密封用內壁16 i會在同一線上重疊，因此在擊潰密封用外壁16 o等時需要大的力量。又，藉由密封用外壁16 o與密封用外壁17 o的層疊時的位移、密封用內壁17 i與密封用內壁16 i的層疊時的位移，擊潰密封用外壁16 o等時的必要力量會改變。又，進行下側晶片20A與上側晶片20B的暫時連接之電性特性的評價而在下側晶片20A或上側晶片20B發現不良時，需要進行晶片修復(repair)。若考慮晶片修復的製程，則亦有期望以弱的力量來暫時連接下側晶片20A與上側晶片20B，而所欲以弱的力量來除去被發現不良的晶片。
如圖11(a)及圖11(b)所示般，若使上下的密封壁蛇行成鋸波狀，則如圖11(c)所示般，在使下側晶片20A與上側晶片20B接合時，即便在交叉處Z發生對齊偏移，還是可將交叉處Z設為點的暫時接合，因此具有可均一地設定熱壓接時施加的壓力的優點。進一步，由於可將交叉處設為點接觸，所以可減弱熱壓接時施加的壓力，因此亦具有容易修復的優點。另外，就圖11(a)及圖11(b)而言，是舉使上下的密封壁蛇行的情況為例表示，但即便只使下側晶片20A及上側晶片20B的任一方的側蛇行，也是即使發生對齊偏移，還是可藉由點接合的優點，將熱壓接時施加的壓力形成均一，取得容易修復(repair)的有利的效果。
第2實施形態的層疊型半導體裝置的密封用外壁16 o、密封用內壁16 i、密封用外壁17 o及密封用內壁17 i的平面圖案是以曲流線狀的環繞圖案來封閉為理想，但不是排除曲流線的一部分不影響氣密密封的程度地間斷的情況。用在第2實施形態的層疊型半導體裝置的具有曲流線狀的水平圖案而環繞的密封用平行垂直壁構造(16 o，16 i)及密封用平行垂直壁構造(17 o，17 i)是與第1實施形態的層疊型半導體裝置同樣，可藉由側壁技術來容易地形成。密封用平行垂直壁構造(16 o，16 i)是可適用曲流線狀的溝部或使用基礎圖案的周知的側壁･製程來以和上側凸塊B uij的製造工序同一製程形成，因此密封用平行垂直壁構造(16 o，16 i)的形成時，可不增大多餘的工序數，廉價地製造。又，由於密封用平行垂直壁構造(17 o，17 i)是可適用曲流線狀的溝部或使用基礎圖案的周知的側壁･製程來以和下側凸塊B ij的製造工序同一製程形成，因此密封用平行垂直壁構造(17 o，17 i)的形成時，可不增大多餘的工序數，廉價地製造。
中空四角筒狀的上側凸塊B uij的材料是容易藉由常壓乃至減壓下的加熱壓接或超音波加熱壓接等的壓力來與中空圓筒狀的下側凸塊B ij固相擴散接合的金屬為理想。同樣，上側晶片20B的密封用外壁16 o及密封用內壁16 i是容易藉由加熱壓接或超音波加熱壓接等來分別與下側晶片20A的密封用外壁17 o及密封用內壁17 i固相擴散接合的金屬為理想。密封用外壁16 o及密封用內壁16 i是亦可由與上側凸塊B uij同一材料所構成，密封用外壁17 o及密封用內壁17 i是亦可由與下側凸塊B ij同一材料所構成。例如，當下側凸塊B ij與第1密封部凸台14A為以Au或Au合金所構成時，下側凸塊B ij、上側凸塊B uij、密封用外壁16 o、密封用內壁16 i、密封用外壁17 o及密封用內壁17 i是可採用Au或Au-Si，Au-Ge，Au-Sb，Au-Sn，Au-Pb，Au-Zn，Au-Cu等的Au合金。
上側晶片20B的密封用外壁16 o及密封用內壁16 i是在對於下側晶片20A的密封用外壁17 o及密封用內壁17 i熱壓接時，互相地變形，互相地固相擴散接合而金屬學性地接合，藉此實現氣密密封者。藉由將密封用外壁16 o、密封用內壁16 i、密封用外壁17 o及密封用內壁17 i設為厚度70~700nm程度，理想是100~300nm程度的側壁･圖案，可發揮密封用外壁16 o、密封用內壁16 i、密封用外壁17 o及密封用內壁17 i的各者容易藉由壓接時的力量而易於變形的特徵。在藉由壓接時的力量來容易變形下，可將密封用外壁16 o及密封用內壁16 i與密封用外壁17 o及密封用內壁17 i容易地固相擴散接合，可不增大追加的工序數來實現氣密密封。
如圖9所示般，由於平行地蛇行的密封用外壁17 o與密封用內壁17 i的底部是互相地連接，因此將平行地蛇行的方向設為長度方向時，與下側密封圖案部(14A，17 o，17 i)的長度方向垂直的剖面是形成U字型。又，由於平行地蛇行的密封用外壁16 o與密封用內壁16 i的底部是互相地連接，因此將平行地蛇行的方向設為長度方向時，與上側密封圖案部(14B，16 o，16 i)的長度方向垂直的剖面是形成U字型。第2實施形態的層疊型半導體裝置是假設被形成於下側晶片20A的第1密封部凸台14A為矩形畫框狀圖案時的舉例表示的說明。因此，如圖8所示般，被設在上側晶片20B的第2密封部凸台14B也對應於第1密封部凸台14A的圖案，以和第1密封部凸台14A幾乎接近鏡像關係的矩形畫框狀圖案來構成封閉圖案。但，當第1密封部凸台14A不是矩形畫框狀時，第2密封部凸台14B也當然以投影第1密封部凸台14A的形狀的平面圖案來構成封閉圖案。
如圖9所示般，第1密封部凸台14A是成為構成U字型的密封用外壁17 o及密封用內壁17 i的底層的構件。第1密封部凸台14A是具有充分的強度，具有必要的大小為理想，使得在下側晶片20A與上側晶片20B的氣密密封時，可吸收/分散施加於密封用外壁17 o及密封用內壁17 i的壓力，且不使龜裂等的破損產生於下側絕緣層23A。同樣，第2密封部凸台14B是成為構成U字型的密封用外壁16 o及密封用內壁16 i的底層的構件。第2密封部凸台14B是具有充分的強度，具有必要的大小為理想，使得在下側晶片20A與上側晶片20B的氣密密封時，可吸收/分散施加於密封用外壁16 o及密封用內壁16 i的壓力，且不使龜裂等的破損產生於上側絕緣層23B。為此，第1密封部凸台14A及第2密封部凸台14B是例如能以包括Ti、Ni、Cr、Ta、Mn、Ru、W等的高融點金屬材料的下層之Au或Au合金的多層構造所構成。
雖省略圖示，但實際亦可使Ni、Cr、Ti等等的高融點金屬材料含在成為中空圓筒狀的下側凸塊B ij的下層的下側凸塊用凸台部，而使下側凸塊用凸台部接觸於下側凸塊B ij的底部。下側凸塊用凸台部是亦可被埋入至構成多層配線絕緣層的下側絕緣層23A的內部，下側凸塊用凸台部與下側凸塊B ij是可用導通孔(via)來互相地連接。下側凸塊用凸台部是經由導通孔等來電性連接至成為下側積體電路的輸出入電極的接合墊。同樣，亦可使Ni、Cr、Ti等等的高融點金屬材料含在成為中空四角筒狀的上側凸塊B uij的下層(圖9的顯示的方向是上側的層)的上側凸塊用凸台部，使上側凸塊用凸台部接觸於上側凸塊B uij的底部。上側凸塊用凸台部是亦可被埋入至構成多層配線絕緣層的上側絕緣層23B的內部，上側凸塊用凸台部與上側凸塊B uij是可用導通孔來互相地連接。上側凸塊用凸台部是經由導通孔等來電性連接至成為上側積體電路的輸出入電極的接合墊。
如以上說明般，沿著下側晶片20A的緣部，以下側密封圖案部(14A，17 o，17 i)來構成封閉圖案，作為沿著上側晶片20B的緣部而環繞的封閉圖案，上側密封圖案部(14B，16 o，16 i)會對應於下側密封圖案部(14A，17 o，17 i)而構成，曲流線會在複數之處週期性地叉。由於在交叉部多之處週期性地發生，所以可將氣密密封設為更完全者。因此，若根據第2實施形態的層疊型半導體裝置，則即使是搭載具有輸出入電極的間距間隔為10μm以下的被微細化的平面圖案之半導體積體電路的情況，也可藉由壓接下側密封圖案部(14A，17 o，17 i)與上側密封圖案部(14B，16 o，16 i)來金屬學性地接合而構成圖10所示般的金屬學性連接體(14A，14B，18)，不招致製程工序數的增大，廉價且簡單地進行下側晶片20A與上側晶片20B之間的氣密密封。
另外，在圖11是顯示直線狀折彎的鋸波狀曲流線的拓撲，但即使是圖12所示的平行波形曲流線的拓撲也無妨。在圖12(a)是將第2實施形態的第1變形例的層疊型半導體裝置的上側晶片20B的密封用外壁31 o及密封用內壁31 i的平面圖案的一部分與第2密封部凸台14B的圖案對比而示。圖12(a)雖只揭示一部分的片斷性的圖案，但密封用外壁31 o及密封用內壁31 i也與圖7同樣，2條的平行波形曲流線會邊以等間隔蛇行，邊被配置於複數的上側凸塊B uij的配列的周圍。此結果，宏觀的全體是構成封閉平面圖案，沿著上側晶片20B的緣部環繞。在圖12(b)是下側晶片20A的密封用外壁32 o及密封用內壁32 i會構成2條的平行波形曲流線作為平面圖案，將邊蛇行邊環繞的圖案的一部分與下側晶片20A的圖案對比而示。
雖只揭示一部分的片斷性的圖案，但與圖8所示的平面佈局構成同樣，圖12(b)所示的2條的平行波形曲流線會邊以等間隔蛇行，邊被配置於複數的下側凸塊B ij的配列的周圍。此結果，宏觀的全體是構成封閉平面圖案，沿著下側晶片20A的緣部環繞。由於圖12(a)所示的密封用外壁31 o及密封用內壁31 i所構成的2條的平行波形曲流線與圖12(b)所示的密封用外壁32 o及密封用內壁32 i所構成的2條的平行波形曲流線的相位不同，因此如圖12(c)所示般，密封用外壁31 o及密封用內壁31 i所構成的2條的平行波形曲流線與密封用外壁32 o及密封用內壁32 i所構成的2條的平行波形曲流線是在複數處週期性地交叉。此結果，藉由固相擴散接合來金屬學性地接合之處會週期性地連續，氣密密封的可靠度會提升。
如圖12(a)及圖12(b)所示般，若使上下的密封壁蛇行成波形，則如圖12(c)所示般，在使下側晶片20A與上側晶片20B接合時，即便在交叉處發生對齊偏移，還是可將交叉處設為點的暫時接合，因此具有可均一地設定熱壓接時施加的壓力的優點。進一步，由於可將交叉處設為點接觸，所以可減弱熱壓接時施加的壓力，因此亦具有容易修復的優點。另外，就圖12(a)及圖12(b)而言，是舉使上下的密封壁蛇行的情況為例表示，但即便只使下側晶片20A及上側晶片20B的任一方的側蛇行，也是即使發生對齊偏移，還是可藉由點接合的優點，將熱壓接時施加的壓力形成均一，取得容易修復(repair)的有利的效果。
另外，在圖11是揭示了平行鋸波狀曲流線，在圖12是揭示了平行波形曲流線的拓撲，但即使為圖13所示的平行半圓弧狀曲流線的拓撲也無妨。在圖13(a)是將第2實施形態的第2變形例的層疊型半導體裝置的上側晶片20B的密封用外壁33 o及密封用內壁33 i的平面圖案的一部分與第2密封部凸台14B的圖案對比而示。圖13(a)雖只揭示一部分的片斷性的圖案，但密封用外壁33 o及密封用內壁33 i也與圖7同樣，2條的平行半圓弧狀曲流線會邊以等間隔蛇行，邊被配置於複數的上側凸塊B uij的配列的周圍。此結果，宏觀的全體是構成封閉平面圖案，沿著上側晶片20B的緣部環繞。在圖13(b)是下側晶片20A的密封用外壁34 o及密封用內壁34 i會構成2條的平行半圓弧狀曲流線作為平面圖案，將邊蛇行邊環繞的圖案的一部分與下側晶片20A的圖案對比而示。
雖只揭示一部分的片斷性的圖案，但與圖8所示的平面佈局構成同樣，圖13(b)所示的2條的平行波形曲流線會邊以等間隔蛇行，邊被配置於複數的下側凸塊B ij的配列的周圍。此結果，宏觀的全體是構成封閉平面圖案，沿著下側晶片20A的緣部環繞。由於圖13(a)所示的密封用外壁33 o及密封用內壁33 i所構成的2條的平行半圓弧狀曲流線與圖13(b)所示的密封用外壁34 o及密封用內壁34 i所構成的2條的平行半圓弧狀曲流線的相位不同，因此如圖13(c)所示般，密封用外壁33 o及密封用內壁33 i所構成的2條的平行半圓弧狀曲流線與密封用外壁34 o及密封用內壁34 i所構成的2條的平行半圓弧狀曲流線是在複數處週期性地交叉。此結果，藉由固相擴散接合來金屬學性地接合之處會週期性地連續，氣密密封的可靠度會提升。
如圖13(a)及圖13(b)所示般，若使上下的密封壁蛇行成週期性的半圓弧，則如圖13(c)所示般，在使下側晶片20A與上側晶片20B接合時，即便在交叉處發生對齊偏移，還是可將交叉處設為點的暫時接合，因此具有可均一地設定熱壓接時施加的壓力的優點。進一步，由於可將交叉處設為點接觸，所以可減弱熱壓接時施加的壓力，因此亦具有容易修復的優點。另外，就圖13(a)及圖13(b)而言，是舉使上下的密封壁蛇行的情況為例表示，但即便只使下側晶片20A及上側晶片20B的任一方的側蛇行，也是即使發生對齊偏移，還是可藉由點接合的優點，將熱壓接時施加的壓力形成均一，取得容易修復(repair)的有利的效果。
(第3實施形態) 就本發明的第3實施形態的層疊型半導體裝置而言，是舉例說明形成作為中介層(interposer)的下側晶片21A及被搭載於下側晶片21A的上側晶片的層疊構造的情況。如圖14及圖15所示般，下側晶片21A是具備：高比電阻或半絕緣性的矽基板、及沿著矽基板的主面的緣部而環繞的帶狀的下側密封圖案部14A。與第1及第2實施形態的層疊型半導體裝置不同，下側晶片21A是中介層，因此半導體積體電路不被集成化於下側晶片21A。亦即，圖14及圖15所示的下側晶片21A是預定半導體積體電路被集成化的其他的晶片存在於下側晶片21A的更下層側。
如圖15所示般，第3實施形態的層疊型半導體裝置的下側晶片21A是具備貫通矽基板的複數的矽貫通導通孔TSV p5，TSV i3，TSV i8，TSV r3。圖15是從圖14的XV-XV方向看的剖面圖，因此顯示被設在下側晶片21A的矽貫通導通孔的其中的一部分。最右側的矽貫通導通孔TSV p5是被連接至下側晶片21A的表面所設的外周表面凸台L p5。自右起第2個的矽貫通導通孔TSV i3是被連接至下側晶片21A的表面所設的內周表面凸台L i3，自右起第3個的矽貫通導通孔TSV i8是被連接至下側晶片21A的表面所設的內周表面凸台L i8，內周表面凸台L i8是經由下側晶片21A的表面所設的表面配線來連接至下側凸塊B r3。左端的矽貫通導通孔TSV r3是被連接至下側晶片21A的表面所設的外周表面凸台L r3。
另外，在第3實施形態的層疊型半導體裝置的下側晶片21A的構造中，亦可在矽基板的主面上設有中介層絕緣層(下側絕緣層)，在此中介層絕緣層上具備沿著矽基板的主面的緣部而環繞的帶狀的下側密封圖案部14A。下側晶片21A是作為中介層，被電性連接至被配置於下側晶片21A的下層的積體電路的輸出入電極，構成立體構造的層疊型半導體裝置。被配置於下側晶片21A的下層的積體電路是即使與第1~第4實施形態同樣以3nm~7nm的設計規則來設計的微細圖案積體電路也無妨。但，如由圖14可知般，由於中介層是具有輸出入電極的間距變更元件的機能，因此被配置於下側晶片21A的下層的積體電路是即使以10nm以上的設計規則來設計的比較粗的平面圖案的拓撲也可對應。另外，在圖14是舉下側晶片21A為矩形的情況為例表示，帶狀的下側密封圖案部14A也以沿著下側晶片21A的周邊的矩形的畫框狀圖案(空洞矩形圖案)來構成封閉圖案。但，下側晶片21A不是矩形時，當然下側密封圖案部14A也成為適合於下側晶片21A的形狀的平面圖案。
如圖14所示般，在第3實施形態的層疊型半導體裝置的下側晶片21A的下側密封圖案部14A的環繞圖案的內側是下側凸塊B ij會以10μm以下的間距來配列。沿著下側晶片21A的右側的邊來配列圓形的外周表面凸台L p1，L p2，L p3，……，L pm。在外周表面凸台L p1，L p2，L p3，……，L pm的正下面是含有在圖15中被省略圖示的其他的矽貫通導通孔，配置矽貫通導通孔，分別連接至正下面的矽貫通導通孔所對應的外周表面凸台。亦即，外周表面凸台L pj是藉由獨立連接至對應的矽貫通導通孔TSV pj，與下側晶片21A的更下層側的半導體積體電路的輸出入電極的任一個電性連接，形成立體構造的一部分。外周表面凸台L p1，L p2，L p3是分別藉由表面配線來依序連接至下側凸塊B p1，B p2，B p3，外周表面凸台L pm是被連接至下側凸塊B pm，但如圖14所示般未被連接至下側凸塊B pj的外周表面凸台L pj也存在。
在第3實施形態的層疊型半導體裝置的下側晶片21A中，若將外周表面凸台L p1，L p2，L p3，……，L pm的配列的方向的邊定義為「第1邊」，則沿著連續於第1邊且與第1邊正交的第2邊，而在下側晶片21A的中央部周邊配列圓形的外周表面凸台L q1，L q2，L q3，……，L qn。在外周表面凸台L p1，L p2，L p3，……，L pm的正下面是含有在圖15中被省略圖示的其他的矽貫通導通孔，配置矽貫通導通孔，分別連接至正下面的矽貫通導通孔所對應的外周表面凸台。亦即，外周表面凸台L qj是藉由獨立連接至對應的矽貫通導通孔TSV qj，與下側晶片21A的更下層側的半導體積體電路的輸出入電極的任一個電性連接，形成立體構造的一部分。存在被連接至下側凸塊B qj的外周表面凸台L qj及未被連接至下側凸塊B qj的外周表面凸台L qj。沿著連續於第2邊且與第2邊正交的矩形圖案的第3邊，而在下側晶片21A的中央部周邊配列圓形的外周表面凸台L r1，L r2，L r3，……，L rm。
在外周表面凸台L r1，L r2，L r3，……，L rm的正下面是含有在圖15中被省略圖示的其他的矽貫通導通孔，配置矽貫通導通孔，正下面的矽貫通導通孔分別連接至對應的外周表面凸台。亦即，外周表面凸台L rj是藉由被連接至對應的矽貫通導通孔TSV rj，與下側晶片21A的更下層側的半導體積體電路的輸出入電極的任一個電性連接，形成立體構造的一部分。存在被連接至下側凸塊B rj的外周表面凸台L rj及未被連接至下側凸塊B rj的外周表面凸台L rj。
沿著連續於第3邊且與第3邊正交的矩形圖案的第4邊，而在下側晶片21A的中央部周邊配列圓形的外周表面凸台L s1，L s2，L s3，……，L sn。在外周表面凸台L s1，L s2，L s3，……，L sn的正下面是含有在圖15中被省略圖示的其他的矽貫通導通孔，配置矽貫通導通孔，正下面的矽貫通導通孔分別連接至對應的外周表面凸台。亦即，外周表面凸台L sj是藉由被連接至對應的矽貫通導通孔TSV sj，與更下層側的半導體積體電路的輸出入電極的任一個電性連接，形成立體構造的一部分。存在被連接至下側凸塊B sj的外周表面凸台L sj及未被連接至下側凸塊B sj的外周表面凸台L sj。如圖14所示般，在下側凸塊B ij的矩形的配列的內側是配列有圓形的內周表面凸台L i1，L i2，L i3，……。在內周表面凸台L i1，L i2，L i3，……的正下面是含有在圖15中被省略圖示的其他的矽貫通導通孔，配置矽貫通導通孔，正下面的矽貫通導通孔分別連接至對應的內周表面凸台。亦即，內周表面凸台L ik是藉由被連接至對應的矽貫通導通孔TSV ik，與更下層側的半導體積體電路的輸出入電極的任一個電性連接，形成立體構造的一部分。存在被連接至下側凸塊B ij的內周表面凸台L ik及未被連接至下側凸塊B ij的內周表面凸台L ik。
與在第1實施形態的層疊型半導體裝置說明者同樣，在第3實施形態的層疊型半導體裝置中，也對應於作為中介層的下側晶片21A的下側密封圖案部14A，構成上側密封圖案部(14B，15 o，15 i)，作為沿著省略了圖示的上側晶片的緣部而環繞的密閉的圖案。如在第1及第2實施形態的層疊型半導體裝置所說明般，省略了圖示的上側密封圖案部(14B，15 o，15 i)是能以和上側凸塊B uij的形成相同的製程來形成，因此在上側密封圖案部(14B，15 o，15 i)的形成是不會有招致製程工序數的增大的情形。所以，在第3實施形態的層疊型半導體裝置中，也即使是搭載具有被集聚於上側晶片的積體電路的輸出入電極的間距間隔為10μm以下的被微細化的平面圖案的半導體積體電路的情況，亦壓接下側密封圖案部14A及上側密封圖案部(14B，15 o，15 i)而金屬學性地接合，藉此構成與圖6所示的例子同樣的金屬學性連接體(14A，15 o，15 i)。因此，即使下側晶片21A為中介層，也可不招致製程工序數的增大，廉價且簡單地進行下側晶片21A與上側晶片之間的氣密密封而構成立體構造的層疊型半導體裝置。
(第4實施形態) 在本發明的第1~第3實施形態的層疊型半導體裝置中，顯示了被配列於上側晶片的由Au或Au合金所組成的上側凸塊B uij與配合上側凸塊B uij的配列而被配列於下側晶片的由Au或Au合金所組成的下側凸塊B ij會在藉由被設於周邊部的金屬學性連接體而構成的氣密空間的內部固相擴散接合的例子，但只不過是舉例說明。即使上側凸塊B uij及下側凸塊B ij的任一方構成平坦的表面作為平行平板狀的接合墊也無妨。如圖16所示般，本發明的第4實施形態的層疊型半導體裝置的氣密密封前的階段的構造是形成下側晶片40A與被搭載於下側晶片40A的上側晶片10B的層疊構造的點與第1實施形態的層疊型半導體裝置同樣。進一步，如圖16所示般，下側晶片40A是具備：下側半導體基板11A、被配置於下側半導體基板11A的主面的表面區域之下側積體電路、在下側半導體基板11A的主面上以覆蓋下側積體電路的方式設置的下側絕緣層13A、及在下側絕緣層13A上沿著下側半導體基板11A的主面的緣部而環繞的帶狀的下側密封圖案部14A的點也與第1實施形態的層疊型半導體裝置同樣。
但，在圖16的剖面圖上，在被配置於兩側的下側密封圖案部14A的圖案的內側，位於剖面圖上的接合墊P pi及接合墊P ri會分別作為平行平板狀的圖案表示的點，與第1實施形態的層疊型半導體裝置的構成不同。 另一方面，如圖16所示般，第4實施形態的層疊型半導體裝置的上側晶片10B是具備：上側半導體基板11B； 被配置於上側半導體基板11B的主面的表面區域的上側積體電路； 以覆蓋上側積體電路的方式，被設在上側半導體基板11B的主面上的上側絕緣層13B； 在上側絕緣層13B上，沿著上側半導體基板11B的主面的緣部而環繞的帶狀的第2密封部凸台14B；及 在第2密封部凸台14B上，沿著上側半導體基板11B的緣部，彼此空出間隔，且邊鄰接邊平行地行走的密封用外壁15 o及密封用內壁15 i。 關於上側晶片10B，具備上述該等的點是與第1實施形態的層疊型半導體裝置同樣。在圖16的剖面圖上，在被配置於兩側的上側晶片10B的第2密封部凸台14B的圖案的內側，上側凸塊B upi及上側凸塊B uri會配合下側晶片40A的接合墊P pi及接合墊P ri的配列位置而配列的構造會被圖示。
以第2密封部凸台14B、密封用外壁15 o及密封用內壁15 i來構成第4實施形態的層疊型半導體裝置的上側晶片10B的「上側密封圖案部(14B，15 o，15 i)」。雖省略接合後的狀態的圖示，但實際與圖6所示的構成同樣，藉由下側密封圖案部14A的表面與上側密封圖案部(14B，15 o，15 i)固相擴散接合來構成金屬學性連接體，在下側絕緣層13A、上側絕緣層13B及金屬學性連接體的內部形成氣密空間。雖省略平面圖案的圖示，但與圖4所示的平面佈局同樣，以複數的接合墊P ij會作為沿著矩形的圖案來配列於下側密封圖案部14A所構成的矩形畫框狀圖案的內側的情況(i=p，q，r，s：j=1~n、或1~m的正的整數)為前提，圖示圖16的剖面圖。同樣，與圖3所示的平面佈局同樣，以在上側晶片10B的第2密封部凸台14B的環繞圖案的內側，複數的中空四角筒狀的上側凸塊B uij會作為矩形畫框狀圖案配列的情況為前提，圖示圖16的剖面圖。
中空四角筒狀的上側凸塊B uij的材料是容易藉由常壓乃至減壓下的加熱壓接或超音波加熱壓接等的壓力來與中空圓筒狀的接合墊P ij固相擴散接合的金屬為理想。同樣，上側晶片10B的密封用外壁15 o及密封用內壁15 i是容易藉由加熱壓接或超音波加熱壓接等來分別與下側晶片40A的下側密封圖案部14A的表面固相擴散接合的金屬為理想。密封用外壁15 o及密封用內壁15 i是亦可與上側凸塊B uij同一材料，且以同一製程構成。下側密封圖案部14A是亦可與接合墊P ij同一材料，且以同一製程構成。例如，只要以鋁(Al)或Al-Si等的Al合金來形成接合墊P ij與下側密封圖案部14A，便可用同一製程形成接合墊P ij與下側密封圖案部14A。若以同一Au或Au-Si，Au-Ge，Au-Sb等的Au合金來形成接合墊P ij與下側密封圖案部14A，則接合墊P ij與下側密封圖案部14A也可用同一製程形成。同樣，上側凸塊B uij、密封用外壁15 o、密封用內壁15 i也藉由採用同一Au或Au合金，上側凸塊B uij、密封用外壁15 o、密封用內壁15 i也可用同一製程形成，不會有招致工序數增大的情形。
如以上說明般，若根據第4實施形態的層疊型半導體裝置，則即使第1實施形態的層疊型半導體裝置的下側凸塊B ij作為平行平板狀的接合墊P ij構成平坦的表面的情況，也可藉由壓接下側密封圖案部14A及上側密封圖案部(14B，15 o，15 i)來金屬學性地接合而構成圖16所示般的金屬學性連接體，不招致工序數的增大，廉價且簡單地進行下側晶片40A與上側晶片10B之間的氣密密封。
(第4實施形態的第1變形例) 圖17是表示本發明的第4實施形態的第1變形例的層疊型半導體裝置的氣密密封前的階段的構造，下側晶片41A及被搭載於下側晶片41A的上側晶片10B的層疊構造的點與圖16所示的第4實施形態的層疊型半導體裝置的構成同樣。但，平行平板狀的接合墊G pi及接合墊G ri分別被設成下側半導體基板11A的表面(上面)的位準(level)，比被設於下側半導體基板11A的主面上的下側絕緣層13A的表面(上面)的位準更低的點，與圖16所示的構造不同。圖17所示的下側晶片41A具備：下側半導體基板11A、被配置於下側半導體基板11A的主面的表面區域的下側積體電路、被設為在下側半導體基板11A的主面上覆蓋下側積體電路的下側絕緣層13A、及在下側絕緣層13A上沿著下側半導體基板11A的主面的緣部而環繞的帶狀的下側密封圖案部14A之構成是與圖16所示的構造同樣。
圖16所示的第4實施形態的層疊型半導體裝置是接合墊P pi及接合墊P ri會被設在下側絕緣層13A的上面的位準，因此在下側半導體基板11A的表面的中間電極(表面電極)與接合墊P pi及接合墊P ri之間是分別存在有接觸導通孔。相對於此，圖17所示的第4實施形態的第1變形例的層疊型半導體裝置是不需要接觸導通孔，因此形成比圖16所示的構造更簡潔的構造。圖17的剖面圖是在被配置於兩側的下側密封圖案部14A的圖案的內側，接合墊G pi及接合墊G ri會作為接觸於下側半導體基板11A的表面之平行平板狀的圖案配置。
如圖17所示般，第4實施形態的第1變形例的層疊型半導體裝置的上側晶片10B是具備：上側半導體基板11B、被配置於上側半導體基板11B的主面的表面區域之上側積體電路、及以覆蓋上側積體電路的方式被設在上側半導體基板11B的主面上之上側絕緣層13B。進一步與圖16所示的構造同樣，上側晶片10B是具備：在上側絕緣層13B上沿著上側半導體基板11B的主面的緣部而環繞的帶狀的第2密封部凸台14B、及在第2密封部凸台14B上沿著上側半導體基板11B的緣部而平行行走的密封用外壁15 o及密封用內壁15 i。由於上側凸塊B upi會配合下側晶片41A的接合墊G pi的配列位置而配置，因此上側凸塊B upi的前端部會經由被設在下側絕緣層13A的開口部(接觸孔)來與接合墊G pi的表面固相擴散接合。同樣，上側凸塊B uri會配合下側晶片41A的接合墊G ri的配列位置而配置，因此上側凸塊B uri的前端部會經由被設在下側絕緣層13A的開口部來與接合墊G ri的表面固相擴散接合。
沿著下側晶片41A的緣部，以下側密封圖案部14A來構成封閉圖案，上側密封圖案部(14B，15 o，15 i)作為沿著上側晶片10B的緣部而環繞的封閉圖案來對應於下側密封圖案部14A而構成是與圖16同樣。但，如圖17所示的第4實施形態的第1變形例的層疊型半導體裝置般，即使是接合墊G pi及接合墊G ri被於下側半導體基板11A的表面位準的情況，在藉由下側密封圖案部14A與上側密封圖案部(14B，15 o，15 i)的金屬學性連接體之氣密密封時，還是可達成被設在下側晶片41A的下側積體電路與被設在上側晶片10B的上側積體電路的電性連接。
(第4實施形態的第2變形例) 圖18是表示本發明的第4實施形態的第2變形例的層疊型半導體裝置的氣密密封前的階段的構造，但平行平板狀的接合墊G pi及接合墊G ri分別比被設在下側半導體基板11A的主面上的下側絕緣層13A的表面(上面)的位準更低的點，是與圖17所示的第4實施形態的第1變形例的層疊型半導體裝置的構造同樣。就圖18而言，是顯示一在構成下側晶片41A的p -型的下側半導體基板11A含有被模式性地配置於下側半導體基板11A的主面的表面區域的n +區域之下側積體電路，但只不過是舉例說明，有關下側積體電路的構成等是有各種的形態。在下側半導體基板11A的主面上是設有以包圍舉例說明的n +區域之方式形成淺槽隔離(Shallow Trench Ioslation；STI)構造之元件分離絕緣膜19A，且在此元件分離絕緣膜19A上堆積下側絕緣層13A的點，是與圖17所示的第4實施形態的第1變形例的層疊型半導體裝置的構造不同。若n +區域為選擇性地被設定成p阱的複數的局部的半導體區域等，則亦可設有以包圍p阱的方式形成STI構造的元件分離絕緣膜19A。而且，在下側絕緣層13A上具備沿著下側半導體基板11A的主面的緣部而環繞的帶狀的下側密封圖案部14A之構成是與圖17所示的構造同樣。
圖18所示的第4實施形態的第2變形例的層疊型半導體裝置也與圖17所示的構造同樣，不需要圖16的接觸導通孔，形成比圖16所示的構造更簡潔的構造。就圖18的剖面圖而言，在被配置於兩側的下側密封圖案部14A的圖案的內側，接合墊G pi及接合墊G ri會作為選擇性地接觸於n +區域的平行平板狀的圖案來配置於下側半導體基板11A的表面，元件分離絕緣膜19A會連下側半導體基板11A也埋入表面的點與圖17所示的構造不同。n +區域為被選擇性地設定成p阱的複數的局部的半導體區域，則接合墊G pi及接合墊G ri會被配置為分別個別地接觸於複數的局部的半導體區域。因此，在具體的積體電路的佈局構成中，場絕緣膜等的更其他的絕緣膜會被形成於p阱等上，接合墊G pi及接合墊G ri會經由被設在場絕緣膜等的接觸孔來與n +區域等選擇性地連接，但無論如何，圖16所示般的接觸導通孔是不需要。
與圖17所示的構造同樣，上側晶片10B是具備： 在上側絕緣層13B上，沿著上側半導體基板11B的主面的緣部而環繞的帶狀的第2密封部凸台14B；及 在第2密封部凸台14B上，沿著上側半導體基板11B的緣部，彼此空出間隔，且邊鄰接邊平行地行走的密封用外壁15 o及密封用內壁15 i。 由於上側凸塊B upi會配合下側晶片41A的接合墊G pi的配列位置而配置，因此上側凸塊B upi的前端部會經由被設在下側絕緣層13A的開口部(接觸孔)來與接合墊G pi的表面固相擴散接合。同樣，由於上側凸塊B uri會配合下側晶片41A的接合墊G ri的配列位置而配置，因此上側凸塊B uri的前端部會經由被設在下側絕緣層13A的開口部來與接合墊G ri的表面固相擴散接合。
如圖18所示的第4實施形態的第2變形例的層疊型半導體裝置般，即使接合墊G pi及接合墊G ri選擇性地接觸於被埋入至下側半導體基板11A的表面的n +區域的半導體區域而設，元件分離絕緣膜19A連下側半導體基板11A也埋入表面，而在下側半導體基板11A的表面形成有凹凸形狀的情況，在進行下側密封圖案部14A與上側密封圖案部(14B，15 o，15 i)的金屬學性連接體所致的氣密密封時，也可達成被設在下側晶片41A的下側積體電路與被設在上側晶片10B的上側積體電路的電性連接。
(其他的實施形態) 如上述般，利用第1~第4實施形態來舉例說明本發明的技術思想，但不應將此揭示的部分的論述及圖面理解成限定本發明的技術的範圍者。該當業者可由第1~第4實施形態所揭示的技術思想的內容取得各種的代替性的實施形態、實施例及運用技術。尤其就第1及第2實施形態而言，有鑑於5G以後的世代，舉一在下側晶片與上側晶片的雙方，聚集設計規則被微細化的半導體積體電路，考量被要求將輸出入電極的間距間隔設為10μm以下的情況為例，但本發明是不限定於第1及第2實施形態所舉例說明的狀況者。在第3實施形態也是舉一在上側晶片聚集被微細化的半導體積體電路的情況，但同樣本發明不是被限定於第3實施形態所舉例說明者。藉由固相擴散接合來構成金屬學性連接體而氣密密封的本發明的技術思想的特徵是即使為輸出入電極的間距間隔超過10μm的放寬設計規則的舊世代的層疊型半導體裝置，當然也可適用。
進一步，就第1~第4實施形態而言是在1片的下側晶片上搭載1片的上側晶片為1：1的例子，但只不過是舉例說明。亦可將下側晶片的大小設為比上側晶片更大，在1片的下側晶片上搭載複數片的上側晶片的構造。例如，亦可將下側晶片設為口徑大的母基板，在沿著被定義於此母基板的主面的格子而分割的單位元件區域的各者配列複數的上側晶片，以單位元件區域的各者作為晶片搭載區域，在各個的晶片搭載區域配置下側密封圖案部。此情況，各個的下側密封圖案部是分別被配置在對應於複數的上側晶片的配置的下側晶片的「至少一部分的區域」。因此，被配置在下側晶片的主面上的複數的下側密封圖案部是形成對應於複數的上側密封圖案部的配置之配置成陣列狀的複數的圖案。亦即，下側密封圖案部不是沿著下側晶片的周邊而環繞，對應的下側密封圖案部會分別個別地環繞在至少一部分的區域分別構成的複數的晶片搭載區域的周邊。如此一來，對於被陣列狀地配置於複數的晶片搭載區域的下側密封圖案部，亦可使複數的上側晶片的上側密封圖案部分別固相擴散接合，而構成複數的晶片搭載區域的各個獨立的金屬學性連接體，在複數的晶片搭載區域的各者個別地形成氣密空間而氣密密封。
又，就第1及第2實施形態而言是說明了在上側晶片包含彼此平行地行走的2片的壁狀的圖案作為上側密封圖案部的2片的壁狀的圖案之構成，但只不過是舉例說明。進一步就第2實施形態而言是說明了在下側晶片包含彼此平行地行走的2片的壁狀的圖案作為下側密封圖案部之構成，但只不過是舉例說明。壁狀的圖案是亦可為1片，或為了提高可靠度，亦可設為包含3片以上的彼此平行地行走的壁狀的圖案之構成。為了將壁狀的圖案設為1片，只要以光阻劑膜的圖案來形成具有垂直側壁的U溝，以只在U溝的一方的垂直側壁堆積金屬膜的方式進行傾斜蒸鍍或傾斜濺射，然後除去光阻劑膜的圖案即可。若舉圖3等所示的密封用外壁15 o及密封用內壁15 i的平面圖案為例說明，則密封用外壁15 o及密封用內壁15 i是以包圍周邊的方式分別延伸於X-方向及Y-方向而形成矩形，因此具體而言是在與X-方向正交方向及與Y-方向正交的方向的各者進行傾斜蒸鍍等。
為了將壁狀的圖案設為3片，只要在光阻劑膜形成具有垂直側壁的U溝及沿著U溝的一方的壁而具有與U溝同寬的突部之台座圖案來準備3個的垂直側壁，以金屬膜會堆積於3個的垂直側壁的各者之方式，從兩方向進行傾斜蒸鍍或傾斜濺射，然後除去光阻劑膜的圖案即可。由於密封用外壁及密封用內壁是以包圍周邊的方式延伸於X-方向及Y-方向，因此實際是沿著2方向來分別進行傾斜蒸鍍等，所以合計進行4次的傾斜蒸鍍等。為了將壁狀的圖案設為4片，只要在光阻劑膜平行地圖案化2條具有垂直側壁的U溝，以金屬膜會堆積於各個的U溝的垂直側壁之方式，從兩方向進行傾斜蒸鍍或傾斜濺射，然後除去光阻劑膜的圖案即可。
進一步，就第1及第4實施形態而言是說明了在下側晶片的下側絕緣層上，在下側絕緣層的表面位準沿著下側絕緣層的周邊而環繞的平坦的帶狀的下側密封圖案部，但只不過是舉例說明。進一步就第3實施形態而言是說明了在下側晶片上，在下側晶片的表面位準沿著下側晶片的周邊而環繞的平坦的帶狀的下側密封圖案部，但只不過是舉例說明。下側密封圖案部的水平位準是即使被設於成為比下側絕緣層的表面位準或下側晶片的表面位準更低的位準之凹部也無妨。在比下側絕緣層的表面位準更低的位準設置下側密封圖案部時是在下側絕緣層的表面挖掘U溝或V溝，在此U溝的底部或V溝的傾斜的側壁設置下側密封圖案部。不只在U溝的底部帶狀的設置，亦可在U溝的垂直側壁也設置下側密封圖案部，若設為在U溝或V溝的側壁設置下側密封圖案部而環繞的構成，則下側密封圖案部是變不平坦，由2個以上的面所構成。在第1及第4實施形態的構成中在下側絕緣層的表面挖掘U溝或V溝時，亦可加深U溝或V溝而挖進至下側半導體基板。
進一步，亦有在第1及第4實施形態的構成中，以在比下側絕緣層的表面位準更低的位準設置第1密封部凸台之方式，在下側絕緣層的表面挖掘U溝或V溝的變形例(其他的實施形態)。就此其他的實施形態而言，是在U溝的底部或V溝的傾斜的側壁設置第1密封部凸台，以此第1密封部凸台作為基礎，在第1密封部凸台上配置平行地行走的2片的壁狀的圖案，而設置下側密封圖案部。同樣，在第3實施形態的構成中在比下側晶片的表面位準更低的凹部設置下側密封圖案部時是亦可在下側晶片的表面挖掘U溝或V溝，在此U溝的底部或V溝的側壁設置下側密封圖案部。在成為第3實施形態的變形例的構成中，在U溝或V溝的側壁設置下側密封圖案部時，下側密封圖案部是變不平坦。
其他，當然包括將在上述的第1~第4實施形態中說明的各構成任意地應用的構成等本發明在此未記載的各種的實施形態等。因此，本發明的技術範圍是從上述的說明依據妥當的申請專利範圍的發明特定事項而定。
10A,20A,21A,40A,41A,42A:下側晶片 10B,20B:上側晶片 11A:下側半導體基板 11B:上側半導體基板 13A,23A:下側絕緣層 13B,23B:上側絕緣層 14A:下側密封圖案部(第1密封部凸台) 14B:第2密封部凸台 15 i,16 i,17 i,32 i,33 i,34 i:密封用內壁 15 o,16 o,17 o,32 o,33 o,34 o:密封用外壁 19A:元件分離絕緣膜
[圖1]是表示本發明的第1實施形態的層疊型半導體裝置的立體圖(俯視圖)。 [圖2]是說明在第1實施形態的層疊型半導體裝置使用的下側晶片的概略的俯視圖。 [圖3]是在圖1所示的層疊型半導體裝置使用的上側晶片的平面圖。 [圖4]是在圖1所示的層疊型半導體裝置使用的下側晶片的平面圖。 [圖5]是從圖3的V-V方向看的剖面圖，說明氣密密封前的狀態的構造圖。 [圖6]是對應於圖5的剖面圖，說明氣密密封工序後的狀態的構造圖。 [圖7]是在本發明的第2實施形態的層疊型半導體裝置使用的上側晶片的平面圖。 [圖8]是在第2實施形態的層疊型半導體裝置使用的下側晶片的平面圖。 [圖9]是第2實施形態的層疊型半導體裝置的剖面圖，說明氣密密封前的狀態的構造圖。 [圖10]是對應於圖9的剖面圖，說明氣密密封工序後的狀態的構造圖。 [圖11(a)]是表示在第2實施形態的層疊型半導體裝置的上側晶片所設的鋸波狀曲流線的拓撲的平面圖，[圖11(b)]是表示在搭載圖11(a)的上側晶片的下側晶片所鋸波狀曲流線的拓撲的平面圖，[圖11(c)]是說明上側晶片的鋸波狀曲流線與下側晶片的鋸波狀曲流線的交叉之金屬學性接合之處週期性地複數發生的平面圖。 [圖12(a)]是表示在第2實施形態的第1變形例的層疊型半導體裝置的上側晶片所設的波形曲流線的拓撲的平面圖，[圖12(b)]是表示在搭載圖12(a)的上側晶片的下側晶片所設的波形曲流線的拓撲的平面圖，[圖12(c)]是說明上側晶片的波形曲流線與下側晶片的波形曲流線的交叉之金屬學性接合之處週期性地複數發生的平面圖。 [圖13(a)]是表示在第2實施形態的第2變形例的層疊型半導體裝置的上側晶片所設的半圓弧狀曲流線的拓撲的平面圖，[圖13(b)]是表示在搭載圖13(a)的上側晶片的下側晶片所設的半圓弧狀曲流線的拓撲的平面圖，[圖13(c)]是說明上側晶片的半圓弧狀曲流線與下側晶片的半圓弧狀曲流線的交叉之金屬學性接合之處週期性地複數發生的平面圖。 [圖14]是說明本發明的第3實施形態的層疊型半導體裝置的構成的一部分的圖，表示下側晶片為中介層時的俯視圖。 [圖15]是說明圖14所示的作為中介層的下側晶片的剖面圖。 [圖16]是說明本發明的第4實施形態的層疊型半導體裝置的氣密密封前的狀態的圖，對應於從在第1實施形態說明的圖3的V-V方向看的剖面圖的圖。 [圖17]是說明本發明的第4實施形態的第1變形例的層疊型半導體裝置的氣密密封前的狀態的圖。 [圖18]是說明本發明的第4實施形態的第2變形例的層疊型半導體裝置的氣密密封前的狀態的圖。
10A:下側晶片 10B:上側晶片 11A:下側半導體基板 11B:上側半導體基板 13A:下側絕緣層 13B:上側絕緣層 14A:下側密封圖案部(第1密封部凸台) 15 i:密封用內壁 15 o:密封用外壁 B upi,B uri:上側凸塊

Claims (5)

  1. 一種層疊型半導體裝置，其特徵係具備： 集聚上側積體電路的上側半導體基板； 被設在該上側半導體基板的主面的上側絕緣層； 構成沿著該上側絕緣層的周邊環繞而密閉的平面圖案的上側密封圖案部； 被配置為以主面的至少一部分所構成的晶片搭載區域會對向於前述上側絕緣層的下側晶片；及 被配置於該下側晶片的前述主面上，構成對應於前述上側密封圖案部的配置的圖案，環繞前述晶片搭載區域的周邊，藉由與前述上側密封圖案部的固相擴散接合來構成金屬學性連接體的下側密封圖案部， 在前述晶片搭載區域、前述上側絕緣層及前述金屬學性連接體的內部形成氣密空間。
  2. 如請求項1記載的層疊型半導體裝置，其中，前述上側密封圖案部係包含互相平行地行走的壁狀的圖案。
  3. 如請求項2載的層疊型半導體裝置，其中，前述下側密封圖案部係包含互相平行地行走的壁狀的圖案。
  4. 如請求項3記載的層疊型半導體裝置，其中，前述下側密封圖案部與前述上側密封圖案部的平面圖案係彼此在複數處交叉，構成彼此相位不同的曲流線的圖案。
  5. 如請求項1記載的層疊型半導體裝置，其中，前述下側密封圖案部或前述上側密封圖案部為金或含金的合金的任一者。
TW110139796A 2020-10-29 2021-10-27 層疊型半導體裝置 TWI769948B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2020181091A JP7514530B2 (ja) 2020-10-29 2020-10-29 積層型半導体装置
JP2020-181091 2020-10-29

Publications (2)

Publication Number Publication Date
TW202224134A TW202224134A (zh) 2022-06-16
TWI769948B true TWI769948B (zh) 2022-07-01

Family

ID=81383873

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110139796A TWI769948B (zh) 2020-10-29 2021-10-27 層疊型半導體裝置

Country Status (6)

Country Link
US (1) US20230343750A1 (zh)
EP (1) EP4060722A4 (zh)
JP (1) JP7514530B2 (zh)
CN (1) CN114930526A (zh)
TW (1) TWI769948B (zh)
WO (1) WO2022091465A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11798899B2 (en) * 2021-05-19 2023-10-24 Taiwan Semiconductor Manufacturing Company, Ltd. Crack stop ring trench to prevent epitaxy crack propagation

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101807663A (zh) * 2009-02-13 2010-08-18 精工电子有限公司 玻璃密封型封装的制造方法及其制造装置以及振荡器
TWI627689B (zh) * 2012-08-31 2018-06-21 瑞薩電子股份有限公司 半導體裝置
US20190284442A1 (en) * 2016-08-10 2019-09-19 Panasonic Intellectual Property Management Co., Ltd. Acrylic composition for sealing, sheet material, multilayer sheet, cured product, semiconductor device and method for manufacturing semiconductor device
US20190393183A1 (en) * 2018-06-25 2019-12-26 Intel Corporation Package architecture with improved via drill process and method for forming such package

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW546794B (en) * 2002-05-17 2003-08-11 Advanced Semiconductor Eng Multichip wafer-level package and method for manufacturing the same
US7402509B2 (en) 2005-03-16 2008-07-22 Intel Corporation Method of forming self-passivating interconnects and resulting devices
KR100945800B1 (ko) 2008-12-09 2010-03-05 김영혜 이종 접합 웨이퍼 제조방법
WO2013141091A1 (ja) 2012-03-23 2013-09-26 オリンパス株式会社 積層型半導体装置およびその製造方法
JP7030825B2 (ja) * 2017-02-09 2022-03-07 インヴェンサス ボンディング テクノロジーズ インコーポレイテッド 接合構造物
JP7064939B2 (ja) 2018-04-27 2022-05-11 株式会社神鋼環境ソリューション 廃棄物処理設備

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101807663A (zh) * 2009-02-13 2010-08-18 精工电子有限公司 玻璃密封型封装的制造方法及其制造装置以及振荡器
TWI627689B (zh) * 2012-08-31 2018-06-21 瑞薩電子股份有限公司 半導體裝置
US20190284442A1 (en) * 2016-08-10 2019-09-19 Panasonic Intellectual Property Management Co., Ltd. Acrylic composition for sealing, sheet material, multilayer sheet, cured product, semiconductor device and method for manufacturing semiconductor device
US20190393183A1 (en) * 2018-06-25 2019-12-26 Intel Corporation Package architecture with improved via drill process and method for forming such package

Also Published As

Publication number Publication date
EP4060722A1 (en) 2022-09-21
WO2022091465A1 (ja) 2022-05-05
TW202224134A (zh) 2022-06-16
CN114930526A (zh) 2022-08-19
JP7514530B2 (ja) 2024-07-11
US20230343750A1 (en) 2023-10-26
EP4060722A4 (en) 2024-01-03
JP2022071946A (ja) 2022-05-17

Similar Documents

Publication Publication Date Title
KR101072718B1 (ko) 반도체장치 및 그 제조방법
US7421778B2 (en) Method of making an electronic assembly
JP6013336B2 (ja) 冗長シリコン貫通ビアを伴う半導体チップ
US11887920B2 (en) Redistribution layers including reinforcement structures and related semiconductor device packages, systems and methods
US20080088019A1 (en) Structure and manufacturing method of a chip scale package
CN108695264B (zh) 半导体器件
JP2005340389A (ja) 半導体装置及びその製造方法
US8450825B2 (en) Semiconductor package
TW201530758A (zh) 半導體裝置及半導體裝置之製造方法
US7141885B2 (en) Wafer level package with air pads and manufacturing method thereof
TWI769948B (zh) 層疊型半導體裝置
JP2014072487A (ja) 半導体装置およびその製造方法
CN109216206B (zh) 一种晶圆级扇出封装方法以及封装结构
WO2011021364A1 (ja) 半導体装置およびその製造方法
TWI591780B (zh) 使用微影圖案化聚合物基板之無載體矽中介層
TWI778858B (zh) 線路基板結構及其製造方法
TW202220125A (zh) 半導體封裝體及其製造方法
JP2011249564A (ja) 半導体装置の製造方法及び実装構造
US9431370B2 (en) Compliant dielectric layer for semiconductor device
TW202218081A (zh) 半導體元件及其製造方法
CN114256164A (zh) 半导体封装结构
JP2004363319A (ja) 実装基板及び半導体装置
JP2004015017A (ja) マルチチップモジュールおよびその製造方法
CN220526905U (zh) 一种电子器件
US20220130781A1 (en) Circuit substrate structure and manufacturing method thereof