JP7208543B2 - 半導体チップ - Google Patents
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Description
図1は実施形態に係る半導体チップの全体構成を模式的に示す平面図である。図1に示す半導体チップ1は、内部回路が形成されたコア領域2と、コア領域2の周囲に設けられ、インターフェイス回路(I/O回路)が形成されたI/O領域3とを備えている。図1では図示を簡略化しているが、I/O領域3には、半導体チップ1の周辺部を環状に囲むように、I/O回路を構成する複数のI/Oセル10が配置されている。なお、図1では、I/O領域3はコア領域2の周囲全体に設けられているが、I/O領域3はコア領域2の周囲の一部に設けられていてもかまわない。すなわち、I/O領域3はコア領域2と半導体チップ1の外辺との間にある。また図1では図示を省略しているが、半導体チップ1には、半導体チップ1と外部とを接続するための複数の外部接続パッド12(以下、適宜、単にパッドという)が配置されている。外部接続パッド12は、I/O領域3および、コア領域2の一部に配置されている。
図4は図2の部分Aの拡大図である。図4において、灰色に着色された部分には、同一ノードから電源が供給される。I/Oセル100は、半導体集積回路に電源を供給するための電源セルであり、パッド120は、半導体チップ1の外部と接続され、I/Oセル100に電源を供給するために、図略の手段によりI/Oセル100と接続される。半導体チップ1の外部と接続され、電源が供給される補強電源パッド140は、X方向において、パッド120と同じ位置に配置されており、配線180によりパッド120と接続される。補強電源パッド140は、パッド120との中心間距離が、第1パッド群16に属するいずれのパッドとの中心間距離(図4ではパッド121,122との中心間距離が最短)よりも、さらに短い位置に配置される。また、補強電源パッド140は、第1パッド群16に属するいずれのパッド12とも接続されない。
図6は図2の部分Bの拡大図である。図6において、灰色に着色された部分には、同一ノードから電源が供給される。I/Oセル101,102は、いずれも半導体集積回路に電源を供給するための電源セルである。また、パッド123は、第1パッド群16に属し、I/Oセル101に電源を供給するために、図略の手段によりI/Oセル101と接続された電源パッドである。パッド124は、第2パッド群17に属し、I/Oセル102に電源を供給するために、図略の手段によりI/Oセル102と接続された電源パッドである。補強電源パッド141は、配線181によりパッド123と接続され、配線182によりパッド124と接続される。補強電源パッド141は、X方向において、パッド123とパッド124との間の位置に配置される。
図7は図2の部分Cの拡大図である。図7において、灰色に着色された部分には、同一ノードから電源が供給される。I/Oセル103は、半導体集積回路に電源を供給するための電源セルである。また、パッド125は、第1パッド群16に属し、I/Oセル103に電源を供給するために、図略の手段によりI/Oセル103と接続された電源パッドである。補強電源パッド142は、第1パッド群16に属するパッド125と配線183により接続される。補強電源パッド142は、X方向において、パッド125と同じ位置になるように配置される。補強電源パッド142は、第2パッド群17に属するいずれのパッド12とも接続されない。
図8は図2の部分Dの拡大図に相当する。図8において、灰色に着色された部分には、同一ノードから電源が供給される。I/Oセル104~106は、いずれも半導体チップ1に電源を供給するための電源セルである。また、パッド127~129は、それぞれがI/Oセル104~106に電源を供給するために図略の手段により当該I/Oセルに接続された電源パッドである。図8において、パッド127,128は第1パッド群16に属し、パッド129は第2パッド群17に属する。また、パッド129は、X方向において、パッド127とパッド128との間に配置されている。
図9は図2の部分Eの拡大図に相当する。灰色に着色された部分には、同一ノードから電源が供給される。I/Oセル107~113は、いずれも半導体集積回路に電源を供給する電源セルである。I/Oセル107~110は、第1セル列5に属し、X方向に隣接するように並んで配置されている。I/Oセル111~113は、第2セル列6に属し、X方向に隣接するように並んで配置される。パッド130~136は、それぞれがI/Oセル107~113に電源を供給するために図略の手段により当該I/Oセルに接続された電源パッドである。
図11は、第2実施形態に係る半導体チップにおけるパッド配置の例を示す図である。図11において、I/Oセル100および104~113には、各パッド12を介して電源VDDが供給され、I/Oセル101~103には、各パッド12を介して電源VSSが供給される。
2 コア領域
3 I/O領域
5 第1セル列
6 第2セル列
10 I/Oセル
12 外部接続パッド
14 補強電源パッド
16 第1パッド群
17 第2パッド群
18 配線
21~26 補強電源配線
41 第1部分
42 第2部分
100~113 I/Oセル
120~136 外部接続パッド
140~148 補強電源パッド
180~196 配線
Claims (11)
- 半導体チップであって、
内部回路が形成されたコア領域と、
前記コア領域と当該半導体チップの外辺との間にあるI/O領域と、
前記I/O領域に配置された複数のI/Oセルと、
当該半導体チップの外部と接続される複数の外部接続パッドと
を備え、
前記複数のI/Oセルは、
当該半導体チップの外辺に沿う方向である第1方向に並べて配置されたI/Oセルからなる第1セル列と、
前記第1方向に並べて配置されたI/Oセルからなり、前記第1方向と垂直をなす第2方向において、前記第1セル列と所定の間隔を空けて配置された第2セル列とを備え、
前記複数の外部接続パッドは、
それぞれが前記複数のI/Oセルのいずれかと接続された複数のセル接続パッドと、
前記複数のI/Oセルのいずれとも接続されておらず、かつ、前記複数のセル接続パッドのうち電源供給に用いられるセル接続パッドと接続された補強電源パッドと、を含み、
前記補強電源パッドは、中心が前記第1セル列と前記第2セル列との間の領域に位置するように、配置されており、
前記補強電源パッドは、当該補強電源パッドが接続されたセル接続パッドと、前記第1方向において、同じ位置にある
ことを特徴とする半導体チップ。 - 半導体チップであって、
内部回路が形成されたコア領域と、
前記コア領域と当該半導体チップの外辺との間にあるI/O領域と、
前記I/O領域に配置された複数のI/Oセルと、
当該半導体チップの外部と接続される複数の外部接続パッドと
を備え、
前記複数のI/Oセルは、
当該半導体チップの外辺に沿う方向である第1方向に並べて配置されたI/Oセルからなる第1セル列と、
前記第1方向に並べて配置されたI/Oセルからなり、前記第1方向と垂直をなす第2方向において、前記第1セル列と所定の間隔を空けて配置された第2セル列とを備え、
前記複数の外部接続パッドは、
それぞれが前記複数のI/Oセルのいずれかと接続された複数のセル接続パッドと、
前記複数のI/Oセルのいずれとも接続されておらず、かつ、前記複数のセル接続パッドのうち電源供給に用いられるセル接続パッドと接続された補強電源パッドと、を含み、
前記補強電源パッドは、中心が前記第1セル列と前記第2セル列との間の領域に位置するように、配置されており、
前記複数のセル接続パッドは、
それぞれが前記第1セル列に属するI/Oセルに接続された複数の外部接続パッドからなる、第1パッド群と、
それぞれが前記第2セル列に属するI/Oセルに接続された複数の外部接続パッドからなる、第2パッド群とを含み、
前記補強電源パッドは、前記第1パッド群に属する第1セル接続パッド、および、前記第2パッド群に属する第2セル接続パッドと接続されており、かつ、前記第1方向において、前記第1セル接続パッドと前記第2セル接続パッドとの間の位置にある
ことを特徴とする半導体チップ。 - 請求項1または2記載の半導体チップにおいて、
前記補強電源パッドを、複数、備え、
前記複数の補強電源パッドは、前記第2方向に並べて配置されており、かつ、配線によって互いに接続されている
ことを特徴とする半導体チップ。 - 半導体チップであって、
内部回路が形成されたコア領域と、
前記コア領域と当該半導体チップの外辺との間にあるI/O領域と、
前記I/O領域に配置された複数のI/Oセルと、
当該半導体チップの外部と接続される複数の外部接続パッドと
を備え、
前記複数のI/Oセルは、
当該半導体チップの外辺に沿う方向である第1方向に並べて配置されたI/Oセルからなる第1セル列と、
前記第1方向に並べて配置されたI/Oセルからなり、前記第1方向と垂直をなす第2方向において、前記第1セル列と所定の間隔を空けて配置された第2セル列とを備え、
前記複数の外部接続パッドは、
それぞれが前記複数のI/Oセルのいずれかと接続された複数のセル接続パッドと、
前記複数のI/Oセルのいずれとも接続されておらず、かつ、前記複数のセル接続パッドのうち電源供給に用いられるセル接続パッドと接続された補強電源パッドと、を含み、
前記補強電源パッドは、中心が前記第1セル列と前記第2セル列との間の領域に位置するように、配置されており、
前記複数のセル接続パッドは、
それぞれが前記第1セル列に属するI/Oセルに接続された複数の外部接続パッドからなる、第1パッド群と、
それぞれが前記第2セル列に属するI/Oセルに接続された複数の外部接続パッドからなる、第2パッド群とを含み、
前記補強電源パッドは、前記第2パッド群に属する第2セル接続パッドと接続されており、かつ、前記第1パッド群に属するいずれのセル接続パッドとも接続されておらず、
前記補強電源パッドは、前記第2セル接続パッドとの中心間距離が、前記第1パッド群に属するいずれのセル接続パッドとの中心間距離よりも、短い位置にある
ことを特徴とする半導体チップ。 - 半導体チップであって、
内部回路が形成されたコア領域と、
前記コア領域と当該半導体チップの外辺との間にあるI/O領域と、
前記I/O領域に配置された複数のI/Oセルと、
当該半導体チップの外部と接続される複数の外部接続パッドと
を備え、
前記複数のI/Oセルは、
当該半導体チップの外辺に沿う方向である第1方向に並べて配置されたI/Oセルからなる第1セル列と、
前記第1方向に並べて配置されたI/Oセルからなり、前記第1方向と垂直をなす第2方向において、前記第1セル列と所定の間隔を空けて配置された第2セル列とを備え、
前記複数の外部接続パッドは、
それぞれが前記複数のI/Oセルのいずれかと接続された複数のセル接続パッドと、
前記複数のI/Oセルのいずれとも接続されておらず、かつ、前記複数のセル接続パッドのうち電源供給に用いられるセル接続パッドと接続された補強電源パッドと、を含み、
前記補強電源パッドは、中心が前記第1セル列と前記第2セル列との間の領域に位置するように、配置されており、
前記補強電源パッドを、複数、備え、
前記複数の補強電源パッドは、前記第1方向に並べて配置されており、かつ、配線によって互いに接続されている
ことを特徴とする半導体チップ。 - 半導体チップであって、
内部回路が形成されたコア領域と、
前記コア領域と当該半導体チップの外辺との間にあるI/O領域と、
前記I/O領域に配置された複数のI/Oセルと、
当該半導体チップの外部と接続される複数の外部接続パッドと
を備え、
前記複数のI/Oセルは、
当該半導体チップの外辺に沿う方向である第1方向に並べて配置されたI/Oセルからなる第1セル列と、
前記第1方向に並べて配置されたI/Oセルからなり、前記第1方向と垂直をなす第2方向において、前記第1セル列と所定の間隔を空けて配置された第2セル列とを備え、
前記複数の外部接続パッドは、
それぞれが前記複数のI/Oセルのいずれかと接続された複数のセル接続パッドと、
前記複数のI/Oセルのいずれとも接続されておらず、かつ、前記複数のセル接続パッドのうち電源供給に用いられるセル接続パッドと接続された補強電源パッドと、を含み、
前記補強電源パッドは、中心が前記第1セル列と前記第2セル列との間の領域に位置するように、配置されており、
前記補強電源パッドを、複数、備え、
前記複数の補強電源パッドは、前記第2方向に並べて配置されており、かつ、配線によって互いに接続されている
ことを特徴とする半導体チップ。 - 請求項1~6のうちいずれか1項記載の半導体チップにおいて、
前記第1セル列と前記第2セル列との間の領域に、前記第1方向に延びるように形成された、補強電源配線を備える
ことを特徴とする半導体チップ。 - 半導体チップであって、
内部回路が形成されたコア領域と、
前記コア領域と当該半導体チップの外辺との間にあるI/O領域と、
前記I/O領域に配置された複数のI/Oセルと、
当該半導体チップの外部と接続される複数の外部接続パッドと
を備え、
前記複数のI/Oセルは、
当該半導体チップの外辺に沿う方向である第1方向に並べて配置されたI/Oセルからなる第1セル列と、
前記第1方向に並べて配置されたI/Oセルからなり、前記第1方向と垂直をなす第2方向において、前記第1セル列と所定の間隔を空けて配置された第2セル列とを備え、
前記複数の外部接続パッドは、
それぞれが前記複数のI/Oセルのいずれかと接続された複数のセル接続パッドと、
前記複数のI/Oセルのいずれとも接続されておらず、かつ、前記複数のセル接続パッドのうち電源供給に用いられるセル接続パッドと接続された補強電源パッドと、を含み、
前記補強電源パッドは、中心が前記第1セル列と前記第2セル列との間の領域に位置するように、配置されており、
前記第1セル列と前記第2セル列との間の領域に、前記第1方向に延びるように形成された、補強電源配線を備える
ことを特徴とする半導体チップ。 - 請求項8記載の半導体チップにおいて、
前記補強電源配線は、
前記補強電源パッドと前記第1セル列との間の領域、および、前記補強電源パッドと前記第2セル列との間の領域のうち少なくともいずれか一方に配置されている
ことを特徴とする半導体チップ。 - 請求項8記載の半導体チップにおいて、
前記補強電源配線は、前記補強電源パッドと、平面視で重なりを有している
ことを特徴とする半導体チップ。 - 請求項8記載の半導体チップにおいて、
前記第1セル列は、前記第1方向において、第1電源が供給されるI/Oセルからなる第1部分と、前記第1電源と異なる第2電源が供給されるI/Oセルからなる第2部分とに、分離されており、
前記複数の外部接続パッドは、
前記複数のI/Oセルのいずれとも接続されておらず、かつ、前記補強電源配線と接続された第2補強電源パッドを含み、
前記第2補強電源パッドは、中心が前記第1セル列における前記第1部分と前記第2部分との間の領域に位置するように、配置されている
ことを特徴とする半導体チップ。
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