KR970004072A - 모스 (mos) 트랜지스터 및 그 제조방법 - Google Patents

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Abstract

모스(MOS) 트랜지스터 및 그 제조방법이 기재되어 있다. 이는, 반도체기판, 상기 반도체기판 상에 형성된 매몰절연층, 상기 매몰절연층상에 형성된 비트라인, 상기 비트라인 상에 형성되고 그 내부에 콘택홀이 형성되어 있는 절연층, 상기 콘택홀의 내부 및 상기 절연층의 상부 일부 영역까지 신장되어 형성된 트랜지스터의 채널 도전층, 상기 채널 도전층 상에 형성된 게이트 절연막, 상기 게이트 절연막 상에 상기 비트라인과 수직한 방향으로 형성된 게이트 도전층을 구비한다.
따라서, 문턱전압의 변화량이 감소하게 되며, 공정의 단순화가 가능하다.

Description

모스(MOS) 트랜지스터 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 3 도는 본 발명의 일 실시예에 따른 MOS 트랜지스터를 도시한 단면도.

Claims (16)

  1. 반도체기판; 상기 반도체기판 상에 형성된 매몰절연층; 상기 매몰절연층 상에 형성된 비트라인; 상기 비트라인 상에 형성되고 그 내부에 콘택홀이 형성되어 있는 절연층; 상기 콘택홀의 내부 및 상기 절연층의 상부 일부 영역까지 신장되어 형성된 트랜지스터의 채널 도전층; 상기 채널 도전층 상에 형성된 게이트 절연막; 상기 게이트 절연막 상에상기 비트라인과 수직한 방향으로 형성된 게이트 도전층을 구비하는 것을 특징으로 하는 셀 트랜지스터.
  2. 제1항에 있어서, 상기 절연층 내부에 형성된 상기 콘택홀은 원통형인 것을 특징으로 하는 셀 트랜지스터.
  3. 제1항에 있어서, 상기 채널 도전층은 인접하는 트랜지스터의 채널 도전층과 일정거리 이격되도록 패터닝되어 상기 인접하는 트랜지스터와 전기적으로 절연되는 것을 특징으로 하는 셀 트랜지스터.
  4. 제1항에 있어서, 상기 비트라인은 서로 다른 두 도전층으로 형성된 것을 특징으로 하는 셀 트랜지스터.
  5. 제4항에 있어서, 상기 비트라인은 다결정실리콘으로 형성된 상부층과 텅스텐실리사이드로 형성된 하부층의이중층 구조를 갖는 것을 특징으로 하는 셀 트랜지스터.
  6. 제1항에 있어서, 상기 채널 도전층은 다결정실리콘으로 형성된 것을 특징으로 하는 셀 트랜지스터.
  7. 제1항에 있어서, 상기 채널 도전층은 에피택셜 성장법을 이용하여 형성된 것을 특징으로 하는 셀 트랜지스터.
  8. 제1항에 있어서, 상기 채널 도전층은 MBE(Molecular Beam Epitaxial) 방법으로 형성된 것을 특징으로 하는 셀 트랜지스터.
  9. 제1항에 있어서, 상기 채널 도전층 및 게이트 도전층의 경계 가장자리에서 발생되는 전기장을 감소시키기위해 상기 채널 도전층 및 게이트 전극 상에 산화막이 형성된 것을 특징으로 하는 셀 트랜지스터.
  10. 제9항에 있어서, 상기 산화막은 50Å∼100Å이 두께로 형성된 것을 특징으로 하는 셀 트랜지스터.
  11. 제1항에 있어서, 상기 채널 도전층 상에 평탄화층을 개재하여 상기 절연층 상부 채널도전층의 일측과 접촉되도록 형성된 스토리지 전극을 더 구비하는 것을 특징으로 하는 셀 트랜지스터.
  12. 제1항에 있어서, 상기 채널도전층 상에 평탄화층을 개재하여 상기 절연층 상부 채널도전층의 양측과 접촉되도록 형성된 스토리지 전극을 더 구비하는 것을 특징으로 하는 셀 트랜지스터.
  13. 반도체 기판 상에 매몰절연층을 형성하는 단계; 상기 매몰절연층 상에 비트라인을 형성하는 단계; 상기비트라인 상에 절연층을 형성하는 단계; 상기 절연층에 상기 비트라인의 일부를 노출시키는 콘택홀을 형성하는 단계; 콘택홀이 형성된 상기 결과물 상에 채널 도전층을 형성하는 단계; 상기 채널 도전층 상에 게이트 산화막을 형성하는 단계;상기 게이트 산화막 상에 게이트 도전층을 형성하는 단계를 구비하는 것을 특징으로 하는 셀 트랜지스터 제조방법.
  14. 제13항에 있어서, 상기 게이트 도전층을 형성하는 단계 후, 게이트 도전층이 형성된 상기 결과물 상에 절연물을 증착하여 평탄화층을 형성하는 단계; 상기 평탄화층 내에 상기 채널 도전층의 일부를 노출시키는 콘택홀을 형성하는 단계; 및 상기 결과물 상에 도전물을 증착하여 스토리지 전극을 형성하는 단계를 더 구비하는 것을 특징으로 하는 셀트랜지스터 제조방법.
  15. 제13항에 있어서, 상기 콘택홀은 원통형으로 형성하는 것을 특징으로 하는 셀 트랜지스터 제조방법.
  16. 제15항에 있어서, 상기 게이트 도전층은 원통형으로 형성된 상기 채널도전층의 상부를 채우도록 형성하는 것을 특징으로하는 셀 트랜지스터 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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