KR930022566A - 비휘발성 트렌치 메모리 장치 및 그 장치를 제조하기 위한 자기 정합법 - Google Patents

비휘발성 트렌치 메모리 장치 및 그 장치를 제조하기 위한 자기 정합법

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KR930022566A
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뮤케르지 사티엔드라나쓰
김 만진
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에프.제이.스미트
필립스 일렉트로닉스 앤.브이
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    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Landscapes

  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 비휘발성 트렌치 메모리 장치 및 이러한 장치를 제조하기 위한 자기 정합법에 관한 것이다. EEPROM 과 같은 비휘발성 트렌치 메모리장치는 정밀하고 효과적인 자기 정합 기술을 수용하기 때문에 초소형이고 단순하면 형상을 제공하는 방법에 의하여 제조된다. 제어 게이트와 일체로 형성된 산화물 캡 폴리실리콘 메사는 메모리 장치의 워드 라인을 형성하며, 드레인 금속 라인은 장치의 드레인 여역에 접촉하고 비트라인을 형성하기 위해 산화물 캡 어드 라인위로 연장한다. 자기 정합프로세스가 정밀한 공차를 허용하고 단일 폴리실리콘 메사/산화물 캡 구조가 더욱 소형인 형상을 허용하기 때문에 완제품은 초소형이다.

Description

비휘발성 트렌치 메모리 장치 및 그 장치를 제조하기 위한 자기 정합법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도 내지 제9도는 본 발명에 따른 비휘발성 트렌치 메모리 장치를 연속한 제조 단계에서 도시하는 도면.

Claims (14)

  1. 비휘발성 트렌치 메모장 장치를 제조하기 위한 방법에 있어서, 상기 장치의 공동 소오스 영역을 형성하는 제1도전형 기판을 제공하는 단계와, 상기 기판상에 제1도전형의 에피텍스처층을 형성시키는 단계와, 상기 에피텍스처층상에 제1도전형의 본체 영역에 대향하여 제2도전형의 본체 영역을 형성시키는 단계와, 제1방향으로 서로 평행하게 연장하는 본체 영역의 표면에서 다수의 이격 분리된 제1메사를 형성시키는 단계와, 상기 제1메사를 갖는 본체 영역의 표면상에 산화물 층을 형성시키는 단계와, 서로 평행하고 그리고 상기 제1메사 사이에서 평행한 제1방향을 연장하는 산하 스트립을 갖는 실질적으로 편평한 표면을 제공하기 위하여 상기 표면을 평탄화 시키는 단계와, 상기 제1방향에 실질적으로 직교하는 제2방향으로 서로 평행하게 연장하며, 산화물로 이루어진 제1표면 조정층, 질화물로 이루어진 제2층 그리고 산화물로 이루어진 제3층으로 형성되어 있는 다수의 이격 분리된 제2메사를 상기 편평한 표면위에 형성시키는 단계와, 상기 제1메사 사이에 그리고 상기 제2메사 사이에 위치하는 본체영역의 이격 분뤼된 부분에, 본체 영역을 통하여 에피텍스쳐층으로 연장하는 다수의 트렌치를 형성시키는 단계와, 얇은 게이트 유전체, 상기 제2메사의 표면 레벨로 평탄화되어 있는 폴리실리콘 부유 게이트 전극, 내부 게이트 유전체, 그리고 그 폴리실리콘이 제2방향으로 메모리 셀사이를 연장하는 폴리실리콘 제어게이트 전극으로 연속적으로 형성되어 있는 다수의 메모리 셀을 상기 트렌치내부에 형성시키는 단계와, 적어도 상기 게이트 전극의 폴리실리콘 상부가 제2방향으로 서로 평행하게 연장하는 다수의 분리 이격된 제3메사를 형성하기 위하여 제2메사의 제3층을 제거하는 단계와, 상기 메모리 장치의 절연 폴리시리콘 워드 라인을 형성하는 제3메사 위와 그둘레에 절연층을 형성하기 위하여 폴리시리콘 상부의 상부 및 측면을 산화시키는 단계와, 상기 산화 스트립사이에 그리고 상기 메모리 셀사이에 본체 영역의 표면 조정부에서 제1도전형의 드레인 영역을 형성시키는 단계와 상기 드레인 영역위에 있는 제2메사의 제1및 제2층을 적어도 부분적으로 제거하는 단계와, 상기 메모리 장치의 비트라인을 형성하기 위하여 제1방향으로 연장하는 드레인 금속 라인을 드레인 영역상에 그리고 폴리실리콘의 산화 상부상에 형성시키는 단계를 포함하는 것을 특징으로 하는 비휘발성 트렌치 메모리 장치의 제조방법.
  2. 제1항에 있어서, 상기 산화물층은 본체 영역의 표면을 산화시켜 그 위에 형성되는 것을 특징으로 하는 비휘발성 트레인 메모리 장치의 제조방법.
  3. 제1항에 있어서, 상기 산화물층은 본체 영역의 표면상에 저온도 산화물을 증착시켜 그 위에 형성되는 것을 특징으로 하는 비휘발성 트렌치 메모리 장치의 제조방법.
  4. 제1항에 있어서, 상기 산화물층은 제3층은 저온도 산화물을 증착시켜 형성되는것을 특징으로 하는 비휘발성 트렌치 메모리 장치의 제조방법.
  5. 제1항에 있어서, 상기 트렌치는 직사각형 트렌치인 것을 특징으로 하는 비휘발성 트렌치 메모리 장치의 제조방법.
  6. 제1항에 있어서, 상기 트렌치는 정방형 트렌치인 것을 특징으로 하는 비휘발성 트렌치 메모리 장치의 제조방법.
  7. 제1항에 있어서, 상기 내부 게이트 유전체는 산화물-질화물-산화물층으로 형성되어 있는 것을 특징으로 하는 비휘발성 트렌치 메모리 장치의 제조방법.
  8. 상기 장치의 공동 소오스 영역을 형성하는 제1도전형 기판을 제공하는 단계와, 상기 기판상에 제1도전형의 에피텍스처층을 형성시키는 단계와, 상기 에피텍스쳐층상에 제1도전형의 본체 영역에 대향하여 제2도전형의 본체 영역을 형성시키는 단계와,제1방향으로 서로 평행하게 연장하는 본체 영역의 표면에서 다수의 이격 분리된 제1메사를 형성시키는 단계와, 상기 제1메사를 갖는 본체영역의 표면상에 산화물 층을 형성시키는 단계와, 서로 평행하고 그리고 상기 제1메사 사이에서 평행한 제1방향을 연장하는 산하 스트립을 갖는 실질적으로 편평한 표면을 제공하기 위하여 상기 표면을 평탄화 시키는 단계와, 상기 제1방향에 실질적으로 직교하는 제2방향으로 서로 평행하게 연장하며, 산화물로 이루어진 제1표면 조정층, 질화물로 이루어진 제2층 그리고 산화물로 이루어진 제3층으로 형성되어 있는 다수의 이격 분리된 제2메사를 상기 편평한 표면위에 형성시키는 단계와, 상기 제1메사사이에 그리고 상기 제2메사 사이에 위치하는 본체 영역의 이격 분리된 부분에, 본체 영역을 통하여 에피텍스쳐층으로 연장하는 다수의 트렌치를 형성시키는 단계와,얇은 게이트 유전체, 상기 제2메사의 표면 레벨로 평탄화되어 있는 폴리실리콘 부유 게이트 전극, 내부 게이트 유전체, 그리고 그 폴리실리콘이 제2방향으로 메모리 셀 사이를 연장하는 폴리실리콘 제어 게이트 전극으로 연속적으로 형성되어 있는 다수의 메모리 셀을 상기 트렌치내부에 형성시키는 단계와, 적어도 상기 게이트 전극의 폴리실리콘 상부가 제2방향으로 서로 평행하게 연장하는 다수의 분리 이격된 제3메사를 형성하기 위하여 제2메사의 제3층을 제거하는 단계와, 상기 메모리장치의 절연 폴리시리콘 워드 라인을 형성하는 제3메사 위와 그 둘레에 절연층을 형성하기 위하여 폴리실리콘 상부의 상부 및 측면을 산화시키는 단계와, 상기 산화 스트립사이에 그리고 상기 메모리 셀 사이에 본체 영역의 표면 조정부에서 제1도전형의 드레인 영역을 형성시키는 단계와, 상기 드레인 영역위에 있는 제2메사의 제1및 제2층을 적어도 부분적으로 제거하는 단계와, 상기 메모리 장치의 비트라인을 형성하기 위하여 제1방향으로 연장하는 드레인 금속 라인을 드레인 영역상에 그리고 폴리실리콘의 산화 상부상에 형성시키는 단계를 포함하는 것을 특징으로 하는 비휘발성 트렌치 메모리 장치의 제조방법.
  9. 제8항에 있어서, 상기 산화물층은 본체 영역의 표면을 산화시켜 그위에 형성되는 것을 특징으로 하는 비휘발성 트렌치 메모리장치.
  10. 제8항에 있어서, 상기 산화물층은 본체 영역의 표면상에 저온도 산화물을 증착시켜 그위에 형성되는 것을 특징으로 하는 비휘발성 트렌치 메모리장치.
  11. 제8항에 있어서, 상기 산화물의 제3층은 저온도 산화물을 증착시켜 형성되는 것을 특징으로 하는 비휘발성 트렌치 메모리 장치.
  12. 제8항에 있어서, 상기 트렌치는 직사각형 트렌치인 것을 특징으로 하는 비휘발성 트렌치 메모리 장치.
  13. 제8항에 있어서, 상기 트렌치는 정방형 트렌치인 것을 특징으로 하는 비휘발성 트렌치 메모리 장치.
  14. 제8항에 있어서, 상기 내부 게이트 유전체는 산화물-질화물-산화물층으로 형성되는 것을 특징으로 하는 비휘발성 트렌치 메모리장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930005929A 1992-04-13 1993-04-09 비휘발성 트렌치 메모리 장치 및 그 장치를 제조하기 위한 자기 정합법 KR100281375B1 (ko)

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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1040962C (zh) * 1993-06-16 1998-12-02 日本写真印刷株式会社 印刷辊和印刷辊用弹性印版
US20070004134A1 (en) * 1996-05-29 2007-01-04 Vora Madhukar B Vertically integrated flash EPROM for greater density and lower cost
JPH1117034A (ja) * 1997-06-24 1999-01-22 Matsushita Electron Corp 半導体記憶装置およびその製造方法
US6013551A (en) * 1997-09-26 2000-01-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacture of self-aligned floating gate, flash memory cell and device manufactured thereby
US5854114A (en) * 1997-10-09 1998-12-29 Advanced Micro Devices, Inc. Data retention of EEPROM cell with shallow trench isolation using thicker liner oxide
US6127226A (en) * 1997-12-22 2000-10-03 Taiwan Semiconductor Manufacturing Company Method for forming vertical channel flash memory cell using P/N junction isolation
US6204123B1 (en) 1998-10-30 2001-03-20 Sony Corporation Vertical floating gate transistor with epitaxial channel
US6870220B2 (en) * 2002-08-23 2005-03-22 Fairchild Semiconductor Corporation Method and apparatus for improved MOS gating to reduce miller capacitance and switching losses
US6417048B1 (en) * 2001-11-19 2002-07-09 Vanguard International Semiconductor Corporation Method for fabricating flash memory with recessed floating gates
US6661053B2 (en) 2001-12-18 2003-12-09 Infineon Technologies Ag Memory cell with trench transistor
DE10162261B4 (de) * 2001-12-18 2005-09-15 Infineon Technologies Ag Speicherzelle mit Grabentransistor
DE10229065A1 (de) * 2002-06-28 2004-01-29 Infineon Technologies Ag Verfahren zur Herstellung eines NROM-Speicherzellenfeldes
DE10321742A1 (de) * 2003-05-14 2004-12-09 Infineon Technologies Ag Integrierte Schaltungsanordnung mit Isoliergraben und Feldeffekttransistor sowie Herstellungsverfahren
JP2008171872A (ja) * 2007-01-09 2008-07-24 Elpida Memory Inc 半導体装置及びその製造方法
JP2009004510A (ja) * 2007-06-20 2009-01-08 Toshiba Corp 不揮発性半導体記憶装置
US8081515B2 (en) * 2008-04-04 2011-12-20 Trom Trench monos memory cell and array
US7915124B2 (en) * 2008-07-09 2011-03-29 Sandisk Corporation Method of forming dielectric layer above floating gate for reducing leakage current
US7919809B2 (en) * 2008-07-09 2011-04-05 Sandisk Corporation Dielectric layer above floating gate for reducing leakage current
US8207036B2 (en) * 2008-09-30 2012-06-26 Sandisk Technologies Inc. Method for forming self-aligned dielectric cap above floating gate
JP5364128B2 (ja) * 2011-05-30 2013-12-11 日油技研工業株式会社 滅菌インジケータの退色及び転写の抑制材、及びそれを用いた滅菌バッグ
TWI470790B (zh) * 2012-07-13 2015-01-21 Ubiq Semiconductor Corp 溝渠式閘極金氧半場效電晶體

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4774556A (en) * 1985-07-25 1988-09-27 Nippondenso Co., Ltd. Non-volatile semiconductor memory device
JPH07120717B2 (ja) * 1986-05-19 1995-12-20 日本電気株式会社 半導体記憶装置の製造方法
JPS63168053A (ja) * 1986-12-27 1988-07-12 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
JPH0640588B2 (ja) * 1987-03-13 1994-05-25 株式会社東芝 半導体記憶装置
EP0333426B1 (en) * 1988-03-15 1996-07-10 Kabushiki Kaisha Toshiba Dynamic RAM
JPH01245539A (ja) * 1988-03-28 1989-09-29 Seiko Epson Corp 半導体装置の製造方法
JPH07105477B2 (ja) * 1988-05-28 1995-11-13 富士通株式会社 半導体装置及びその製造方法
JPH0748553B2 (ja) * 1989-03-14 1995-05-24 シャープ株式会社 半導体装置
KR950006483B1 (ko) * 1990-06-13 1995-06-15 가부시끼가이샤 도시바 종형 mos트랜지스터와 그 제조방법
US5071782A (en) * 1990-06-28 1991-12-10 Texas Instruments Incorporated Vertical memory cell array and method of fabrication
US5146426A (en) * 1990-11-08 1992-09-08 North American Philips Corp. Electrically erasable and programmable read only memory with trench structure

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JPH0629546A (ja) 1994-02-04
US5229312A (en) 1993-07-20
EP0566187B1 (en) 1998-08-26
DE69320522T2 (de) 1999-03-25
DE69320522D1 (de) 1998-10-01
JP2545193B2 (ja) 1996-10-16

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