KR920015556A - 불휘발성 메모리 셀 구조물 및 그 형성방법 - Google Patents

불휘발성 메모리 셀 구조물 및 그 형성방법 Download PDF

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Abstract

내용 없음

Description

불휘발성 메모리 셀 구조물 및 그 형성방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 단일 트랜지스터 실시에의 단면 확대도, 제2도는 다중 셀 메모리 에레이 부분의 개략도, 제3도는 다른 실시예 구조의 단면도.

Claims (26)

  1. 채널 영역의 의해 분리되어 있는 농후하게 도우프된 제1 및 제2 영역을 포함하는 반도체 기판; 제1 절연층에 의해 채널 영역의 제1부분과 분리되어 있고, 도우프된 제1영역에 인접한 채널 영역의 제1부분의 상부에 형성된 전도성 플루우팅 게이트; 및 실질적으로 플루우팅 게이트 상부에 형성되어 있으나 전기적으로 절연되어 있고, 플루우팅 게이트 하부에 있지 않은 채널 영역의 제2 부분의 상부에 형성되어 있으며 제어 게이트가 제2 절연층에 의해 채널 영역의 제2부분과 분리되어 있는 전도성 제어 게이트를 포함하고, 상기 메모리 셀이 상기 농후하게 도우프된 영역중의 하나에 5볼트 이하 정도의 낮은 전압을 인가하여 프로그램될 수 있는 것을 특징으로 하는 벌휘발성 메모리 셀 구조물.
  2. 제1항에 있어서, 상기 제2 절연층의 두께가 상기 제2 절연층의 두께보다 더 얇은 것을 특징으로 하는 구조물.
  3. 제1항에 있어서, 상기 채널 영역의 제1부분에서의 도우핑 농도가 상기 채널 영역의 제2부분에서의 도우핑 농도보다 더 희박한 것을 특징으로 하는 구조물.
  4. 제1항에 있어서, 상기 제어 게이트 선택 전압을 공급하기 위한 수단을 더 포함하는 것을 특징으로 하는 구조물.
  5. 제4항에 있어서, 선택 전압을 공급하기 위한 상기 수단이 충전 펌프를 포함하는 것을 특징으로 하는 구조물.
  6. 제1항에 있어서, 셀을 프로그램밍하기 위해 상기 기판을 부전압을 공급하기 위한 수단을 더 포함하는 것을 특징으로 하는 구조물.
  7. 제1항에 있어서, 농후하게 도우프된 영역들이 상기 제어 게이트와 자기 정합되고 상기 농후하게도우프된 제1 영역이 상기 플로우팅 게이트와 자기 정합되는 것을 특징으로 하는 구조물.
  8. 제1항에 있어서, 제3 및 제4 절연 영역을 더 포함하고, 상기 제3절연 영역이 상기 농후하게 도우프된 제1영역 상부에 실질적으로 형성되고 상기 플로우팅 게이트 하부에 부분적으로 형성되며, 상기 제4절연 영역이 상기 농후하게 도우프된 제2 영역 상부에 실질적으로 형성되고 상기 제어 게이트 하부에 형성되는 것을 특징으로 하는 구조물.
  9. 제1항에 있어서, 상기 플로우팅 게이트 및 상기 제어 게이트가 다결정 실리콘을 포함하고 상기 절연층이 이산화실리콘을 포함하는 것을 특징으로 하는 구조물.
  10. 제1항에 있어서 상기 농후하게 도우프된 제1 영역과 상기 채널 영역 사이에 형성된 접합부가 심한 경사형 접합부인 것을 특징으로 하는 구조물.
  11. 제1항에 있어서, 상기 메모리 셀이 그와 같은 셀들로 된 어레이내에서의 하나의 셀인 것을 특징으로 하는 구조물.
  12. 제1항에 있어서, 농후하게 도우프된 제3 영역을 더 포함하고, 상기 도위프된 제1 및 제3 영역들이 제2 체널 영역에 의해 분리되고, 도우프된 제2 및 제3영역들이 절연 영역에 의해 분리되고, 상기 플로우팅 게이트가 제3 절연층에 의해 상기 제2 채널 영역으로부터 분리되고, 상기 제어 게이트가 실질적으로 상기 프로우팅 게이트 상부에 있으나 전기적으로 절연되어 있는 것을 특징으로 하는 구조물.
  13. 제12항에 있어서, 상기 제1 절연층의 두께가 상기 제2 절연층의 두께보다 더 얇은 것을 특징으로 하는 구조물.
  14. 제12항에 있어서, 상기 제1채널 영역의 상기 제1부분의 도우핑 농도가 상기 제1채널 영역의 상기 제2부분의 도우핑 농도보다 희박한 것을 특징으로 하는 구조물.
  15. 채널 영역에 의해 분리된 농후하게 도우프된 제1 영역과 제2 영역을 포함하는 반도체 기판; 도우프된 제1 영역에 인접한 채널영역의 제1부분 상부에 형성되고, 제1 선택 두께를 갖는 제1 절연층에 의해 절연 영역의 제1 부분과 분리되어 있는 전도성 플로우팅 게이트; 및 실질적으로 플로우팅 게이트 상부에 형성되어 있으나 플로우팅 게이트와 연결되어 있고 플로우팅 게이트의 하부에 있지 않는 채널 영역의 제2 부분 상부에 형성되고, 상기 제1 선택 두께보다 더 두꺼운 선택 두께를 갖는 제2 절연층에 의해 채널 영역의 제2 부분과 분리된 전도성 제어 게이트를 포함하고, 상기 농후하게 도우프된 영역중의 하나에 5볼트 이하 정도의 낮은 전압을 인가하여 프로그램 될 수 있는것을 특징으로 하는 불휘발성 메모리 셀 구조물.
  16. 제15항에 있어서, 채널 영역의 상기 제1부분의 도우핑 농도가 채널 영역의 상기 제2부분의 도우핑 농도보다 더 희박한 것을 특징으로 하는 구조물.
  17. 채널 영역에 의해 분리된 농후하게 도우프된 제1 및 제2영역을 포함하는 반도체 기판; 도우프된 제1 영역에 인접한 제1부분의 채널 영역에 상부에 형성되고, 제1 절연층에 의해 선택된 도우핑 농도를 갖는 채널 영역의 제1 부분과 분리되어 있는 전도성 플루우팅 게이트; 및 실질적으로 플로우팅 게이트 상부에 형성되어 있으나 플로우팅 게이트와 절연되어 있으며, 상기 선택된 도우핑 농도보다 더 농후한 도우핑 농도를 가지며 플로우팅 게이트 하부에 있지 않은 채널 영역의 제2 부분의 상부에 형성되고, 제2 절연층에 의해 채널 영역의 제2부분과 분리되어 있는 전도성 제어 게이트를 포함하고, 상기 농후하게 도우프된 영역 중의 하나에 5볼트 이하 정도의 낮은 전압을 인가하여 프로그램될 수 있는 것을 특징으로 하는 불휘발성 메모리 셀 구조물.
  18. 저 전압으로 프로그램할수 있는 불휘발성 메모리 셀을 제조하는 방법에 있어서, 선택된 도우핑 농도로 반도체 기판이 표면을 도우핑하는 단계; 상기 표면 상부 제1절연층을 형성하는 단계; 상기 제1 전도층 상부에 제2 절연층을 형성하는 단계; 상기 표면의 제1 부분이 노출되도록 상기 제1 및 제2 절연층 부분과 상기 제1전도층 부분을 에칭하는 단계; 상기 표면의 상기 제1 부분 상부에 제3 절연층을 형성하는 단계; 상기 제2 및 제3 절연층 상부에 제2 전도층을 형성하는 단계; 상기 제1부분에 인접한 상기 표면의 제2부분이 노출되도록 상기 제2 전도층 상기 제3절연층을 에칭하고 상기 표면의 제3 부분이 노출되도록 상기 제1및 제2 절연층과 상기 제1 및 제2 전도층을 에칭하는 단계; 및 표면의 상기 제2부분의 농후하게 도우프된 제1 영역 및 표면의 상기 제3부분의 농후하게 도우프된 제2 영역을 형성하는 단계를 포함하고, 메모리 셀이 상기 농후하게 도우프된 영역중의 하나에 5볼트 이하 정도의 낮은 전압을 인가하여 프로그램될 수 있는 것을 특징으로 하는 방법.
  19. 제18항에 있어서, 상기 제3절연 영역을 형성하기 전에 상기 표면의 상기 제1 부분을 도우핑하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  20. 제18항에 있어서, 상기 제1 절연층의 상기 두께가 상기 제3 절연층의 두께보다 더 얇은 것을 특징으로 하는 방법.
  21. 제18항에 있어서, 상기 제2 절연층을 형성하는 단계가 산화물층을 형성하는 단계 후에 질화물층을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  22. 제18항에 있어서, 심한 경사형 접합부 형성 단계를 포함하는 것을 특징으로 하는 방법.
  23. 채널 영역에 의해 분리된 2개의 농후하게 도우프된 영역과, 상기 채널 영역 상부에 형성된 단 하나의 제어게이트를 포함하는 반도체 기판에 형성되고, 상기 제어 게이트 하부 및 상기 채널 영역의 한 부분의 상부에 형성된 플로우팅 게이트의 상부에 형성된 불휘발성 분리 게이트 메모리 셀을 프로그래밍하는 방법에 있어서, 2개의 농후하게 도우프된 영역 중의 하나에 선택 전압을 인가하는 단계; 및 2개의 농후하게 도우프된 영역중의 제2 영역에 상기 선택 전압 보다는 높은 약 5볼트의 낮은 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 방법.
  24. 제23항에 있어서, 상기 제어 게이트에 상기 선택 전압보다 높은 약 12볼트를 인가하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  25. 제23항에 있어서, 상기 기판에 상기 선택 전압보다 낮은 전압을 인가하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  26. 제23항에 있어서, 상기 농후하게 도우프된 제1 영역에 0볼트를 인가하는 단계; 상기 농후하게 도우프된 제2영역에 5볼트를 인가하는 단계; 상기 제어 게이트에 12볼트를 인가하는 단계; 및 상기 기판에 - 3볼트를 인가하는 단계를 포함하는 것을 특징으로 하는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69231751T2 (de) * 1991-12-09 2001-06-28 Fujitsu Ltd Flash-speicher mit verbesserten löscheigenschaften und schaltung dafür
EP0738424B1 (en) * 1994-11-07 2010-05-19 Macronix International Co., Ltd. Integrated circuit passivation process
JPH09293842A (ja) * 1996-04-26 1997-11-11 Ricoh Co Ltd 半導体記憶装置の製造方法
US5914514A (en) * 1996-09-27 1999-06-22 Xilinx, Inc. Two transistor flash EPROM cell
JP3732649B2 (ja) * 1997-05-07 2006-01-05 株式会社東芝 不揮発性半導体記憶装置
US6104057A (en) * 1997-08-25 2000-08-15 Ricoh Company, Ltd. Electrically alterable non-volatile semiconductor memory device
KR100251226B1 (ko) * 1997-12-06 2000-05-01 윤종용 불휘발성 반도체 메모리를 소거하는 회로 및 방법
US6429495B2 (en) * 1998-06-17 2002-08-06 Mitsubishi Denki Kabushiki Kaisha Semiconductor device with address programming circuit
US6121088A (en) * 1998-09-17 2000-09-19 Taiwan Semiconductor Manufacturing Company Method of manufacture of undoped polysilicon as the floating-gate of a split-gate flash cell
US6373092B1 (en) 1998-09-29 2002-04-16 Texas Instruments Incorporated Staggered-edge capacitor electrode
US6348710B1 (en) * 1999-05-21 2002-02-19 Sanyo Electric Co., Ltd. Non-volatile semiconductor memory device
US6228695B1 (en) 1999-05-27 2001-05-08 Taiwan Semiconductor Manufacturing Company Method to fabricate split-gate with self-aligned source and self-aligned floating gate to control gate
US6653682B1 (en) * 1999-10-25 2003-11-25 Interuniversitair Microelektronica Centrum (Imel,Vzw) Non-volatile electrically alterable semiconductor memory device
JP2002299609A (ja) * 2001-03-29 2002-10-11 Nec Corp 半導体装置及びその製造方法
US6531887B2 (en) * 2001-06-01 2003-03-11 Macronix International Co., Ltd. One cell programmable switch using non-volatile cell
US6545504B2 (en) 2001-06-01 2003-04-08 Macronix International Co., Ltd. Four state programmable interconnect device for bus line and I/O pad
US6577161B2 (en) * 2001-06-01 2003-06-10 Macronix International Co., Ltd. One cell programmable switch using non-volatile cell with unidirectional and bidirectional states
US6914820B1 (en) 2002-05-06 2005-07-05 Multi Level Memory Technology Erasing storage nodes in a bi-directional nonvolatile memory cell
US7221591B1 (en) * 2002-05-06 2007-05-22 Samsung Electronics Co., Ltd. Fabricating bi-directional nonvolatile memory cells
US6747896B2 (en) * 2002-05-06 2004-06-08 Multi Level Memory Technology Bi-directional floating gate nonvolatile memory
US7042045B2 (en) * 2002-06-04 2006-05-09 Samsung Electronics Co., Ltd. Non-volatile memory cell having a silicon-oxide nitride-oxide-silicon gate structure
JP2004186452A (ja) 2002-12-04 2004-07-02 Renesas Technology Corp 不揮発性半導体記憶装置およびその製造方法
US20050102573A1 (en) * 2003-11-03 2005-05-12 Macronix International Co., Ltd. In-circuit configuration architecture for embedded configurable logic array
US20050097499A1 (en) * 2003-11-03 2005-05-05 Macronix International Co., Ltd. In-circuit configuration architecture with non-volatile configuration store for embedded configurable logic array
US20050095008A1 (en) * 2003-11-04 2005-05-05 International Business Machines Corporation Configurator tool for optical networking devices
KR100513309B1 (ko) * 2003-12-05 2005-09-07 삼성전자주식회사 비연속적인 전하 트랩 사이트를 갖는 비휘발성 메모리소자의 소거 방법들
KR100866405B1 (ko) 2006-11-15 2008-11-03 한양대학교 산학협력단 플래시 메모리 소자 및 그 읽기 동작 제어 방법
US8320191B2 (en) 2007-08-30 2012-11-27 Infineon Technologies Ag Memory cell arrangement, method for controlling a memory cell, memory array and electronic device
WO2018057525A1 (en) * 2016-09-20 2018-03-29 Syphermedia International, Inc. Method and apparatus for obfuscating an integrated circuit with camouflaged gates and logic encryption

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4373248A (en) * 1978-07-12 1983-02-15 Texas Instruments Incorporated Method of making high density semiconductor device such as floating gate electrically programmable ROM or the like
US4317272A (en) * 1979-10-26 1982-03-02 Texas Instruments Incorporated High density, electrically erasable, floating gate memory cell
JPS5929155B2 (ja) * 1979-11-12 1984-07-18 富士通株式会社 半導体記憶装置
US4409723A (en) * 1980-04-07 1983-10-18 Eliyahou Harari Method of forming non-volatile EPROM and EEPROM with increased efficiency
JPS5864068A (ja) * 1981-10-14 1983-04-16 Agency Of Ind Science & Technol 不揮発性半導体メモリの書き込み方法
JPS58209164A (ja) * 1982-05-31 1983-12-06 Toshiba Corp 不揮発性半導体メモリ装置の製造方法
JPS59111370A (ja) * 1982-12-16 1984-06-27 Seiko Instr & Electronics Ltd 不揮発性半導体メモリ
US4639893A (en) * 1984-05-15 1987-01-27 Wafer Scale Integration, Inc. Self-aligned split gate EPROM
US4729115A (en) * 1984-09-27 1988-03-01 International Business Machines Corporation Non-volatile dynamic random access memory cell
US4698787A (en) * 1984-11-21 1987-10-06 Exel Microelectronics, Inc. Single transistor electrically programmable memory device and method
US4750024A (en) * 1986-02-18 1988-06-07 Texas Instruments Incorporated Offset floating gate EPROM memory cell
US4783766A (en) * 1986-05-30 1988-11-08 Seeq Technology, Inc. Block electrically erasable EEPROM
JPS6352399A (ja) * 1986-08-22 1988-03-05 Hitachi Ltd イーピーロム
US4794565A (en) * 1986-09-15 1988-12-27 The Regents Of The University Of California Electrically programmable memory device employing source side injection
US4949140A (en) * 1987-02-02 1990-08-14 Intel Corporation EEPROM cell with integral select transistor
JPS6425394A (en) * 1987-07-21 1989-01-27 Mitsubishi Electric Corp Nonvolatile semiconductor memory device
US5016215A (en) * 1987-09-30 1991-05-14 Texas Instruments Incorporated High speed EPROM with reverse polarity voltages applied to source and drain regions during reading and writing
FR2621737B1 (fr) * 1987-10-09 1991-04-05 Thomson Semiconducteurs Memoire en circuit integre
JPH07120720B2 (ja) * 1987-12-17 1995-12-20 三菱電機株式会社 不揮発性半導体記憶装置
US4861730A (en) * 1988-01-25 1989-08-29 Catalyst Semiconductor, Inc. Process for making a high density split gate nonvolatile memory cell
US5262987A (en) * 1988-11-17 1993-11-16 Seiko Instruments Inc. Floating gate semiconductor nonvolatile memory having impurity doped regions for low voltage operation
US5242848A (en) * 1990-01-22 1993-09-07 Silicon Storage Technology, Inc. Self-aligned method of making a split gate single transistor non-volatile electrically alterable semiconductor memory device

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