KR960006015A - 반도체장치 및 그 제조방법 - Google Patents

반도체장치 및 그 제조방법 Download PDF

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다까시 호리
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모리시다 요이치
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Abstract

반도체 기판 위에 용량부와 전극을 설치한다. 용량부에 전도 캐리어 2개의 저장영역을 설치한다. 각 저장영역 사이에 다중 터널구조의 제1 장벽영역을 형성하고, 저장영역과 반도체 기판, 전극 사이에 제2 장벽영역을 설치한다. 제1 장벽영역은 2개의 터널 장벽과 그 사이의 낮은 장벽영역으로 이루어진다. 각 저장영역 사이에 전도 캐리어를 이동시키고, 분극 특성을 이용하여 메모리로 하는 경우, 높은 전압에서는 전도 캐리어의 이동확률이 매우 높고, 낮은 전압에서는 전도 캐리어의 이동확률이 상승적으로 작아진다. 이로써, DRAM과 플래시EEPROM의 메모리 기입, 소거, 읽어내기 특성의 장점을 공유할 수 있다.

Description

반도체 장치 및 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 제1 실시예에 관한 반도체 장치의 단면도와 전자 위치 에너지의 분포를 나타내는 도면.
제5도는 제1 실시예에 관한 MISFET 반도체 장치의 단면도와 전자 위치 에너지의 분포를 나타내는 도면.

Claims (44)

  1. 전도 캐리어를 저장가능한 적어도 전도 캐리어 저장부를 구비한 반도체 장치에 있어서, 상기 전도 매리어 저장부는, 전도 캐리어의 이동에 대해 저항을 주는 높은 에너지 준위를 갖는 적어도 2개의 장벽영역과, 상기 각 장벽영역 사이에 끼워 설치되고, 상기 전도 캐리어 공급원에서 공급되는 전도 캐리어가 안정하게 존재할 수 있는 낮은 에너지 준위를 갖는 적어도 하나의 저장영역을 구비하는 동시에, 상기 각 장벽영역 중 적어도 한쪽은, 전도 캐리어의 터널링에 의한 통과가 가능한 에너지 준위를 갖는 적어도 2개의 터널 장벽과, 이 터널 장벽 사이에 끼워 설치되어 상기 터널 장벽보다 낮은 에너지 준위를 갖는 적어도 2개의 낮은 장벽영역으로 이루어지는 다중 터널구조를 갖는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 전도 캐리어 저장부에 설치되는 저장영역의 개수는 1개이고, 장벽영역의 개수는 2개이고, 상기 2개의 장벽영역 중 한쪽만 상기 다중 터널구조를갖고, 다른쪽은 다중 터널구조를 갖지 않는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 전도 캐리어 저장부에 설치되는저장영역에 개수는 2개이고, 장벽영역의 개수는 3개이고, 적어도 상기 각 저장영역 사이의 장벽영역이 다중 터널구조를 갖는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서, 상기 각 저장영역의 서로 대향하는 면과 반대쪽 면에 인접하는 2개의 장벽영역은 다중 터널구조를 갖지 않는 것을 특징으로 하는 반도체 장치.
  5. 제1, 2, 3 또는 4항에 있어서, 상기 다중 터널구조를 갖는 장벽영역 안의 낮은 장벽영역은 양측 터널 장벽 중 한쪽의 터널 장벽의 입사파와 다른쪽 터널 장벽의 반사파의 위상이 거의 일치하도록 구성되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서, 상기 다중 터널구조를 갖는 장벽영역 안의 낮은 장벽영역은 전도 캐리어의 드·브로이 파장과 같은 정도 또는 이하의 두께를 갖는 박막재료로 구성되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제5항에 있어서, 상기 다중 터널구조를 갖는 장벽영역 안의 낮은 장벽영역은 상기 저장영역의 에너지 준위보다 소정값만큼 높은 에너지 준위를 갖는 박막재료로 구성되어 있는 것을 특징으로 하는 반도체 장치.
  8. 제3항 또는 제4항에 있어서, 상기 전도 캐리어 저장부 안에는 캐리어 공급원이 설치되어 있는 것을 특징으로 하는 반도체 장치.
  9. 제1, 2, 3 또는 4항에 있어서, 상기 전도 캐리어 저장부는 반도체 기판 위에 형성되어 있고, 상기 반도체 기판의 표면영역에 형성되고, 적어도 일부가 상기 전도 캐리어 저장부에 접하는 1개의 소스·드레인 영역과, 상기 전도 캐리어 저장부 위에 형성된 전극을 구비하고, 상기 전도 캐리어 저장부는 메모리부로 기능하는 것을 특징으로 하는 반도체 장치.
  10. 제1, 2, 3 또는 4항에 있어서, 상기 전도 캐리어 저장부는 반도체 기판 위에 형성되어 있고, 상기 전도 캐리어 저장부의 양끝 부근 아래쪽에 설치된 2개의 소스·드레인 영역과, 상기 전도 캐리어 저장부 위에 형성된 게이트 전극을 구비하고, 상기 전도 캐리어 저장부는 메모리부로 기능하는 것을 특징으로 하는 반도체 장치.
  11. 제2항에 있어서, 상기 전도 캐리어 저장부는 반도체 기판 위에 형성되어 있고, 상기 반도체 기판의 표면영역에 형성되고, 적어도 일부가 상기 전도 캐리어 저장부에 접하는 1개의 소스·드레인 영역과, 상기 전도 캐리어 저장부 위에 형성된 전극을 구비하고, 상기 전도 캐리어 저장부의 저장영역에 존재하는 전도 캐리어양에 대응시켜 정보의 기억, 처리를 행하도록 구성되어 있는 것을 특징으로 하는 반도체 장치.
  12. 제3항 또는 제4항에 있어서, 상기 전도 캐리어 저장부는 반도체 기판 위에 형성되어 있고, 상기 반도체 기판의 표면영역에 형성되고, 적어도 일부가 상기 전도 캐리어 저장부에 접하는 1개의 소스·드레인 영역과, 상기 전도 캐리어 저장부 위에 형성된 전극을 구비하고, 상기 전도 캐리어 저장부 내부에서 상기 전도 캐리어가 상기 2개의 저장영역으로 분배되는 비율에 대응시켜 정보의 기억, 처리를 행하도록 구성되어 있는 것을 특징으로 하는 반도체 장치.
  13. 제2항에 있어서, 상기 전도 캐리어 저장부는 반도체 기판 위에 형성되어 있고, 상기 전도 캐리어 저장부의 양끝 부근 아래쪽에 설치된 2개의 소스·드레인 영역과 상기 전도 캐리어 저장부 위에 형성된 게이트 전극을 구비하고, 상기 전도 캐리어 저장부의 저장영역에 존재하는 전도 캐리어량에 대응시켜 정보의 기억, 처리를 행하도록 구성되어 있는 것을 특징으로 하는 반도체 장치.
  14. 제3항 또는 제4항에 있어서, 상기 전도 캐리어 저장부는 반도체 기판 위에 형성되어 있고, 상기 전도 캐리어 저장부의 양끝 부근 아래쪽에 설치된 2개의 소스·드레인 영역과, 상기 전도 캐리어 저장부 위에 형성된 게이트 전극을 구비하고, 상기 전도 캐리어 저장부 내부에서 상기 전도 캐리어가 상기 2개의 저장영역으로 분배되는 비율에 대응시켜 정보의 기억, 처리를 행하도록 구성되어 있는 것을 특징으로 하는 반도체 장치.
  15. 제10항에 있어서, 상기 2개의 소스·드레인 영역 중 적어도 한쪽은 상기 전도 캐리어 저장부와 소정 간격을 두고 형성되어 있고, 상기 전도 캐리어 저장부의 상기 소스·드레인 영역과 소정 간격을 둔 측부에, 또 상기 간격의 치수보다 얇게 형성된 절연막 측벽과, 상기 절연막측벽에서 소스·드레인 영역에 걸친 반도체 기판 위에 설치된 게이트 절연막과, 상기 게이트 절연막 위의 게이트 전극을 구비하고, 상기 게이트 전극은 상기 캐리어 저장부 위에 게이트 전극과 공통인 도전성 부재로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  16. 제1, 2, 3 또는 4항에 있어서, 상기 반도체 장치는 DRAM메모리셀이고, 상기 전도 캐리어 저장부는 상기 DRAM메모리셀이 용량 전극과 플레이트 전극 사이에 끼워 설치되어 메모리부로 기능하는 것을 특징으로 하는 반도체 장치.
  17. 제1, 2, 3 또는 4항에 있어서, 상기 전도 캐리어 저장부의 터널 장벽은 SiO2의 박막으로 구성되고, 상기 전도 캐리어 저장부의 저장영역과 낮은 장벽영역은 Si의 박막으로 구성되어 있는 것을 특징으로 하는 반도체 장치.
  18. 제1, 2, 3 또는 4항에 있어서, 상기 전도 캐리어 저장부의 터널 장벽은, Si3N4의 박막으로 구성되고, 상기 전도 캐리어 저장부의 저장영역과, 낮은 장벽영역은 Si의 박막으로 구성되어 있는 것을 특징으로 하는 반도체 장치.
  19. 제14항에 있어서, 상기 전도 캐리어 저장부의 저장영역과 낮은 장벽영역은 비정질Si의 박막으로 구성되어 있는 것을 특징으로 하는 반도체 장치.
  20. 제1, 2, 3 또는 4항에 있어서, 상기 전도 캐리어 저장부의 터널 장벽은 AlAs의 박막으로 구성되고, 상기 전도 캐리어 저장부의 저장영역과 낮은 장벽영역은 GaAs의 박막으로 구성되어 있는 것을 특징으로 하는 반도체 장치.
  21. 제1, 2, 3 또는 4항에 있어서, 상기 전도 캐리어 저장부의 터널 장벽은 GaAlAs의 박막으로 구성되고, 상기 전도 캐리어 저장부의 저장영역과 낮은 장벽영역은 GaAs의 박막으로 구성되어 있는 것을 특징으로 하는 반도체 장치.
  22. 제1, 2, 3 또는 4항에 있어서, 상기 전도 캐리어 저장부의 터널 장벽은 SiO2의 박막으로 구성되고, 상기 전도 캐리어 저장부의 저장영역과 낮은 장벽영역은 SiC의 박막으로 구성되어 있는 것을 특징으로 하는 반도체 장치.
  23. 제1, 2, 3 또는 4항에 있어서, 상기 전도 캐리어의 터널 장벽은 GaAlN의 박막으로 구성되고, 상기 전도 캐리어 저장부의 저장영역과 낮은 장벽영역은 GaN의 박막으로 구성되어 있는 것을 특징으로 하는 반도체 장치.
  24. 제1, 2, 3 또는 4항에 있어서, 상기 전도 캐리어 저장부의 터널 장벽은 Si의 박막으로 구성되고, 상기 전도 캐리어 저장부의 저장영역과 낮은 장벽영역은 SiGe의 박막으로 구성 되어 있는 것을 특징으로 하는 반도체 장치.
  25. 제1, 2, 3 또는 4항에 있어서, 상기 전도 캐리어 저장부의 터널 장벽은 단결정 반도체의 박막으로 구성되고, 상기 전도 캐리어 저장부의 저장영역과 낮은 장벽영역은 상기 단결정 반도체 표면의 격자 정수와 거의 같은 격자정수를 갖는 물질이 박막으로 구성되어 있는 것을 특징으로 하는 반도체 장치.
  26. 제1도전성 부재와 제2도전성 부재 사이에 복합층으로 이루어지는 전도 캐리어 저장층을 형성하기 위한 반도체 장치의 제조방법으로, 상기 전도 캐리어 저장층을 형성하는 공정으로서, 전도 캐리어의 이동에 대해 저항을 주는 높은 에너지 준위를 갖는 제1 절연층을 형성하는 공정과, 상기 제1 절연층 위에, 전도 캐리어의 저장이 가능한 낮은 에너지 준위를 갖는 제1 저장층을 형성하는 공정과, 상기 제1 저장층 위에, 전도 캐리어 이동에 대해 저항을 주는 높은 에너지 준위를 갖는 제2 절연층을 형성하는 공정을 구비하고, 상기 각 절연층을 형성하는 공정 중 적어도 어느 하나의 공정에서는 제1도전도 부재의 에너지 준위보다 높고 전도 캐리어의 터널링에 의한 통과가 가능한 에너지 준위를 갖는 터널 절연층과, 이 터널 절연층보다 낮은 에너지 준위를 갖는 낮은 장벽층을 교대로 형성하고, 또 최하부와 최상부가 터널 절연층으로 되는 다중 터널 구조를 갖는 층을 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  27. 제26항에 있어서, 상기 제1 절연층을 형성하는 공정에서는, 상기 다중 터널구조에 갖는 절연층을 형성하고, 상기 제2 절연층을 형성하는 공정에서는 상기 다중 터널구조를 갖지 않는 절연층을 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  28. 제26항에 있어서, 상기 제1 절연층을 형성하는 공정에는 상기 다중 터널구조를 갖지 않은 절연층을 형성하고, 상기 제2 절연층을 형성하는 공정에서는 상기 다중 터널구조를 갖는 절연층을 형성하는 동시에, 상기 전도 캐리어 저장층을 형성하는 공정은 다시, 상기 제2 절연층 위에, 전도 캐리어의 저장이 가능한 낮은 에너지 준위를 갖는 제2 저장층을 형성하는 공정은 다시, 상기 제2저연층 위에, 전도 캐리어의 저장이 가능한 낮은에너지 준의를 갖는 제2저장층을 형성하는 공정과, 상기 제2 저장층 위에, 제3 절연층으로서 전도 캐리어의 이동에 대한 저항을 주는 높은 에너지 준위를 갖고 상기 다중 터널구조를 갖지 않는 절연층을 형성하는 공정을 구비한 것을 특징으로 하는 반도체 장치의 제조방법.
  29. 제28항에 있어서, 상기 제1 절연층의 형성공정보다 나중이고 상기 제2도전부재의 형성공정보다 전에 전도 캐리어의 공급원을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조방법.
  30. 제29항에 있어서, 상기 전도 캐리어 공급원을 상기 제1 저장층과 제2 저장층 중 적어도 어느 한 쪽에 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  31. 제29항에 있어서, 상기 전도 캐리어의 공급원을 상기 각 터널층 중 적어도 어느 하나에 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  32. 제28항에 있어서, 상기 제3 절연층 위에 상기 제1 저장층에서 제3 절연층에 걸친 복합층을 형성하는 공정을 복수회 행하고, 복수의 전도 캐리어 저장층을 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  33. 제26, 27, 28, 29, 30, 31 또는 32항에 있어서, 상기 다중 터널구조를 갖는 절연층을 형성하는 공정에서는 2개의 터널 절연층과 1개의 낮은 장벽층을 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  34. 제26, 27, 28, 29, 30, 31 또는 32항에 있어서, 상기 제1도전성 부재는 반도체 기판과 반도체 기판의 표면영역에 형성된 1개의 소스·드레인 영역이고, 상기 전도 캐리어 저장층은 반도체 기판과 상기 1개의 소스·드레인 영역의 일부 위에 걸쳐 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조방법.
  35. 제26, 27, 28, 29, 30, 31 또는 32항에 있어서, 상기 제1도전성 부재는 반도체 기판과 반도체 기판의 표면영역에 소정 간격을 갖고 형성된 2개의 소스·드레인 영역이고, 상기 전도 캐리어 저장층은 2개의 소스·드레인 영역의 끝부분과 그 사이의 반도체 기판 위에 걸쳐 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  36. 제26, 27, 28, 29, 30, 31 또는 32항에 있어서, 상기 제1도전성 부재는 DRAM메모리셀의 용량전극이고, 상기 제2도전성 부재는 DRAM메모리셀의 플레이트 전극이고, 상기 전도 캐리어 저장층은 상기 용량전극과 플레이트 전극 사이에 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  37. 제27항에 있어서, 상기 제1저장층을 형성하는 공정은 낮은 장벽층을 형성하는 공정에서는 실리콘막을 형성하고, 상기 각 터널 절연층을 형성하는 공정에서는 실리콘 산화막을 형성하도록 행하는 것을 특징으로 하는 반도체 장치의 제조방법.
  38. 제28항에 있어서, 상기 제1도전성 부재는 실리콘 반도체로 구성되어 있고, 상기 제1 절연층을 형성하는 공정에서는 제1도전성 부재 반도체 기판의 실리콘 반도체의 표면 부근을 산화, 질화 중 적어도 어느 한처리를 행하는 것을 특징으로 하는 반도체 장치의 제조방법.
  39. 제26, 27, 28, 29, 30, 31 또는 32항에 있어서, 상기 저항층을 형성하는 공정과 낮은 장벽층을 형성하는 공정에서는 실리콘막을 형성하고, 상기 각 터널 절연층을 형성하는 공정에서는 실리콘 산화막을 형성하도록 행하는 것을 특징으로 하는 반도체 장치의 제조방법.
  40. 제39항에 있어서, 상기 저장층을 형성하는 공정과 낮은 장벽층을 형성하는 공정에서는 비정질상태의 실리콘 막을 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  41. 제26, 27, 28, 29, 30, 31 또는 32항에 있어서, 상기 저장층을 형성하는 공정과 낮은 장벽층을 형성하는 공정에서는 실리콘단결정막을 형성하고, 상기 터널 절연층을형성하는 공정에서는 상기 실리콘단결정과 접촉면에서 격자 정수가 거의 같은 유전체 물질의 막을 형성하고, 상기 각 막은 에피텍셜성장을 이용하여 형성하는 것을 특징으로하는 반도체 장치의 제조방법.
  42. 제27항 또는 제28항에 있어서, 상기 다중 터널구조를 갖지 않는 절연층을 형성하는 공정에서는 실리콘 산화막, 실리콘 질화산화막, 실리콘 질화막과 그 복합막 중 어느 하나를 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  43. 제35항에 있어서, 상기 전도 캐리어 저장층을 구성하는 복합층을 형성한 후, 형성된 복합층 중 원하는 부분을 남기고 그 이외의 부분을 제거하는 공정과, 상기 공정으로 패턴화된 복합층 한쪽의 측부에 절연체막으로 이루어지는 측벽을 형성하는 공정과, 상기 측벽의 측방 반도체 기판위에 게이트 절연막을 형성하는 공정과, 상기 패턴화된 복합층, 측벽과 게이트 절연층 위에 상기 게이트 전극이 되는 도전막을 남기도록 패터닝하는 공정과, 상기 패터닝된 게이트 전극과 그 아래쪽 복합층을 마스크로 하여, 반도체 기판에 불순물 이온의 주입을 행하고 상기 각 소스·드레인 영역을 형성하는 공정을 구비한 것을 특징으로 하는 반도체 장치의 제조방법.
  44. 제35항에 있어서, 상기 전도 캐리어 저장층을 구성하는 복합층을 형성한 후, 형성된 복합층 중 원하는 부분을 남겨 그 이외의 부분을 제거하는 공정과, 상기 공정으로 패터닝된 복합층 양측부에 절연체막으로 이루어지는 측벽을 형성하는 공정과, 상기 각 측벽의 측방 반도체 기판 위에 게이트 절연층을 형성하는 공정과, 상기 패턴화된 복합층, 측벽과 각 게이트 절연층 위에 상기 게이트 전극으로 되는 도전막을 퇴적하는 공정과, 적어도 상기 패턴화된 복합층의 일부, 측벽과 적어도 상기 게이트 절연막의 일부와 그 위쪽에 위치하는 도전막을 남기도록 패터닝하는 공정과, 상기 패터닝된 게이트 전극과 아래쪽 복합층을 마스크로 하여, 반도체 기판에 불순물 이온의 주입을행하고 상기 각 소스·드레인 영역을 형성하는 공정을 구비한 것을 특징으로 하는 반도체 장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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