KR100390041B1 - 디램 메모리 셀의 제조방법 - Google Patents

Abstract

본 발명은 디램 메모리 셀의 제조방법에 관한 것으로, 특히 워드라인 형성공정 이전에 다마신 기술을 이용하여 반도체기판 내에 비트라인을 형성하고, 반도체기판 상에 소정의 두께로 층간절연막을 증착한 후, 소자간 격리를 위한 아이솔레이션 공정을 진행하여 디램 셀 지역 전체를 액티브 영역으로 형성하는 것을 특징으로 하여, 그 결과 반도체기판 내에 형성된 비트라인이 소자간 격리 역할을 함으로써 디램 셀 지역의 아이솔레이션 공정이 간단해져서 특정부위 아이솔레이션 공정으로 인한 디램 메모리 셀 불량 발생 확률을 감소시킬 뿐만 아니라 상기 비트라인과 졍션을 연결하기 위한 공정을 생략할 수 있어 디램 메모리 셀의 제조 공정을 단순화 할 수 있는 매우 유용하고 효과적인 장점을 지닌 발명에 관한 것이다.

Description

디램 메모리 셀의 제조방법{Method for forming the DRAM memory cell}

본 발명은 디램 메모리 셀의 제조방법에 관한 것으로, 보다 상세하게는 워드라인 형성공정 이전에 다마신 기술을 이용하여 반도체기판 내에 비트라인을 형성하고, 반도체기판 상에 소정의 두께로 층간절연막을 증착한 후, 소자간 격리를 위한 아이솔레이션 공정을 진행하여 디램 셀 지역 전체를 액티브 영역으로 형성함으로써, 특정부위 아이솔레이션 공정으로 인한 디램 메모리 셀 불량 발생 확률을 감소시킬 뿐만 아니라 상기 비트라인과 졍션을 연결하기 위한 공정을 생략할 수 있어 디램 메모리 셀의 제조 공정을 단순화하도록 하는 디램 메모리 셀이 제조방법에 관한 것이다.

일반적으로 MOS(Metal-Oxide-Semiconductor, 이하 MOS 이라 칭함)형 DRAM(Dynamic Random Access Memory, 이하 DRAM 이라 칭함)은 하나의 MOS 트랜지스터 및 하나의 커패시터로 이루어진 메모리 셀(Memory Cell)을 갖는다.

종래 DRAM 셀의 비트라인은 대개 메탈라인으로 구성되어 있으며, 워드라인 위에 적층된 층간절연막 상부에 형성하였으며, 상기 비트라인은 층간절연막 내에 콘택홀을 통하여 트랜스퍼 게이트 트랜지스터의 소스 및 드레인 영역인 졍션영역에 연결되었다.

도 1은 종래 기술에 따른 디램 메모리 셀을 설명하기 위해 디램 메모리 셀 어레이를 나타낸 평면도이다.

도 1에 도시된 바와 같이, 반도체기판의 표면에 열(Row) 방향으로 평행하게달리는 복수개의 비트라인(10)과, 행(Column) 방향으로 평행하게 달리는 복수개의 워드라인(20)과, 상기 워드라인(20)과 상기 비트라인(10)의 인접 교차점에 배열된 복수개의 메모리 셀이 형성된다.

이때, 상기 메모리 셀은 하나의 트래스퍼 게이트 트랜지스터와 하나의 커패시터로 구성되며, 상기 트랜스퍼 게이트 트랜지스터는 반도체 기판의 표면에 소자간 격리를 위한 아이솔레이션 공정을 실시하여 액티브 영역(50)을 형성한 후, 형성된 하나의 소스 및 드레인 영역과 상기 소스 및 드레인 영역 사이에서 게이트 절연층을 적층하여 형성된 워드라인이 형성된다.

그리고, 상기 워드라인 상부에 소정의 두께의 층간절연막(미도시함)을 적층한 후, 상기 층간절연막 내에 트랜스퍼 게이트 트랜지스터의 소스 및 드레인 영역을 노출하는 콘택홀이 소정 영역에 형성된다.

이때, 상기 콘택홀(40)은 커패시터 노드 연결부이며, 콘택홀(30)는 비트라인 연결부로 사진 및 식각작업에 의해 형성된다.

이어서, 상기 콘택홀(40)에 도핑된 다결정실리콘층 등의 전도층의 플러그로 갭 필링한 후, 상기 플러그가 형성된 결과물 전체에 절연막을 증착하여 플러그를 절연하며, 사진 및 식각 방법으로 비트라인 연결부 플러그 상에 콘택홀(30)을 형성한 후, 도핑된 다결정실리콘층 또는 금속층 등의 전도층을 패터닝하여 비트라인을 형성한다.

그런데, 상기와 같은 종래 디램 메모리 셀 제조방법을 이용하게 되면, 상기 워드라인을 형성한 후, 비트라인을 형성하기 때문에 워드라인과 비트라인과의 쇼트를 방지하기 위해 워드라인과 비트라인 사이에 절연막을 증착하는 등 추가적인 공정이 진행되어 공정이 복잡해지는 문제점이 있었다.

또한, 상기 비트라인을 워드라인 상부에 형성함으로써 메모리 셀 부분의 높이가 높아져 후속 공정에서 주변회로 부분의 공정 마진이 감소하게 되는 문제점이 있었다.

그 결과, 상기 감소된 마진을 확보하기 위해 비싼 화학기계적 연마 공정을 사용하여 메모리 셀 부분의 높이를 낮추게 되어 메모리 셀 제조 비용이 증가되는 문제점이 있었다.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 본 발명의 목적은 워드라인 형성공정 이전에 다마신 기술을 이용하여 반도체기판 내에 비트라인을 형성하고, 반도체기판 상에 소정의 두께로 층간절연막을 증착한 후, 소자간 격리를 위한 아이솔레이션 공정을 진행하여 디램 셀 지역 전체를 액티브 영역으로 형성함으로써, 디램 셀 지역의 아이솔레이션 공정이 간단해져서 특정부위 아이솔레이션 공정으로 인한 디램 메모리 셀 불량 발생 확률을 감소시킬 뿐만 아니라 상기 비트라인과 졍션을 연결하기 위한 공정을 생략할 수 있어 디램 메모리 셀의 제조 공정을 단순화하는 것이 목적이다.

도 1은 종래 기술에 따른 디램 메모리 셀을 설명하기 위해 디램 메모리 셀 어레이를 나타낸 평면도이다.

도 2은 본 발명의 실시예에 따른 디램 메모리 셀을 설명하기 위해 디램 메모리 셀 어레이를 나타낸 평면도이다.

도 3a 내지 도 3e는 본 발명의 실시예에 따른 디램 메모리 셀의 제조방법을 설명하기 위해 순차적으로 나타낸 단면도이다.

-- 도면의 주요부분에 대한 부호의 설명 --

100 : 반도체기판 115 : 제1층간절연막

120 : 비트라인 125 : 제2감광막

135 : 워드라인 145 : 스페이서

150 : 제3층간절연막 155 : 다결정 폴리실리콘

160 : 제4층간절연막 165 : 커패시터

상기 목적을 달성하기 위하여, 본 발명은 반도체기판 상에 비트라인이 형성되도록 제 1감광막을 패터닝 한 후, 이를 마스크로 하여 반도체기판을 소정 두께 식각하여 비트라인 형성부위를 형성하는 단계와; 상기 결과물 상에 제 1층간절연막과 다결정 실리콘을 순차적으로 적층한 후, 화학기계적 연마 공정을 진행하여 비트라인을 형성하는 단계와; 상기 비트라인이 형성된 결과물 상에 제2감광막을 형성하여 아이솔레이션 공정을 진행하여 액티브 영역을 형성하는 단계와; 상기 제2감광막을 제거한 후, 트랜지스터의 문턱전압 조절용 이온 주입을 위한 제3감광막을 패터닝하고, 이를 마스크로 하여 이온주입을 실시하는 단계와; 상기 결과물 상에 제 2층간절연막을 적층한 후, 사진 및 식각공정을 진행하여 제 2층간절연막 내에 워드라인을 형성하는 단계와; 상기 워드라인을 마스크로 하여 반도체기판 상에 소오스 및 드레인 이온 주입을 실시하여 소오스 및 드레인을 형성한 후, 상기 워드라인 측벽에 절연물질을 도포하여 스페이서를 형성하는 단계와; 상기 결과물 상에 제 3층간절연막을 적층한 후, 제4감광막을 도포하여 제3층간절연막을 식각하고, 식각된 부위에 다결정 폴리실리콘을 증착하여 반도체기판 표면을 평탄화하는 단계와; 상기 평탄화된 반도체기판 상에 제 4층간절연막을 적층하고 제 5감광막을 패터닝 한 후, 이를 마스크로 하여 콘택홀을 형성하는 단계와; 상기 콘택홀이 형성된 제 4층간절연막 상에 전도물질을 증착하여 콘택홀을 매립하여 커패시터를 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 디램 메모리 셀의 제조방법을 제공한다.

본발명은 상기 비트라인을 워드라인이 형성되기 전에 반도체 기판 내에 형성함으로써 비트라인 콘택을 사용하지 않고, 비트라인과 셀 트랜지스터의 정션을 플러그 다결정 실리콘으로 직접 연결하는 것을 특징으로 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다.

도 2은 본 발명의 실시예에 따른 디램 메모리 셀을 설명하기 위해 디램 메모리 셀 어레이를 나타낸 평면도이다.

도 2에 도시된 바와 같이, 반도체기판의 표면에 열(Row) 방향으로 평행하게 달리는 복수개의 비트라인(200)과, 행(Column) 방향으로 평행하게 달리는 복수개의 워드라인(300)과, 상기 워드라인(300)과 상기 비트라인(200)의 인접 교차점에 배열된 복수개의 메모리 셀이 형성된다.

이때, 상기 메모리 셀은 하나의 트래스퍼 게이트 트랜지스터와 하나의 커패시터로 구성되며, 상기 트랜스퍼 게이트 트랜지스터는 반도체 기판 내에 비트라인을 형성하고, 상기 반도체 기판에 소자간 격리를 위한 아이솔레이션 공정을 실시하여 액티브 영역(500)을 형성한 후, 형성된 하나의 소스 및 드레인 영역과 상기 소스 및 드레인 영역 사이에서 게이트 절연층을 적층하여 형성된 워드라인(300)이 형성된다.

그리고, 상기 워드라인(300) 상부에 소정의 두께의 층간절연막을 적층한 후, 상기 층간절연막 내에 트랜스퍼 게이트 트랜지스터의 소스 및 드레인 영역을 노출하는 콘택홀(400)이 소정 영역에 형성된다.

이때, 상기 콘택홀(400)은 커패시터 노드 연결부로 사진 및 식각작업에 의해형성된다.

이어서, 상기 콘택홀(400)에 도핑된 다결정실리콘층 등의 전도층의 플러그로 갭 필링한 후, 상기 플러그가 형성된 결과물 전체에 절연막을 증착하여 플러그를 절연하며, 사진 및 식각 방법으로 커패시터 연결부 플러그 상에 콘택홀(미도시함)을 형성한 후, 도핑된 다결정실리콘층 또는 금속층 등의 전도층을 패터닝하여 커패시터를 형성한다.

그 결과, 상기 메모리 셀 어레이에서 워드라인(300)과 비트라인(200)은 일정한 폭(width)을 갖으며, 일정한 간격(spacing)을 두고 직교하게 배치된다.

도 3a 내지 도 3e는 본 발명의 실시예에 따른 디램 메모리 셀의 제조방법을 설명하기 위해 순차적으로 나타낸 단면도이다.

도 3a에 도시된 바와 같이, 반도체기판(100) 상에 비트라인이 형성되도록 제 1감광막(미도시함)을 패터닝 한 후, 이를 마스크로 하여 반도체기판(100)을 소정 두께 식각하여 비트라인 형성부위(미도시함)를 형성한다.

이어, 상기 결과물 상에 제1층간절연막(115)을 100∼3000Å 정도의 두께로 적층하여 절연한 후, 다결정 실리콘을 적층하여 비트라인(120)을 형성한다.

그 후, 상기 다결정 실리콘막 상에 화학기계적 연마공정을 진행하여 반도체기판을 평탄화한다.

그리고, 도 3b에 도시된 바와 같이, 상기 비트라인(120)이 형성된 결과물 상에 제2감광막(125)을 형성하여 아이솔레이션 공정을 진행하여 액티브 영역(미도시함)을 형성한다.

이때, 상기 제2감광막(125)은 셀 지역 전체를 덮도록 박스 형태로 형성한다.

이어서, 상기 제2감광막(125)을 제거한 후, 트랜지스터의 문턱전압 조절용 이온 주입을 위한 제3감광막(미시도함)을 패터닝하고, 이를 마스크로 하여 문턱전압 조절용 이온주입(미도시함)을 실시한다.

이때, 상기 제3감광막(미도시함)은 셀트랜지스터와 비트라인이 연결되는 부분 및 셀트랜지스터의 액티브 영역이 개방되도록 패터닝한다.

그 후, 도 3c에 도시된 바와 같이, 상기 결과물 상에 제 2층간절연막(미도시함)을 적층한 후, 사진 및 식각공정을 진행하여 제 2층간절연막 내에 워드라인(135)을 형성한다.

그리고, 상기 워드라인(135)을 마스크로 하여 반도체기판(100) 상에 소오스 및 드레인 이온 주입을 실시하여 소오스 및 드레인(미도시함)을 형성한 후, 상기 워드라인(135) 측벽에 절연물질을 도포하여 스페이서(145)를 형성한다.

이어서, 도 3d에 도시된 바와 같이, 상기 결과물 상에 제 3층간절연막(150)을 적층한 후, 제4감광막(미도시함)을 패터닝하고, 이를 마스크로 하여 제3층간절연막(150)을 식각한다.

이때, 상기 제4감광막(미도시함)은 셀트랜지스터와 비트라인이 연결되는 부분 및 셀트랜지스터의 액티브 영역이 개방되도록 패터닝한다.

그 후, 상기 식각된 제3층간절연막(150) 상에 다결정 폴리실리콘(155)을 증착한 후, 화학기계적 연마 공정을 진행하여 반도체기판 표면을 평탄화하게 한다.

계속하여, 도 3e에 도시된 바와 같이, 상기 평탄화된 반도체기판 상에 제4층간절연막(160)을 증착하고 콘택홀이 형성되도록 제 5감광막(미도시함)을 패터닝한 후, 이를 마스크로 사용하여 제4층간절연막(160)을 식각하여 콘택홀(미도시함)을 형성한다.

그리고, 상기 콘택홀이 형성된 제 4층간절연막(160) 상에 전도물질을 증착함으로써 콘택홀이 매립되어 커패시터(165)를 형성한다.

따라서, 상기한 바와 같이, 본 발명에 따른 디램 메모리 셀의 제조방법을 이용하게 되면 워드라인 형성공정 이전에 다마신 기술을 이용하여 반도체기판 내에 비트라인을 형성하고, 반도체기판 상에 소정의 두께로 층간절연막을 증착한 후, 소자간 격리를 위한 아이솔레이션 공정을 진행하여 디램 셀 지역 전체를 액티브 영역으로 형성함으로써, 특정부위 아이솔레이션 공정으로 인한 디램 메모리 셀 불량 발생 확률을 감소시킬 뿐만 아니라 상기 비트라인과 졍션을 연결하기 위한 공정을 생략할 수 있어 디램 메모리 셀의 제조 공정을 단순화 할 수 있다.

Claims (5)

1. 반도체기판 상에 비트라인이 형성되도록 제 1감광막을 패터닝 한 후, 이를 마스크로 하여 반도체기판을 소정 두께 식각하여 비트라인 형성부위를 형성하는 단계와;

   상기 결과물 상에 제 1층간절연막과 다결정 실리콘을 순차적으로 적층한 후, 화학기계적 연마 공정을 진행하여 비트라인을 형성하는 단계와;

   상기 비트라인이 형성된 결과물 상에 제2감광막을 형성하여 아이솔레이션 공정을 진행하여 액티브 영역을 형성하는 단계와;

   상기 제2감광막을 제거한 후, 트랜지스터의 문턱전압 조절용 이온 주입을 위한 제3감광막을 패터닝하고, 이를 마스크로 하여 이온주입을 실시하는 단계와;

   상기 결과물 상에 제 2층간절연막을 적층한 후, 사진 및 식각공정을 진행하여 제 2층간절연막 내에 워드라인을 형성하는 단계와;

   상기 워드라인을 마스크로 하여 반도체기판 상에 소오스 및 드레인 이온 주입을 실시하여 소오스 및 드레인을 형성한 후, 상기 워드라인 측벽에 절연물질을 도포하여 스페이서를 형성하는 단계와;

   상기 결과물 상에 제 3층간절연막을 적층한 후, 제4감광막을 도포하여 제3층간절연막을 식각하고, 식각된 부위에 다결정 폴리실리콘을 증착하여 반도체기판 표면을 평탄화하는 단계와;

   상기 평탄화된 반도체기판 상에 제 4층간절연막을 적층하고 제 5감광막을 패터닝 한 후, 이를 마스크로 하여 콘택홀을 형성하는 단계와;

   상기 콘택홀이 형성된 제 4층간절연막 상에 전도물질을 증착하여 콘택홀을 매립하여 커패시터를 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 디램 메모리 셀의 제조방법.
2. 제 1항에 있어서, 상기 제1층간절연막은 100∼3000Å 의 두께로 적층하여 절연하는 것을 특징으로 하는 디램 메모리 셀의 제조방법.
3. 제 1항에 있어서, 상기 제2감광막은 셀 지역 전체를 덮는 박스 형태로 형성하는 것을 특징으로 하는 디램 메모리 셀의 제조방법.
4. 제 1항에 있어서, 상기 제3감광막은 셀트랜지스터와 비트라인이 연결되는 부분 및 셀트랜지스터의 액티브 영역이 개방되도록 형성하는 것을 특징으로 하는 디램 메모리 셀의 제조방법.
5. 제 1항에 있어서, 상기 제4감광막은 셀트랜지스터와 비트라인이 연결되는 부분 및 셀트랜지스터의 액티브 영역이 개방되도록 형성하는 것을 특징으로 하는 디램 메모리 셀의 제조방법.