KR970707580A - 수직 mos 트랜지스터를 가지는 판독 전용 저장 셀 장치 제조 방법(process for producing a read-only storage cell arrangement with vertical mos transistors) - Google Patents

수직 mos 트랜지스터를 가지는 판독 전용 저장 셀 장치 제조 방법(process for producing a read-only storage cell arrangement with vertical mos transistors)

Info

Publication number
KR970707580A
KR970707580A KR1019970702540A KR19970702540A KR970707580A KR 970707580 A KR970707580 A KR 970707580A KR 1019970702540 A KR1019970702540 A KR 1019970702540A KR 19970702540 A KR19970702540 A KR 19970702540A KR 970707580 A KR970707580 A KR 970707580A
Authority
KR
South Korea
Prior art keywords
region
mos transistor
trench
insulation
formation
Prior art date
Application number
KR1019970702540A
Other languages
English (en)
Inventor
로타르 리쉬
프란츠 호프만
볼프강 뢰스너
볼프강 크라우츠쉬나이더
Original Assignee
로더리히 네테부쉬;롤프 옴케
지멘스 악티엔게젤샤프트
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 로더리히 네테부쉬;롤프 옴케, 지멘스 악티엔게젤샤프트 filed Critical 로더리히 네테부쉬;롤프 옴케
Publication of KR970707580A publication Critical patent/KR970707580A/ko

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B99/00Subject matter not provided for in other groups of this subclass
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B20/00Read-only memory [ROM] devices

Landscapes

  • Semiconductor Memories (AREA)

Abstract

수직 MOS 트랜지스터를 가지는 제1메모리 셀과 수직 MOS 트랜지스터를 가지지 않는 제2메모리 셀을 포함하는 판독 전용 메모리 셀 장치를 제조하기 위해, 게이트 유전체(14)와 게이트 전극(15a)을 가지는 홀(13)은 제1메모리 셀을 위한 소스(1), 채널(2) 및 드레인(11)과 대응하는 순차적 층을 가진 실리콘 기판(1)내에 에칭된다. 절연 트렌치(7)는 바람직하게 이들의 폭과 동일한 분리를 가지고 인접한 메모리 셀의 절연을 위해 제조된다.

Description

수직 MOS 트랜지스터를 가지는 판독 전용 저장 셀 장치 제조 방법(PROCESS FOR PRODUCING A READ-ONLY STORAGE CELL ARRANGEMENT WITH VERTICAL MOS TRANSISTORS)
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제7도는 워드 라인의 도핑된 폴리실리콘층과 주변의 MOS 트랜지스터를 위한 게이트 전극의 구조화 후 및 주변의 MOS 트랜지스터를 위한 소스/드레인 영역의 제조 후 기판을 도시하는 도면.

Claims (10)

  1. 판독 전용 메모리 셀 장치 제조 방법에 있어서, -셀 필드(5)가 반도체 기판(1)의 메인 표면(3)상에 형성되는데, 상기 셀 필드(5)는 제1논리값이 저장되고 상기 메인 표면(3)에 대해 수직인 적어도 하나의 MOS 트랜지스터를 포함하는 제1메모리 셀(18)과, 제2논리값이 저장되고 MOS 트랜지스터를 포함하지 않는 제2메모리 셀(19)을 가지고, -상기 반도체 기판(1)은 제1도전형에 의해 도핑되며, 상기 제1도전형의 반대인 제2도전형에 의해 도핑되고 상기 메모리 셀(5)의 영역에서 상기 메인 표면(3)에 인접하는 제1도핑 영역(2)을 가지고 -평행하게 진행하고, 스트립 형태이며, 상기 제1도핑 영역(2)을 통해 상기 반도체 기판(1)내로 연장하는 다수의 트렌치(7)가 형성되고, -제1도전형에 의해 도핑되고, 상기 제1도핑 영역(2)보다 더 얕은 깊이를 가지며, 상기 메인 표면(3)에 인접하는 제2영역(11)이 형성되며, -홀(13)이 수직 MOS 트랜지스터를 형성하기 위해 개방되는데, 상기 홀(13)은 상기 메인 표면(3)으로부터 상기 제1도핑 영역(2)을 통해 상기 반도체 기판(1)내로 연장하고, 게이트 유전체(14)와 게이트 전극(15)을 가지는 표면을 구비하는 것을 특징으로 하는 판독 전용 메모리 셀 장치 제조 방법.
  2. 제1항에 있어서, 상기 수직 MOS 트랜지스터의 형성을 위한 상기 홀(13)은 각각의 경우에 이들이 상기 절연 트렌치(7) 중 하나와 상기 제2도핑 영역(2)의 인접한 부분 사이의 경계 표면과 중첩하는 것을 특징으로 하는 판독 전용 메모리 셀 장치 제조 방법.
  3. 제2항에 있어서, -상기 절연 트렌치(7)는 인접한 절연 트렌치(7) 사이의 거리가 상기 절연 트렌치(7)의 폭과 동일한 간격 및 폭으로 형성하고, -상기 홀(13)은 상기 절연 트렌치(7)의 폭과 동일한 선형 치수를 가지고 상기 메인 표면(3)에 평행한 단면으로 형성되며, -상기 홀(13)의 단면의 중앙은 상기 절연 트렌치(7)의 중앙에 대해 오프셋 배열되는 것을 특징으로 하는 판독 전용 메모리 셀 장치 제조 방법.
  4. 제3항에 있어서, 상기 홀(13)에 대한 단면의 중앙 지점은 상기 절연 트렌치(4)의 중앙에 대해 상기 절연 트렌치(7)의 대략 절반만큼 오프셋 배열되는 것을 특징으로 하는 판독 전용 메모리 셀 장치 제조 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 절연 재료로 채워지는 상기 트렌치(4)는 상기 절연 트렌치(7)의 형성을 위해 트렌치 마스크를 사용하여 이방성 건식 에칭 처리로 에칭되는 거리를 특징으로 하는 판독 전용 메모리 셀 장치 제조 방법.
  6. 제5항에 있어서, -상기 제2도핑 영역(11)의 표면은 상기 셀 필드(5)내의 절연층(12)을 가지고, -상기 홀(13)은 관통 마스크를 사용한 이방성 건식 에칭에 의해 에칭되고, -균일한 에치 커버링을 가진 도전층(15)은 상기 게이트 전극의 형성을 위해 상기 전체 영역에 걸쳐 증착되고, 상기 홀(13)을 채워서 스트립의 형태이고 상기 절연 트렌치(17)에 대해 횡적으로 진행하는 워드 라인(15a)이 형성되도록 구조화되는 것을 특징으로 하는 판독 전용 메모리 셀 장치 제조 방법.
  7. 제6항에 있어서, -SiO2와 Si3N4의 이중층(8, 9)이 상기 전체 영역에 걸쳐 상기 메인 표면(3)에 제공되고, -상기 이중층(8, 9)은 상기 제2도핑 영역(11)의 형성을 위한 이온 주입 후 상기 셀 필드(5)의 영역에서 제거되고, -상기 제2도핑 영역의 표면상의 상기 절연층(12)이 열적 산화에 의해 형성되고, 상기 셀 필드(5) 외부에 있는 표면의 임의 산화는 상기 이중층(8, 9)에 의해 방지되며, -상기 이중층(8, 9)은 상기 절연층(12)이 형성 후 제거되는 것을 특징으로 하는 판독 전용 메모리 셀 장치 제조 방법.
  8. 제7항에 있어서, SiO2에 대해 선택적으로 실리콘을 손상시키는 에칭이 상기 이중층(8, 9)의 적용 전에 상기 셀 필드(5)의 영역에서 수행되는 것을 특징으로 하는 판독 전용 메모리 셀 장치 제조 방법.
  9. 제6항 내지 제8항 중 어느 한 항에 있어서, -상기 게이트 산화물(14)의 형성을 위한 상기 열적 산화동안, MOS 트랜지스터를 위한 게이트 산화물층이 동시에 상기 셀 필드(5) 외부의 주변(6)내에 형성되며, -상기 도전층(15)은 상기 MOS 트랜지스터를 위한 게이트 전극(15b)이 상기 주변(6)내에 동시에 형성하도록 구조화되는 것을 특징으로 하는 판독 전용 메모리 셀 장치 제조 방법.
  10. 제9항에 있어서, -상기 주변(6)내의 상기 MOS 트랜지스터에 대한 상기 게이트 전극(15b)의 측면 절연물(16)을 가지며 -상기 주변(6)내의 상기 MOS 트랜지스터를 위한 소스-드레인 영역(17)이 이온 주입에 의해 형성되고, 측면 절연물(16)을 가지는 상기 게이트 전극(15b)이 마스크로서 사용되는 것을 특징으로 하는 판독 전용 메모리 셀 장치 제조 방법.
    ※ 참고사항:최초출원 내용에 의하여 공개하는 것임.
KR1019970702540A 1994-10-20 1995-10-05 수직 mos 트랜지스터를 가지는 판독 전용 저장 셀 장치 제조 방법(process for producing a read-only storage cell arrangement with vertical mos transistors) KR970707580A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DEP4437581.6 1994-10-20
DE4437581A DE4437581C2 (de) 1994-10-20 1994-10-20 Verfahren zur Herstellung einer Festwertspeicherzellenanordnung mit vertikalen MOS-Transistoren
PCT/DE1995/001365 WO1996013064A1 (de) 1994-10-20 1995-10-05 Verfahren zur herstellung einer festwertspeicherzellenanordnung mit vertikalen mos-transistoren

Publications (1)

Publication Number Publication Date
KR970707580A true KR970707580A (ko) 1997-12-01

Family

ID=6531306

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970702540A KR970707580A (ko) 1994-10-20 1995-10-05 수직 mos 트랜지스터를 가지는 판독 전용 저장 셀 장치 제조 방법(process for producing a read-only storage cell arrangement with vertical mos transistors)

Country Status (7)

Country Link
US (1) US5744393A (ko)
EP (1) EP0787355B1 (ko)
JP (1) JPH10507592A (ko)
KR (1) KR970707580A (ko)
CN (1) CN1168740A (ko)
DE (2) DE4437581C2 (ko)
WO (1) WO1996013064A1 (ko)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19514834C1 (de) * 1995-04-21 1997-01-09 Siemens Ag Festwertspeicherzellenanordnung und Verfahren zu deren Herstellung
DE19549486C2 (de) * 1995-11-28 2001-07-05 Siemens Ag Festwert-Speicherzellenanordnung und Verfahren zu deren Herstellung
DE19544327C2 (de) * 1995-11-28 2001-03-29 Siemens Ag Festwert-Speicherzellenanordnung und Verfahren zu deren Herstellung
DE19604260C2 (de) * 1996-02-06 1998-04-30 Siemens Ag Festwert-Speicherzellenvorrichtung und ein Verfahren zu deren Herstellung
DE19617646C2 (de) * 1996-05-02 1998-07-09 Siemens Ag Speicherzellenanordnung und ein Verfahren zu deren Herstellung
DE19640235C2 (de) * 1996-09-30 2001-10-25 Infineon Technologies Ag Halbleiter-Festwertspeicher mit in Grabenseitenwänden vertikal verlaufenden Transistoren und Verfahren zu seiner Herstellung
KR100236090B1 (ko) * 1996-12-31 1999-12-15 김영환 에스 램(sram) 셀 및 이의 제조방법
TW319904B (en) * 1997-01-20 1997-11-11 United Microelectronics Corp Three dimensional read only memory and manufacturing method thereof
TW329041B (en) * 1997-01-27 1998-04-01 United Microelectronics Corp Super density ROM
DE19732871C2 (de) * 1997-07-30 1999-05-27 Siemens Ag Festwert-Speicherzellenanordnung, Ätzmaske für deren Programmierung und Verfahren zu deren Herstellung
TW399219B (en) * 1997-09-26 2000-07-21 Siemens Ag Pointer-circuit with small space requirement, higher speed and smaller power loss
DE19801096B4 (de) * 1998-01-14 2010-04-08 Infineon Technologies Ag Integrierte Halbleiterschaltung mit Grabenisolation
DE19807776A1 (de) * 1998-02-24 1999-09-02 Siemens Ag Halbleitervorrichtung und entsprechendes Herstellungsverfahren
TW395055B (en) * 1998-06-22 2000-06-21 United Microelectronics Corp Structure of read-only memory and the manufacturing method thereof
US6076018A (en) 1998-09-04 2000-06-13 Woodside Biomedical, Inc Method and apparatus for low power regulated output in battery powered electrotherapy devices
EP0996158B9 (en) * 1998-10-23 2008-06-18 STMicroelectronics S.r.l. High voltage resistive structure integrated on a semiconductor substrate
JP4278338B2 (ja) * 2002-04-01 2009-06-10 株式会社ルネサステクノロジ 半導体記憶装置
DE10240916A1 (de) * 2002-09-04 2004-03-25 Infineon Technologies Ag Verfahren zur Herstellung eines Speicherzellenfeldes mit in Gräben angeordneten Speichertransistoren
US6979857B2 (en) * 2003-07-01 2005-12-27 Micron Technology, Inc. Apparatus and method for split gate NROM memory
DE10343084B4 (de) * 2003-09-17 2006-07-06 Infineon Technologies Ag Halbleiterwafer aus einer Vielzahl von durch Vereinzelungsrahmen voneinander zu trennenden Chips
US20060192249A1 (en) 2004-09-20 2006-08-31 Samsung Electronics Co., Ltd. Field effect transistors with vertically oriented gate electrodes and methods for fabricating the same
KR100555567B1 (ko) * 2004-07-30 2006-03-03 삼성전자주식회사 다중가교채널 트랜지스터 제조 방법
US7326611B2 (en) * 2005-02-03 2008-02-05 Micron Technology, Inc. DRAM arrays, vertical transistor structures and methods of forming transistor structures and DRAM arrays
DE102006016550B4 (de) * 2005-04-09 2010-04-29 Samsung Electronics Co., Ltd., Suwon-si Feldeffekttransistoren mit vertikal ausgerichteten Gate-Elektroden und Verfahren zum Herstellen derselben
EP1927133A2 (en) * 2005-09-06 2008-06-04 Nxp B.V. Method of manufacturing a semiconductor device with an isolation region and a device manufactured by the method

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60136378A (ja) * 1983-12-26 1985-07-19 Hitachi Ltd 半導体装置およびその製造方法
JPS6135554A (ja) * 1984-07-28 1986-02-20 Nippon Telegr & Teleph Corp <Ntt> 読出し専用メモリ−およびその製造方法
US5021355A (en) * 1989-05-22 1991-06-04 International Business Machines Corporation Method of fabricating cross-point lightly-doped drain-source trench transistor
US5362662A (en) * 1989-08-11 1994-11-08 Ricoh Company, Ltd. Method for producing semiconductor memory device having a planar cell structure
US5429973A (en) * 1994-02-02 1995-07-04 United Microelectronic, Corp. Trench buried-bit line mask ROM process
US5378649A (en) * 1994-04-08 1995-01-03 United Microelectronics Corporation Process for producing non-volatile memory devices having closely spaced buried bit lines and non-overlapping code implant areas

Also Published As

Publication number Publication date
US5744393A (en) 1998-04-28
DE59506317D1 (de) 1999-08-05
EP0787355B1 (de) 1999-06-30
DE4437581A1 (de) 1996-05-02
JPH10507592A (ja) 1998-07-21
EP0787355A1 (de) 1997-08-06
WO1996013064A1 (de) 1996-05-02
DE4437581C2 (de) 1996-08-08
CN1168740A (zh) 1997-12-24

Similar Documents

Publication Publication Date Title
KR970707580A (ko) 수직 mos 트랜지스터를 가지는 판독 전용 저장 셀 장치 제조 방법(process for producing a read-only storage cell arrangement with vertical mos transistors)
KR0167467B1 (ko) 이중 채널을 갖는 soi 상의 트렌치 eeprom 구조와 이의 제조방법
KR100900831B1 (ko) 반도체 트랜지스터 제조 방법
KR101093931B1 (ko) 전계 효과 트랜지스터들을 형성하는 방법, 복수의 전계 효과 트랜지스터들, 및 복수의 개별 메모리 셀들을 포함하는 dram 회로
JP3934507B2 (ja) 半導体記憶装置および半導体記憶装置の製造方法
KR970706607A (ko) 적층 커패시터 셀을 가지는 멀티메가비트 다이내믹 메모리용의 분할 폴리실리콘 cmos 공정(split-polysilicon cmos process for multi-megabit dynamic memories with stacked capacitor cells)
KR960043227A (ko) 디램(dram) 셀 및 그 제조 방법
KR970706608A (ko) 고정값 저장 셀 장치 및 그것의 제조 방법(fixed value storage cell arrangement and method of producing the same)
KR960043226A (ko) 디램 셀(dram) 및 그 제조 방법
US6420228B1 (en) Method for the production of a DRAM cell configuration
KR860001469A (ko) 반도체 기억장치와 그 제조방법
KR100673673B1 (ko) Dram 셀 장치 및 그 제조 방법
KR100423765B1 (ko) 종형 트랜지스터를 포함하는 집적 회로 및 그 제조 방법
KR20060027080A (ko) 비휘발성 메모리 소자 및 그 제조방법
KR980006397A (ko) 서브 그라운드룰 게이트를 가지는 깊은 트렌치 dram 형성방법
JP2004104135A (ja) Soi型トランジスタを用いたsoi型トランジスタ回路及びその製造方法
US6087692A (en) DRAM cell configuration and method for its fabrication
KR960019728A (ko) 반도체 메모리장치 및 그 제조방법
KR100422412B1 (ko) 수직 실리콘-온-인슐레이터 구조의 원통형 트랜지스터 및그 제조 방법
KR20070047572A (ko) 반도체 장치 및 그 형성 방법
KR20050045715A (ko) 리세스 채널 모오스 트렌지스터를 갖는 반도체 장치의제조 방법
US7180115B1 (en) DRAM cell structure with tunnel barrier
US6913987B2 (en) Method for fabricating self-aligned contact connections on buried bit lines
KR100330948B1 (ko) 비휘발성 반도체 메모리 장치 및 그 제조방법
KR100466349B1 (ko) Rom셀디바이스및그생산방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
NORF Unpaid initial registration fee