JP2003536276A - 埋込ゲートを備えた縦型ｍｏｓトランジスタおよびその製造方法 - Google Patents

埋込ゲートを備えた縦型ｍｏｓトランジスタおよびその製造方法

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コミツサリア タ レネルジー アトミーク
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Abstract

(57)【要約】 本発明は、埋込ゲートを備えた縦型ＭＯＳトランジスタおよびそのようなトランジスタの製造方法に関するものである。本発明は、ドレイン（２６）上に形成される電気絶縁アセンブリ（２８）が、ドレインの両側に電気絶縁ゾーン（４２，４４）を備えているようにして；チャネル（６９）の両側において、電気絶縁アセンブリの直下にキャビティが延在しているようにして；電気絶縁アセンブリの両側に、ゲート（７７ａ，７７ｂ）が形成されているようにして；および、ゲートの複数の部分が、キャビティ内に位置しているようにして；縦型ＭＯＳトランジスタを製造することを特徴としている。本発明は、エレクトロニクスに対して応用可能である。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、縦型ＭＯＳ（金属−酸化物−半導体）トランジスタに関するもので
あり、また、その製造方法に関するものである。
【０００２】 本発明は、例えば互いに相補的な複数のＭＯＳトランジスタをしているような
デジタル型変流器といったような様々なデバイスの製造に関して、マイクロエレ
クトロニクスに応用することができる。
【０００３】
【従来の技術および発明が解決しようとする課題】
多くの横型ＭＯＳトランジスタが、既に公知である（『フラットなＭＯＳトラ
ンジスタ』とも称される）。
【０００４】 特に、擬似ＳＯＩタイプの構造を有した量子井戸式横型ＭＯＳトランジスタが
、参考文献とすることができる以下の文献によって、公知である。すなわち、１
９９７年６月１３日付けの Simon Deleonibus の発明による“Quantum well MOS
transistor and processes for fabricating this transistor” と題する国際
特許出願ＰＣＴ／ＦＲ９７／０１０７５。この出願の国際公開番号は、ＷＯ９７
／４８１３５である。また、この出願は、１９９８年２月１２日付けの米国出願
シリアル番号０９／０１１ ６２６に対応している。
【０００５】 図１は、公知の縦型ＭＯＳトランジスタを概略的に示す断面図である。
【０００６】 この縦型ＭＯＳトランジスタは、半導体基板（２）上に形成されているととも
に、基板（２）上に形成された半導体材料内のソース（４）と、このソース（４
）上に配置されかつソース（４）とは個別的にドーピングされた半導体ドレイン
（６）と、ソースとドレインとの間に配置されかつソースのドーピングタイプと
は逆のドーピングタイプとされた半導体チャネル（８）と、を備えている。
【０００７】 図１のトランジスタは、さらに、ドレイン（６）とチャネル（８）とがなすア
センブリの周囲に配置された２つのゾーン（１０，１２）から形成された電気伝
導性ゲートを備えている。
【０００８】 このトランジスタは、さらに、２つの薄い電気絶縁層（１４，１６）から形成
されたゲート絶縁体を備えている。電気絶縁層（１４，１６）は、ドレイン（６
）からおよびチャネル（８）から、それぞれゲートゾーン（１０，１２）を絶縁
しているとともに、ソース（４）の表面に沿って実質的に直角に延在しており、
これにより、ソース（４）をゲートゾーン（１０，１２）から絶縁している。
【０００９】 図１に示す縦型ＭＯＳトランジスタは、欠点を有している。
【００１０】 このトランジスタにおけるゲートとソースとの間の浮遊キャパシタンスが、大
きすぎることである。これは、この浮遊キャパシタンスが、ゲート絶縁体の厚さ
（Ｔ）と反比例することに起因している。しかしながら、トランジスタのゲート
とチャネルとの間においては、大きな電流がこのチャネル内を流れ得ることによ
り、および、この電流が厚さ（Ｔ）の減少関数として示され得ることにより、絶
縁体の厚さを薄くすることが必要とされる。
【００１１】 また、図１のトランジスタにおけるゲートとドレインとの間のキャパシタンス
が、（２つの層（１４，１６）から形成されている）ゲート絶縁体の存在によっ
て、最小化されていることに注意されたい。
【００１２】 この公知の縦型ＭＯＳトランジスタは、さらなる欠点を有している。すなわち
、図１のトランジスタにおけるゲートとドレインとの間の距離が、このタイプの
縦型トランジスタを製造するために使用される絶縁形成装置の位置決め許容誤差
によって決まる最小距離よりは、小さくすることができないことである。
【００１３】
【課題を解決するための手段】
本発明の目的は、上記欠点を克服し得るような縦型ＭＯＳトランジスタおよび
その製造方法である。
【００１４】 より詳細には、本発明の目的は、第１に、縦型ＭＯＳタイプのトランジスタで
あって、 −半導体基板と、 −この半導体基板内に形成されたまたはこの半導体基板上に形成された、半導
体材料からなるソースと、 −このソース上に形成されるとともに、ソースとは逆極性のドーピングタイプ
とされた半導体材料から形成されたチャネルと、 −このチャネル上に形成されるとともに、ソースと同じ極性のドーピングタイ
プとされた半導体材料から形成されたドレインと、 −チャネルおよびドレインの両側に形成されるとともに、ソースおよびチャネ
ルおよびドレインから電気的に絶縁されたゲートと、 を具備してなるトランジスタにおいて、さらに、 −ドレイン上に形成されるとともに、ドレインの両側に位置した『スペーサ』
と称される電気絶縁ゾーンを備えている電気絶縁アセンブリと、 −チャネルの両側において電気絶縁アセンブリの直下において延在するキャビ
ティと、 を具備するとともに、ゲートが、電気絶縁アセンブリの両側に形成され、ゲート
の複数の部分が、キャビティの内部に位置していることを特徴とするトランジス
タである。
【００１５】 電気絶縁性薄層が、少なくとも、チャネルとゲートの複数の部分との間に延在
している。
【００１６】 さらなる電気絶縁性の厚い層が、ゲートとソースとの間に延在している。
【００１７】 ゲートの複数の部分がキャビティ内に位置していることにより、縦型ＭＯＳタ
イプのこのトランジスタは、埋込ゲートを有しているものと考えることができる
。
【００１８】 本発明の主題をなすトランジスタのある好ましい実施形態においては、ゲート
が、金属性材料から形成される。
【００１９】 このトランジスタのある特定の実施形態においては、ソースとチャネルとドレ
インとが、シリコンから形成される。
【００２０】 その場合、本発明のある特定の実施形態においては、チャネルとゲート部分と
の間において少なくとも延在する電気絶縁層が、シリカ、窒化シリコン、および
、酸化ハフニウムの中から選択された材料から形成される。すなわち、より簡潔
にはＨｉＫ（高誘電定数を有した材料）として表現される材料から形成される。
【００２１】 本発明は、また、本発明の主題をなす縦型ＭＯＳタイプのトランジスタを製造
するための方法に関するものであって、この方法においては、 −半導体基板と、ソースゾーンと、チャネルゾーンと、このチャネルゾーン上
に配置されたドレインと、を備えてなる構造を形成し、 −ドレイン上において、ドレインの両側に位置した『スペーサ』と称される電
気絶縁ゾーンを備えている電気絶縁アセンブリを形成し、 −この時点で得られた構造に関し、電気絶縁アセンブリの両側において、２つ
の凹所を形成し、この場合、これら凹所の各側壁のうちの、電気絶縁アセンブリ
に最も近接した部分を、チャネルゾーンの両側において電気絶縁アセンブリの直
下に位置させ、これにより、キャビティを形成し、 −凹所の少なくとも側壁上に、電気絶縁層を形成するとともに、凹所の底部に
、さらなる電気絶縁層を形成し、 −トランジスタのゲートを、電気絶縁アセンブリの両側においてキャビティ内
へと届くようにして形成する。
【００２２】 本発明の主題をなす方法の特別の実施形態においては、電気絶縁アセンブリを
形成するに際して、 −構造上に、電気絶縁性の第１層を形成し、その後、この第１層上に、電気絶
縁性の第２層を形成し、 −第１層および第２層をエッチングすることにより、ドレインを被覆する『煙
突』と称されるような絶縁部材を形成し、 −絶縁部材上に、電気絶縁性の第３層を形成し、 −この第３層をエッチングすることによって、スペーサを形成して、電気絶縁
アセンブリの形成を完了する。
【００２３】 好ましくは、第２層を、トランジスタのゲートを形成することを意図してその
後に形成されることとなる金属層に対しての平坦化停止層（平坦化停止層）とし
て機能させることができる。
【００２４】 この場合、第２層は、例えば、窒化シリコンまたはシリコンカーバイドから形
成される。
【００２５】 好ましくは、この場合、第１層を、バッファ層として機能させることができる
。
【００２６】 本発明による方法のある特別の実施形態においては、 −電気絶縁層を通して、ドレインにまで到達する孔を形成し、 −この孔内において、ドレインプレコンタクト層を形成する。
【００２７】 好ましくは、ゲートとドレインプレコンタクト層とを、同時に形成する。
【００２８】 好ましくは、ソースゾーンは、基板内へとこの基板に対して所定のドーピング
特性をもたらし得るようなイオンを打ち込むことによって、あるいは、この基板
上において所定のドーピング特性を有した半導体をエピタキシャル成長させるこ
とによって、形成される。
【００２９】 また、好ましくは、ドレインは、エピタキシャル成長によってあるいはイオン
打込によって、形成される。
【００３０】
【発明の実施の形態】
本発明は、添付図面を参照しつつ、本発明を限定するものではなく単なる例示
としての以下のいくつかの実施形態に関する説明を読むことにより、明瞭に理解
されるであろう。
【００３１】 図２〜図９は、本発明の主題をなす方法の一例における各ステップを概略的に
示す断面図である。本発明の主題をなす方法によれば、本発明に基づいた埋込金
属ゲートを有した縦型ＭＯＳトランジスタを得ることができる。
【００３２】 本発明によって解決される１つの問題点が、トランジスタのゲートとチャネル
との間に薄い厚さの電気絶縁体を有している場合であってさえも、縦型ＭＯＳト
ランジスタ内においてゲートとソースとの間におけるおよびゲートとドレインと
の間における浮遊キャパシタンスを低減することであることに注意されたい。
【００３３】 この問題点を解決するため、本発明においては、第１に、ゲートとドレインと
の間の被覆ゾーンを、第２に、ソースとゲートとの間の被覆ゾーンを、最小化す
ることを提案する。この目的のために、ドレインは、ゲートを被覆しつつも、で
きる限りゲートから遠くへと離される。また、ゲートを、ソースとドレインとの
双方から絶縁するために、本発明においては、２つの絶縁体からなる積層を使用
する。特に、厚い絶縁体（考慮している例においては、２つの厚い絶縁層（６６
，６７）から形成されている）と、薄い絶縁体（考慮している例においては、２
つの薄い絶縁層（７０，７２）から形成されている）と、を使用する。薄い絶縁
体は、トランジスタの性能がゲートとチャネルとの間のキャパシタンスに依存す
ることにより、ゲートとチャネルとの間に少なくとも配置される。ゲート絶縁体
が薄くなるほど、トランジスタによって生成される電流が大きくなる。厚い絶縁
体は、ゲートの下側に配置され、ゲートをソースから絶縁する。
【００３４】 加えて、本発明の主題をなすトランジスタのアーキテクチャーは、第１に、縦
型とにおいては実現が困難であるようなソース／ゲートとドレイン／ゲートとの
間の被覆ゾーン上におけるゲートのエッジ上における浮遊キャパシタンスの低減
を可能とし、第２に、ドレイン上のコンタクトポイントにおける浮遊キャパシタ
ンスの低減を可能とする。
【００３５】 図２〜図９に示された方法を実施するに際しては、単結晶半導体基板（１８）
を使用する。図示の例においては、基板（１８）は、ｐ−タイプの単結晶シリコ
ンとされている。
【００３６】 基板（１８）上においてエピタキシャル成長を行うことにより、ｎ+ タイプの
シリコン層（２０）（したがって、例えばリンやヒ素やアンチモンといったよう
なものを使用して、強くドーピングされている）を成膜する。この層（２０）は
、トランジスタのソースを形成することを意図したものである。
【００３７】 このソースを形成するためにエピタキシャル成長を使用することに代えて、基
板（１８）内に適切なイオン（例えば、リンイオンやヒ素イオンやアンチモンイ
オン）を打ち込むことができる。
【００３８】 その後、層（２０）上において、ｐ−タイプのシリコン（あるいは、ｐ−タイ
プのＳｉＧｅxＣy）からなる層（２２）を、エピタキシャル成長によって成膜す
る。この層（２２）は、トランジスタのチャネルを形成することを意図したもの
である。
【００３９】 トランジスタのドレイン（２６）は、層（２２）上においてｎ−タイプシリコ
ンからなる層（２４）をエピタキシャル成長成膜することによって、あるいは、
層（２２）に対してｎ−タイプの打込を行うことにより、層（２２）のうちのト
ランジスタチャネルに対応したゾーン（２３）の上側に層（２４）を形成するこ
とによって、形成される。このゾーン（２３）の下側において、層（２０）のゾ
ーン（２７）が、トランジスタのソースに対応している。
【００４０】 その後、ドレイン（２６）の上側に、電気絶縁アセンブリ（２８）が、以下の
ようにして形成される。
【００４１】 まず最初に、シリカ製の第１層（３０）が、ドレイン（２６）および層（２２
）の上側に成膜され、その次に、窒化シリコン製の第２層（３２）が、第１層（
３０）上に成膜される。
【００４２】 その後、エッチングを行うことにより、ドレイン（２６）上に、シリカからな
る電気絶縁ゾーン（３４）と窒化シリコンからなる電気絶縁ゾーン（３６）との
２つの電気絶縁ゾーンが形成される。これらゾーン（３４，３６）からなる積層
は、トランジスタにおいて『煙突（チムニー）』と称されるものを形成する。
【００４３】 その後、『スペーサ』と称される電気絶縁ゾーンが形成される。この目的のた
めに、先のステップに起因する構造上に、すなわち、煙突と層（２２）との上に
、シリカまたは窒化シリコンからなる層（３８）が成膜される。この層（３８）
は、２つの電気絶縁ゾーン（４２，４４）が得られるまで、エッチングされる。
２つの電気絶縁ゾーン（４２，４４）は、スペーサを形成するとともに、煙突の
両側に位置している（したがって、ドレイン（２６）の両側に位置している）。
２つの電気絶縁ゾーン（４２，４４）の上部からは、窒化シリコン製ゾーン（３
６）の上端が突出している。
【００４４】 これにより、電気絶縁アセンブリ（２８）の形成が完了する。
【００４５】 図２に示す構造が、さらに、電気絶縁アセンブリ（２８）の両側に配置された
２つの区画絶縁ゾーン（図示せず）を備えていることを明記しておく。このよう
な区画絶縁ゾーンは、例えばいわゆるＬＯＣＯＳ法を使用して、電気絶縁アセン
ブリの形成前に形成される。区画絶縁ゾーンは、形成されるトランジスタを、基
板（１８）や層（２０，２２，２４）から同様にして形成される他の同様の複数
のトランジスタ（図示せず）から電気的に絶縁することを意図したものである。
【００４６】 層（２２）においては、その後、区画絶縁ゾーンとチャネルゾーン（２３）と
の間において、２つの凹所（４６，４８）が形成される（図３）。これら凹所（
４６，４８）は、スペーサ（４２，４４）の直下に延出されており、必要であれ
ば、トランジスタのドレイン（２６）の直下にまで延出することもできる。
【００４７】 これら凹所（４６，４８）を形成するに際しては、層（２２）を、適切な時間
にわたって、区画絶縁ゾーンとスペーサとに関して選択的にかつ等方的にエッチ
ングすることができる。
【００４８】 しかしながら、図３に示すような構造に関しての幾何学的制御性を改良し得る
よう、層（２２）のゾーン（５０，５２）（図２参照）内において例えばホウ素
原子核を使用した打込といったような高照射量ｐ+ −タイプ打込を行い、これに
より、形成すべき凹所（４６，４８）に対応したゾーン（５０，５２）を形成す
ることによって、凹所（４６，４８）を形成することが好ましい。図２には、使
用されるＢ+ イオンビーム（５４）が示されている。
【００４９】 打込アニールとその後の拡散とにより、形成されるトランジスタチャネルの幅
を調節することができる。
【００５０】 その後、ゾーン（５０，５２）内において、層（２２）内のｐ−タイプシリコ
ン（打込が行われなかった場所）に対してのｐ+ シリコンの選択的エッチングを
行う。
【００５１】 この目的のために使用可能な混合物は、上記国際出願において言及されている
。
【００５２】 その後、上記選択的エッチング後に露出されたゾーンは、例えばアンモニアガ
スを使用することによって、窒素化される。これにより、凹所（４６，４８）の
側壁（４６ａ，４８ａ）上に、窒化シリコン製の非常に薄い層（５６，５８）（
図４）が形成される。側壁（４６ａ，４８ａ）は、アセンブリ（２８）の直下と
凹所の底部とに位置している。
【００５３】 その後、層（２２）内において、および、凹所（４６，４８）の底部において
、および、層（５６，５８）を貫通させて、例えばＡｓ+イオンやＰ+イオンを使
用することによって、高照射量のｎ+ タイプ打込が行われる。この打込により形
成されるゾーンは、図４において符号（６２，６４）によって示されている。
【００５４】 ドーパントの活性化後に、打ち込まれたゾーン（６２，６４）が酸化される。
これら酸化されたゾーンは、図５において符号（６６，６７）によって示されて
いる。トランジスタのソース（６８）は、図５においては、このトランジスタの
チャネル（６９）の直下に位置しており、チャネル（６９）自体は、トランジス
タのドレイン（２６）の直下に位置している。
【００５５】 その後、ゲート絶縁体が成膜される。この目的のために、厚い絶縁体を形成し
ている各ゾーン（６６，６７）上において、例えばシリカ製の薄層（７０，７２
）（図６）が成膜される。ゾーン（７０，７２）は、図６に示すように、電気絶
縁アセンブリ（２８）の下部のところにまで、延在している。
【００５６】 次に、電気絶縁アセンブリ（２８）のゾーン（３６，３４）に対してリソグラ
フィーとエッチングとを行うことにより、ドレイン（２６）のところにまで到達
する孔（７４）が形成される（図７）。その後、この孔（７４）の内部において
選択的エピタキシャル成長を行うことによって、シリコンまたはＳｉＧｅxＣyか
らなる、あるいは、コバルト、タングステン、および、チタンの中から選択され
た金属からなる、ドレインプレコンタクト層（７６）が形成される。この層の厚
さは、調節可能である。
【００５７】 金属をエピタキシャル成長させる場合には、この金属とドレイン（２６）との
間の境界部分にシリサイドを形成することができることに注意されたい。
【００５８】 その後、トランジスタゲートが、ドレインプレコンタクトを完成させつつ、電
気絶縁アセンブリ（２８）の両側に形成される（図７）。
【００５９】 ゲートが、必ずしも金属性ではないことを指摘しておく。ゲートは、ｎタイプ
の（あるいは、ｐタイプの）チャネルを有したトランジスタにおいては、例えば
ＬＰＣＶＤ法を使用して成膜することによって、ｎ+ にドーピングされた（ある
いは、ｐ+ にドーピングされた）多結晶シリコンから形成することができる。
【００６０】 一般的に、ゲートは、例えば、ドーピングされた半導体材料やシリコンやゲル
マニウムから形成することができる。
【００６１】 ある有利な実施形態においては、（ドレインプレコンタクトを完成させつつ）
ゲートを形成するために、図７において得られた構造上において、例えば化学気
相蒸着法を使用することによって、例えば、コバルト、タングステン、および、
チタンの中から選択された金属が、成膜される。成膜された金属は、窒化シリコ
ン製ゾーン（３６）の上面よりも上に突出する。
【００６２】 その後、この突出した金属部分が、平坦化される。すなわち、ゾーン（３６）
を、研磨プロセスに対しての停止層として機能させることによって、研磨を行う
ことにより、平坦化される。図８は、平坦化された金属層（７７）を示している
。この金属層（７７）は、アセンブリ（２８）の両側において孔（７４）内に延
在している。
【００６３】 ゾーン（３４）は、電気絶縁層として機能するだけでなく、バッファ層として
も機能する。
【００６４】 エピタキシャル成長とエッチングとによって窒化シリコンをドレイン（２６）
上に直接的に形成し、その後、埋込シリカを熱酸化によって形成するといったこ
とをもし行うのであれば、欠陥が生成してしまう。
【００６５】 金属の成膜によって層（７７）を形成する前には、それまでのステップの結果
としてスペーサ（４２，４４）の直下に存在しているキャビティ（７８，８０）
（図７）を、金属でもって充填することができる（必須ではない）。この目的の
ために、例えば、コバルト、タングステン、または、チタンの化学気相蒸着が、
使用される。
【００６６】 図８においては、この成膜によって形成された金属層（８２）が示されている
。この金属は、スペーサ（４２，４４）の側面と層（７０，７２）の表面とを被
覆しつつ、キャビティ（７８，８０）を充填する。
【００６７】 このような層（８２）を形成する代わりに、考慮している金属からなる層（８
４）でもって、孔（７４）の内面と、孔（７４）内に形成された層（７６）と、
の双方を被覆することができる。あるいは、層（８２，８４）を同時に形成する
ことさえ可能である。
【００６８】 その後、トランジスタに対しての各コンタクトが、形成される。
【００６９】 この目的のために、図８の構造全体が、リンまたはホウ素によってドーピング
されたシリカガラスからなる電気絶縁層（８６）（図９）によって被覆される。
その後、この電気絶縁層（８６）を直角に貫通し、金属層（７７）のうちの、ト
ランジスタのゲートに対応した２つのゾーン（７７ａ，７７ｂ）のそれぞれに開
口した２つの開口、および、金属層（７７）のうちの、トランジスタのドレイン
プレコンタクトに対応したゾーン（７７ｃ）に開口した１つの開口と、が形成さ
れる。
【００７０】 これら３つの開口は、化学気相蒸着により金属によって充填される。これによ
り、２つのゲートコンタクト（８８，９０）と、ドレインコンタクト（９２）と
、が形成される。
【００７１】 層（８６）の表面上において、コンタクト（８８，９０，９２）のそれぞれに
対して当接する３つの金属配線層（９４，９６，９８）が形成される。
【００７２】 トランジスタのソースコンタクトは、図示されていない。このソースコンタク
トを得るために、基板（１８）の底面上に、金属層を形成することができる。
【００７３】 このようにして、本発明による、埋込金属性ゲートを備えた縦型ＭＯＳトラン
ジスタの形成が、完了する。
【００７４】 説明した例においては、基板として、ｐ−タイプシリコンを使用した。しかし
ながら、本発明が、ｎ−タイプシリコンからなる基板を使用したトランジスタお
よびその製造方法を包含するものであることは、明らかである。その場合には、
ｐ+ −タイプのシリコンからなるソースが形成され、ｎ−タイプのシリコンまた
はｎ−タイプのＳｉＧｅxＣyからなるチャネルが形成され、ｐ−タイプのシリコ
ンからなるドレインが形成される。明らかなように、他の任意の適切な半導体（
ｎ−タイプまたはｐ−タイプ）を使用することによって、トランジスタを形成す
ることができる。
【００７５】 本発明を適用する場合には、ｎ−チャネルトランジスタを得るためには、第１
ゲート金属を使用することが有利であり、ｐ−チャネルトランジスタを得るため
には、第１ゲート金属とは異なる第２ゲート金属を使用することが有利であり、
互いに対抗したしきい値が得られることを明記しておく。
【００７６】 次に、図９を参照することによって、本発明のさらなる可能性について説明す
る。図９においては、トランジスタは、平面に沿った横断面によって示されてお
り、この平面の軸（δ）が考慮されている。この軸は、基板（１８）の表面に対
して実質的に平行であるとともに、図９において右側を向いている。ゲートがス
ペーサ（４２，４４）によって保護されていることにより、軸（δ）上における
ゲートの右端（Ｅ）の突出部分と、ドレインの右端（Ｏ）（軸（δ）の原点）と
、の間の距離（Δ）は、図９の例では正とされているけれども、絶縁アセンブリ
（２８）の直下において凹所（４６，４８）（図３）を十分に潜り込ませるよう
にしてこれら凹所を形成することによって、皆無とすることができ、また、負と
さえすることができる。
【００７７】 図１０は、本発明による、金属ゲートを有した縦型ＭＯＳトランジスタの一例
に関しての、埋込レイアウトを示す概略的な部分的平面図である。
【００７８】 図１０においては、トランジスタに関し、ソース（１００）と、ドレイン（１
０２）と、ゲート（１０４）と、を示している。符号（１０６，１０８，１１０
）は、それぞれ、ドレインコンタクト、ゲートコンタクト、および、ソースコン
タクト、を示している。符号（１１２）は、ドレインプレコンタクトを示してお
り、符号（１１４）は、図９におけるアセンブリ（２８）（絶縁体（４２，４４
）を含む）に対応したシリコンピラー（あるいは、シリコン製支柱）を示してい
る。
【００７９】 トランジスタが形成されている基板は、図示されていない。
【００８０】 従来の横型ＭＯＳトランジスタのサイズと比較して、占有される表面積が、少
なくとも２分の１以下へと、低減される。与えられたドレインサイズに対し、ト
ランジスタの幅は、ゲート（１０４）が４面においてシリコンピラー（１１４）
を『囲んでいる』ことにより、従来のトランジスタよりも、４倍大きくなる。ゲ
ートエッジからドレインまでのクリアランス（すなわち、アセンブリ（２８）の
エッジ（図９参照）からゲート（１０４）のエッジ（図１０参照）を離間させて
いる空間）は、最大の場合であっても、レベル間のリソグラフィーによってもた
らされる位置決め許容誤差に等しい。すなわち、ドレインのレベルに対してゲー
トのレベルを位置決めするために使用されるリソグラフィーによってもたらされ
る位置決め許容誤差に等しい。
【００８１】 図１１Ａは、本発明によるトランジスタの一部を示す断面図である。この図１
１Ａは、ドレインに対してのゲートの『位置ズレ』が、皆無である例を示してい
る。
【００８２】 本発明においては、金属残留物がスペーサの下方になおも残留することによっ
てドレインを被覆するゲートを形成し得ることにより、ゲートとドレインとの間
のゼロクリアランスを可能とすることができる。
【００８３】 これにより、従来技術よりも小さなサイズのトランジスタを形成することがで
きる。ゲートのコンパクトさにおける利得量は、ゲートの厚さに実質的に等しい
。
【００８４】 図１１Ｂは、図１１Ａに示すトランジスタの一部を概略的に示す平面図である
。図１１Ａは、図１１ＢにおけるＡ−Ａ断面に対応している。
【００８５】 図１１Ａおよび図１１Ｂにおいて、符号（１１５）は、平坦化の残留物とコン
タクト金属とゲート金属とを示している。
【００８６】 図１１Ａにおいて、平坦化およびコンタクト金属は、符号（７７ｂ）に対応し
ている。層（８２）は、ゲート金属に対応している。また、絶縁層（８６）が示
されている。
【００８７】 図１１Ｂは、ソース（１００）と、ドレイン（１０２）と、ゲート（１０４）
と、ドレインコンタクト（１０６）と、ゲートコンタクト（１０８）と、ソース
コンタクト（１１０）と、ドレインプレコンタクト（１１２）と、シリコンピラ
ー（１１４）と、を示している。
【００８８】 本発明においては、ＣＭＯＳ技術に対して、二重金属ゲートを適用することが
できる。この技術においては、ｎ−チャネルＭＯＳトランジスタに対してのｎ+
−タイプ抽出電位を有した金属と、ｐ−チャネルＭＯＳトランジスタに対しての
ｐ+ −タイプ抽出電位を有した金属と、を使用する。
【００８９】 この目的のために、孔（７４）の底面上におけるエピタキシャル成長ステップ
（図７）後に、ゲート材料のマスキングによってあるいは犠牲とされる側におい
て平坦化されたゲートのマスキングによってＨｉＫ（高誘電定数を有した材料）
をエッチングから保護する窒化シリコン層を、成膜する。トランジスタの各金属
層の研磨後に、それらは、所望の側において、窒化シリコンに対して選択的に、
湿式プロセスによって除去される。絶縁層（８６）の形成後に、図１２において
概略的に示すような本発明によるＸタイプの縦型ＭＯＳトランジスタが、得られ
る。
【００９０】 図１３に示すような本発明によるＸ￣（Ｘバー：Ｘの相補体）タイプの縦型Ｍ
ＯＳトランジスタを得るためには、ゲート金属（７７ａ，７７ｂ，７７ｃ）は、
所望とされる側において、窒化シリコン層（１１６）によって保護される。
【００９１】 したがって、窒化シリコン層（１１６）は、符号（７７ａ，７７ｂ，７７ｃ）
によって表された金属である第２金属に対しての、研磨停止層として機能する。
【図面の簡単な説明】
【図１】 公知の縦型ＭＯＳトランジスタを概略的に示す断面図である。
【図２】 本発明による方法を具現した特定の実施形態における各ステップ
を概略的に示す断面図である。
【図３】 本発明による方法を具現した特定の実施形態における各ステップ
を概略的に示す断面図である。
【図４】 本発明による方法を具現した特定の実施形態における各ステップ
を概略的に示す断面図である。
【図５】 本発明による方法を具現した特定の実施形態における各ステップ
を概略的に示す断面図である。
【図６】 本発明による方法を具現した特定の実施形態における各ステップ
を概略的に示す断面図である。
【図７】 本発明による方法を具現した特定の実施形態における各ステップ
を概略的に示す断面図である。
【図８】 本発明による方法を具現した特定の実施形態における各ステップ
を概略的に示す断面図である。
【図９】 本発明による方法を具現した特定の実施形態における各ステップ
を概略的に示す断面図である。
【図１０】 本発明によるトランジスタの一部を概略的に示す平面図である
。
【図１１】 図１１Ａは、ゲートとドレインとの間のクリアランスが皆無と
されているような本発明によるトランジスタを概略的に示す断面図であり、図１
１Ｂは、図１１Ａに示すトランジスタの一部を概略的に示す平面図である。
【図１２】 図１３のトランジスタと相補的であるような本発明によるＭＯ
Ｓトランジスタを概略的に示す断面図である。
【図１３】 図１２のトランジスタと相補的であるような本発明によるＭＯ
Ｓトランジスタを概略的に示す断面図である。
【符号の説明】
１８ 半導体基板 ２３ チャネルゾーン ２６ ドレイン ２７ ソースゾーン ２８ 電気絶縁アセンブリ ３０ 第１層 ３２ 第２層 ３４ 電気絶縁ゾーン（絶縁部材） ３６ 電気絶縁ゾーン（絶縁部材） ３８ 層（第３層） ４２ スペーサ、絶縁体（電気絶縁ゾーン） ４４ スペーサ、絶縁体（電気絶縁ゾーン） ４６ 凹所 ４６ａ 側壁 ４８ 凹所 ４８ａ 側壁 ６６ 電気絶縁性の厚い層 ６７ 電気絶縁性の厚い層 ６８ ソース ６９ チャネル ７０ 電気絶縁性薄層 ７２ 電気絶縁性薄層 ７４ 孔 ７７ 金属層 ７７ａ ゲートに対応したゾーン（ゲート） ７７ｂ ゲートに対応したゾーン（ゲート） ７７ｃ ゾーン（ドレインプレコンタクト層） ７８ キャビティ ８０ キャビティ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 Ｈ０１Ｌ 29/78 ６５２Ｌ ６５２Ｍ ６５２Ｔ ６５３ ６５３ ６５３Ｂ ３０１Ｘ 21/336 ６５８Ｅ ６５８Ｆ ６５８Ｇ ３０１Ｂ Ｆターム(参考） 5F140 AA11 AA39 AC23 BA01 BA16 BB01 BB02 BB04 BC12 BD07 BD11 BF01 BF04 BF05 BF07 BF42 BF44 BF51 BG08 BG12 BG14 BG27 BG28 BH02 BH05 BH07 BH18 BH26 BH30 BH47 BJ04 BJ05 BJ07 BJ11 BJ15 BJ17 BJ27 BK17 BK23 BK28 BK30 CB01 CE20 CF00

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 縦型ＭＯＳタイプのトランジスタであって、 −半導体基板（１８）と、 −この半導体基板内に形成されたまたはこの半導体基板上に形成された、半導
    体材料からなるソース（６８）と、 −このソース上に形成されるとともに、前記ソースとは逆極性のドーピングタ
    イプとされた半導体材料から形成されたチャネル（６９）と、 −このチャネル上に形成されるとともに、前記ソースと同じ極性のドーピング
    タイプとされた半導体材料から形成されたドレイン（２６）と、 −前記チャネルおよび前記ドレインの両側に形成されるとともに、前記ソース
    および前記チャネルおよび前記ドレインから電気的に絶縁されたゲート（７７ａ
    ，７７ｂ）と、 を具備してなるトランジスタにおいて、さらに、 −前記ドレイン上に形成されるとともに、前記ドレインの両側に位置した電気
    絶縁ゾーン（４２，４４）を備えている電気絶縁アセンブリ（２８）と、 −前記チャネルの両側において前記電気絶縁アセンブリの直下において延在す
    るキャビティ（７８，８０）と、 を具備するとともに、 前記ゲートが、前記電気絶縁アセンブリの両側に形成され、 前記ゲートの複数の部分が、前記キャビティの内部に位置し、 電気絶縁性薄層（７０，７２）が、前記チャネルと、前記ゲートの前記複数の
    部分と、の間において少なくとも延在しており、 さらなる電気絶縁性の厚い層（６６，６７）が、前記ゲートと前記ソースとの
    間に延在していることを特徴とするトランジスタ。
  2. 【請求項２】 請求項１記載のトランジスタにおいて、 前記ゲート（７７ａ，７７ｂ）が、金属性材料から形成されていることを特徴
    とするトランジスタ。
  3. 【請求項３】 請求項１に記載された縦型ＭＯＳタイプのトランジスタを製
    造するための方法であって、 −半導体基板（１８）と、ソースゾーン（２７）と、チャネルゾーン（２３）
    と、このチャネルゾーン上に配置されたドレインと、を備えてなる構造を形成し
    、 −前記ドレイン上において、前記ドレインの両側に位置した電気絶縁ゾーン（
    ４２，４４）を備えている電気絶縁アセンブリ（２８）を形成し、 −得られた構造に関し、前記電気絶縁アセンブリの両側において、２つの凹所
    （４６，４８）を形成し、この場合、これら凹所（４６，４８）の各側壁（４６
    ａ，４８ａ）のうちの、前記電気絶縁アセンブリに最も近接した部分を、前記チ
    ャネルゾーンの両側において前記電気絶縁アセンブリの直下に位置させ、これに
    より、キャビティ（７８，８０）を形成し、 −前記凹所の少なくとも前記側壁上に、電気絶縁層（７０，７２）を形成する
    とともに、前記凹所の底部に、さらなる電気絶縁層（６６，６７）を形成し、 −前記トランジスタの前記ゲート（７７ａ，７７ｂ）を、前記電気絶縁アセン
    ブリの両側において前記キャビティ内へと届くようにして形成する、 ことを特徴とする方法。
  4. 【請求項４】 請求項３記載の方法において、 前記電気絶縁アセンブリを形成するに際して、 −構造上において、電気絶縁性の第１層（３０）を形成し、その後、この第１
    層上に、電気絶縁性の第２層（３２）を形成し、 −前記第１層および前記第２層をエッチングすることにより、前記ドレインを
    被覆する絶縁部材（３４，３６）を形成し、 −該絶縁部材上に、電気絶縁性の第３層（３８）を形成し、 −この第３層をエッチングすることによって、電気絶縁ゾーン（４２，４４）
    を形成して、前記電気絶縁アセンブリの形成を完了する、 ことを特徴とする方法。
  5. 【請求項５】 請求項４記載の方法において、 前記第２層を、前記トランジスタの前記ゲート（７７ａ，７７ｂ）を形成する
    ことを意図してその後に形成されることとなる金属層（７７）に対しての平坦化
    停止層として機能させ得ることを特徴とする方法。
  6. 【請求項６】 請求項３〜５のいずれか１項に記載の方法において、 −前記電気絶縁アセンブリを通して、前記ドレインにまで到達する孔（７４）
    を形成し、 −この孔内において、ドレインプレコンタクト層をなす層（７７ｃ）を形成す
    る、 ことを特徴とする方法。
  7. 【請求項７】 請求項６記載の方法において、 前記ゲート（７７ａ，７７ｂ）を、前記ドレインプレコンタクト層（７７ｃ）
    と同時に形成することを特徴とする方法。
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