KR0155840B1 - 모스 트랜지스터 및 그 제조방법 - Google Patents

모스 트랜지스터 및 그 제조방법

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KR0155840B1 KR1019950019038A KR19950019038A KR0155840B1 KR 0155840 B1 KR0155840 B1 KR 0155840B1 KR 1019950019038 A KR1019950019038 A KR 1019950019038A KR 19950019038 A KR19950019038 A KR 19950019038A KR 0155840 B1 KR0155840 B1 KR 0155840B1
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Abstract

모스(MOS) 트랜지스터 및 그 제조방법이 기재되어 있다. 이는, 반도체기판, 상기 반도체기판 상에 형성된 매몰절연층, 상기 매몰절연층상에 형성된 비트라인, 상기 비트라인 상에 형성되고 그 내부에 콘택홀이 형성되어 있는 절연층, 상기 콘택홀의 내부 및 상기 절연층의 상부 일부 영역까지 신장되어 형성된 트랜지스터의 채널 도전층, 상기 채널 도전층 상에 형성된 게이트 절연막, 상기 게이트 절연막 상에 상기 비트라인과 수직한 방향으로 형성된 게이트 도전층을 구비한다.
따라서, 문턱전압의 변화량이 감소하게 되며, 공정의 단순화가 가능하다.

Description

모스(MOS) 트랜지스터 및 그 제조방법
제 1 도는 종래 일반적인 MOS 트랜지스터를 도시한 단면도.
제 2 도는 종래의 SOI 구조로 형성된 MOS 트랜지스터를 도시한 단면도.
제 3 도는 본 발명의 일 실시예에 따른 MOS 트랜지스터를 도시한 단면도.
제 4a 도 내지 제 4g 도는 본 발명의 일 실시예에 따른 MOS 트랜지스터를 제조하는 방법을 설명하기 위한 공정 순서도
본 발명은 모스(MOS) 트랜지스터 및 그 제조방법에 관한 것으로, 특히 실리콘 온 인슐레이터(Silicon On Insulator, 이하 SOI라 한다.) 구조의 모스 트랜지스터 및 그 제조방법에 관한 것이다.
일반적으로 반도체 메모리 소자의 셀 트랜지스터는 모스(이하 MOS라 한다) 트랜지스터로 형성되며, 이는 반도체기판에 기판과 반대의 도전형 불순물을 이온주입하여 형성된 소오스, 드레인과, 상기 소오스와 드레인 사이에 형성되는 채널 및 상기 기판 상에 게이트절연막을 개재하여 형성된 게이트로 이루어진다.
제 1 도는 종래 일반적인 MOS 트랜지스터를 도시한 단면도로서, 도면부호 1은 반도체 기판을, 3은 게이트 산화막을, 5는 게이트 도전층을, 7 및 9 는 소오스 및 드레인을 각각 나타낸다.
상기 종래의 일반적인 MOS 트랜지스터를 이용하여 반도체 메모리 장치의 셀 트랜지스터를 형성할 경우 고집적화에 따라 다음의 문제점들이 발생하게 된다.
첫째, 소자와 소자의 분리를 위한 소자분리영역이 필요하므로 고집적화를 위한 칩 사이즈의 축소 측면에서 불리하다. 둘째, 전류 구동성을 증가시키기 위해 채널 폭을 감소시키다 보면 필드 산화막 가장자리에서의 고전계(High electrin field)에 기인된 핫 캐리어 효과(hot carrier effect)의 증가로 트랜지스터의 신뢰성이 감소된다.
셋째, 기판의 비교적 넓은 영역에 공핍영역이 형성되므로 많은 전하들이 문턱전압에 영향을 주게 되므로 서브-스레쉬홀드 스윙(subthreshold swing)이 크다.
넷째, 상기 MOS 트랜지스터를 CMOS에 적용할 경우 기생 접합 트랜지스터의 동작에 의한 래치-업이 발생되어 소자의 신뢰성에 악영향을 미친다.
따라서, 최근에는 칩 크기를 감소시킬 수있고, 래치-업(latch-up) 등의 기생효과를 없애는 효과가 있는 SOI 구조의 MOS 트랜지스터에 대한 연구가 많이 진행되고 있다. SOI 기술은 반도체기판상에 형성되는 반도체 소자들을 보다 효과적으로 상호 분리하기 위한 기술로서, 실리콘기판 위에 매몰산화막(buride oxide)을 형성한 후, 이 매몰산화막 상에 부분적으로 상위 실리콘층을 형성하고, 이어서 이 상위 실리콘층에 반도체 소자를 형성하는 기술이다.
제 2 도는 종래의 SOI 구조로 형성된 MOS 트랜지스터를 도시한 단면도로서, 도면부호 11은 반도체 기판을, 13은 매몰절연층을, 15는 실리콘층을, 17은 게이트절연막을, 19는 게이트도전층을, 21 및 23은 소오스 및 드레인을 각각 나타낸다.
상기 SOI 구조에 의한 MOS 트랜지스터는 매몰절연층(13) 상에 적층되어 있는 실리콘층에 형성되어 있고, 게이트도전층(19)의 하부에 있는 실리콘층은 채널영역이 되고, 이 채널영역의 좌, 우에 있는 실리콘층은 소오스 및 드레인(21 및 23)이 된다.
상기 SOI 구조는 접합분리(Junction Isolation) 기술로 형성된 반도체 소자에 비해 빛에 강하고 높은 공급전압에 강한 특성을 나타낸다. 또한 일반적으로, 벌크 실리콘 상에 형성된 반도체 소자보다 SOI 상에 형성된 반도체 소자가 결과적으로 요구하는 공정수가 작으며, IC 칩 내에 형성된 반도체 소자들 간에 나타나는 용량성 결합(capacitive Coupling)이 줄어드는 잇점이 있다. 또한 박막의 SOI 소자는 서브-스레쉬홀드 스윙(subthreshold swing)의 향상, 높은 전하의 이동도(mogility), 및 핫-캐리어 효과(hot-carrier effect)의 감소 등 기존의 벌크 소자에 비해 월등한 특성을 갖는다.
그러나, 상기 종래의 일반적인 SOI 구조의 MOS 트랜지스터로 고집적화된 메모리 장치의 셀 트랜지스터를 형성하는 데에도 한계가 발생한다. 1기가비트 이상 집적도가 증가함에 따른 칩 사이즈의 감소에 의해 발생되는 문제점, 특히 짧은 채널 효과(short channel effect)에 의해 발생되는 트랜지스터 문턱전압의 불안정, 등을 해결할 수 없다.
따라서, 본 발명의 목적은 상기 종래의 문제점을 해결할 수 있는 SOI 구조의 MOS 트랜지스터를 제공하는 것이다.
본 발명의 다른 목적은 상기 SOI 구조의 MOS 트랜지스터를 제조하는데 적합한 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명은, 반도체기판; 상기 반도체기판 상에 형성된 매몰절연층; 상기 매몰절연층 상에 형성된 비트라인; 상기 비트라인 상에 형성되고 그 내부에 콘택홀이 형성되어 있는 절연층; 상기 콘택홀의 내부 및 상기 절연층의 상부 일부영역까지 신장되어 형성된 트랜지스터의 채널 도전층; 상기 채널 도전층 상에 형성된 게이트 절연막; 상기 게이트 절연막 상에 상기 비트라인과 수직한 방향으로 형성된 게이트 도전층을 구비하는 것을 특징으로 하는 셀 트랜지스터를 제공한다.
본 발명의 바람직한 실시예에 의하면, 절연층 내부에 형성된 상기 콘택홀은 원통형으로 형성되고, 상기 채널 도전층은 인접하는 트랜지스터의 채널 도전층과 일정거리 이격되도록 패터닝되어 상기 인접하는 트랜지스터와 전기적으로 절연된다.
상기 비트라인은 서로 다른 유전율을 갖는 두 층으로 형성되고, 그 상부층의 유전율이 크며, 다결정실리콘으로 형성된 상부층과 텅스텐실리사이드로 형성된 하부층의 이중층 구조를 가질 수 있다.
상기 채널 도전층은 다결정실리콘으로 형성되며, 에피택셜 성장법을 이용하여 형성된 것이거나, MBE(Molecular Beam Epitaxial) 방법으로 형성된 것이 바람직하다.
한편, 본 발명에 따른 셀 트랜지스터는 상기 채널 도전층 및 게이트 도전층의 경계 가장자리에서 발생되는 전기장을 감소시키기 위해 상기 채널 도전층 및 게이트 전극 상에 산화막이 형성되어 있을 수 있으며, 이때 상기 산화막은 50Å∼100Å의 두께로 형성된다. 또한, 본 발명에 따른 셀 트랜지스터는 상기 채널 도전층 상에 평탄화층을 개재하여 상기 절연층 상부 채널 도전층의 일측과 접촉되도록 형성된 스토리지 전극을 더 구비하거나, 상기 채널 도전층 상에 평탄화층을 개재하여 상기 절연층 상부 채널 도전층의 양측과 접촉되도록 형성된 스토리지 전극을 더 구비할 수 있다.
상기 다른 목적을 달성하기 위하여 본 발명은, 반도체 기판상에 매몰절연층을 형성하는 단계; 상기 매몰절연층 상에 비트라인을 형성하는 단계; 상기 비트라인 상에 절연층을 형성하는 단계; 상기 절연층에 상기 비트라인의 일부를 노출시키는 콘택홀을 형성하는 단계; 콘택홀이 형성된 상기 결과물 상에 채널 도전층을 형성하는 단계; 상기 채널 도전층 상에 게이트 산화막을 형성하는 단계; 및 상기 게이트 산화막 상에 게이트 도전층을 형성하는 단계를 구비하는 것을 특징으로 하는 셀 트랜지스터 제조방법을 제공한다.
바람직한 실시예에 의하면, 상기 게이트 도전층을 형성하는 단계후, 게이트 도전층이 형성된 상기 결과물 상에 절연물을 증착하여 평탄화층을 형성하는 단계;
상기 평탄화층 내에 상기 채널 도전층의 일부를 노출시키는 콘택홀을 형성하는 단계; 및
상기 결과물 상에 도전물을 증착하여 스토리지 전극을 형성하는 단계를 더 구비할 수있다.
또한 상기 콘택홀은 원통형으로 형성하며, 상기 게이트 도전층은 원통형으로 형성된 상기 채널 도전층의 상부를 채우도록 형성하는 것이 바람직하다.
본 발명에 의하면, 문턱전압을 제어하는 공핍영역이 감소하기 때문에 문턱전압의 변화량이 감소하게 되며, 개개의 소자가 절연되도록 패터닝되어 소자간의 분리를 위한 사진식각 공정을 필요로하지 않으므로 공정의 단순화가 가능하다.
이하, 첨부한 도면을 참고하여 본 발명의 일 실시예를 상세하게 설명하고자 한다.
제 3 도는 본 발명의 일 실시예에 따른 SOI 구조의 MOS 트랜지스터를 도시한 단면도이다.
도면부호 50은 반도체 기판을, 52는 매몰절연층을, 54는 비트라인을, 56은 절연층을, 58은 채널 도전층을, 60은 게이트 절연막을, 62는 게이트 도전층을, 64는 평탄화층을, 66은 스토리지전극을 각각 나타낸다.
여기에서, 상기 절연층(56)내에 형성된 콘택홀을 통해 상기 채널도전층(58)과 상기 비트라인(54)이 접속된다. 따라서, 상기 콘택홀 저변에서 상기 비트라인(54)과 인접하는 부분의 상기 채널도전층(58)이 트랜지스터의 드레인이 된다. 또한, 절연층(56) 상부에 형성된 상기 채널도전층(58)이 접속되는상기 채널도전층(66)이 트랜지스터의 소오스가 된다.
한편, 전류의 흐름을 보다 원활하게 하고 게이트 산화막 형성시 그 두께를 균일하게 형성할 수 있도록 상기 절연층(56) 내에 형성된 콘택홀을 원통형으로 형성할 수 있다.
상기 채널 도전층(58)은 인접하는 트랜지스터와 전기적으로 절연되도록 패터닝하는 것이 바람직하며, 다결정실리콘으로 형성될 수 있다. 또한 상기 채널 도전층(58)은 에피택셜 성장법을 이용하여 형성되거나, MBE(Moleculer Beam Epitaxial) 방법으로 형성될 수 있다.
상기 비트라인(54)은 서로 두 도전츠응로 형성될 수 있으며, 다결정실리콘으로 형성된 상부층과 텅스텐실리사이드로 형성된 하부층의 이중층 구조를 가질 수 있다.
한편, 상기 채널 도전층(58) 및 게이트 도전층(62)의 경계 자리에서 발생되는 전기장을 감소시키기 위해 상기 채널 도전층 및 게이트 전극 상에 산화막이 형성될 수 있으며, 상기 산화막은 50Å∼100Å의 두께로 형성된 것이 바람직하다.
제 4a 도 내지 제 4g 도는 본 발명의 일실시예에 따른 SOI 구조의 MOS 트랜지스터를 제조하는 방법을 설명하기 위한 공정순서도이다.
제 4a 도는 매몰절연층(52)을 형성하는 단계를 도시한 단면도로서, 반도체기판(50) 상에 절연물, 예컨대 산화물을 통상의 열산화공정 또는 CVD 방법을 이용하여 매몰절연층(52)을 형성한다.
제 4b 도는 비트라인(54) 및 절연층(56)을 형성하는 단계를 도시한 단면도로서, 상기 매몰절연층(52) 상에 도전물, 예컨대 다결정실리콘을 증착한 다음 패터닝하여 비트라인(54)을 형성한다. 이어서, 상기 비트라인(54)상에, 절연물 예컨대 질화물을 증착하여 절연층(56)을 형성한다.
여기에서, 상기 비트라인(54)은 서로 다른 두 도전층, 예컨대 다결정실리콘으로 형성된 상부층과 텅스텐실리사이드로 형성된 하부층의 이중층 구조로 형성할 수 있다.
제 4C 도는 절연층(56)을 패터닝하여 콘택홀(h)을 형성하는 단계를 도시한 단면도로서, 상기 절연층(56)상에 포토레지스트를 도포한 다음, 패터닝하여 제1 포토레지스트 패턴(57)을 형성하고, 상기 제1 포토레지스트 패턴(57)을 식각 마스크로사용하여 상기 절연층(56)을 식각함으로써 상기 비트라인(54)의 일부를 노출시키는 콘택홀(h)을 형성한다.
이때, 전류의 흐름을 보다 원활하게 하고 게이트 산화막 형성시 그 두께를 균일하게 형성할 수 있도록 상기 콘택홀(h)을 원통형으로 형성할 수 있다.
여기에서, 이후 형성될 채널도전층과의 오믹콘택을 형성하기 위해 즉, 접촉저항을 감소시키기 위해 상기 콘택홀(h)에 의해 노출된 상기 비트라인(54)에 불순물, 예컨대 비소(As) 등의 n형의불순물을 이온주입하거나, 포클(POCl3)을 침적하여 상기 비트라인의 도전성을 증가시킬 수 있다. 한편, 상기 비트라인(54) 상에 고농도로 도우프된 다결정실리콘층을 화학기상증착방법을 이용하여 형성하거나 에피택셜층을 형성할 수도 있다.
제 4d 도는 채널도전층(58)을 형성하는 단계를 도시한 단면도로서, 콘택홀이 상기 제1 포토레지스트 패턴(57)을 제거한 다음, 상기 콘택홀 내부 및 상기 절연층(56)상에 도전물, 예컨대 불순물이 도우프된 다결정실리콘을 증착하여 채널도전층(58)을 형성한다. 이어서, 상기 채널도전층(58)상에 포토레지스트를 도포한 다음, 패터닝하여 제2 포토레지스트 패턴(59)을 형성한다.
여기에서, 상기 채널 도전층(58)은 CVD 방법을 이용하거나, MBE 방법을 이용하여 n형 또는 p형 불순물로 도우프된 다결정실리콘으로 형성할 수 있다. 또한 상기 채널도전층(58)은 n형의 불순물이 도우프된 에패택셜층으로 형성할 수도 있다.
상기 채널도전층(58)과 상기 비트라인(54)은 상기 콘택홀(h)을 통해 접속되며, 상기 콘택홀 저변에서 상기 비트라인(54)과 인접하는 상기 채널도전층(58)이 트랜지스터의 드레인이 된다. 또한, 상기 제2 절연층(56) 상부에 형성된 상기 채널도전층(58)이 트랜지스터의 소오스가 되어 커패시터의 스토리지 전극과 접속된다.
제 4e 도는 채널 도전층(58)을 패터닝하고 게이트 절연막(60)을 형성하는 단계를 도시한 단면도로서, 상기 제2 포토레지스트 패턴(59)을 식각마스크로 사용하여 식각한 다음, 상기 채널도전층(58) 상에 통상의 열산화공정을 이용하여 게이트 절연먁(60)을 형성한다.
여기에서 상기 채널 도전층(58)은 상기 절연층(56) 상부의 일부에만 형성되도록 패터닝되어 인접하는 트랜지스터의 채널도전층(도시되지 않음)과 전기적으로 절연된다.
제 4f 도는 게이트 도전층(62)을 형성하는 단계를 도시한 단면도로서, 채널도전층(58)이 형성된 상기 결과물 상에, 예컨대 다결정실리콘을 증착한 다음, 패터닝하여 게이트 도전층(62)을 형성한다.
여기에서, 상기 게이트 도전층(62)은 상기 콘택홀에 의해 오목하게 형성된 부위를 매몰할 수 있으며, 상기 채널도전층(58) 상에 일정한 두께를 갖도록 오모갛ㄴ 형태로 형성할 수 도 있다.
한편, 필요에 따라서 상기 채널 도전층(58)과 상기 게이트 도전층(62)의 가장자리에서 소자의 동작시 발생하게 될 전기장을 감소시키기 위해 게이트 도전층이 형성된 상기 결과물 상에 산화막을 50Å∼100Å의 두께로 형성할 수 있다.
제 4g 도는 커패시터의 스토리지 전극(66)을 형성하는 단계를 도시한 단면도로서, 게이트 도전층(62)이 형성된 상기 결과물 상에 절연물, 예컨대 BPSG를 도포하여 상기 결과물의 표면을 평탄화시키는 평탄화층(64)을 형성한 다음, 트랜지스터의 소오스에 해당하는 상기 채널도전층(58)의 일부를 노출시키도록 상기 평탄화층(64)을 식각한다. 이어서, 상기 평탄화층(64) 상에 도전물, 예컨대 불순물이 도우프된 다결정실리콘을 증착하여 상기 채널도전층(58)과 접속되는 스토리지 전극(66)을 형성한다.
여기에서, 상기 채널도전층(58) 중에서 상기 스토리지 전극(66)과 접속되는 부분이 트랜지스터의 소오스에 해당되며, 스토리지 전극과 소오스가 게이트 도전층을 중심으로 좌측 및 우측의 두 부분에서 접촉되므로 전류 능력이종래에 비해 커진다.
한편, 상기 스토리지전극(66)은 상기 채널도전층(58)의 한 부분, 예컨대 게이트 도전층을 중심으로 좌측에 형성되어 있는 채널도전층과 접속될 수도 있다.
본 발명에 의하면, 문턱전압을 제어하는 공핍영역이 감소하기 때문에 문턱전압의 변화량이 감소하게 되며, 개개의 소자가 절연되도록 패터닝되어 소자간의 분리를 위한 사진식각 공정을 필요로 하지 않으므로 공정의 단순화가 가능하다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명이 속한 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의해 가능함은 명백하다.

Claims (16)

  1. 반도체기판; 상기 반도체기판 상에 형성된 매몰절연층; 상기 매몰절연층 상에 형성된 비트라인; 상기 비트라인 상에 형성되고 그 내부에 콘택홀이 형성되어 있는 절연층; 상기 콘택홀의 내부 및 상기 절연층의 상부 일부 영역까지 신장되어 형성된 트랜지스터의 채널 도전층; 상기 채널 도전층 상에 형성된 게이트 절연막; 상기 게이트 절연막 상에 상기 비트라인과 수직한 방향으로 형성된 게이트 도전층을 구비하는 것을 특징으로 하는 셀 트랜지스터.
  2. 제1항에 있어서, 상기 절연층 내부에 형성된 상기 콘택홀은 원통형인 것을 특징으로 하는 셀 트랜지스터.
  3. 제1항에 있어서, 상기 채널 도전층은 인접하는 트랜지스터의 채널 도전층과 일정거리 이격되도록 패터닝되어 상기 인접하는 트랜지스터와 전기적으로 절연되는 것을 특징으로 하는 셀 트랜지스터.
  4. 제1항에 있어서, 상기 비트라인은 서로 다른 두 도전층으로 형성된 것을 특징으로 하는 셀 트랜지스터.
  5. 제4항에 있어서, 상기 비트라인은 다결정실리콘으로 형성된 상부층과 텅스텐실리사이드로 형성된 하부층의 이중층 구조를 갖는 것을 특징으로 하는 셀 트랜지스터.
  6. 제1항에 있어서, 상기 채널 도전층은 다결정실리콘으로 형성된 것을 특징으로 하는 셀 트랜지스터.
  7. 제1항에 있어서, 상기 채널 도전층은 에피택셜 성장법을 이용하여 형성된 것을 특징으로 하는 셀 트랜지스터.
  8. 제1항에 있어서, 상기 채널 도전층은 MBE(Molecular Beam Epitaxial) 방법으로 형성된 것을 특징으로 하는 셀 트랜지스터.
  9. 제1항에 있어서, 상기 채널 도전층 및 게이트 도전층의 경계 가장자리에서 발생되는 전기장을 감소시키기 위해 상기 채널 도전층 및 게이트 전극 상에 산화막이 형성된 것을 특징으로 하는 셀 트랜지스터.
  10. 제9항에 있어서, 상기 산화막은 50Å∼100Å이 두께로 형성된 것을 특징으로 하는 셀 트랜지스터.
  11. 제1항에 있어서, 상기 채널 도전층 상에 평탄화층을 개재하여 상기 절연층 상부 채널도전층의 일측과 접촉되도록 형성된 스토리지 전극을 더 구비하는 것을 특징으로 하는 셀 트랜지스터.
  12. 제1항에 있어서, 상기 채널도전층 상에 평탄화층을 개재하여 상기 절연층 상부 채널도전층의 양측과 접촉되도록 형성된 스토리지 전극을 더 구비하는 것을 특징으로 하는 셀 트랜지스터.
  13. 반도체 기판 상에 매몰절연층을 형성하는 단계; 상기 매몰절연층 상에 비트라인을 형성하는 단계; 상기 비트라인 상에 절연층을 형성하는 단계; 상기 절연층에 상기 비트라인의 일부를 노출시키는 콘택홀을 형성하는 단계; 콘택홀이 형성된 상기 결과물 상에 채널 도전층을 형성하는 단계; 상기 채널 도전층 상에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막 상에 게이트 도전층을 형성하는 단계를 구비하는 것을 특징으로 하는 셀 트랜지스터 제조방법.
  14. 제13항에 있어서, 상기 게이트 도전층을 형성하는 단계 후, 게이트 도전층이 형성된 상기 결과물 상에 절연물을 증착하여 평탄화층을 형성하는 단계; 상기 평탄화층 내에 상기 채널 도전층의 일부를 노출시키는 콘택홀을 형성하는 단계; 및 상기 결과물 상에 도전물을 증착하여 스토리지 전극을 형성하는 단계를 더 구비하는 것을 특징으로 하는 셀 트랜지스터 제조방법.
  15. 제13항에 있어서, 상기 콘택홀은 원통형으로 형성하는 것을 특징으로 하는 셀 트랜지스터 제조방법.
  16. 제15항에 있어서, 상기 게이트 도전층은 원통형으로 형성된 상기 채널도전층의 상부를 채우도록 형성하는 것을 특징으로하는 셀 트랜지스터 제조방법.
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