KR100390920B1 - 다중채널을 갖는 수직 구조 트랜지스터 및 그 제조방법 - Google Patents
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Abstract
본 발명은 다중채널을 갖는 수직 구조 트랜지스터 및 그 제조방법을 개시하며, 개시된 본 발명의 다중채널을 갖는 수직 구조 트랜지스터는, 실리콘 기판; 상기 실리콘 기판의 표면에 형성된 소오스 영역; 상기 소오스 영역을 포함한 실리콘 기판의 표면 상에 그의 일부분을 노출시키도록 형성된 절연막; 상기 노출된 기판 영역 및 이에 인접하는 절연막 부분 상에 형성되며, 중심부에 홀이 구비된 실리콘 기둥; 상기 홀을 포함한 실리콘 기둥 표면과 절연막 상에 형성된 게이트절연막; 상기 실리콘 기둥의 홀 내에 매립된 인너 게이트 및 상기 게이트절연막을 개재해서 상기 실리콘 기둥의 외측에 접하도록 형성된 아우터 게이트; 상기 실리콘 기둥의 수평면에 형성된 드레인 영역; 상기 게이트절연막과 인너 게이트 및 아우터 게이트 상에 형성된 층간절연막; 및 상기 층간절연막 상에 형성되며, 상기 인너 게이트와 아우터 게이트를 전기적으로 연결하도록 형성된 제1금속배선과 상기 소오스 영역과 콘택하도록 형성된 제2금속배선 및 상기 드레인 영역과 콘택하도록 형성된 제3금속배선을 포함한다.
Description
본 발명은 수직 구조 트랜지스터에 관한 것으로, 특히, 딥 서브(deep sub) 0.1㎛ 채널 길이를 구현하면서 숏채널이펙트(short channel effect)를 억제시킬 수 있는 다중채널을 갖는 수직 구조 트랜지스터 및 그 제조방법에 관한 것이다.
반도체 소자의 집적도가 증가됨에 따라, 회로 내에 구비되는 패턴들의 크기가 감소되고 있고, 특히, 게이트의 미세화가 요구되고 있다. 상기 게이트의 미세화는 채널 길이의 감소를 의미하기도 하는데, 회로내의 전파 지연(propagation delay)이 대략 채널 길이의 제곱에 비례한다는 점에서, 상기 채널 길이의 감소는 고속 회로 동작을 위해 매우 중요하다.
그러나, 게이트의 미세화는 개선된 포토리소그라피(Photolithography) 장비 및 기술을 필요로 하는 바, 어려움이 상존한다.
따라서, 게이트의 미세화, 즉, 채널 길이의 감소를 위한 다양한 기술들이 제안되고 있으며, 한 예로서, 수직 구조 트랜지스터가 제안되었다.
이러한 수직 구조 트랜지스터에서는 채널이 수직 방향으로 형성되기 때문에 채널 길이는 액티브층의 폭이 아닌 액티브층의 두께에 의해 결정된다. 따라서, 상기 수직 구조 트랜지스터는 전형적인 평면 구조 트랜지스터와 비교해서 기존의 포토리소그라피 공정에 의존하지 않고도 채널 길이를 보다 효과적으로 감소시킬 수 있다.
도 1은 종래 기술에 따른 수직 구조 트랜지스터를 도시한 단면도로서, 이를 설명하면 다음과 같다.
도시된 바와 같이, 선택적 식각 등을 통해 적소에 실리콘 기둥(Si pillar : 1a)이 구비된 실리콘 기판(1)이 마련되고, 기판(1)의 표면 및 실리콘 기둥(1a)의 표면에 불순물의 이온주입을 통해 소오스 및 드레인 영역(3, 4)이 형성된다. 상기 소오스 및 드레인 영역(3, 4)을 포함한 실리콘 기둥(1a) 및 기판(1) 표면 상에는 게이트절연막(5)이 형성되고, 상기 소오스 영역(3) 및 드레인 영역(4)과 각각 콘택되게 게이트절연막(5) 상에 소오스 전극(6) 및 드레인 전극(7)이 형성되며, 아울러, 상기 소오스 영역(3)과 드레인 영역(4) 사이의 게이트절연막 부분 상에는 게이트 전극(8)이 형성된다. 여기서, 상기 게이트 전극(8)과 소오스 및 드레인 전극(6, 7)은 소정 금속막으로 동시에 형성된다.
이와 같은 수직 구조 트랜지스터에 있어서, 채널은 소오스 영역(3)과 드레인 영역(4) 사이의 실리콘 기둥(1a)의 측면에서 형성되며, 이때, 채널 길이는 실리콘 기둥(1a)의 폭이 아닌 실리콘 기둥(1a)의 높이, 즉, 두께에 의해 결정된다.
따라서, 수직 구조 트랜지스터는 실리콘 기둥의 두께 조절을 통해 채널 길이를 조절할 수 있는 바, 포토리소그라피 공정에 의존함이 없이 상기 채널 길이를 용이하게 조절할 수 있다.
그러나, 전술한 바와 같은 수직 구조 트랜지스터는 상기한 잇점에도 불구하고 구조적으로 얕은 접합(shallow junction)의 형성이 어렵다는 문제점이 있다.
또한, 기제안된 구조에서 소오스 및 드레인 영역은 채널 역할을 하는 실리콘 기둥의 수평면에 불순물을 이온주입하는 것을 통해 형성되는데, 이 경우, 상기 실리콘 기둥의 수평면이 모두 소오스 및 드레인 접합면이 되기 때문에 접합 누설 전류가 클 뿐만 아니라, 숏채널이펙트(short channel effect)에 매우 취약하다는 문제점이 있다. 특히, 수직 구조 트랜지스터의 가장 큰 장점이 딥 서브(deep sub) 0.1㎛ 채널 길이를 구현할 수 있다는 것임을 고려할 때, 상기 숏채널이펙트에 대한 대책이 요구된다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 딥 서브 0.1㎛ 채널 길이를 구현하면서 숏채널이펙트를 억제시킬 수 있는 다중채널을 갖는 수직 구조 트랜지스터 및 그 제조방법을 제공함에 그 목적이 있다.
도 1은 종래 기술에 따른 수직 구조 트랜지스터를 도시한 단면도.
도 2a는 본 발명의 실시예에 따른 다중채널을 갖는 수직 구조 트랜지스터의 평면도.
도 2b는 도 2a의 A-A′선을 따라 절단하여 도시한 단면도.
도 3a 및 도 3b는 종래 및 본 발명의 수직 구조 트랜지스터에 대한 전압/전류 특성 곡선을 도시한 도면.
도 4a 내지 도 4f는 본 발명의 실시예에 따른 수직 구조 트랜지스터의 제조방법을 설명하기 위한 공정별 단면도.
도 5a 및 도 5b는 본 발명의 다른 실시예에 따른 수직 구조 트랜지스터의 제조방법을 설명하기 위한 단면도.
(도면의 주요 부분에 대한 부호의 설명)
11 : 반도체 기판 12 : 절연막
13 : 소오스 영역 14 : 실리콘 기둥
15 : 게이트절연막 16 : 폴리실리콘막
16a : 인너 게이트 16b : 아우터 게이트
17 : 드레인 영역 18 : 층간절연막
19a,19b : 콘택홀 20a,20b : 금속배선
H : 홀
상기와 같은 목적을 달성하기 위한 본 발명의 다중채널을 갖는 수직 구조 트랜지스터는, 실리콘 기판; 상기 실리콘 기판의 표면에 형성된 소오스 영역; 상기 소오스 영역을 포함한 실리콘 기판의 표면 상에 그의 일부분을 노출시키도록 형성된 절연막; 상기 노출된 기판 영역 및 이에 인접하는 절연막 부분 상에 형성되며, 중심부에 홀이 구비된 실리콘 기둥; 상기 홀을 포함한 실리콘 기둥 표면과 절연막 상에 형성된 게이트절연막; 상기 실리콘 기둥의 홀 내에 매립된 인너 게이트 및 상기 게이트절연막을 개재해서 상기 실리콘 기둥의 외측에 접하도록 형성된 아우터 게이트; 상기 실리콘 기둥의 수평면에 형성된 드레인 영역; 상기 게이트절연막과 인너 게이트 및 아우터 게이트 상에 형성된 층간절연막; 및 상기 층간절연막 상에 형성되며, 상기 인너 게이트와 아우터 게이트를 전기적으로 연결하도록 형성된 제1금속배선과 상기 소오스 영역과 콘택하도록 형성된 제2금속배선 및 상기 드레인 영역과 콘택하도록 형성된 제3금속배선을 포함한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명의 다중채널을 갖는 수직 구조 트랜지스터의 제조방법은, 표면 상에 절연막이 형성된 실리콘 기판을 제공하는 단계; 상기 실리콘 기판의 표면에 이온주입을 통해 소오스 영역을 형성하는 단계; 상기 절연막을 패터닝하여 실리콘 기판의 소정 영역을 노출시키는 단계; 상기 노출된 기판 영역 및 이에 인접하는 절연막 부분 상에 그 중심부에 홀을 갖는 실리콘 기둥을 형성하는 단계; 상기 홀을 포함한 실리콘 기둥의 표면과 절연막 상에 게이트절연막을 형성하는 단계; 상기 홀을 완전 매립시키도록 게이트절연막 상에 도핑된 폴리실리콘막을 증착하는 단계; 상기 실리콘 기둥 상의 게이트절연막 부분이 노출되도록 도핑된 폴리실리콘막을 식각하여, 실리콘 기둥의 홀 내부에 인너 게이트를 형성하면서 실리콘 기둥의 외측에 아우터 게이트를 형성하는 단계; 상기 실리콘 기둥의 수평면에 이온주입을 통해 드레인 영역을 형성하는 단계; 상기 결과물 상에 층간절연막을 형성하는 단계; 상기 층간절연막 상에 인너 게이트와 아우터 게이트를 전기적으로 연결시키는 제1금속배선과, 상기 소오스 영역과 콘택되는 제2금속배선 및 상기 드레인 영역과 콘택되는 제3금속배선을 형성하는 단계를 포함한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a는 본 발명의 실시예에 따른 다중채널을 갖는 수직 구조 트랜지스터를 도시한 평면도이다.
도 2a를 참조하면, 본 발명의 다중채널을 갖는 수직 구조 트랜지스터는 채널이 형성되는 실리콘 기둥(도시안됨)이 내부가 채워질 수 있는 원통형, 또는, 육면체의 형상을 갖으며, 특히, 게이트는 실리콘 기둥의 내측에 배치되는 인너 게이트(inner gate : 16a)와 실리콘 기둥의 외측에 배치되는 아우터 게이트(outer gate : 16b)로 구성되어 전체적으로 실리콘 기둥을 둘러싸는 형태, 즉, 더블 서라운드 게이트(double surround gate) 구조를 갖는다. 그리고, 제1금속배선(20a)이 인너 게이트(16a)와 아우터 게이트(16b)를 연결하도록 형성되며, 상기 제2금속배선(20b)과 제3금속배선(20c)이 각각 소오스 및 드레인 영역(도시안됨)과 콘택하도록 형성된다.
도 2b는 도 2a의 A-A′선을 따라 절단하여 도시한 단면도로서, 이를 설명하면 다음과 같다.
도시된 바와 같이, 실리콘 기판(11) 표면의 내측에는 이온주입을 통해 소오스 영역(13)이 형성되고, 그 표면 상에는 절연막(12)이 형성된다. 상기 절연막(12)의 일부분이 제거되어 기판(11)의 일부분이 노출되며, 노출된 기판 부분 및 이에 인접하는 절연막 부분 상에는 내부가 매립될 수 있는 형상, 즉, 중심부에 홀이 구비된 형상의 실리콘 기둥(14)이 형성된다. 여기서, 상기 실리콘 기둥(14)은 선택적 에피텍셜 성장(Selective Epitaxial Growth : 이하, SEG), 또는, 증착 공정을 통해 형성될 수 있다.
계속해서, 소오스 영역(13)을 포함한 기판(11)과 실리콘 기둥(14) 상에는 게이트절연막(15)이 형성되고, 상기 실리콘 기둥(14)의 내측 및 외측 각각에는 도핑된 폴리실리콘막으로 이루어진 인너 게이트(16a)와 아우터 게이트(16b)가 형성되며, 상기 실리콘 기둥(14)의 수평면에는 이온주입을 통해 드레인 영역(17)이 형성된다.
그리고, 게이트절연막(15)과 인너 게이트(16a) 및 아우터 게이트(16b) 상에는 층간절연막(18)이 형성되며, 상기 층간절연막(18) 상에는 제1콘택홀들(19a)을 통해 상기 인너 게이트(16a)와 아우터 게이트(16b)간을 전기적으로 연결시키는 제1금속배선(20a)이 형성되고, 동시에, 제2콘택홀(19b)을 통해 소오스 영역(13)과 콘택되는 제2금속배선(20b)이 형성되며, 아울러, 제3콘택홀(도시안됨)을 통해 드레인 영역(17)과 콘택되는 제3금속배선(도시안됨)이 형성된다.
이와 같은 본 발명에 따른 수직 구조 트랜지스터에 있어서, 채널은 인너 게이트(16a)의 외측면 및 아우터 게이트(20b)의 내측면에 인접한 실리콘 기둥 부분 각각에서 수직 방향으로 형성되며, 이에 따라, 본 발명의 수직 구조 트랜지스터는 다중채널을 갖게 된다.
따라서, 다중채널을 갖는 본 발명의 수직 구조 트랜지스터는 게이트의 채널 조절도(channel controllability)가 증가되어, 도 1에 도시된 바와 같은 단채널을갖는 수직 구조 트랜지스터와 비교해서 숏채널이펙트의 억제 능력이 향상된다.
도 3a 및 도 3b는 종래 및 본 발명의 수직 구조 트랜지스터의 전압/전류 특성 곡선을 도시한 도면으로서, 도시된 바와 같이, 본 발명의 수직 구조 트랜지스터는 더블 서라운드 게이트(Double Surround gate) 구조를 갖는 것으로 인해 그 전압/전류 특성(도 3b 참조)이 종래의 수직 구조 트랜지스터에서의 그것(도 3a 참조)에 비해 크게 향상되었음을 볼 수 있다.
즉, 본 발명의 수직 구조 트랜지스터는 채널 역할을 하는 실리콘 기둥의 내측과 외측 부분 모두에 게이트를 형성시킨 것으로 인해 다중채널을 갖게 되기 때문에, 하나의 채널을 갖는 트랜지스터에서 크게 문제가 되는 숏채널이펙트를 크게 감소시킬 수 있으며, 아울러, 단위 면적당 구동 전류를 극대화시킬 수 있다.
결과적으로, 본 발명의 수직 구조 트랜지스터는 채널을 수직 방향으로 형성하는 것으로 인해 딥 서브 0.1㎛ 채널 길이를 용이하게 구현할 수 있으며, 아울러, 다중채널을 갖는 것으로 인해 숏채널이펙트를 효과적으로 억제시킬 수 있다.
이하에서는 상기한 바와 같은 본 발명에 따른 다중채널을 갖는 수직 구조 트랜지스터의 제조방법을 도 4a 내지 도 4f를 참조하여 설명하도록 한다.
도 4a를 참조하면, 실리콘 기판(11) 상에 실리콘산화막(SiO2)과 같은 절연막(12)을 형성하고, 그런다음, 소오스 영역을 형성하기 위해 상기 절연막(12)을 관통해서 상기 실리콘 기판(11)의 표면에 소정 도전형의 불순물을 이온주입한다.
도 4b를 참조하면, 상기 결과물에 대해 어닐링을 행하여 기판(11) 표면의 내측에 소오스 영역(13)을 형성한다. 그런다음, 기판(11)의 일부분이 노출되도록 상기 절연막(12)을 패터닝하고, 이어, SEG 공정을 통해 노출된 기판 영역 및 이에 인접하는 절연막 부분 상에 실리콘 기둥(14)를 형성한다.
여기서, 상기 SEG 공정은 700∼800℃의 온도로 수행함이 바람직한데, 상기 SEG 공정이 진행되는 동안, 소오스 영역(13)을 형성하기 위해 이미 기판(11) 표면에 이온주입된 불순물이 실리콘 기둥(14) 쪽으로 또는 상기 실리콘 기둥(15) 아래의 기판 부분으로 확산됨으로써, 제조 완료된 트랜지스터의 전기적 특성을 저하시킬 수 있다. 이것은 SEG 공정이 진행되는 온도에서 상기 소오스 영역(13)을 형성하기 위한 이온주입시에 발생되어진 결함(defect)을 통해 불순물의 확산이 매우 활발하게 일어날 수 있기 때문이다.
따라서, 본 발명의 실시예에서는 상기 SEG 공정을 수행하기 전에 RTA(Rapid Thermal Annealing)을 실시하여 이온주입시에 발생된 결함을 경화(curing)시킴으로써, SEG 공정이 진행되는 동안 이온주입된 불순물의 확산을 억제시키며, 이를 통해, 전기적 특성의 저하를 방지한다.
도 4c를 참조하면, 더블 서라운드 게이트 구조를 얻기 위해, 상기 실리콘 기둥(14)을 소정 형상으로 패터닝하면서, 그 중심부에 홀(H)을 형성하여 내부가 채워질 수 있는 형태가 되도록 만든다.
여기서, 패터닝된 실리콘 기둥(14)의 전체 형상은 트랜지스터의 사용 목적에 따라 다양하게 변경할 수 있다. 예컨데, 원통형으로 패터닝한 경우에는 전계가 집중되는 모서리가 존재하지 않으므로, 게이트절연막의 열화를 예방할 수 있다. 또한, 육면체 형상으로 패터닝할 경우에는 모서리 부분에서 채널이 먼저 형성될 수 있고, 이때, 모서리에서 형성된 채널만이 온-커런트(on-current)에 기여함에도 불구하고, 이러한 채널이 육면체의 내측 및 외측에 대해 모두 8개가 형성되므로, 충분한 구동 전류 특성을 얻을 수 있으며, 그래서, 저전압 구동 회로에 접합한 특성을 구현할 수 있다.
계속해서, 패터닝된 실리콘 기둥(14)을 포함한 기판(11) 표면 상에 실리콘산화막 등으로 이루어진 게이트절연막(15)을 형성하고, 상기 홀(H)이 완전 매립되도록 상기 게이트절연막(15) 상에 도핑된 폴리실리콘막(16)을 증착한다.
도 4d를 참조하면, 실리콘 기둥(14) 상의 게이트절연막 부분이 노출될 때까지, 상기 도핑된 폴리실리콘막(16)을 CMP 공정을 이용하여 연마하거나, 또는, 에치백한다. 이때, 상기 실리콘 기둥(14)의 홀(H) 내에는 인너 게이트(16a)가 형성된다. 이어서, 상기 결과물에 대해 마스크의 사용없이 드레인 형성용 이온주입 공정을 수행하여 노출된 게이트절연막 부분을 관통하여 실리콘 기둥(14)의 표면에 소정 도전형의 불순물을 이온주입한다.
도 4e를 참조하면, 상기 결과물을 어닐링하여 실리콘 기둥(14)의 수평면에 드레인 영역(17)을 형성한다. 그런다음, 상기 도핑된 폴리실리콘막을 상기 게이트절연막(15)을 개재해서 상기 실리콘 기둥(14)과 접하도록 패터닝하여 아우터 게이트(16b)을 형성한다. 이어서, 게이트절연막(15)과 인너 게이트(16a) 및 아우터 게이트(16b) 상에 층간절연막(18)을 형성한 후, 상기 층간절연막(18), 상기 층간절연막(18)과 게이트절연막(15) 및 절연막(12), 및 상기 층간절연막(18) 및 게이트절연막(15)을 식각하여 상기 인너 게이트(16a)와 아우터 게이트(16b)를 각각 노출시키는 제1콘택홀들(19a)과 소오스 영역(13)을 노출시키는 제2콘택홀(19b) 및 드레인 영역(17)을 노출시키는 제3콘택홀(도시안됨)을 형성한다.
도 4f를 참조하면, 제1, 제2 및 제3콘택홀들이 완전 매립되도록 상기 층간절연막(18) 상에 소정의 금속막을 증착하고, 그런다음, 상기 금속막을 패터닝하여 상기 인너 게이트(16a)와 아우터 게이트(16b)간을 전기적으로 연결시키는 제1금속배선(20a)과, 상기 소오스 영역(13)과 콘택되는 제2금속배선(20b) 및 상기 드레인 영역(17)과 콘택되는 제3금속배선(도시안됨)을 동시에 각각 형성하고, 이 결과로서, 본 발명의 다중채널을 갖는 수직 구조 트랜지스터를 완성한다.
한편, 본 발명에 따른 다중채널을 갖는 수직 구조 트랜지스터는 단위 면적당 구동 전류의 크기는 극대화시킬 수 있는 반면, 제작 가능한 최소 크기는 종래의 그것 보다 상대적으로 크다. 이것은 게이트가 실리콘 기둥을 둘러싸고 있고, 그리고, 인너 게이트를 형성하기 위해서는 실리콘 기둥의 한 변의 길이, 예컨데, 원통의 경우에 지름을 2λ이하로 줄이는 것이 어렵기 때문이다. 여기서, λ는 디파인이 가능한 최소 피치 사이즈를 나타낸다.
따라서, 이러한 단점을 극복하기 위해, 본 발명의 다른 실시예로서 전술한 실시예에서의 도 4d에 대응하여 도핑된 폴리실리콘막의 증착 후, 도 5a에 도시된 바와 같이, 상기 도핑된 폴리실리콘막을 RIE(Reaction Ion Etching) 공정을 이용한 블랭킷 식각을 수행하여, 전술한 실시예에서의 사각 패턴의 형태가 아닌, 스페이서 형태로 아우터 게이트(16b)를 형성하고, 그런다음, 도 5b에 도시된 바와 같이, 드레인 영역 형성용 이온주입을 수행한다.
이 경우, 이전 실시예 보다 소자 면적을 감소시킬 수 있으며, 특히, 후속에서 도핑된 폴리실리콘막에 대한 별도의 패터닝 공정이 필요치 않으므로, 공정 감소의 부수적 효과를 얻을 수 있다.
본 발명의 또 다른 실시예로서, 이전 실시예들에서는 실리콘 기둥을 SEG 공정을 통해 형성하였지만, 상기 SEG 공정 대신에 다결정실리콘 증착 공정을 통해서도 형성할 수 있다. 이와 같이 하면, 다결정실리콘 소자를 이용함으로써, 3차원 소자의 제작도 가능하다.
이상에서와 같이, 본 발명은 수직 구조로 트랜지스터를 형성하기 때문에, 복잡한 포토리소그라피 장비 및 이를 이용한 공정의 수행없이도 용이하게 딥 서브 0.1㎛ 채널 길이를 구현할 수 있으며, 아울러, 상기 복잡한 포토리소그라피 장비의 사용을 생략하는 것으로부터 생산 비용을 절감할 수 있다.
또한, 본 발명은 수직 구조로 트랜지스터를 형성하되, 채널이 형성되는 실리콘 기둥의 내측 및 외측 각각에 게이트가 배치되는 더블 서라운드 게이트 구조를 채택한 것으로 인해, 전류 구동력을 향상시킬 수 있으며, 이에 따라, 숏채널이펙트를 효과적으로 억제시킬 수 있고, 결국, 소자 특성 향상으로 인해 고성능 소자의 제조가 가능하다.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (13)
- 실리콘 기판;상기 실리콘 기판의 표면에 형성된 소오스 영역;상기 소오스 영역을 포함한 실리콘 기판의 표면 상에 그의 일부분을 노출시키도록 형성된 절연막;상기 노출된 기판 영역 및 이에 인접하는 절연막 부분 상에 형성되며, 중심부에 홀이 구비된 실리콘 기둥;상기 홀을 포함한 실리콘 기둥 표면과 절연막 상에 형성된 게이트절연막;상기 실리콘 기둥의 홀 내에 매립된 인너 게이트 및 상기 게이트절연막을 개재해서 상기 실리콘 기둥의 외측에 접하도록 형성된 아우터 게이트;상기 실리콘 기둥의 수평면에 형성된 드레인 영역;상기 게이트절연막과 인너 게이트 및 아우터 게이트 상에 형성된 층간절연막; 및상기 층간절연막 상에 형성되며, 상기 인너 게이트와 아우터 게이트를 전기적으로 연결하도록 형성된 제1금속배선과 상기 소오스 영역과 콘택하도록 형성된 제2금속배선 및 상기 드레인 영역과 콘택하도록 형성된 제3금속배선을 포함하는 것을 특징으로 하는 다중채널을 갖는 수직 구조 트랜지스터.
- 제 1 항에 있어서, 상기 실리콘 기둥은 원통 또는 육면체 형상을 갖는 것을특징으로 하는 다중채널을 갖는 수직 구조 트랜지스터.
- 제 1 항에 있어서, 상기 실리콘 기둥은 선택적 에피텍셜 성장(Selective Epitaxial Growth) 공정을 통해 형성된 단결정 실리콘으로 이루어진 것을 특징으로 하는 다중채널을 갖는 수직 구조 트랜지스터.
- 제 1 항에 있어서, 상기 실리콘 기둥은 증착 공정을 통해 형성된 다결정 실리콘으로 이루어진 것을 특징으로 하는 다중채널을 갖는 수직 구조 트랜지스터.
- 제 1 항에 있어서, 상기 아우터 게이트는 사각 패턴, 또는, 스페이서 형태로 형성된 것을 특징으로 하는 다중채널을 갖는 수직 구조 트랜지스터.
- 표면 상에 절연막이 형성된 실리콘 기판을 제공하는 단계;상기 실리콘 기판의 표면에 이온주입을 통해 소오스 영역을 형성하는 단계;상기 절연막을 패터닝하여 실리콘 기판의 소정 영역을 노출시키는 단계;상기 노출된 기판 영역 및 이에 인접하는 절연막 부분 상에, 그 중심부에 홀을 갖는 실리콘 기둥을 형성하는 단계;상기 홀을 포함한 실리콘 기둥의 표면과 절연막 상에 게이트절연막을 형성하는 단계;상기 홀을 완전 매립시키도록 상기 게이트절연막 상에 도핑된 폴리실리콘막을 증착하는 단계;상기 실리콘 기둥 상의 게이트절연막 부분이 노출되도록 상기 도핑된 폴리실리콘막을 식각하여, 상기 실리콘 기둥의 홀 내부에 인너 게이트를 형성하면서 상기 실리콘 기둥의 외측에 아우터 게이트를 형성하는 단계;상기 실리콘 기둥의 수평면에 이온주입을 통해 드레인 영역을 형성하는 단계;상기 결과물 상에 층간절연막을 형성하는 단계;상기 층간절연막 상에 상기 인너 게이트와 아우터 게이트를 전기적으로 연결시키는 제1금속배선과, 상기 소오스 영역과 콘택되는 제2금속배선, 및 상기 드레인 영역과 콘택되는 제3금속배선을 형성하는 단계를 포함하는 것을 특징으로 하는 다중채널을 갖는 수직 구조 트랜지스터의 제조방법.
- 제 6 항에 있어서, 상기 중심부에 홀을 갖는 실리콘 기둥을 형성하는 단계는,노출된 기판 영역 및 이에 인접하는 절연막 부분 상에 선택적 에피텍셜 성장 공정으로 단결정 실리콘층을 성장시키는 단계; 및상기 단결정 실리콘층을 소정 형상을 갖으면서 그 중심부에 홀이 구비되도록 패터닝하는 단계로 구성되는 것을 특징으로 하는 다중채널을 갖는 수직 구조 트랜지스터의 제조방법.
- 제 7 항에 있어서, 상기 실리콘 기둥은, 전체적으로 원통 또는 육면체 형상을 갖도록 패터닝하는 것을 특징으로 하는 다중채널을 갖는 수직 구조 트랜지스터의 제조방법.
- 제 7 항에 있어서, 상기 선택적 에피텍셜 성장 공정으로 단결정 실리콘층을 성장시키기 전, 상기 실리콘 기판에 대해 RTA(Rapid Thermal Annealing)를 수행하는 단계를 더 포함하는 것을 특징으로 하는 다중채널을 갖는 수직 구조 트랜지스터의 제조방법.
- 제 6 항에 있어서, 상기 중심부에 홀을 갖는 실리콘 기둥을 형성하는 단계는,상기 노출된 기판 영역 및 절연막 상에 증착 공정으로 다결정 실리콘층을 증착하는 단계; 및상기 다결정 실리콘층을 소정 형상을 갖으면서 그 중심부에 홀이 구비되도록 패터닝하는 단계로 구성된 것을 특징으로 하는 다중채널을 갖는 수직 구조 트랜지스터의 제조방법.
- 제 6 항에 있어서, 상기 인너 게이트 및 아우터 게이트를 형성하는 단계는,상기 실리콘 기둥 상의 게이트절연막 부분이 노출되도록 상기 도핑된 폴리실리콘막을 연마 또는 에치백하는 단계; 및상기 실리콘 기둥 외측에 잔류된 도핑된 폴리실리콘막을 패터닝하는 단계로 구성되는 것을 특징으로 하는 다중채널을 갖는 수직 구조 트랜지스터의 제조방법.
- 제 6 항에 있어서, 상기 인너 게이트 및 아우터 게이트를 형성하는 단계는,상기 도핑된 폴리실리콘막을 RIE(Reaction Ion Etching) 공정을 식각하여 홀 내부에 인너 게이트를 형성하고, 동시에, 실리콘 기둥의 외측에 스페이서 형태로 아우터 게이트를 형성하는 것을 특징으로 하는 다중채널을 갖는 수직 구조 트랜지스터의 제조방법.
- 제 6 항에 있어서, 상기 제1, 제2 및 제3금속배선을 형성하는 단계는,상기 층간절연막, 상기 층간절연막과 게이트절연막과 절연막, 및 상기 층간절연막과 게이트절연막을 식각하여, 상기 인너 게이트와 아우터 게이트를 각각 노출시키는 제1콘택홀들과 상기 소오스 영역을 노출시키는 제2콘택홀 및 상기 드레인 영역을 노출시키는 제3콘택홀을 형성하는 단계;상기 콘택홀들이 매립되도록 상기 층간절연막 상에 금속막을 증착하는 단계; 및상기 금속막을 패터닝하는 단계를 포함하는 것을 특징으로 하는 다중채널을 갖는 수직 구조 트랜지스터의 제조방법.
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