KR950009283B1 - 반도체장치의 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제1도는 (a)∼(d)는 본 발명의 제1실시예에 따른 실리사이드 형성공정을 설명하는 제조공정도.
제2도는 (a)∼(c)는 본 발명의 제2실시예에 따른 실리사이드 형성공정을 설명하는 제조공정도.
제3도는 (a)∼(d)는 종래의 실리사이드 형성공정을 설명하는 제조공정도이다.
본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 실리콘과 금속이 일체화된 실리사이드(silicide)의 개선에 관한 것이다.
이미 잘 알려진 바와 같이 메모리의 워드선 또는 MOS 소자의 게이트 전극등은 통상 배선 연결되는 경우가 대부분이며, 따라서 저항률이 낮은 것이 바람직하다. 특히 디자인 규격이 1㎛ 이하로 되면 지금까지의 고집적화에 의한 소자 동작속도의 향상효과가 없어지고 미세화에 의한 배선저항(R)의 증가와, 배선 피치 축소에 의한 용량(C)의 증대의 상승효과에 따른 RC의 전달지연이 큰 문제가 된다. 이러한 것은 소위 실리사이드에 의해 개선되고 있다. 현재, 저저항 게이트 재료로서 고저항인 다결정 실리콘으로 대치, 특성이 다결정 실리콘에 유사하고 저항이 다결정 실리콘보다 낮은 고융점 금속 실리사이드가 사용되고 있다.
제3도(a)∼(d)는 통상 행해지고 있는 실리사이드 프로세스의 예를 보인 것이다. 이 예는 특히 MOS 소자의 게이트 전극 형성시 적용될 수 있는 것인데 먼저 제3도(a)와 같이 실리콘기판(1) 위에 절연 산화층(2)을 형성하고 이어서, 제3도(b)와 같이 다결정 실리콘층(3)을 형성한다. 이 때 다결정 실리콘은 저항이 높으므로 이 층에 고농도의 불순물을 주입한다. 이어서 제3도(c)와 같이 다결정 실리콘층(3)위에 고융점 금속층(4)을 형성한 후 2스텝 어닐이나 램프 어닐등의 열처리를 행하므로써 실리사이데이션(silicidation)을 행한다. 그러면 제3도(d)와 같이 실리사이드(5)가 얻어진다.
상기 열처리에 의해서 금속과 실리콘이 접촉하는 곳에서는 실리사이드 반응이 일어나는데 금속이 Ti나 Ta인 경우, TiSi2, TaSi2와 같은 층이 얻어진다.
그러나, 고농도의 다결정 실리콘층상에 실리사이드가 형성되기 때문에 농도차에 의해서 다결정 실리콘층 표면에서는 불균일한 자연산화막이 형성되어 실리사이데이션반응이 불균일하게 일어나 결국에는 불균일한 실리사이드층이 형성된다. 더욱이 또다른 후속공정의 열처리에 의해서 응집(agglomeration : 실리사이드막의 끊어짐현상)이 발생한다고 하는 문제를 낳고 있다.
본 발명의 목적은 상기 제기된 문제점을 해결하기 위한 것으로, 응집에 의한 실리사이드막의 끊어짐을 방지하고 균일한 두께의 실리사이드막을 얻는 반도체장치의 제조방법을 제공하는 것이다.
본 발명의 목적을 달성하는 공정수순은 도전 또는 비도전성의 하부막질상에 불순물 함유하는 제1반도체 도전층을 형성하고 이 위에 버퍼층을 형성하고 다시 그 위에 제2의 반도체 도전층을 형성하는 단계 ; 상기 제2의 반도체 도전층 위에 내화금속층을 형성하고 열처리하는 단계를 포함하여 상기 제1도전층상에 실리사이드층을 형성하며 실리사이데이션시 상기 버퍼층은 제1도전층의 구성물질이 제2도전층으로 이동하는 것을 억제하는 것을 특징으로 한다.
본 발명의 목적을 달성하는 공정수순은 다른 실시예에 따라 도전 또는 비도전성의 하부막질상에 불순물을 항유한 제1반도체 도전층을 형성하고 이 위에 버퍼층 및 제2의 반도체층을 형성하는 단계와, 실리사이드화 할 메탈과 실리콘을 공히 스퍼터링하고 열처리하여 상기 제2반도체층을 실리사이드층으로 하는 단계를 포함한다.
본 발명은 불균일한 실리사이데이션의 원인이 되는 고농도의 다결정 실리콘을 사용하지 않고 불순물이 주입되지 않은 다결정 실리콘 또는 비정질 실리콘을 사용한다. 또한 응집이 발생하는 메카니즘은 다결정 실리콘이 실리사이드층으로 이동, 에피택셜 성장이 일어나서 발생한다. 따라서 실리사이드밑의 불순물이 주입된 다결정 실리콘층과 이 층위의 불순물이 주입되지 않은 다결정 실리콘층 또는 비정질 실리콘층 사이에 버퍼층을 형성하여 상호간의 실리콘 이동을 억제하므로써 균일한 두께의 실리사이드층을 얻고 또한 응집현상이 일어나지 않게 된다. 그리고 본 발명에 따라서 상기 버퍼층은 실리사이데이션 과정에서 내화금속층과 반응하여 실리사이드화되어 없어지게 된다.
본 발명의 구체적인 제1의 실시예로서 공정도인 제1도 (a)∼(d)를 참조하여 이하 설명한다.
본 발명은 근본적으로 실리사이드 프로세스 자체에 관련하고 있는 것이나, 제1도의 예는 특히 MOS소자의 게이트 전극 형성시 잘 적용될 수 있고 그리고 일련의 공정은 메모리소자의 도전라인 형성시에 변경없이 적용할 수 있다.
먼저 제1도(a)와 같이 반도체기판(11)상에는 절연막(12) (이하 하지층)을 형성한다. 그러나 그외의 다른 층이어도 무방하다.
이어서 제1도(b)와 같이 상기 하지층(12)상에는 제1의 도전층(13)을 형성하고 그 위에 연이어서 버퍼층(14)을 형성한다. 제1의 도전층으로서는 다결정 실리콘으로 형성하고, 버퍼층으로는 산화막 내지는 TiN으로 형성하고 버퍼층의 두께는 10∼100Å 정도로 한다. 이때 버퍼층(14) 형성에 앞서 다결정 실리콘층(13)은 불순물을 함유하도록 이온주입 내지는 POC1 침적공정을 행할 수 있다.
상기 버퍼층(14)은 산화막 또는 TiN으로 형성될 수 있지만 또 한편으로는 질소분자나 이온을 이온주입 방법으로 제1도전층(13)에 형성하여도 좋다.
이어서 제1도(c)와 같이 상기 버퍼층(14) 상에 제2의 도전층(15)을 형성한다. 이때 사용하는 재료는 다결정 실리콘 또는 비정질 실리콘이다. 그리고 제2의 도전층(15) 위에는 내화금속층(16)을 형성하여 실리사이데이션의 기초공정을 완성한다. 본 예에서 실리사이데이션을 위한 금속층의 재료로서 Ti를 사용하였다.
이어서 열처리를 행하여 금속과 제2도전층의 Si와 반응시켜 금속층(16)이 제1도(a)처럼 실리사이드(17)화 되도록 한다.
제1도(d)를 보면 앞서 형성하였던 버퍼층은 존재하지 않는다. 제2도전층으로서 Ti를 사용하는 경우TiSi2의 실리사이드층 형성시, Ti와 Si층 사이에 SiO2절연층이 있으면 SiO2를 분해하여 TiSi2가 형성된다. 이것은 본 발명에서 나타난 특징적 사항으로 SiO2두께가 80Å 전후의 박막에서 가능하고 그 이상의 두께에서는 실리사이드화 반응이 다소 억제되는 경향이 있다. 본 발명에서는 버퍼층의 두께로서 바람직한 범위는 10∼100Å로 지적한 바 있다. 그리고 상기 TiSi2형성시 O2는 TiSi2내에 함유된다.
제2의 도전층으로서 Ti외에 다른 금속물질을 사용하는 경우, 즉 Zr, Hf, V, Nb, Ta 등은 O2용해도(Solubility)가 높아서 SiO2분해가 가능한, Cr, Mo, W의 경우에는 O2용해도가 낮아서 바람직한 선택가능한 Ti외의 금속은 상기한 Zr, Hf, V, Nb, Ta 등이다.
한편 상기 버퍼층이 SiO2외에 TiN인 경우에는 TiN 자체가 장벽금속(barrier metal)층이 되므로 도전체로서 작용하며 안정된 물질이므로 Si의 확산을 방지할 수 있어 버퍼층으로 사용이 가능하게 된다. 물론 이 경우 TiN 막은 실리사이데이션에서 존재할 수 있으나 TiSi2와 TiN은 특별히 구별될 수 없기 때문에 버퍼층이 실리사이드화된 층에 포함된다고 할 수 있다. 버퍼층은 실리사이데이션 공정중에, 고농도 불순물이 함유된 제1도전층과 불순물이 함유안된 제2도전층간에 개재되어 제1도전층의 Si가 제2도전층으로 이동하는 것을 방지하는 역할을 하여 종래의 문제가 되었던 응집(agglomeration)이 발생하지 않게 한다.
종래에는 실리사이드 형성을 위해 Si 공급원으로서 다결정 실리콘층이 사용되고 있었기 때문에 실리사이드 두께에 불균일을 일으켰으나 본 발명에서는 제2도전막에 의해서만 실리사이드화되어 고농도의 제1도전층의 영향을 받지 않으므로 실리사이드 두께가 일정하게 얻어지는 잇점을 낳는다.
다음에 본 발명에 따른 제2의 실시예로서, 제2도(a)~(c)를 참조하여 이하 상세히 설명한다. 제2실시예는 제1의 실시예와 유사하고 특히 제2도(a)∼(b)는 제1도(a)∼(b)와 동일하므로 상세한 설명은 생략한다.
제2도(b)는 제1도(b)처럼 버퍼층을 형성하는 단계를 나타내며 이어서 제2도(c)와 같이 본 제2실시예에서는 기판 전면에 실리사이드화 할 금속과 실리콘을 공히 스퍼터링하여 실리사이드층(24)을 형성하거나 또는 실리콘 타겟으로부터 직접 스퍼터링에 의하여 실리사이드층을 형성하고 열처리에 의하여 제2도전층을 안정된 실리사이드층(24)으로 형성시킨다.
이와 같은 본 발명의 공정에 의해 면저항이 감소되는 효과가 얻어진다. 즉, 단일의 다결정 실리콘층만에 의한 종래 기술에서의 면저항은 평균치를 볼 때, 5.952Ω/□이며 표준편차를 보면 1.672Ω/□로 통상 나타나는데 반하여, 본 발명의 3층구조의 다결정 실리콘층을 사용할 경우에는 평균 3.536Ω/□, 표준편차 0.160Ω/□이어서 제품들간 균일한 질의 실리사이드층을 얻게된다.
Claims (9)
- 도전 또는 비도전성의 하부막질상에 불순물을 함유하는 제1반도체 도전층을 형성하고 이 위에 버퍼층을 형성하고 다시 그 위에 제2의 반도체 도전층을 형성하는 단계와, 상기 제2의 반도체 도전층 위에 내화금속층을 형성하고 열처리하는 단계를 포함하여 상기 제1도전층상에 실리사이드층을 형성하며, 실리사이데이션시 상기 버퍼층은 제1도전층의 구성물질이 제2도전층으로 이동하는 것을 억제하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 제1도전층은 불순물이 함유된 다결정 실리콘층, 버퍼층은 TiN 또는 SiO2, 제2도전층은 불순물이 포함안된 다결정 실리콘층 내화금속층은 Ti인 것을 특징으로 하는 반도체장치의 제조방법.
- 제2항에 있어서 상기 버퍼층은 질소분자 또는 이온을 이온주입방법으로 제1도전층에 형성됨을 특징으로 하는 반도체장치의 제조방법.
- 제2항에 있어서, 상기 제2도전층은 비정질 실리콘층임을 특징으로 하는 반도체장치의 제조방법.
- 도전 또는 비도전성의 하부막질상에 불순물을 함유한 제1반도체 도전층을 형성하고 이 위에 버퍼층 및 제2의 반도체층을 형성하는 단계와, 실리사이드화 할 메탈과 실리콘을 공히 스퍼터링하고 열처리하여 상기 제2반도체층을 실리사이드층으로 하는 단계를 포함하여 실리사이드를 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제5항에 있어서, 상기 제1도전층은 불순물이 함유된 다결정 실리콘층, 버퍼층은 TiN 또는 SiO2, 제2도전층은 불순물이 포함안된 다결정 실리콘층 내화 금속층은 Ti인 것을 특징으로 하는 반도체장치의 제조방법.
- 제6항에 있어서, 상기 버퍼층은 질소분자 또는 이온을 이온주입방법으로 제1도전층에 형성됨을 특징으로 하는 반도체장치의 제조방법.
- 제6항에 있어서, 상기 제2도전층은 비정질 실리콘층임을 특징으로 하는 반도체장치의 제조방법.
- 제5항에 있어서, 상기 제2반도체층 형성단계후, 실리사이드 타겟으로부터 직접 스퍼터링, 열처리로 상기 제2도전층을 실리사이드화 하는 것을 특징으로 하는 반도체장치의 제조방법.
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