JPH06163457A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH06163457A JPH06163457A JP5205187A JP20518793A JPH06163457A JP H06163457 A JPH06163457 A JP H06163457A JP 5205187 A JP5205187 A JP 5205187A JP 20518793 A JP20518793 A JP 20518793A JP H06163457 A JPH06163457 A JP H06163457A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- conductive layer
- semiconductor device
- manufacturing
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 46
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 42
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 48
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 48
- 238000000034 method Methods 0.000 claims abstract description 33
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 32
- 239000003870 refractory metal Substances 0.000 claims abstract description 28
- 239000012535 impurity Substances 0.000 claims abstract description 16
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 15
- 239000010703 silicon Substances 0.000 claims abstract description 14
- 229920005591 polysilicon Polymers 0.000 claims abstract description 4
- 239000010410 layer Substances 0.000 claims description 168
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 21
- 229910052757 nitrogen Inorganic materials 0.000 claims description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 13
- 238000010438 heat treatment Methods 0.000 claims description 10
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 9
- 229910052715 tantalum Inorganic materials 0.000 claims description 9
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 8
- 229910052720 vanadium Inorganic materials 0.000 claims description 8
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 7
- 229910052758 niobium Inorganic materials 0.000 claims description 7
- -1 nitrogen ions Chemical class 0.000 claims description 7
- 229910052726 zirconium Inorganic materials 0.000 claims description 7
- 229910052735 hafnium Inorganic materials 0.000 claims description 6
- 239000011229 interlayer Substances 0.000 claims description 6
- 238000004544 sputter deposition Methods 0.000 claims description 5
- 229910052719 titanium Inorganic materials 0.000 claims description 5
- 239000002131 composite material Substances 0.000 claims description 3
- 238000009751 slip forming Methods 0.000 claims 1
- 230000015572 biosynthetic process Effects 0.000 abstract description 3
- 230000008021 deposition Effects 0.000 abstract description 3
- 235000014121 butter Nutrition 0.000 abstract 1
- 238000013508 migration Methods 0.000 abstract 1
- 230000005012 migration Effects 0.000 abstract 1
- 239000010408 film Substances 0.000 description 20
- 230000008569 process Effects 0.000 description 19
- 238000010586 diagram Methods 0.000 description 11
- 229910052751 metal Inorganic materials 0.000 description 9
- 239000002184 metal Substances 0.000 description 9
- 229910008484 TiSi Inorganic materials 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 230000002776 aggregation Effects 0.000 description 4
- 238000004220 aggregation Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000000137 annealing Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000005054 agglomeration Methods 0.000 description 1
- 230000001668 ameliorated effect Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
- H01L21/76889—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances by forming silicides of refractory metals
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
びこれを製造する方法を提供する。 【構成】 底層12上に第1導電層13としてたとえば
ポリシリコンを形成し、この第1導電層13上にシリコ
ンの移動を防ぐためのバッファ層と第2導電層として不
純物が注入されないポリシリコンを連続して形成する。
次いで、第2導電層上に耐火金属層を形成し、熱処理を
行ない、バッファ層、第2導電層および耐火金属層のシ
リサイド膜を第1導電層13上に形成する。
Description
製造方法に関するものであり、特に、シリコンと金属と
を一体化したシリサイドの改善に関するものである。
はMOS素子のゲート電極などは、通常配線連結する場
合が大部分であり、したがって、抵抗率が低いことが好
ましい。特に、デザイン規格が1μm以下となると今ま
での高集積化による素子動作速度の向上効果がなくな
り、微細化による配線抵抗Rの増加と、配線ピッチの縮
小による容量C増大の上昇効果に伴うRCの伝達遅延が
大きい問題になる。このような問題は、いわゆるシリサ
イドにより改善されている。現在、低抵抗ゲート材料と
して、高抵抗である多結晶シリコンの代わりに、特性は
類似するが抵抗が多結晶シリコンより低い高融点金属シ
リサイドを用いている。
シリサイドプロセスの例を示すものである。この例は、
特にMOS素子のゲート電極の形成の際適用できるもの
であるが、まず、図8に示すように、シリコン基板1上
に絶縁酸化層2を形成し、次いで、図9に示すように、
多結晶シリコン層3を形成する。このとき、多結晶シリ
コンは抵抗が高いので、この多結晶シリコン層3上に高
濃度の不純物を注入する。次いで、図10に示すよう
に、多結晶シリコン層3上に高融点金属層4を形成した
後、ツーステップアニールやランプアニールなどの熱処
理をすることにより、シリサイド化(Silicidation)を
行なう。そうすると、図11に示すように、シリサイド
5が得られる。
するところでは、シリサイド反応が起こるが、金属がT
iやTaである場合、TiSi2 、TaSi2 のような
層が得られる。
の多結晶シリコン層上にシリサイドが形成されるため、
濃度むらにより多結晶シリコン層表面では厚さなどのむ
らがあるばらつき自然酸化膜が形成されて、シリサイデ
ーション反応にむら(ばらつき)を生じ、結局、ばらつ
きシリサイド膜が形成される。さらに、他の後続工程の
熱処理において、凝集によるシリサイド膜切断が生じる
という問題がある。
のものであり、凝集によるシリサイド膜の切れを防止
し、均一な厚さのシリサイド膜を得る、半導体装置およ
びその製造方法を提供することである。
導体装置の製造方法は、底層上に第1導電層を形成する
段階と、第1導電層上にシリコンの層間移動を抑制する
ためのバッファ層と第2導電層とを連続して形成する段
階と、第2導電層上に耐火金属層を形成し熱処理する段
階とを備えている。
法は、請求項1の発明において、第1導電層形成段階
は、多結晶シリコンを形成する段階と、多結晶シリコン
に不純物をイオン注入する段階とを備えることを特徴と
している。
法は、請求項1の発明において、バッファ層は、SiO
2 およびTiNから選択されたいずれか1つからなるこ
とを特徴としている。
法は、請求項1の発明において、バッファ層の形成段階
は、第1導電層表面に窒素分子と窒素イオンのうちいず
れか1つをイオン注入する段階を含むことを特徴として
いる。
法は、請求項1の発明において、第2導電層は、不純物
が注入されない非晶質シリコンおよび多結晶シリコンか
ら選択されたいずれか1つからなることを特徴としてい
る。
法は、請求項1の発明において、耐火金属層は、Ti、
Zr、Hf、V、NbおよびTaから選択されたいずれ
か1つからなることを特徴としている。
法は、請求項1の発明において、熱処理により、バッフ
ァ層、第2導電層および耐火金属層はシリサイド(Sili
cide)を形成することを特徴としている。
法は、請求項1の発明において、バッファ層は、10な
いし100Å範囲で形成することを特徴としている。
法は、底層上に第1導電層を形成する段階と、第1導電
層上にシリコンの層間移動を抑制するためのバッファ層
と、耐火金属を含む第2導電層とを連続して形成する段
階と、熱処理により第2導電層を安定したシリサイド層
に変換する段階とを備えている。
方法は、請求項9の発明において、第1導電層は、不純
物がイオン注入された多結晶シリコンからなることを特
徴としている。
方法は、請求項9の発明において、バッファ層は、Si
O2 およびTiNから選択されたいずれか1つからなる
ことを特徴としている。
方法は、請求項9の発明において、バッファ層の形成段
階は、第1導電層より窒素分子と窒素イオンのうちいず
れか1つをイオン注入する段階を含むことを特徴として
いる。
方法は、請求項9の発明において、第2導電層の形成段
階は、シリサイド化される耐火金属とシリコンとを同時
スパッタリング(cosputtering)する段階を含むことを
特徴としている。
方法は、請求項9の発明において、第2導電層の形成段
階は、耐火金属のシリサイドターゲットから直接スパッ
タリング(direct sputtering)する段階を含むことを特
徴としている。
方法は、請求項9の発明において、耐火金属層は、T
i、Zr、Hf、V、NbおよびTaから選択されたい
ずれか1つからなることを特徴としている。
層と、底層上に形成された第1導電層と、第1導電層上
に形成されたシリサイド複合層とを備え、シリサイド複
合層は、第1導電層上に形成されてシリコンの層間移動
を抑制するためのバッファ層と、バッファ層上に形成さ
れた第2導電層と、第2導電層上に形成された耐火金属
層とで構成されることを特徴としている。
求項16の発明において、バッファ層は、第1導電層の
酸化膜およびTiNのうちいずれか1つであることを特
徴としている。
求項16の発明において、バッファ層は、窒素イオンと
窒素分子のうちいずれか1つがイオン注入された第1導
電層の一部として構成されることを特徴としている。
求項16の発明において、第2導電層は、不純物が注入
されない非晶質シリコンとポリシリコンのうちから選択
されたいずれか1つからなることを特徴としている。
求項16の発明において、耐火金属層は、Ti、Zr、
Hf、V、NbおよびTaから選択されたいずれか1つ
からなることを特徴としている。
に基づいて詳細に説明する。
し図4を参照して説明する。
体に関連しているが、図1〜4の例は、特にMOS素子
のゲート電極形成の際よく適用することができ、一連の
工程は、メモリ素子の導電ライン形成時に変更なしに適
用できる。
上には絶縁膜(以下、底層という)12を形成するが、
これに限らない。
上には第1導電層13を形成し、その上にバッファ層1
4を形成する。第1導電層は多結晶シリコンを用いて、
バッファ層はシリコン酸化膜ないしTiNによって形成
し、そのバッファ層の厚さは10〜100Å程度とす
る。このとき、バッファ層14を形成する前に、多結晶
シリコン層13は不純物を含むようイオン注入ないしP
OCl沈積工程を行なえる。
iNによって形成するが、窒素分子や窒素イオンをイオ
ン注入方法にて第1導電層13に形成してもよい。
層14上に第2導電層15を形成する。このとき、用い
る材料は、多結晶シリコンあるいは非晶質シリコンであ
る。そして、第2導電層15上には、耐火金属層16を
形成して、シリサイデーションの基礎工程を完成する。
この例において、シリサイデーションのための金属層の
材料としてはTiを用いる。
の金属と第2導電層15のSiとを反応させて、図4に
示すようにシリサイド17を形成する。
4は存在しない。耐火金属層16としてTiを用いる場
合、TiSi2 のシリサイド膜の形成の際、TiとSi
層との間にSiO2 絶縁層があると、SiO2 を分解し
てTiSi2 が形成される。これは、本発明において現
われた特徴的な事項であり、SiO2 の厚さが80Å前
後の薄膜で可能であり、それ以上の厚さではシリサイド
化反応が多少抑制される傾向がある。本発明において、
好ましいバッファ層の厚さ範囲は、10〜100Åであ
る。そして、前記TiSi2 の形成の際、O2 はTiS
i2 内に含まれる。
属物質を用いる場合、すなわち、Zr、Hf、V、N
b、TaはO2 溶解度が高くてSiO2 分解が可能であ
るが、Cr、Mo、Wの場合はO2 溶解度が低いので、
Ti以外には選択可能な金属としては、前述したZr、
Hf、V、Nb、Taである。
かにTiNである場合には、TiN自体が障壁金属層に
なるので、導電体として作用し、安定した物質であるの
でSiの拡散を防止できてバッファ層として用いられ
る。もちろん、この場合、TiN膜はシリサイデーショ
ンで存在できるが、TiSi2 とTiNとは特別に区別
することができないので、バッファ層がシリサイド化さ
れた層に含まれるといえる。バッファ層14は、シリサ
イデーション工程中に、高濃度不純物が含まれた第1導
電層13と不純物が含まれない第2導電層15との間に
介在されて第1導電層のSiが第2導電層に移動するこ
とを防止する役割をするので、従来の問題になった凝集
が発生しない。
給源として多結晶シリコン層を用いているため、シリサ
イドの厚さがばらつきになったが、本発明においては、
第2導電層によってのみシリサイド化されて高濃度の第
1導電層の影響を受けないので、シリサイドの厚さを一
定に得られる。
以下詳細に説明する。
に、図5および図6は図1および図2と同一であるので
詳細な説明は省略する。
縁膜(底層)21を形成した後、図6においては図2に
示すように底層21上に第1導電層22およびバッファ
層23を形成する段階を示す。もちろん、このときにも
実施例1と同様で第1導電層22の抵抗率を低くするた
めの不純物イオン注入あるいはPOCl沈積工程を行な
うことが望ましい。
においては、基板全面にシリサイド化する金属とシリコ
ンとを同時スパッタリング(cosputtering)して第2導
電層を形成するか、あるいは、シリサイドターゲットか
ら直接スパッタリング(direct sputtering )により第
2導電層を形成し、熱処理により第2導電層を安定した
シリサイド膜24と形成する。
たシリサイド膜は、面抵抗が減少する効果を得られる。
すなわち、単一の多結晶シリコン層のみによるシリサイ
ドの従来の技術における面抵抗の平均値は、5.952
Ω/□であり、標準偏差は1.672Ω/□と通常現わ
れるのに反し、本発明の3層構造の多結晶シリコン層を
用いる場合のシリサイドは、平均3.536Ω/□、標
準偏差0.160Ω/□であり、製品間の均一な質のシ
リサイド膜を得られる。
サイデーションの原因になる高濃度の多結晶シリコンの
代わりに、不純物が注入されない多結晶シリコンあるい
は非晶質シリコンを用い、さらに、凝集が生じるメカニ
ズムは、多結晶シリコンがシリサイド膜に移動、エピタ
キシャル成長することにより、シリサイド膜下方の不純
物が注入された多結晶シリコン層とこの層上の不純物が
注入されない多結晶シリコン層あるいは非晶質シリコン
層との間にバッファ層を形成して、相互間のシリコン移
動を抑制することにより、均一な厚さのシリサイド膜を
得られ、さらに凝集現象が生じないようになる。そし
て、本発明に従い前記バッファ層は、シリサイデーショ
ン過程で耐火金属層と反応してシリサイド化してなくな
る。
説明する製造工程図である。
説明する製造工程図である。
説明する製造工程図である。
説明する製造工程図である。
説明する製造工程図である。
説明する製造工程図である。
説明する製造工程図である。
図である。
図である。
程図である。
程図である。
Claims (20)
- 【請求項1】 底層上に第1導電層を形成する段階と、 前記第1導電層上にシリコンの層間移動を抑制するため
のバッファ層と第2導電層とを連続して形成する段階
と、 前記第2導電層上に耐火金属層を形成し熱処理する段階
とを備える、半導体装置の製造方法。 - 【請求項2】 前記第1導電層形成段階は、 多結晶シリコンを形成する段階と、 前記多結晶シリコンに不純物をイオン注入する段階とを
備えることを特徴とする、請求項1に記載の半導体装置
の製造方法。 - 【請求項3】 前記バッファ層は、SiO2 およびTi
Nから選択されたいずれか1つからなることを特徴とす
る、請求項1に記載の半導体装置の製造方法。 - 【請求項4】 前記バッファ層の形成段階は、前記第1
導電層表面に窒素分子と窒素イオンのうちいずれか1つ
をイオン注入する段階を含むことを特徴とする、請求項
1に記載の半導体装置の製造方法。 - 【請求項5】 前記第2導電層は、不純物が注入されな
い非晶質シリコンおよび多結晶シリコンから選択された
いずれか1つからなることを特徴とする、請求項1に記
載の半導体装置の製造方法。 - 【請求項6】 前記耐火金属層は、Ti、Zr、Hf、
V、NbおよびTaから選択されたいずれか1つからな
ることを特徴とする、請求項1に記載の半導体装置の製
造方法。 - 【請求項7】 前記熱処理により、前記バッファ層、前
記第2導電層および前記耐火金属層はシリサイドを形成
することを特徴とする、請求項1に記載の半導体装置の
製造方法。 - 【請求項8】 前記バッファ層は、10ないし100Å
範囲で形成することを特徴とする、請求項1に記載の半
導体装置の製造方法。 - 【請求項9】 底層上に第1導電層を形成する段階と、 前記第1導電層上にシリコンの層間移動を抑制するため
のバッファ層と、耐火金属を含む第2導電層とを連続し
て形成する段階と、 熱処理により前記第2導電層を安定したシリサイド層に
変換する段階とを備える、半導体装置の製造方法。 - 【請求項10】 前記第1導電層は、不純物がイオン注
入された多結晶シリコンからなることを特徴とする、請
求項9に記載の半導体装置の製造方法。 - 【請求項11】 前記バッファ層は、SiO2 およびT
iNから選択されたいずれか1つからなることを特徴と
する、請求項9に記載の半導体装置の製造方法。 - 【請求項12】 前記バッファ層の形成段階は、前記第
1導電層より窒素分子と窒素イオンのうちいずれか1つ
をイオン注入する段階を含むことを特徴とする、請求項
9に記載の半導体装置の製造方法。 - 【請求項13】 前記第2導電層の形成段階は、シリサ
イド化される耐火金属とシリコンとを同時スパッタリン
グする段階を含むことを特徴とする、請求項9に記載の
半導体装置の製造方法。 - 【請求項14】 前記第2導電層の形成段階は、耐火金
属のシリサイドターゲットから直接スパッタリングする
段階を含むことを特徴とする、請求項9に記載の半導体
装置の製造方法。 - 【請求項15】 前記耐火金属層は、Ti、Zr、H
f、V、NbおよびTaから選択されたいずれか1つか
らなることを特徴とする、請求項9に記載の半導体装置
の製造方法。 - 【請求項16】 底層と、 前記底層上に形成された第1導電層と、 前記第1導電層上に形成されたシリサイド複合層とを備
え、 前記シリサイド複合層は、 第1導電層上に形成されてシリコンの層間移動を抑制す
るためのバッファ層と、 前記バッファ層上に形成された第2導電層と、 前記第2導電層上に形成された耐火金属層とで構成され
ることを特徴とする、半導体装置。 - 【請求項17】 前記バッファ層は、前記第1導電層の
酸化膜およびTiNのうちいずれか1つであることを特
徴とする、請求項16に記載の半導体装置。 - 【請求項18】 前記バッファ層は、窒素イオンと窒素
分子のうちいずれか1つがイオン注入された前記第1導
電層の一部として構成されることを特徴とする、請求項
16に記載の半導体装置。 - 【請求項19】 前記第2導電層は、不純物が注入され
ない非晶質シリコンとポリシリコンのうちから選択され
たいずれか1つからなることを特徴とする、請求項16
に記載の半導体装置。 - 【請求項20】 前記耐火金属層は、Ti、Zr、H
f、V、NbおよびTaから選択されたいずれか1つか
らなることを特徴とする、請求項16に記載の半導体装
置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019920015206A KR950009283B1 (ko) | 1992-08-24 | 1992-08-24 | 반도체장치의 제조방법 |
KR92P15206 | 1992-08-24 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06163457A true JPH06163457A (ja) | 1994-06-10 |
JP3408842B2 JP3408842B2 (ja) | 2003-05-19 |
Family
ID=19338377
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20518793A Expired - Fee Related JP3408842B2 (ja) | 1992-08-24 | 1993-08-19 | 半導体装置およびその製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5717253A (ja) |
JP (1) | JP3408842B2 (ja) |
KR (1) | KR950009283B1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002057124A (ja) * | 2000-08-01 | 2002-02-22 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5844297A (en) * | 1995-09-26 | 1998-12-01 | Symbios, Inc. | Antifuse device for use on a field programmable interconnect chip |
US6004869A (en) * | 1997-04-25 | 1999-12-21 | Micron Technology, Inc. | Method for making a low resistivity electrode having a near noble metal |
KR100425147B1 (ko) * | 1997-09-29 | 2004-05-17 | 주식회사 하이닉스반도체 | 반도체소자의제조방법 |
KR100510442B1 (ko) * | 1997-11-24 | 2005-10-21 | 삼성전자주식회사 | 이중층실리사이드의형성방법및정합실리사이드를구비하는모스트랜지스터 |
KR100504188B1 (ko) * | 1997-12-30 | 2005-10-19 | 매그나칩 반도체 유한회사 | 반도체장치의 게이트전극 제조방법 |
US6117793A (en) * | 1998-09-03 | 2000-09-12 | Micron Technology, Inc. | Using silicide cap as an etch stop for multilayer metal process and structures so formed |
KR100313943B1 (ko) * | 1999-04-22 | 2001-11-15 | 김영환 | 반도체 소자의 게이트 전극 형성 방법 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07114214B2 (ja) * | 1987-08-03 | 1995-12-06 | 三菱電機株式会社 | 半導体装置 |
EP0704883A3 (en) * | 1988-02-11 | 1997-07-09 | Sgs Thomson Microelectronics | Refractory metal silicide cap, to protect multi-layer polycide structures |
JP2675572B2 (ja) * | 1988-03-31 | 1997-11-12 | 株式会社東芝 | 半導体集積回路の製造方法 |
US5237192A (en) * | 1988-10-12 | 1993-08-17 | Mitsubishi Denki Kabushiki Kaisha | MESFET semiconductor device having a T-shaped gate electrode |
US5075761A (en) * | 1989-05-31 | 1991-12-24 | Sgs-Thomson Microelectronics, Inc. | Local interconnect for integrated circuits |
US5166771A (en) * | 1990-01-12 | 1992-11-24 | Paradigm Technology, Inc. | Self-aligning contact and interconnect structure |
US5243220A (en) * | 1990-03-23 | 1993-09-07 | Kabushiki Kaisha Toshiba | Semiconductor device having miniaturized contact electrode and wiring structure |
JP2675713B2 (ja) * | 1991-05-10 | 1997-11-12 | 株式会社東芝 | 半導体装置及びその製造方法 |
US5313084A (en) * | 1992-05-29 | 1994-05-17 | Sgs-Thomson Microelectronics, Inc. | Interconnect structure for an integrated circuit |
-
1992
- 1992-08-24 KR KR1019920015206A patent/KR950009283B1/ko not_active IP Right Cessation
-
1993
- 1993-08-19 JP JP20518793A patent/JP3408842B2/ja not_active Expired - Fee Related
-
1996
- 1996-10-24 US US08/736,490 patent/US5717253A/en not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002057124A (ja) * | 2000-08-01 | 2002-02-22 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
US5717253A (en) | 1998-02-10 |
JP3408842B2 (ja) | 2003-05-19 |
KR940004726A (ko) | 1994-03-15 |
KR950009283B1 (ko) | 1995-08-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2891092B2 (ja) | 半導体装置の製造方法 | |
US6512296B1 (en) | Semiconductor structure having heterogenous silicide regions having titanium and molybdenum | |
EP0159935A2 (en) | Method for inhibiting dopant out-diffusion | |
US20050236715A1 (en) | Nickel alloy salicide transistor structure and method for manufacturing same | |
JP2945967B2 (ja) | 半導体デバイスの製造方法 | |
JPH11238736A (ja) | 半導体デバイスの製造方法 | |
JPH0346323A (ja) | 半導体装置の製造方法及び半導体装置 | |
JPH11121399A (ja) | 半導体装置の製造方法 | |
US5645887A (en) | Method for forming platinum silicide plugs | |
JP3408842B2 (ja) | 半導体装置およびその製造方法 | |
US6069045A (en) | Method of forming C49-structure tungsten-containing titanium salicide structure | |
JPH0794731A (ja) | 半導体装置及びその製造方法 | |
JP2001156022A (ja) | 半導体装置の製造方法 | |
KR0161380B1 (ko) | 반도체장치의 트랜지스터 및 그 제조방법 | |
JP2900897B2 (ja) | 半導体装置の製造方法 | |
JPH061774B2 (ja) | 半導体装置 | |
JPH0750411A (ja) | 半導体装置の製造方法 | |
JPH05136398A (ja) | 半導体装置の製造方法 | |
JP2857170B2 (ja) | 半導体装置の製造方法 | |
JPH09148568A (ja) | 半導体装置の製造方法 | |
JP2675076B2 (ja) | 半導体装置の製造方法 | |
JPS61135156A (ja) | 半導体装置およびその製造方法 | |
JPH0154853B2 (ja) | ||
KR100312658B1 (ko) | 반도체 소자의 제조방법 | |
JP2001024187A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030204 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080314 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090314 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100314 Year of fee payment: 7 |
|
LAPS | Cancellation because of no payment of annual fees |