JP3408842B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
- H01L21/76889—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances by forming silicides of refractory metals
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関するものであり、特に、シリコンと金属と
を一体化したシリサイドの改善に関するものである。
製造方法に関するものであり、特に、シリコンと金属と
を一体化したシリサイドの改善に関するものである。
【０００２】
【従来の技術】周知のように、メモリのワード線あるい
はＭＯＳ素子のゲート電極などは、通常配線連結する場
合が大部分であり、したがって、抵抗率が低いことが好
ましい。特に、デザイン規格が１μｍ以下となると今ま
での高集積化による素子動作速度の向上効果がなくな
り、微細化による配線抵抗Ｒの増加と、配線ピッチの縮
小による容量Ｃ増大の上昇効果に伴うＲＣの伝達遅延が
大きい問題になる。このような問題は、いわゆるシリサ
イドにより改善されている。現在、低抵抗ゲート材料と
して、高抵抗である多結晶シリコンの代わりに、特性は
類似するが抵抗が多結晶シリコンより低い高融点金属シ
リサイドを用いている。
はＭＯＳ素子のゲート電極などは、通常配線連結する場
合が大部分であり、したがって、抵抗率が低いことが好
ましい。特に、デザイン規格が１μｍ以下となると今ま
での高集積化による素子動作速度の向上効果がなくな
り、微細化による配線抵抗Ｒの増加と、配線ピッチの縮
小による容量Ｃ増大の上昇効果に伴うＲＣの伝達遅延が
大きい問題になる。このような問題は、いわゆるシリサ
イドにより改善されている。現在、低抵抗ゲート材料と
して、高抵抗である多結晶シリコンの代わりに、特性は
類似するが抵抗が多結晶シリコンより低い高融点金属シ
リサイドを用いている。
【０００３】図８ないし図１１は、通常行なわれている
シリサイドプロセスの例を示すものである。この例は、
特にＭＯＳ素子のゲート電極の形成の際適用できるもの
であるが、まず、図８に示すように、シリコン基板１上
に絶縁酸化層２を形成し、次いで、図９に示すように、
多結晶シリコン層３を形成する。このとき、多結晶シリ
コンは抵抗が高いので、この多結晶シリコン層３上に高
濃度の不純物を注入する。次いで、図１０に示すよう
に、多結晶シリコン層３上に高融点金属層４を形成した
後、ツーステップアニールやランプアニールなどの熱処
理をすることにより、シリサイド化（Silicidation）を
行なう。そうすると、図１１に示すように、シリサイド
５が得られる。
シリサイドプロセスの例を示すものである。この例は、
特にＭＯＳ素子のゲート電極の形成の際適用できるもの
であるが、まず、図８に示すように、シリコン基板１上
に絶縁酸化層２を形成し、次いで、図９に示すように、
多結晶シリコン層３を形成する。このとき、多結晶シリ
コンは抵抗が高いので、この多結晶シリコン層３上に高
濃度の不純物を注入する。次いで、図１０に示すよう
に、多結晶シリコン層３上に高融点金属層４を形成した
後、ツーステップアニールやランプアニールなどの熱処
理をすることにより、シリサイド化（Silicidation）を
行なう。そうすると、図１１に示すように、シリサイド
５が得られる。
【０００４】前記熱処理により金属とシリコンとが接触
するところでは、シリサイド反応が起こるが、金属がＴ
ｉやＴａである場合、ＴｉＳｉ2 、ＴａＳｉ2 のような
層が得られる。
するところでは、シリサイド反応が起こるが、金属がＴ
ｉやＴａである場合、ＴｉＳｉ2 、ＴａＳｉ2 のような
層が得られる。
【０００５】
【発明が解決しようとする課題】しかしながら、高濃度
の多結晶シリコン層上にシリサイドが形成されるため、
濃度むらにより多結晶シリコン層表面では厚さなどのむ
らがあるばらつき自然酸化膜が形成されて、シリサイデ
ーション反応にむら（ばらつき）を生じ、結局、ばらつ
きシリサイド膜が形成される。さらに、他の後続工程の
熱処理において、凝集によるシリサイド膜切断が生じる
という問題がある。
の多結晶シリコン層上にシリサイドが形成されるため、
濃度むらにより多結晶シリコン層表面では厚さなどのむ
らがあるばらつき自然酸化膜が形成されて、シリサイデ
ーション反応にむら（ばらつき）を生じ、結局、ばらつ
きシリサイド膜が形成される。さらに、他の後続工程の
熱処理において、凝集によるシリサイド膜切断が生じる
という問題がある。
【０００６】本発明の目的は、前記課題を解決するため
のものであり、凝集によるシリサイド膜の切れを防止
し、均一な厚さのシリサイド膜を得る、半導体装置およ
びその製造方法を提供することである。
のものであり、凝集によるシリサイド膜の切れを防止
し、均一な厚さのシリサイド膜を得る、半導体装置およ
びその製造方法を提供することである。
【０００７】
【課題を解決するための手段】請求項１の発明による半
導体装置の製造方法は、底層上に第１導電層を形成する
段階と、第１導電層上にシリコンの層間移動を抑制する
ためのバッファ層と第２導電層とを連続して形成する段
階と、第２導電層上に耐火金属層を形成し熱処理する段
階とを備えている。
導体装置の製造方法は、底層上に第１導電層を形成する
段階と、第１導電層上にシリコンの層間移動を抑制する
ためのバッファ層と第２導電層とを連続して形成する段
階と、第２導電層上に耐火金属層を形成し熱処理する段
階とを備えている。
【０００８】請求項２の発明による半導体装置の製造方
法は、請求項１の発明において、第１導電層形成段階
は、多結晶シリコンを形成する段階と、多結晶シリコン
に不純物をイオン注入する段階とを備えることを特徴と
している。
法は、請求項１の発明において、第１導電層形成段階
は、多結晶シリコンを形成する段階と、多結晶シリコン
に不純物をイオン注入する段階とを備えることを特徴と
している。
【０００９】請求項３の発明による半導体装置の製造方
法は、請求項１の発明において、バッファ層は、ＳｉＯ
2 およびＴｉＮから選択されたいずれか１つからなるこ
とを特徴としている。
法は、請求項１の発明において、バッファ層は、ＳｉＯ
2 およびＴｉＮから選択されたいずれか１つからなるこ
とを特徴としている。
【００１０】請求項４の発明による半導体装置の製造方
法は、請求項１の発明において、バッファ層の形成段階
は、第１導電層表面に窒素分子と窒素イオンのうちいず
れか１つをイオン注入する段階を含むことを特徴として
いる。
法は、請求項１の発明において、バッファ層の形成段階
は、第１導電層表面に窒素分子と窒素イオンのうちいず
れか１つをイオン注入する段階を含むことを特徴として
いる。
【００１１】請求項５の発明による半導体装置の製造方
法は、請求項１の発明において、第２導電層は、不純物
が注入されない非晶質シリコンおよび多結晶シリコンか
ら選択されたいずれか１つからなることを特徴としてい
る。
法は、請求項１の発明において、第２導電層は、不純物
が注入されない非晶質シリコンおよび多結晶シリコンか
ら選択されたいずれか１つからなることを特徴としてい
る。
【００１２】請求項６の発明による半導体装置の製造方
法は、請求項１の発明において、耐火金属層は、Ｔｉ、
Ｚｒ、Ｈｆ、Ｖ、ＮｂおよびＴａから選択されたいずれ
か１つからなることを特徴としている。
法は、請求項１の発明において、耐火金属層は、Ｔｉ、
Ｚｒ、Ｈｆ、Ｖ、ＮｂおよびＴａから選択されたいずれ
か１つからなることを特徴としている。
【００１３】請求項７の発明による半導体装置の製造方
法は、請求項１の発明において、熱処理により、バッフ
ァ層、第２導電層および耐火金属層はシリサイド（Sili
cide）を形成することを特徴としている。
法は、請求項１の発明において、熱処理により、バッフ
ァ層、第２導電層および耐火金属層はシリサイド（Sili
cide）を形成することを特徴としている。
【００１４】請求項８の発明による半導体装置の製造方
法は、請求項１の発明において、バッファ層は、１０な
いし１００Å範囲で形成することを特徴としている。
法は、請求項１の発明において、バッファ層は、１０な
いし１００Å範囲で形成することを特徴としている。
【００１５】請求項９の発明による半導体装置の製造方
法は、底層上に第１導電層を形成する段階と、第１導電
層上にシリコンの層間移動を抑制するためのバッファ層
と、耐火金属を含む第２導電層とを連続して形成する段
階と、熱処理により第２導電層を安定したシリサイド層
に変換する段階とを備えている。
法は、底層上に第１導電層を形成する段階と、第１導電
層上にシリコンの層間移動を抑制するためのバッファ層
と、耐火金属を含む第２導電層とを連続して形成する段
階と、熱処理により第２導電層を安定したシリサイド層
に変換する段階とを備えている。
【００１６】請求項１０の発明による半導体装置の製造
方法は、請求項９の発明において、第１導電層は、不純
物がイオン注入された多結晶シリコンからなることを特
徴としている。
方法は、請求項９の発明において、第１導電層は、不純
物がイオン注入された多結晶シリコンからなることを特
徴としている。
【００１７】請求項１１の発明による半導体装置の製造
方法は、請求項９の発明において、バッファ層は、Ｓｉ
Ｏ2 およびＴｉＮから選択されたいずれか１つからなる
ことを特徴としている。
方法は、請求項９の発明において、バッファ層は、Ｓｉ
Ｏ2 およびＴｉＮから選択されたいずれか１つからなる
ことを特徴としている。
【００１８】請求項１２の発明による半導体装置の製造
方法は、請求項９の発明において、バッファ層の形成段
階は、第１導電層より窒素分子と窒素イオンのうちいず
れか１つをイオン注入する段階を含むことを特徴として
いる。
方法は、請求項９の発明において、バッファ層の形成段
階は、第１導電層より窒素分子と窒素イオンのうちいず
れか１つをイオン注入する段階を含むことを特徴として
いる。
【００１９】請求項１３の発明による半導体装置の製造
方法は、請求項９の発明において、第２導電層の形成段
階は、シリサイド化される耐火金属とシリコンとを同時
スパッタリング（cosputtering）する段階を含むことを
特徴としている。
方法は、請求項９の発明において、第２導電層の形成段
階は、シリサイド化される耐火金属とシリコンとを同時
スパッタリング（cosputtering）する段階を含むことを
特徴としている。
【００２０】請求項１４の発明による半導体装置の製造
方法は、請求項９の発明において、第２導電層の形成段
階は、耐火金属のシリサイドターゲットから直接スパッ
タリング（direct sputtering)する段階を含むことを特
徴としている。
方法は、請求項９の発明において、第２導電層の形成段
階は、耐火金属のシリサイドターゲットから直接スパッ
タリング（direct sputtering)する段階を含むことを特
徴としている。
【００２１】請求項１５の発明による半導体装置の製造
方法は、請求項９の発明において、耐火金属層は、Ｔ
ｉ、Ｚｒ、Ｈｆ、Ｖ、ＮｂおよびＴａから選択されたい
ずれか１つからなることを特徴としている。
方法は、請求項９の発明において、耐火金属層は、Ｔ
ｉ、Ｚｒ、Ｈｆ、Ｖ、ＮｂおよびＴａから選択されたい
ずれか１つからなることを特徴としている。
【００２２】請求項１６の発明による半導体装置は、底
層と、底層上に形成された第１導電層と、第１導電層上
に形成されたシリサイド複合層とを備え、シリサイド複
合層は、第１導電層上に形成されてシリコンの層間移動
を抑制するためのバッファ層と、バッファ層上に形成さ
れた第２導電層と、第２導電層上に形成された耐火金属
層とで構成されることを特徴としている。
層と、底層上に形成された第１導電層と、第１導電層上
に形成されたシリサイド複合層とを備え、シリサイド複
合層は、第１導電層上に形成されてシリコンの層間移動
を抑制するためのバッファ層と、バッファ層上に形成さ
れた第２導電層と、第２導電層上に形成された耐火金属
層とで構成されることを特徴としている。
【００２３】請求項１７の発明による半導体装置は、請
求項１６の発明において、バッファ層は、第１導電層の
酸化膜およびＴｉＮのうちいずれか１つであることを特
徴としている。
求項１６の発明において、バッファ層は、第１導電層の
酸化膜およびＴｉＮのうちいずれか１つであることを特
徴としている。
【００２４】請求項１８の発明による半導体装置は、請
求項１６の発明において、バッファ層は、窒素イオンと
窒素分子のうちいずれか１つがイオン注入された第１導
電層の一部として構成されることを特徴としている。
求項１６の発明において、バッファ層は、窒素イオンと
窒素分子のうちいずれか１つがイオン注入された第１導
電層の一部として構成されることを特徴としている。
【００２５】請求項１９の発明による半導体装置は、請
求項１６の発明において、第２導電層は、不純物が注入
されない非晶質シリコンとポリシリコンのうちから選択
されたいずれか１つからなることを特徴としている。
求項１６の発明において、第２導電層は、不純物が注入
されない非晶質シリコンとポリシリコンのうちから選択
されたいずれか１つからなることを特徴としている。
【００２６】請求項２０の発明による半導体装置は、請
求項１６の発明において、耐火金属層は、Ｔｉ、Ｚｒ、
Ｈｆ、Ｖ、ＮｂおよびＴａから選択されたいずれか１つ
からなることを特徴としている。
求項１６の発明において、耐火金属層は、Ｔｉ、Ｚｒ、
Ｈｆ、Ｖ、ＮｂおよびＴａから選択されたいずれか１つ
からなることを特徴としている。
【００２７】
【実施例】以下、本発明の好ましい実施例を、添付図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００２８】（実施例１）本発明の実施例１を図１ない
し図４を参照して説明する。
し図４を参照して説明する。
【００２９】本発明は、根本的にシリサイドプロセス自
体に関連しているが、図１〜４の例は、特にＭＯＳ素子
のゲート電極形成の際よく適用することができ、一連の
工程は、メモリ素子の導電ライン形成時に変更なしに適
用できる。
体に関連しているが、図１〜４の例は、特にＭＯＳ素子
のゲート電極形成の際よく適用することができ、一連の
工程は、メモリ素子の導電ライン形成時に変更なしに適
用できる。
【００３０】まず、図１に示すように、半導体基板１１
上には絶縁膜（以下、底層という）１２を形成するが、
これに限らない。
上には絶縁膜（以下、底層という）１２を形成するが、
これに限らない。
【００３１】次いで、図２に示すように、前記底層１２
上には第１導電層１３を形成し、その上にバッファ層１
４を形成する。第１導電層は多結晶シリコンを用いて、
バッファ層はシリコン酸化膜ないしＴｉＮによって形成
し、そのバッファ層の厚さは１０〜１００Å程度とす
る。このとき、バッファ層１４を形成する前に、多結晶
シリコン層１３は不純物を含むようイオン注入ないしＰ
ＯＣｌ沈積工程を行なえる。
上には第１導電層１３を形成し、その上にバッファ層１
４を形成する。第１導電層は多結晶シリコンを用いて、
バッファ層はシリコン酸化膜ないしＴｉＮによって形成
し、そのバッファ層の厚さは１０〜１００Å程度とす
る。このとき、バッファ層１４を形成する前に、多結晶
シリコン層１３は不純物を含むようイオン注入ないしＰ
ＯＣｌ沈積工程を行なえる。
【００３２】前記バッファ層１４は、酸化膜あるいはＴ
ｉＮによって形成するが、窒素分子や窒素イオンをイオ
ン注入方法にて第１導電層１３に形成してもよい。
ｉＮによって形成するが、窒素分子や窒素イオンをイオ
ン注入方法にて第１導電層１３に形成してもよい。
【００３３】次いで、図３に示すように、前記バッファ
層１４上に第２導電層１５を形成する。このとき、用い
る材料は、多結晶シリコンあるいは非晶質シリコンであ
る。そして、第２導電層１５上には、耐火金属層１６を
形成して、シリサイデーションの基礎工程を完成する。
この例において、シリサイデーションのための金属層の
材料としてはＴｉを用いる。
層１４上に第２導電層１５を形成する。このとき、用い
る材料は、多結晶シリコンあるいは非晶質シリコンであ
る。そして、第２導電層１５上には、耐火金属層１６を
形成して、シリサイデーションの基礎工程を完成する。
この例において、シリサイデーションのための金属層の
材料としてはＴｉを用いる。
【００３４】次いで、熱処理を行ない、耐火金属層１６
の金属と第２導電層１５のＳｉとを反応させて、図４に
示すようにシリサイド１７を形成する。
の金属と第２導電層１５のＳｉとを反応させて、図４に
示すようにシリサイド１７を形成する。
【００３５】図４を見ると、予め形成したバッファ層１
４は存在しない。耐火金属層１６としてＴｉを用いる場
合、ＴｉＳｉ2 のシリサイド膜の形成の際、ＴｉとＳｉ
層との間にＳｉＯ2 絶縁層があると、ＳｉＯ2 を分解し
てＴｉＳｉ2 が形成される。これは、本発明において現
われた特徴的な事項であり、ＳｉＯ2 の厚さが８０Å前
後の薄膜で可能であり、それ以上の厚さではシリサイド
化反応が多少抑制される傾向がある。本発明において、
好ましいバッファ層の厚さ範囲は、１０〜１００Åであ
る。そして、前記ＴｉＳｉ2 の形成の際、Ｏ2 はＴｉＳ
ｉ2 内に含まれる。
４は存在しない。耐火金属層１６としてＴｉを用いる場
合、ＴｉＳｉ2 のシリサイド膜の形成の際、ＴｉとＳｉ
層との間にＳｉＯ2 絶縁層があると、ＳｉＯ2 を分解し
てＴｉＳｉ2 が形成される。これは、本発明において現
われた特徴的な事項であり、ＳｉＯ2 の厚さが８０Å前
後の薄膜で可能であり、それ以上の厚さではシリサイド
化反応が多少抑制される傾向がある。本発明において、
好ましいバッファ層の厚さ範囲は、１０〜１００Åであ
る。そして、前記ＴｉＳｉ2 の形成の際、Ｏ2 はＴｉＳ
ｉ2 内に含まれる。
【００３６】耐火金属層１６としてＴｉのほかに他の金
属物質を用いる場合、すなわち、Ｚｒ、Ｈｆ、Ｖ、Ｎ
ｂ、ＴａはＯ2 溶解度が高くてＳｉＯ2 分解が可能であ
るが、Ｃｒ、Ｍｏ、Ｗの場合はＯ2 溶解度が低いので、
Ｔｉ以外には選択可能な金属としては、前述したＺｒ、
Ｈｆ、Ｖ、Ｎｂ、Ｔａである。
属物質を用いる場合、すなわち、Ｚｒ、Ｈｆ、Ｖ、Ｎ
ｂ、ＴａはＯ2 溶解度が高くてＳｉＯ2 分解が可能であ
るが、Ｃｒ、Ｍｏ、Ｗの場合はＯ2 溶解度が低いので、
Ｔｉ以外には選択可能な金属としては、前述したＺｒ、
Ｈｆ、Ｖ、Ｎｂ、Ｔａである。
【００３７】一方、前記バッファ層１４がＳｉＯ2 のほ
かにＴｉＮである場合には、ＴｉＮ自体が障壁金属層に
なるので、導電体として作用し、安定した物質であるの
でＳｉの拡散を防止できてバッファ層として用いられ
る。もちろん、この場合、ＴｉＮ膜はシリサイデーショ
ンで存在できるが、ＴｉＳｉ2 とＴｉＮとは特別に区別
することができないので、バッファ層がシリサイド化さ
れた層に含まれるといえる。バッファ層１４は、シリサ
イデーション工程中に、高濃度不純物が含まれた第１導
電層１３と不純物が含まれない第２導電層１５との間に
介在されて第１導電層のＳｉが第２導電層に移動するこ
とを防止する役割をするので、従来の問題になった凝集
が発生しない。
かにＴｉＮである場合には、ＴｉＮ自体が障壁金属層に
なるので、導電体として作用し、安定した物質であるの
でＳｉの拡散を防止できてバッファ層として用いられ
る。もちろん、この場合、ＴｉＮ膜はシリサイデーショ
ンで存在できるが、ＴｉＳｉ2 とＴｉＮとは特別に区別
することができないので、バッファ層がシリサイド化さ
れた層に含まれるといえる。バッファ層１４は、シリサ
イデーション工程中に、高濃度不純物が含まれた第１導
電層１３と不純物が含まれない第２導電層１５との間に
介在されて第１導電層のＳｉが第２導電層に移動するこ
とを防止する役割をするので、従来の問題になった凝集
が発生しない。
【００３８】従来には、シリサイド形成のため、Ｓｉ供
給源として多結晶シリコン層を用いているため、シリサ
イドの厚さがばらつきになったが、本発明においては、
第２導電層によってのみシリサイド化されて高濃度の第
１導電層の影響を受けないので、シリサイドの厚さを一
定に得られる。
給源として多結晶シリコン層を用いているため、シリサ
イドの厚さがばらつきになったが、本発明においては、
第２導電層によってのみシリサイド化されて高濃度の第
１導電層の影響を受けないので、シリサイドの厚さを一
定に得られる。
【００３９】（実施例２）図５ないし図７を参照して、
以下詳細に説明する。
以下詳細に説明する。
【００４０】この実施例は、実施例１と類似であり、特
に、図５および図６は図１および図２と同一であるので
詳細な説明は省略する。
に、図５および図６は図１および図２と同一であるので
詳細な説明は省略する。
【００４１】図５に示すように、半導体基板２０上に絶
縁膜（底層）２１を形成した後、図６においては図２に
示すように底層２１上に第１導電層２２およびバッファ
層２３を形成する段階を示す。もちろん、このときにも
実施例１と同様で第１導電層２２の抵抗率を低くするた
めの不純物イオン注入あるいはＰＯＣｌ沈積工程を行な
うことが望ましい。
縁膜（底層）２１を形成した後、図６においては図２に
示すように底層２１上に第１導電層２２およびバッファ
層２３を形成する段階を示す。もちろん、このときにも
実施例１と同様で第１導電層２２の抵抗率を低くするた
めの不純物イオン注入あるいはＰＯＣｌ沈積工程を行な
うことが望ましい。
【００４２】次いで、図７に示すように、この実施例２
においては、基板全面にシリサイド化する金属とシリコ
ンとを同時スパッタリング（cosputtering）して第２導
電層を形成するか、あるいは、シリサイドターゲットか
ら直接スパッタリング（direct sputtering ）により第
２導電層を形成し、熱処理により第２導電層を安定した
シリサイド膜２４と形成する。
においては、基板全面にシリサイド化する金属とシリコ
ンとを同時スパッタリング（cosputtering）して第２導
電層を形成するか、あるいは、シリサイドターゲットか
ら直接スパッタリング（direct sputtering ）により第
２導電層を形成し、熱処理により第２導電層を安定した
シリサイド膜２４と形成する。
【００４３】前記のような本発明の工程により製造され
たシリサイド膜は、面抵抗が減少する効果を得られる。
すなわち、単一の多結晶シリコン層のみによるシリサイ
ドの従来の技術における面抵抗の平均値は、５．９５２
Ω／□であり、標準偏差は１．６７２Ω／□と通常現わ
れるのに反し、本発明の３層構造の多結晶シリコン層を
用いる場合のシリサイドは、平均３．５３６Ω／□、標
準偏差０．１６０Ω／□であり、製品間の均一な質のシ
リサイド膜を得られる。
たシリサイド膜は、面抵抗が減少する効果を得られる。
すなわち、単一の多結晶シリコン層のみによるシリサイ
ドの従来の技術における面抵抗の平均値は、５．９５２
Ω／□であり、標準偏差は１．６７２Ω／□と通常現わ
れるのに反し、本発明の３層構造の多結晶シリコン層を
用いる場合のシリサイドは、平均３．５３６Ω／□、標
準偏差０．１６０Ω／□であり、製品間の均一な質のシ
リサイド膜を得られる。
【００４４】
【発明の効果】以上のように、本発明は、ばらつきシリ
サイデーションの原因になる高濃度の多結晶シリコンの
代わりに、不純物が注入されない多結晶シリコンあるい
は非晶質シリコンを用い、さらに、凝集が生じるメカニ
ズムは、多結晶シリコンがシリサイド膜に移動、エピタ
キシャル成長することにより、シリサイド膜下方の不純
物が注入された多結晶シリコン層とこの層上の不純物が
注入されない多結晶シリコン層あるいは非晶質シリコン
層との間にバッファ層を形成して、相互間のシリコン移
動を抑制することにより、均一な厚さのシリサイド膜を
得られ、さらに凝集現象が生じないようになる。そし
て、本発明に従い前記バッファ層は、シリサイデーショ
ン過程で耐火金属層と反応してシリサイド化してなくな
る。
サイデーションの原因になる高濃度の多結晶シリコンの
代わりに、不純物が注入されない多結晶シリコンあるい
は非晶質シリコンを用い、さらに、凝集が生じるメカニ
ズムは、多結晶シリコンがシリサイド膜に移動、エピタ
キシャル成長することにより、シリサイド膜下方の不純
物が注入された多結晶シリコン層とこの層上の不純物が
注入されない多結晶シリコン層あるいは非晶質シリコン
層との間にバッファ層を形成して、相互間のシリコン移
動を抑制することにより、均一な厚さのシリサイド膜を
得られ、さらに凝集現象が生じないようになる。そし
て、本発明に従い前記バッファ層は、シリサイデーショ
ン過程で耐火金属層と反応してシリサイド化してなくな
る。
【図１】本発明の実施例１に従うシリサイド形成工程を
説明する製造工程図である。
説明する製造工程図である。
【図２】本発明の実施例１に従うシリサイド形成工程を
説明する製造工程図である。
説明する製造工程図である。
【図３】本発明の実施例１に従うシリサイド形成工程を
説明する製造工程図である。
説明する製造工程図である。
【図４】本発明の実施例１に従うシリサイド形成工程を
説明する製造工程図である。
説明する製造工程図である。
【図５】本発明の実施例２に従うシリサイド形成工程を
説明する製造工程図である。
説明する製造工程図である。
【図６】本発明の実施例２に従うシリサイド形成工程を
説明する製造工程図である。
説明する製造工程図である。
【図７】本発明の実施例２に従うシリサイド形成工程を
説明する製造工程図である。
説明する製造工程図である。
【図８】従来のシリサイド形成工程を説明する製造工程
図である。
図である。
【図９】従来のシリサイド形成工程を説明する製造工程
図である。
図である。
【図１０】従来のシリサイド形成工程を説明する製造工
程図である。
程図である。
【図１１】従来のシリサイド形成工程を説明する製造工
程図である。
程図である。
１１，２０ 半導体基板
１２，２１ 絶縁膜（底層）
１３，２２ 第１導電層（多結晶シリコン層）
１４，２３ バッファ層
１５ 第２導電層
１６ 耐火金属層
１７ シリサイド
２４ シリサイド膜
なお、各図中、同一符号は同一または相当部分を示す。
Claims (20)
- 【請求項１】 底層上に不純物が注入された多結晶シリ
コンを含む層である第１導電層を形成する段階と、前記
第１導電層上にシリコンの層間移動を抑制するためのバ
ッファ層と不純物が注入されない多結晶シリコンを含む
層あるいは非晶質シリコンを含む層である第２導電層と
を連続して形成する段階と、前記第２導電層上に耐火金
属層を形成し熱処理する段階とを備える、半導体装置の
製造方法。 - 【請求項２】 前記第１導電層形成段階は、多結晶シリ
コンを形成する段階と、前記多結晶シリコンに不純物を
イオン注入する段階とを備えることを特徴とする、請求
項１に記載の半導体装置の製造方法。 - 【請求項３】 前記バッファ層は、ＳｉＯ2およびＴｉ
Ｎから選択されたいずれか１つからなることを特徴とす
る、請求項１に記載の半導体装置の製造方法。 - 【請求項４】 前記バッファ層の形成段階は、前記第１
導電層表面に窒素分子と窒素イオンのうちいずれか１つ
をイオン注入する段階を含むことを特徴とする、請求項
１に記載の半導体装置の製造方法。 - 【請求項５】 前記第２導電層は、不純物が注入されな
い非晶質シリコンおよび多結晶シリコンから選択された
いずれか１つからなることを特徴とする、請求項１に記
載の半導体装置の製造方法。 - 【請求項６】 前記耐火金属層は、Ｔｉ、Ｚｒ、Ｈｆ、
Ｖ、ＮｂおよびＴａから選択されたいずれか１つからな
ることを特徴とする、請求項１に記載の半導体装置の製
造方法。 - 【請求項７】 前記熱処理により、前記バッファ層、前
記第２導電層および前記耐火金属層はシリサイドを形成
することを特徴とする、請求項１に記載の半導体装置の
製造方法。 - 【請求項８】 前記バッファ層は、１０ないし１００Å
範囲で形成することを特徴とする、請求項１に記載の半
導体装置の製造方法。 - 【請求項９】 底層上に不純物が注入された多結晶シリ
コンを含む層である第１導電層を形成する段階と、前記
第１導電層上にシリコンの層間移動を抑制するためのバ
ッファ層と、耐火金属を含む第２導電層とを連続して形
成する段階と、熱処理により前記第２導電層を安定した
シリサイド層に変換する段階とを備える、半導体装置の
製造方法。 - 【請求項１０】 前記第１導電層は、不純物がイオン注
入された多結晶シリコンからなることを特徴とする、請
求項９に記載の半導体装置の製造方法。 - 【請求項１１】 前記バッファ層は、ＳｉＯ2およびＴ
ｉＮから選択されたいずれか１つからなることを特徴と
する、請求項９に記載の半導体装置の製造方法。 - 【請求項１２】 前記バッファ層の形成段階は、前記第
１導電層より窒素分子と窒素イオンのうちいずれか１つ
をイオン注入する段階を含むことを特徴とする、請求項
９に記載の半導体装置の製造方法。 - 【請求項１３】 前記第２導電層の形成段階は、シリサ
イド化される耐火金属とシリコンとを同時スパッタリン
グする段階を含むことを特徴とする、請求項９に記載の
半導体装置の製造方法。 - 【請求項１４】 前記第２導電層の形成段階は、耐火金
属のシリサイドターゲットから直接スパッタリングする
段階を含むことを特徴とする、請求項９に記載の半導体
装置の製造方法。 - 【請求項１５】 前記耐火金属層は、Ｔｉ、Ｚｒ、Ｈ
ｆ、Ｖ、ＮｂおよびＴａから選択されたいずれか１つか
らなることを特徴とする、請求項９に記載の半導体装置
の製造方法。 - 【請求項１６】 底層と、前記底層上に形成された第１
導電層と、前記第１導電層上に形成されたシリサイド複
合層とを備え、前記シリサイド複合層は、第１導電層上
に形成されてシリコンの層間移動を抑制するためのバッ
ファ層と、前記バッファ層上に形成された第２導電層
と、前記第２導電層上に形成された耐火金属層とを熱処
理して得られることを特徴とする、半導体装置。 - 【請求項１７】 前記バッファ層は、前記第１導電層の
酸化膜およびＴｉＮのうちいずれか１つであることを特
徴とする、請求項１６に記載の半導体装置。 - 【請求項１８】 前記バッファ層は、窒素イオンと窒素
分子のうちいずれか１つがイオン注入された前記第１導
電層の一部として構成されることを特徴とする、請求項
１６に記載の半導体装置。 - 【請求項１９】 前記第２導電層は、不純物が注入され
ない非晶質シリコンとポリシリコンのうちから選択され
たいずれか１つからなることを特徴とする、請求項１６
に記載の半導体装置。 - 【請求項２０】 前記耐火金属層は、Ｔｉ、Ｚｒ、Ｈ
ｆ、Ｖ、ＮｂおよびＴａから選択されたいずれか１つか
らなることを特徴とする、請求項１６に記載の半導体装
置。
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|---|---|---|---|
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| KR92P15206 | 1992-08-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06163457A JPH06163457A (ja) | 1994-06-10 |
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Family
ID=19338377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20518793A Expired - Fee Related JP3408842B2 (ja) | 1992-08-24 | 1993-08-19 | 半導体装置およびその製造方法 |
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| Country | Link |
|---|---|
| US (1) | US5717253A (ja) |
| JP (1) | JP3408842B2 (ja) |
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|---|---|---|---|---|
| US5844297A (en) * | 1995-09-26 | 1998-12-01 | Symbios, Inc. | Antifuse device for use on a field programmable interconnect chip |
| US6004869A (en) * | 1997-04-25 | 1999-12-21 | Micron Technology, Inc. | Method for making a low resistivity electrode having a near noble metal |
| KR100425147B1 (ko) * | 1997-09-29 | 2004-05-17 | 주식회사 하이닉스반도체 | 반도체소자의제조방법 |
| KR100510442B1 (ko) * | 1997-11-24 | 2005-10-21 | 삼성전자주식회사 | 이중층실리사이드의형성방법및정합실리사이드를구비하는모스트랜지스터 |
| KR100504188B1 (ko) * | 1997-12-30 | 2005-10-19 | 매그나칩 반도체 유한회사 | 반도체장치의 게이트전극 제조방법 |
| US6117793A (en) * | 1998-09-03 | 2000-09-12 | Micron Technology, Inc. | Using silicide cap as an etch stop for multilayer metal process and structures so formed |
| KR100313943B1 (ko) * | 1999-04-22 | 2001-11-15 | 김영환 | 반도체 소자의 게이트 전극 형성 방법 |
| KR100370156B1 (ko) * | 2000-08-01 | 2003-01-30 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| EP0704883A3 (en) * | 1988-02-11 | 1997-07-09 | Sgs Thomson Microelectronics | Refractory metal silicide cap, to protect multi-layer polycide structures |
| JP2675572B2 (ja) * | 1988-03-31 | 1997-11-12 | 株式会社東芝 | 半導体集積回路の製造方法 |
| US5237192A (en) * | 1988-10-12 | 1993-08-17 | Mitsubishi Denki Kabushiki Kaisha | MESFET semiconductor device having a T-shaped gate electrode |
| US5075761A (en) * | 1989-05-31 | 1991-12-24 | Sgs-Thomson Microelectronics, Inc. | Local interconnect for integrated circuits |
| US5166771A (en) * | 1990-01-12 | 1992-11-24 | Paradigm Technology, Inc. | Self-aligning contact and interconnect structure |
| US5243220A (en) * | 1990-03-23 | 1993-09-07 | Kabushiki Kaisha Toshiba | Semiconductor device having miniaturized contact electrode and wiring structure |
| JP2675713B2 (ja) * | 1991-05-10 | 1997-11-12 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US5313084A (en) * | 1992-05-29 | 1994-05-17 | Sgs-Thomson Microelectronics, Inc. | Interconnect structure for an integrated circuit |
-
1992
- 1992-08-24 KR KR1019920015206A patent/KR950009283B1/ko not_active IP Right Cessation
-
1993
- 1993-08-19 JP JP20518793A patent/JP3408842B2/ja not_active Expired - Fee Related
-
1996
- 1996-10-24 US US08/736,490 patent/US5717253A/en not_active Expired - Fee Related
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|---|---|
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