KR100510442B1 - 이중층실리사이드의형성방법및정합실리사이드를구비하는모스트랜지스터 - Google Patents

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Abstract

저온에서 정합의 평탄하고 매끈한 실리사이드층을 형성할 수 있는 실리사이드 형성방법 및 정합 실리사이드(self-aligned silicide)를 구비하는 모스(MOS) 트랜지스터에 대해 기재되어 있다. 이 실리사이드 형성방법은, 실리콘층 상에 실리사이드용 금속층을 형성하는 단계와, 금속막 상에 중간 금속층을 형성하는 단계, 및 결과물을 열처리하여 막역전(alyer inversion)에 의해 실리사이드/합금층으로 이루어진 이중층의 하부에 실리사이드를 형성하는 단계를 구비하여 이루어지고, 이 모스(MOS) 트랜지스터는, 반도체기판 상에 형성된 게이트전극과, 게이트전극 양측의 반도체기판에 형성된 소오스/ 드레인, 및 게이트전극의 상부 표면과 소오스/ 드레인의 표면에 각각 형성되며, 코발트(Co)를 상부층으로 하고 하프뮴(Hf)을 하부층으로 하는 이중층의 실리사이드로 이루어진다.

Description

이중층 실리사이드의 형성방법 및 정합 실리사이드를 구비하는 모스 트랜지스터{A method for forming double layered-silicide and a MOS transistor having self-aligned silicide}
본 발명은 반도체장치의 제조방법 및 반도체장치에 관한 것으로, 특히 게이트 및 소오스/드레인에 동시에 자기정합적으로 이중층 구조의 실리사이드를 형성할 수 있는 실리사이드 형성방법 및 정합 실리사이드(self-aligned silicide)를 구비하는 모스(MOS) 트랜지스터에 관한 것이다.
내화성금속과 실리콘(Si)의 화합물인 실리사이드(silicide)는 도우프된 폴리실리콘보다 비저항이 낮기 때문에, 현재 기억소자 등에서 폴리실리콘을 대신하여 하부배선 및 게이트전극의 재료로 널리 사용되고 있다. 트랜지스터의 게이트와 소오스/드레인을 동시에 자기정합적으로 실리사이드화한 구조를 일컫는 샐리사이드(Salicide; Self-Aligned Silicide)는, 메모리 회로보다는 빠른 동작속도가 요구되는 논리회로나 ASIC 회로에서 많이 적용되고 있다. 더욱이, 논리회로나 ASIC 회로들을 구성하는 모스(MOS) 소자는 동작속도가 매우 중요시될 뿐만 아니라, 샐리사이드 구조에서 발생하기 쉬운 접합 누설전류에 덜 민감하기 때문에 앞으로 동작속도면에서 더 유리한 샐리사이드 구조를 채용할 경향이 강하다.
지금까지 알려진 바에 따르면, 샐리사이드 구조를 실현하기 위한 제료로는 티타늄 실리사이드(TiSi2)와 코발트 실리사이드(CoSi2)가 가장 유력한 것으로 주목받고 있는데, 이 두 실리사이드는 다른 실리사이드에 비해 비저항이 더 낮고 800℃ 이상의 고온 공정에서도 견딜 수 있기 때문이다. 이러한 사실은 실리사이드를 형성한 후에도 상부에 형성된 BPSG(Boro-PhosphoSilicate Glass)와 같은 층간절연막의 리플로우(reflow)가 가능하다는 점에서 더 유리하다. 그중, 특히 티타늄 실리사이드(TiSi2)의 경우 비저항이 비교적 낮고 폴리실리콘 게이트전극에 비해서 핫 캐리어 열화(hot carrier degradation)에 대한 내성이 더 강하며, 안정적인 실리사이드화 반응이 가능하다는 등의 잇점으로 인해 현재 널리 사용되고는 있지만, 다음과 같은 몇가지 단점들 때문에 앞으로 다른 실리사이드로의 대체가 고려되고 있다.
첫째, 실리사이드 형성시 수평방향으로의 실리사이드의 성장 및 티나늄(Ti)과 스페이서로 사용된 실리콘산화막(SiO2)과의 원치 않는 반응에 의해 게이트와 소오스/드레인 사이에 단락이 일어날 가능성이 크다. 게이트전극의 측면에 형성되는 실리콘산화막 스페이서는 실리사이드화된 게이트와 소오스/ 드레인을 분리시킬 목적으로 만들어지지만, 그 폭이 2,000Å ∼ 3,000Å에 불과하다. 따라서, 게이트의 폴리실리콘이 실리사이드화될 때 옆쪽으로 실리사이드가 성장하게 되면, 게이트와 소오스/ 드레인간에 다리(bridge)를 형성하여 단락이 일어나게 된다.
둘째, 실리콘과 접촉하고 있는 티타늄 실리사이드(TiSi2)는 900℃까지 재료 자체의 열적 안정성은 유지될 수 있으나, 공정온도가 800℃를 넘으면 P+ -실리콘에 대한 접촉저항이 너무 커진다. P+ -실리콘에 대한 접촉저항 값은 800℃의 열처리시에는 10-5Ω㎠이며, 900℃에서는 10-3Ω㎠나 된다. 이렇게 접촉저항이 높은 원인은, PMOS 트랜지스터의 소오스/드레인으로부터 그 위층의 실리사이드로 보론(B)이 급속이 확산해 들어가 실리사이드/ 실리콘 접합부의 계면에서 도펀트(dopant)가 고갈되기 때문이다.
셋째, 티타늄(Ti)은 산화성향이 매우 크기 때문에, 열처리시 반드시 산소가 없는 분위기에서 실리사이드화 열처리 공정이 이루어져야 한다. 따라서, 질소(N2) 분위기내의 산소나 수분의 농도가 5ppma 이하가 되도록 제어해야 하는 어려움이 있다.
넷째, 만일 알루미늄(Al) - 티타늄 나이트라이드(TiN) - 티타늄 실리사이드(TiSi2) - 실리콘의 접촉구조에서 접촉부를 통해 흐르는 전류가 465℃ 이상의 열적인 효과를 나타낸다면, 일렉트로마이그레이션(electromigration) 불량이 더 빨리 발생할 가능성이 있으며, 경우에 따라서는 그것보다 더 낮은 온도에서도 열응력에 의하여 접촉부가 손상을 받아 접촉-마이그레이션 불량이 발생하기도 한다.
다섯째, 티타늄 실리사이드(TiSi2)막 내의 응력에 의하여 티타늄 실리사이드(TiSi2)막 가장자리에 결함이 발생할 수 있다. 보고된 바에 따르면, 티타늄 실리사이드(TiSi2)막의 두께가 1,000Å을 넘으면, 그러한 결함들이 발생하기 시작한다고 한다.
여섯째, 접합깊이가 0.2㎛ 이하로 얕은 접합에 티타늄 실리사이드(TiSi2) 접촉부가 만들어질 때, 700Å 이상의 너무 두꺼운 티타늄막이 사용되면 실리콘이 과도하게 소모되고 계면이 거칠어지며, 그 결과 누설전류와 접촉저항이 증가하는 문제가 발생하기도 한다.
상기한 바와 같은 티타늄 실리사이드(TiSi2)의 문제점들에 비해 코발트 실리사이드(CoSi2)는 비저항이 낮을 뿐만 아니라. 고온에서 안정성이 우수하고 산화막과의 반응성이 매우 낮으며 도펀트에 대한 의존성이 매우 낮기 때문에, NMOS 또는 PMOS 트랜지스터의 어떠한 소자에 적용해도 일정한 접촉저항을 유지할 수 있다. 이와 같은 코발트 실리사이드(CoSi2)의 여러 가지 장점을 구체적으로 설명하면 다음과 같다.
첫째, 코발트 실리사이드(CoSi2)는 비교적 비저항이 낮고(16 ∼ 18μΩ/㎝), 고온에서 안정하다. 실리콘과 접촉하고 있는 코발트 실리사이드(CoSi2)는 850℃ 내외까지 안정하기 때문에, 900℃ 가까운 온도에서 글래스 리플로우(glass reflow) 공정을 실시해도 무방하다.
둘째, 티타늄 실리사이드의 경우와는 달리 코발트(Co)가 주확산자이므로, 실리사이드가 수평 방향으로 형성되어 게이트와 소오스/드레인간에 단락이 일어나는 문제나, 실리사이드가 실리콘산화막 아래쪽으로 파고드는 침식현상(enchroachment)의 문제가 없기 때문에 단 한 차례의 어닐링 단계만으로도 코발트와 실리콘간의 반응에 의하여 안정한 코발트 실리사이드가 형성될 수 있다.
셋째, 코발트 실리사이드(CoSi2)-실리콘(Si) 접촉부는 티타늄 실리사이드에 비해 상대적으로 매끈하고, N+-실리콘과 P+-실리콘 모두 15Ω㎠ 수준으로 접촉저항이 상당히 낮다.
넷째, N형 및 P형의 얕은 접합에 대해 모두 성공적으로 접촉부를 형성할 수 있으며, 일단 실리사이드가 형성된 후에는 접합 내에서의 도핑 프로파일(doping profile)이 변하지 않는다. 그러므로, 코발트 실리사이드(CoSi2)는 이러한 도펀트의 거동 면에서 더 유리함을 알 수 있다.
다섯째, 코발트 실리사이드(CoSi2)는 티타늄 실리사이드(TiSi2)에 비해 플라즈마 에칭에 덜 민감한다. 그러므로, 위층의 도우프된 산화막에 콘택홀을 형성할 때 과도식각해도 실리사이드의 손실이 거의 발생하지 않으며, 따라서 플라즈마 손상에 의한 누설전류도 적다.
여섯째, 질소 분위기에서 티타늄 실리사이드(TiSi2)를 형성할 때에는 티타늄 나이트라이드(TiN)도 어느정도 생성되는 반면, 코발트 실리사이드(CoSi2) 형성시에는 다른 경쟁하는 반응이 일어나지 않는다.
마지막으로, 코발트 실리사이드(CoSi2)에서는 같은 두께의 티타늄 실리사이드(TiSi2)에서보다 전단응력(shear stress)이 더 적게 나타난다.
이상 상술한 바와 같이 게이트뿐만 아니라 소오스/드레인 영역에 동시에 코발트 실리사이드(CoSi2)를 형성하여 주면, 동작속도뿐만 아니라 고온에서의 안정성등 여러 면에서 보다 더 유리하다. 그러나, 이러한 코발트 실리사이드(CoSi2) 구조가 양산에 적용되기 위해서는 각 반응계면부의 관리, 게이트와 소오스/드레인 전극부에서의 실리사이드화(silicidation) 반응의 적절한 제어, 그리고 특히 금속과 실리사이드간의 접촉이 이루어질 경우 그 계면에서의 반응방지 등 우선적으로 해결해야할 중요한 문제점들이 있다. 이를 보다 상세하게 설명한다.
먼저, 실리사이드화 반응시의 문제점에 대해 설명한다.
샐리사이드 공정은 게이트와 소오스/드레인 양쪽에 동시에 실리사이드를 형성하므로, 한 번의 공정으로 양쪽 영역에 적절한 두께의 실리사이드층을 형성하는 것이 어렵다. 게이트쪽은 낮은 배선저항이 나타나도록 두꺼운 실리사이드층을 형성해 주어야 하는 반면, 소오스/드레인 영역에서는 기판의 실리콘의 과잉소모로 인한 얕은 접합의 파괴를 막기 위해 가능한 얇은 실리사이드층을 형성해야 한다.
이와 같은 문제를 해결하기 위하여 게이트쪽에 비교적 두꺼운 실리사이드층을 먼저 형성한 다음 나중 단계에서 소오스/드레인의 접합영역에 얇은 실리사이드층을 형성하는 2단계 공정을 도입하는 방법이 제시된 바 있다(참조문헌; MRS Symposium Proc. 311, 263, 1993, 저자; Y. Matsubara, K. Noguchi and K. Okumura).
그리고, 실리사이드와 실리콘의 계면을 평탄하게 유지하는 문제도 매우 중요하다. 일반적으로 단일 실리사이드층 구조를 사용하면 실리사이드와 실리콘간의 계면이 울퉁불퉁해지기 쉽다. 특히, 코발트 실리사이드(CoSi2)의 경우가 심한데, 이는 코발트가 실리콘산화막을 환원시키지 못하므로 실리콘 기판상에 자연산화막이 존재할 때 실리사이드화 반응이 전체 계면에 걸쳐 균일하게 일어나지 못하고 자연산화막이 취약한 부분에서 집중적으로 일어나기 때문이다. 그렇게 되면, 전류가 흐를 수 있는 유효 단면적이 감소되므로 면저항이 불균일해지고 접촉저항이 높아질 뿐만 아니라, 접합에 강한 역방향 전계가 가해질 경우 굴곡이 심한 계면에서는 파울러-노드하임(F-N) 터널링에 의해 누설전류가 발생하기 쉽기 때문에 접합 계면에서 접합 누설이 일어날 위험이 크다.
또한, 계면이 울퉁불퉁하면 열적으로 불안정하여 실리사이드 박막의 응집(agglomeration)이 더욱 심해진다. 원래 얇은 박막에 열에너지가 가해질 때 계면 에너지를 최소화하기 위하여 실리사이드의 결정립계와 실리콘이 만나는 점, 이른바 삼중점에서 열적 그루빙(thermal grooving)이 일어나는데, 이 때 받는 열에너지의 양이 크면 그루빙 정도가 커져서 박막이 고립(island)화되고 그 결과 결정립의 연속성이 단절되는데, 이러한 현상을 응집(agglomeration)이라 한다. 이러한 응집현상은 위에서 말한 문제를 더욱 심화시키게 된다. 따라서, 반응계면을 깨끗하게 유지하기 위하여 스퍼터 챔버 내에 웨이퍼를 넣기 전에 실리콘과 폴리실리콘의 표면을 묽은 불산(HF) 용액으로 처리하거나, 인-사이튜(in-situ) 스퍼터 에칭처리하여 자연산화막을 잘 제거해 주어야 한다,
그밖에, 상부 배선층과 실리사이드의 계면부위에서의 반응안정성도 문제가 된다. 현재 상부 배선층으로 사용되고 있는 알루미늄(Al)과 코발트 실리사이드(CoSi2) 콘택에 적용할 수 있는 최대 어닐링 온도는 400℃이다, 그 이상의 온도에서는 코발트 실리사이드(CoSi2)가 알루미늄(Al)과 반응하기 때문에, 더 높은 온도에서 열처리하려면 코발트 실리사이드(CoSi2)와 알루미늄(Al)층 사이에 티타늄 나이트라이드(TiN)나 텅스텐-티타늄(TiW)과 같은 확산장벽층을 삽입해 주어야 한다.
이상과 같은 코발트 실리사이드(CoSi2)의 문제점들을 개선하기 위하여 지금까지 몇가지 해결책들이 제안되었는데, 그 중에서 코발트/금속의 이중층 실리사이드 구조를 이용하는 방안이 많은 주목을 받고 있다.
코발트/금속의 이중층 실리사이드 구조는 실리사이드-실리콘기판의 계면을 평탄하고 매끈하며 정합(epitaxy)을 이루도록 해줄 뿐만 아니라, 중간에서 실리사이드 반응의 정도를 조절함으로써 기판 실리콘의 과잉소모를 방지하여 얕은 접합을 유지할 수 있게 해 준다, 뿐만 아니라, 열처리 분위기에서 조절함으로써 형성된 실리사이드의 상부에 확산방지막으로도 사용할 수 있는 호합물이나 합금층을 만들어 줄 수 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 논리회로나 ASIC의 주요 구성소자인 모스 트랜지스터의 게이트와 소오스/드레인을 동시에 실리사이드화할 때 전극용 재료로서 코발트(Co)/금속의 이중층 구조를 채택함으로써 얇은 정합 코발트 실리사이드 전극을 형성하며, 이 때 실리사이드화 열처리 온도를 가능한 낮춤으로써 고온 열처리에 의한 소자의 열화현상을 최소화할 수 있는 실리사이드 형성방법을 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 정합 실리사이드(self-aligned silicide)를 구비하는 모스(MOS) 트랜지스터를 제공하는 것이다.
상기 과제를 이루기 위하여 본 발명에 의한 실리사이드 형성방법은, 실리콘층 상에 실리사이드용 금속층을 형성하는 단계와, 상기 금속막 상에 중간 금속층을 형성하는 단계, 및 결과물을 열처리하여 막역전(alyer inversion)에 의해 실리사이드/합금층으로 이루어진 이중층의 하부에 실리사이드를 형성하는 단계를 구비하는 것을 특징으로 한다.
상기 실리사이드용 금속층은 코발트(Co)로 형성하고, 상기 중간 금속층은 하프뮴(Hf)으로 형성하며, 각각 50Å 및 150Å의 두께로 형성하는 것이 바람직하다. 그리고, 상기 실리사이드를 형성하는 단계에서는 급속 열처리(RTA) 공정을 사용하는 것이 바람직하다.
상기 과제를 이루기 위하여 본 발명에 의한 실리사이드 형성방법은 또한, 반도체기판 상에 게이트전극을 형성하는 단계와, 상기 반도체기판에 소오스/드레인을 형성하는 단계와, 결과물 상에 실리사이드용 금속층을 형성하는 단계와, 상기 금속층 상에 중간 금속층을 형성하는 단계와, 결과물을 열처리하여 막역전(alyer inversion)에 의해 실리사이드/합금층으로 이루어진 이중층의 하부에 실리사이드를 형성하는 단계, 및 상기 실리사이드/합금층으로 이루어진 이중층을 제거함으로써, 상기 게이트전극 및 소오스/드레인의 표면에만 정합 실리사이드를 형성하는 단계를 구비하는 것을 특징으로 한다.
상기 실리사이드용 금속층은 코발트(Co)로 형성하고, 상기 중간 금속층은 하프뮴(Hf)으로 형성하며, 각각 50Å 및 150Å의 두께로 형성하는 것이 바람직하다. 그리고, 상기 실리사이드를 형성하는 단계에서는 급속 열처리(RTA) 공정을 사용하는 것이 바람직하다.
상기 다른 과제를 이루기 위하여 본 발명에 의한 모스(MOS) 트랜지스터는, 반도체기판 상에 형성된 게이트전극과, 상기 게이트전극 양측의 반도체기판에 형성된 소오스/ 드레인, 및 상기 게이트전극의 상부 표면과, 상기 소오스/ 드레인의 표면에 각각 형성되며, 코발트(Co)를 상부층으로 하고 하프뮴(Hf)을 하부층으로 하는 이중층의 실리사이드를 구비하는 것을 특징으로 한다.
상기 코발트(Co)의 두께는 150Å정도이고, 상기 하프뮴(Hf)의 두께는 50Å정도인 것이 바람직하고, 상기 게이트전극의 측벽에는 상기 게이트전극과 소오스/드레인을 절연시키기 위한 스페이서를 더 구비하는 것이 바람직하다.
본 발명에 따르면, 코발트 실리사이드를 이용하여 모스 소자의 게이트 및 소오스/ 드레인에 동시에 실리사이드층을 형성할 때 소오스/드레인 전극으로 코발트/ 내열금속의 이중층 구조를 채택함으로써, 형성되는 실리사이드층이 기판의 실리콘과 정합을 이루고, 그 결과 실리사이드-실리콘 계면이 매끄럽게 되도록 할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다.
이미 언급한 바와 같이, 코발트/금속의 이중층 실리사이드 구조는 실리사이드-실리콘기판의 계면을 평탄하고 매끈하며 정합(epitaxy)을 이루도록 해줄 뿐만 아니라, 중간에서 실리사이드 반응의 정도를 조절함으로써 기판 실리콘의 과잉소모를 방지하여 얕은 접합을 유지할 수 있게 해 준다. 뿐만 아니라, 열처리 분위기를 조절함으로써, 형성된 실리사이드의 상부에 확산방지막으로도 사용할 수 있는 화합물이나 합금층을 만들어 줄 수 있다. 코발트/ 금속의 이중층 실리사이드 구조에 대해 보다 상세히 설명한다.
코발트/금속의 이중층 실리사이드 구조에 적합한 재료로는 티타늄(Ti), 지르코늄(Zr), 바나듐(V), 하프뮴(Hf), 니오븀(Nb), 탄탈륨(Ta) 등의 내화성금속이 적합하다. 실리콘기판 상에 먼저 얇은 내화성금속을 증착하고, 그 위에 코발트 박막을 증착하여 코발트/내화성금속의 이중층을 형성한 다음 급속열처리(Rapid Thermal Annealing; RTA) 방법으로 질소 분위기에서 열처리함으로써, 코발트/내화성금속의 이중층 실리사이드 구조를 형성할 수 있다. 상기 내화금속들의 실리사이드화 온도가 코발트의 그것보다 더 높고, 코발트 실리사이드 형성시 코발트가 주확산자이며, 또한 코발트의 확산계수가 내화성금속이나 실리콘의 그것보다 더 크기 때문에 막의 위치의 역전(layer inversion)이 일어난다. 이러한 막역전에 의한 실리사이드 형성기구를 좀더 상세히 설명한다.
내화성금속들의 산화성향은 실리콘의 산화성향보가 더 높기 때문에, 이 금속들이 먼저 실리콘 기판 표면의 자연산화막을 제거하여 표면을 깨끗이 만들고, 이어서 이 금속층을 확산통과하여 기판표면에 도달한 코발트가 기판의 실리콘과 반응하여 코발트 실리사이드를 형성하게 된다. 이 때, 코발트 실리사이드와 실리콘간의 격자 불일치가 1.2％밖에 되지 않고, 내화성금속이 먼저 실리콘기판 표면의 산화막을 제거하여 표면을 깨끗하게 만들어주므로, 코발트 실리사이드 정합 박막의 형성이 용이하게 된다. 이러한 에피(epi)성장이 일어나면 실리사이드막의 열적 안정성이 크게 개선된다.
언급한 바 있지만, 평탄한 정합 실리사이드 박막은 여러 면에서 매우 중요하며 단순히 불산으로 처리하거나 인-사이튜(in-situ) 스퍼터 에칭에 의해 자연산화막을 제거하는 것만으로는 이러한 정합 실리사이드 박막을 얻을 수 없다. 지금까지 코발트 실리사이드 정합 박막을 형성하기 위하여 여러 가지 방법들이 제안되었는데, 그 중
1) 고진공 분자 빔 에피택시(Molecular Beam Epitaxy; MBE)를 이용하는 방법.
2) 고진공에서 코발트 이온을 실리콘기판에 주입한 다음 열처리하는 방법.
3) 전자빔 기화(E-beam evaporation)와 열처리를 통하여 형성된 코발트 실리사이드층에 실리콘을 이온주입하여 비정질화한 후에 열처리에 의하여 재결정화시킴으로써 코발트 실리사이드 에피층을 형성하는 방법들이 그 대표적인 방법들이다.
그러나, 이러한 방법들은 모두 실제 양산에 적용하기에는 생산단가가 너무 높아 비실용적이다. 그리고, 코발트 단일층을 사용하면 코발트 실리사이드 형성시에 소모되는 실리콘의 두께가 코발트 두께의 3.63배나 되므로, 얕은 접합이 파손될 위험이 있다. 따라서, 코발트/금속의 이중층 구조를 사용하면, 실리콘기판에 도달하는 코발트의 양이 중간의 내화성금속층에 의해 제한되므로, 과다한 실리콘 소모로 인한 얕은 접합의 파손을 방지할 수 있다.
그밖에, 막의 역전에 의해 표면쪽으로 이동한 내화성금속을 이용하여 실리사이드화 열처리중에 생성된 질화막은 상부 배선층과 코발트 실리사이드층 사이에서 일종의 확산장벽층 역할을 하는 한편, 마치 덮개와 같은 작용을 함으로써 실리사이드막의 응집을 억제하는 역할을 하기도 한다.
이와 같은 효과를 얻기 위하여 코발트/금속의 이중층 실리사이드 구조에서 내화성금속이 갖추어야 할 조건은 다음과 같다.
1) 열적인 방법으로 실리사이드화가 가능해야 한다.즉, 내화성금속의 산화성향이 실리콘의 산화성향보다 더 커야 한다. 텅스텐(W), 몰리브덴(M), 코발트(Co) 등은 가열해도 자연산화막을 환원하여 제거하지 못하므로 열적인 방법으로는 실리사이드화가 불가능한 금속들이다. 따라서, 이러한 금속들은 자연산화막의 취약한 부분을 통하여 실리사이드화 반응이 집중적으로 일어나므로 실리사이드/실리콘 계면이 울퉁불퉁해진다.
2) 내화성금속의 실리사이드화 온도가 코발트의 실리사이드화 온도(550℃)보다 더 높아야 한다. 이 조건을 만족해야 코발트 실리사이드가 우선적으로 생성되어 막의 역전이 일어날 수 있다. 각 내화성금속들의 실리사이드화 온도를 비교하면 다음과 같다.
하프뮴(Hf)＞지르코늄(Wr)＞니오븀(Nb)≒탄탈륨(Ta)≒텅스텐(W)＞바나듐(V)≒티타늄(Ti)＞코발트(Co)＞몰리브덴(Mo)＞크롬(Cr)
따라서, 몰리브덴(Mo)과 크롬(Cr)의 경우에는 막의 역전이 불가능하다.
3) 내화성금속 실리사이드 형성시에 내화성금속이 주확산자가 아니어야 한다. 즉, 실리콘이 주확산자이어야 하는데, 이것은 열처리 공정시 내화성금속이 기판쪽으로 거꾸로 확산해 들어가는 일이 없도록 하기 위해서이며, 실제로 코발트만이 주확산자이고 다른 내화성금속들은 항상 주확산자가 아니므로 문제가 되지 않는다.
4) 내화성금속 내에서 확산계수가 커서 상역전이 원활이 일어날 수 있어야 한다. 그런데, 내화성금속의 경우 항상 이 조건을 만족시킨다.
따라서, 위에서 언급한 네 가지 측면에서 보면 여러 가지 내화성금속들 중 티타늄(Ti), 지르코늄(Zr), 바나듐(V; Vanadium), 니오븀(Nb), 하프뮴(Hf), 탄탈륨(Ta) 등이 이와 같은 조건을 만족시킨다.
지금까지는 이 금속들중 티타늄(Ti)에 가장 많은 관심이 모아져 있었다. 이는, 티타늄(Ti)이 위에서 말한 전제조건에 가장 전형적으로 부합되는 내화성금속이기 때문이다. 그러나, 이미 확인하였지만, 티타늄(Ti)에 못지않게 하프뮴(Hf) 또한 산화성향이 실리콘에 비해 매우 커서 실리콘과의 계면부에 존재하는 자연산화막을 충분히 환원하여 정합 실리사이드막을 용이하게 형성시킬 수 있을 뿐만 아니라, 코발트(Co)에 비해 실리사이드화 온도도 상당히 높고, 금속간 화합물을 형성할 가능성도 매우 낮아서 거의 완전한 막의 역전을 이룰 수 있다. 따라서, 최종 실리사이드층의 면저항도 매우 낮아진다. 이와 같이 여러 면에서 코발트(Co)/하프뮴(Hf) 구조는 정합의 실리사이드를 얻을 수 있는 우수한 코발트/내화성금속의 쌍이라고 할 수 있다. 코발트(Co)/하프뮴(Hf) 구조의 장점들은 구체적으로 다음과 같다.
하프뮴(Hf)의 산화성향은 실리콘(Si)에 비해 상대적으로 매우 크다. 이것은 이론적으로 각각 실리콘산화막(SiO2)과 산화코발트(Co3O4), 그리고 산화하프뮴(HfO2)의 산화물 생성 에너지(△Gf,oxide)를 비교해 보면 알 수 있는데, 이 값은 순서대로 -204.69, -126.65, 그리고 -219.06㎉/mol로서, 산화하프뮴(HfO2)이 가장 크다. 이러한 사실은, 코발트(Co)/하프뮴(Hf) 구조를 이용하여 RTA 열처리만으로 실리사이드/실리콘 계면의 자연산화막을 깨끗하게 제거함으로써 정합 코발트 실리사이드막을 형성할 가능성이 있음을 의미한다.
반도체 제조공정에 있어서 고온공정은 가능한 한 줄임으로써 온도에 의한 소자의 열화현상을 억제할 수 있다. 이러한 점에서 실리사이드화 열처리 온도는 낮을수록 바람직하다.
도 1은 열처리에 의한 코발트(Co)/ 하프뮴(Hf) 이중층 구조의 면저항의 변화를 나타낸 그래프로서, 600℃의 열처리 후 코발트(Co)/하프뮴(Hf) 이중층 구조의 면저항이 크게 낮아진 것을 알 수 있다. 이렇게 600℃의 열처리 후 면저항이 급감하는 것은 안정한 코발트 실리사이드 상의 생성과 관련이 있다.
도 2의 (a) 내지 (d)는 600 ∼ 800℃의 온도범위에서 코발트(Co)/하프뮴(Hf) 이중층 구조를 열처리한 후 WRD(X선 회절)를 이용하여 구성상(phase)을 조사한 것이고, 도 3의 (a) 내지 (d)는 도 2의 결과를 기초로 하여 코발트(Co)/하프뮴(Hf) 이중층 구조의 열처리에 따른 층구조 변화를 도식적으로 나타낸 것이다. 도 3에서, 실리콘 기판위의 코발트 실리사이드층을 제외한 나머지 상부구조는 공정의 최종 단계에서 모두 제거될 것이다.
상기 도 2 및 도 3으로부터 확인할 수 있듯이, 이미 600℃의 열처리에서도 코발트 실리사이드 상이 크게 발달한 것을 관찰할 수 있으며, 이 후 열처리 온도를 더 높여도 전체적인 상구성은 큰 변화가 없음을 알 수 있다. 이것은, 코발트(Co)/하프뮴(Hf) 이중층의 경우 600℃ 이하의 온도에서 열처리를 하여도 최종 코발트 실리사이드 상을 형성할 수 있음을 의미하는 것으로, 이러한 상천이는 코발트 단일층의 경우와 유사하다. 특히, 이러한 점은 코발트/티타늄(Co/Ti)이나 코발트/내화성금속의 이중층의 경우에 안정한 최종 코발트 실리사이드 상을 얻기 위해서는 700 ∼ 800℃ 이상에서의 열처리가 필요하다는 점에 비추어 볼 때 이들과 같은 장점을 유지하면서 보다 더 저온에서 실리사이드화가 가능하다는 점에서 큰 장점이 된다.
이상과 같은 장점을 가진 코발트(Co)/하프뮴(Hf) 이중층 구조를 이용한 본 발명에 의한 트랜지스터의 제조방법의 실시예를 설명한다.
실시예
도 4 내지 도 7은 본 발명의 일 실시예에 의한 실리사이드 형성과정을 설명하기 위한 단면도들이다.
도 4는 p형 또는 n형의 실리콘기판(10) 상에 각각 아세닉(As) 및 보론(B) 이온을 주입하여 n+와 p+의 접합층(15)을 형성하는 단계를 나타낸다.
이 단계에서는 일반적인 모스(MOS) 트랜지스터의 소오스와 드레인 P-N 접합 형성과정을 이용한다.
도 5는 상기 접합층(15) 위에 차례로 중간층 금속과 실리사이드를 형성해 줄 금속을 증착하는 단계를 나타낸다.
구체적으로, 전자빔 기화나 스퍼터 장비를 이용하여 접합층(15)이 형성된 실리콘기판(10) 위에 중간층 금속(20)과 실리사이드용 금속(25)을 차례로 증착한다. 상기 중간층 금속(20)은 산화물을 환원하여 줄 수 있는 여러 가지 내화성금속들 중 특히 하프뮴(Hf)을 50Å 정도의 두께로 증착하며, 실리사이드용 금속(25)으로는 코발트(Co)를 150Å 정도의 두께로 증착한다.
도 6은 상기 결과물을 급속 열처리 함으로써 막역전(layer inversion)에 의하여 이중층의 하부에 정합 코발트 실리사이드(30)를 형성하는 단계를 나타낸다.
구체적으로, 급속 열처리는 10-5torr 이하의 진공도를 유지하여 550℃ 정도의 진공 분위기하에서 30초간 실시한다. 이 결과 형성된 이중층 실리사이드 구조는,
코발트실리사이드(CoSi2)층(40) / 코발트(Co)-하프뮴(Hf)-실리콘(Si) 합금층(35) / 정합 코발트실리사이드(CoSi2)층(30) / 접합층(15) 및 실리콘(Si)기판(10)과 같다.
도 7은 선택적 식각액을 사용하여 상기 구조중 상부층을 제거함으로써, 상기 실리콘기판과 정합관계를 갖는 코발트 실리사이드 전극(30)을 형성하는 단계를 나타낸다.
비교예
도 8의 (a) 내지 (c)는 코발트/내화성금속 이중층 실리사이드 형성시의 가장 일반적인 경우로서, 내화성금속의 중간층으로 티타늄(Ti)을 사용한 것을 제외하고는 상기한 실시예와 동일한 공정을 수행하여 얻은 코발트 이중층 실리사이드의 XRD 스펙트럼을 도시한 것이다.
도 9는 역시 동일한 구조의 면저항 변화를 나타낸 그래프이다.
이 스펙트럼들과 그래프로부터 코발트(Co)/ 티타늄(Ti) 이중층의 경우, 코발트(Co)/ 하프뮴(Hf) 이중층과는 달리 코발트 실리사이드(CoSi2) 형성시 700 ∼ 800℃ 이상의 열처리가 필요함을 알 수 있다. 또한, 실리사이드화 열처리 후의 면저항을 비교할 때, 코발트(Co)/ 티타늄(Ti) 이중층의 경우(약 21Ω/㎠)가 코발트(Co)/ 하프뮴(Hf) 이중층의 경우(약 9Ω/㎠)보다 더 높음을 알 수 있다.
이상 본 발명에 의한 실리사이드 형성방법에 의하면, 모스(MOS) 소자의 샐리사이드 구조의 형성에 있어서 소오스/드레인 전극에 코발트(Co)/ 하프뮴(Hf) 이중층 구조를 채용함으로써, 보다 더 저온에서 정합의 평탄하고 매끈한 실리사이드층을 형성할 수 있다.
이상 본 발명의 실시예로서 구체적으로 설명하였지만, 본 발명은 이에 한정되지 않으며 본 발명의 기술적 사상내에서 당분야의 통상의 지식을 가진 자에 의해서 그 변형이나 개량이 가능함은 물론이다.
도 1은 열처리에 의한 코발트(Co)/ 하프뮴(Hf) 이중층 구조의 면저항의 변화를 나타낸 그래프이다.
도 2는 각 열처리온도(600℃, 700℃, 800℃)에서 코발트(Co)/ 하프뮴(Hf) 이중층 구조의 실리사이드 반응에서의 XRD 피크(peak)를 보여주는 도면이다.
도 3은 코발트(Co)/ 하프뮴(Hf) 이중층 구조를 이용하여 코발트 실리사이드를 형성할 때 각 열처리 온도에서의 형성상의 단면을 도식적으로 보여주는 도면들이다.
도 4 내지 도 7은 본 발명의 일 실시예에 의한 코발트(Co)/ 하프뮴(Hf) 이중층 구조의 정합 실리사이드의 형성과정을 도시한 단면도들이다.
도 8은 본 발명의 결과와 비교한 비교예에 의하여 형성하여준 코발트(Co)/ 티타늄(Ti) 이중층 구조의 열처리에 따른 XRD 상의 상변화 과정을 보여주는 도면이다.
도 9는 코발트(Co)/ 티타늄(Ti) 이중층 구조의 열처리에 따른 면저항의 변화를 보여주는 그래프이다.

Claims (7)

  1. 실리콘 기판 상에 하프늄(Hf)층을 형성하는 단계;
    상기 하프늄(Hf)층 상에 실리사이드용 Co 금속층을 형성하는 단계; 및
    결과물을 600℃ 이하에서 열처리하여 막역전(alyer inversion)에 의해 실리사이드/합금층으로 이루어진 이중층의 하부에 실리사이드를 형성하는 단계를 구비하는 것을 특징으로 하는 이중층 구조의 실리사이드의 형성방법.
  2. 제1항에 있어서, 상기 실리사이드용 Co 금속층과 하프늄(Hf)층은 각각 50Å 및 150Å의 두께로 형성하는 것을 특징으로 하는 이중층 구조의 실리사이드의 형성방법.
  3. 제1항에 있어서, 상기 실리사이드를 형성하는 단계는,
    급속 열처리(RTA) 공정으로 이루어지는 것을 특징으로 하는 이중층 구조의 실리사이드 형성방법.
  4. 반도체기판 상에 게이트전극을 형성하는 단계;
    상기 반도체기판에 소오스/드레인을 형성하는 단계;
    상기 결과물 상에 하프늄(Hf)층을 형성하는 단계;
    상기 하프늄(Hf)층 상에 실리사이드용 Co 금속층을 형성하는 단계;
    결과물을 600℃ 이하에서 열처리하여 막역전(alyer inversion)에 의해 실리사이드/합금층으로 이루어진 이중층의 하부에 실리사이드를 형성하는 단계; 및
    상기 실리사이드/합금층으로 이루어진 이중층을 제거함으로써, 상기 게이트전극 및 소오스/드레인의 표면에만 정합 실리사이드를 형성하는 단계를 구비하는 것을 특징으로 하는 실리사이드의 형성방법.
  5. 제4항에 있어서, 상기 실리사이드용 Co 금속층과 하프늄(Hf)층은 각각 50Å 및 150Å의 두께로 형성하는 것을 특징으로 하는 실리사이드의 형성방법.
  6. 제4항에 있어서, 상기 실리사이드를 형성하는 단계는,
    급속 열처리(RTA) 공정으로 이루어지는 것을 특징으로 하는 실리사이드 형성방법.
  7. 제4항에 있어서, 상기 게이트전극의 측벽에 형성되며, 상기 게이트전극과 소오스/드레인을 절연시키기 위한 스페이서를 더 구비하는 것을 특징으로 하는 정합 실리사이드(self-aligned silicide)를 구비하는 모스(MOS) 트랜지스터.
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