KR100504188B1 - 반도체장치의 게이트전극 제조방법 - Google Patents

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Abstract

이중게이트를 사용하는 고집적 반도체장치에서 보론의 투과에 의한 소자특성의 악화를 방지할 수 있는 반도체장치의 게이트전극 제조방법에 관해 개시하고 있다. 본 발명의 게이트전극 제조방법은, 반도체기판 상에 게이트산화막을 형성한 후, NO 가스로 어닐링하는 단계; 상기 게이트산화막 상에 도핑되지 않은 비정질실리콘막을 형성하는 단계; 상기 비정질실리콘막에 질소를 이온주입하는 단계; 상기 비정질실리콘막에 대해 850℃ 이상의 고온에서 어닐링을 실시하여 다결정실리콘막으로 변화시키는 단계; 및 상기 다결정실리콘막에 보론을 주입하는 단계를 포함하는 것을 특징으로 한다. 본 발명에 의하면, 보론이 게이트산화막을 거의 투과하지 못하므로, 반도체장치의 게이트소자 악화를 방지할 수 있다.

Description

반도체장치의 게이트전극 제조방법
본 발명은 반도체장치의 게이트전극 제조방법에 관한 것으로, 특히 이중게이트를 사용하는 고집적 반도체장치에서 보론의 투과에 의한 소자특성의 악화를 방지할 수 있는 반도체장치의 게이트전극 제조방법에 관한 것이다.
반도체장치가 고집적화, 고성능화 및 저전압화됨에 따라, 미세패턴 형성을 통한 트랜지스터 및 셀의 게이트전극 길이의 감소와 소자 특성을 향상시키기 위한 저저항 게이트전극 물질이 요구되고 있으며, 저전압화에 따른 트랜지스터 및 셀의 채널 전류를 증가시키기 위해 게이트유전막의 두께가 점차 감소되고 있다.
통상적으로 사용되어온 다결정실리콘 게이트전극 구조에 의하면, 미세화에 따른 배선저항(R)의 증가와 배선 피치(pitch) 축소에 따른 커패시턴스(C)의 증가로 인해 신호전달지연(RC)이 크게 증가할 뿐만 아니라, 다른 도전물질에 비해 상대적으로 큰 저항을 가지고 있기 때문에 소자의 주파수 특성을 저하시키게 된다. 이에 따라, 최근에는 저저항 게이트전극의 물질로서 다결정실리콘과 유사한 특성을 가지면서 그보다 저항이 수∼수십배 낮은 고융점 금속 실리사이드(silicide) 화합물이 사용되고 있으며, 그 응용폭은 날로 확대되고 있다. 특히, 다결정실리콘과 금속 실리사이드를 적층한 구조가 가장 많이 사용되고 있는데, 이를 통상 폴리사이드(polycide)라 칭하며 텅스텐(W), 탄탈륨(Ta), 티타늄(Ti), 및 몰리브덴(Mo) 등의 희토류 금속과의 화합물을 포함한다.
한편, 현재 최소선폭 0.35㎛ 이하의 고집적 로직소자에서는 주로 이중게이트가 채택되어 있으며, 이중게이트의 형성 중 게이트전극에 도전성을 부여하는 것은 이온주입방식을 사용하고 있다. 이와 같은 게이트전극을 형성하는 과정의 일례를 들자면, 우선 반도체기판 상에 게이트산화막을 형성하고, 그 위에 510℃에서 약 2500Å 두께의 비정질실리콘막을 증착한다. 이어서, 650℃에서 4시간 정도 어닐링(annealing)하여 비정질실리콘막을 다결정실리콘막으로 변환시키고, 이온을 다결정실리콘막에 주입하여 도전성을 부여한다. 그 다음, 티타늄(Ti)을 그 위에 증착시켜 게이트전극을 완성한다.
그런데, 다결정실리콘에 주입되는 이온은 보론(Boron)과 인(Phosphorus)으로서, 그 중에서도 보론은 이온주입시 투사거리(projection range)가 커서 게이트전극으로 사용되는 다결정실리콘을 투과하고 일부는 게이트산화막까지 투과하거나, 고온에서 이동성이 크기 때문에 역시 게이트산화막까지 침투하여 게이트산화막의 특성을 악화시키는 문제점이 있다.
따라서, 본 발명의 기술적 과제는 보론이 고온에서 다결정실리콘 및 게이트산화막을 투과하는 것을 방지할 수 있는 반도체장치의 게이트전극 제조방법을 제공하는 데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명의 게이트전극 제조방법은,
반도체기판 상에 게이트산화막을 형성한 후, NO(Nitric Oxide) 가스로 어닐링하는 단계; 상기 게이트산화막 상에 도핑되지 않은 비정질실리콘막을 형성하는 단계; 상기 비정질실리콘막에 질소를 이온주입하는 단계; 상기 비정질실리콘막에 대해 850℃ 이상의 고온에서 어닐링을 실시하여 다결정실리콘막으로 변화시키는 단계; 및 상기 다결정실리콘막에 보론을 주입하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 게이트산화막 상에 도핑되지 않은 비정질실리콘막을 형성하는 단계는: 저압화학 기상증착장비의 챔버 내에서 반응가스를 이용하여, 목표하는 상기 비정질실리콘막의 두께 중에서 일부 두께까지만 비정질실리콘막을 증착하는 단계와; 상기 챔버 내의 반응가스를 질소가스에 의해 퍼지시켜 비정질실리콘막의 증착을 일시적으로 중단시키는 단계와; 상기 챔버 내에 반응가스를 다시 공급하여 비정질실리콘막을 증착함으로써 목표하는 비정질실리콘의 두께까지 증착하는 단계를 구비하는 것으로 할 수 있다.
이 때, 상기 비정질실리콘막을 일부 두께까지만 증착하는 단계는 400∼600Å의 두께로 증착하는 단계인 것이 바람직하다.
상기의 경우에 있어서, 상기 게이트산화막을 형성한 후, NO 가스로 어닐링하는 단계를 700℃ 이상의 온도에서 진행하는 것이 더욱 바람직하다.
이하, 본 발명의 바람직한 실시예에 대해 설명한다.
먼저, 반도체기판 상에 게이트산화막을 형성한 후, 700℃ 이상의 고온에서 NO 가스로 어닐링을 한다. 종래의 공정에서는, 게이트산화막을 형성한 후에 N2 가스로 어닐링을 했으나, 본 실시예에서는 NO 가스를 사용한다. NO 가스는 고온에서 열분해되어 이미 형성된 게이트산화막을 투과함으로써 실리콘기판과 게이트산화막 사이의 계면에서 실리콘옥시나이트라이드(SiOxNy)층을 형성하는데, 이 층이 도핑된 보론의 투과를 방지해 준다.
이어서, 저압화학 기상증착법에 의해 510℃에서 SiH4 가스를 열분해함으로써 게이트산화막 상에 500Å 정도의 비결정실리콘막을 1차로 증착시킨다.
그 다음 SiH4 가스의 공급을 중단시키고, N2 가스를 이용하여 저압화학 기상증착장비의 챔버를 퍼지(purge)시킨다. 이 때, 수 Å 정도의 산화막이 자연적으로 형성되는데, 이 산화막 역시 도핑된 보론의 투과를 방지하는 역할을 한다.
이어서, 인시튜(in-situ)로 다시 SiH4 가스를 공급하면서 비정질실리콘을 2차로 증착하여 1차 증착된 비정질실리콘막과 2차 증착된 비정질실리콘막의 두께합이 게이트전극에 사용되는 폴리실리콘막의 두께가 되도록 한다.
그 다음, 질소를 비정질실리콘막의 중간부분에 이온주입하고, 850℃ 이상의 고온에서 어닐링을 실시한다. 주입된 질소이온은 확산을 시작하여, 적층된 게이트전극과 게이트산화막 위에 쌓이게 된다.
이와 같이 형성된 다결정실리콘막에 보론을 주입하여 도전성을 부여하고, 폴리사이드를 형성하기 위한 금속층을 다결정실리콘막 상에 형성함으로써 반도체장치의 게이트전극 제조가 완료되게 된다.
상기와 같이 다결정실리콘막을 형성하고 보론을 이온주입한 후의 보론의 분포를 조사하면 도 1에 도시한 바와 같은 농도분포를 얻을 수 있다. 농도분포는 다결정실리콘 게이트전극 영역 C의 보론농도를 1로 환산하여 표시하였다.
영역 A는 실리판기판을 나타낸 것으로 보론의 분포가 거의 0임을 알 수 있다. 또한, 게이트산화막을 표시하는 영역 B는 다결정실리콘 게이트전극을 나타내는 영역 C의 보론농도의 60% 정도에 해당한다. 영역 C에서 작은 피크(peak)를 나타내는 부분(P)은 비정질실리콘의 1차 증착 후에 N2 어닐링을 함으로써, 산화막이 형성된 부분이다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따르면, 실리콘옥시나이트라이드막, N2 어닐링에 따른 산화막, N2 이온주입에 의한 질소이온의 계면적층에 의해, 보론이 게이트산화막을 거의 투과하지 못하므로, 반도체장치의 게이트소자 악화를 방지할 수 있다.
따라서, 본 발명에 의하면, 보론 투과방지를 위하여 게이트산화막은 산화막 형성후 NO 가스를 이용하여 어닐링하여 게이트산화막과 실리콘기판의 계면에 질소가 쌓이게 하고, 게이트전극은 SiH4 가스를 이용하여 비결정 겹층(stack)구조로 만들고, 이 위에 질소를 이온주입한 후 어닐링하여 게이트전극은 다결정으로 바꾸고 주입된 질소이온이 겹층구조의 사이와 게이트산화막 위에 쌓이게 하여, 이후의 공정에 진행될 보론의 이온주입시 보론이 게이트전극을 투과하는 것을 방지할 수 있다.
도 1은, 다결정실리콘막을 형성하고 보론을 이온주입한 후의 보론의 농도분포를 반도체소자의 단면에 따라 나타낸 도면이다.
* 도면 중의 주요 부분에 대한 부호설명 *
A … 실리판기판 영역
B … 게이트산화막 영역
C … 다결정실리콘 게이트전극 영역
P … N2 어닐링에 의한 산화막 형성영역

Claims (2)

  1. 반도체기판 상에 게이트산화막을 형성한 후, 700℃ 이상의 온도에서 NO 가스로 어닐링하는 단계;
    상기 게이트산화막 상에 도핑되지 않은 비정질실리콘막을 형성하는 단계;
    상기 비정질실리콘막에 질소를 이온주입하는 단계;
    상기 비정질실리콘막에 대해 850℃ 이상의 고온에서 어닐링을 실시하여 다결정실리콘막으로 변화시키는 단계; 및
    상기 다결정실리콘막에 보론을 주입하는 단계를 포함하는 반도체장치의 게이트전극 제조 방법.
  2. 제 1 항에 있어서,
    상기 게이트산화막 상에 도핑되지 않은 비정질실리콘막을 형성하는 단계는:
    저압화학 기상증착장비의 챔버 내에서 반응가스를 이용하여 400∼600Å의 두께를 갖도록 비정질실리콘막을 형성하는 단계;
    상기 챔버 내의 반응가스를 질소가스에 의해 퍼지시켜 비정질실리콘막의 증착을 일시적으로 중단시키는 단계; 및
    상기 챔버 내에 반응가스를 다시 공급하여 비정질실리콘막을 증착함으로써 목표하는 비정질실리콘의 두께까지 증착하는 단계를 구비하는 것을 특징으로 하는 반도체장치의 게이트전극 제조 방법.
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