JP2675572B2 - 半導体集積回路の製造方法 - Google Patents
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、不揮発性半導体メモリの製造方法に係り、
特に浮遊ゲート型メモリセルおよびその形成方法に関す
る。
特に浮遊ゲート型メモリセルおよびその形成方法に関す
る。
（従来の技術） 紫外線消去・再書き込み可能な読み出し専用メモリ
（EPROM）とか電気的消去・再書き込み可能な読み出し
専用メモリ（EEPROM）などの不揮発性半導体メモリにお
いては、メモリセルとして浮遊ゲート型MOSトランジス
タが用いられている。
（EPROM）とか電気的消去・再書き込み可能な読み出し
専用メモリ（EEPROM）などの不揮発性半導体メモリにお
いては、メモリセルとして浮遊ゲート型MOSトランジス
タが用いられている。
従来、例えばＰ型シリコン基板を用いたEPROMのメモ
リセルは第５図（ａ）乃至（ｄ）に示すように製造され
ている。即ち、先ず第５図（ａ）に示すように、Ｐ型シ
リコン基板51の表面に周知の技術によりフィールド絶縁
膜（図示せず）を形成して素子分離を行う。次に、基板
51表面にゲート絶縁膜52を形成し、さらに全体に第１の
多結晶シリコン層53を堆積する。次に、上記第１の多結
晶シリコン層53上に例えばシリコン酸化膜からなる絶縁
膜54を形成し、さらにその上に第２の多結晶シリコン層
55を堆積する。そして、この上にトランジスタ形成用の
レジストパターン56を形成する。
リセルは第５図（ａ）乃至（ｄ）に示すように製造され
ている。即ち、先ず第５図（ａ）に示すように、Ｐ型シ
リコン基板51の表面に周知の技術によりフィールド絶縁
膜（図示せず）を形成して素子分離を行う。次に、基板
51表面にゲート絶縁膜52を形成し、さらに全体に第１の
多結晶シリコン層53を堆積する。次に、上記第１の多結
晶シリコン層53上に例えばシリコン酸化膜からなる絶縁
膜54を形成し、さらにその上に第２の多結晶シリコン層
55を堆積する。そして、この上にトランジスタ形成用の
レジストパターン56を形成する。
次に、第５図（ｂ）に示すように、レジストパターン
56をマスクとして上記第２の多結晶シリコン層55、シリ
コン酸化膜54、第１の多結晶シリコン層53およびゲート
絶縁膜52を順次に異方性エッチング技術により選択的に
エッチングし、セルトランジスタ領域および制御ゲート
電極55、浮遊ゲート電極53を形成する。その後、上記制
御ゲート電極55をマスクとして基板51にｎ型不純物をイ
オン注入する。続いて、熱硬化により制御ゲート電極55
の表面を含むトランジスタ領域表面にシリコン酸化膜56
を形成する。この際、ソース領域57およびドレイン領域
58となるa+拡散層が同時に形成される。
56をマスクとして上記第２の多結晶シリコン層55、シリ
コン酸化膜54、第１の多結晶シリコン層53およびゲート
絶縁膜52を順次に異方性エッチング技術により選択的に
エッチングし、セルトランジスタ領域および制御ゲート
電極55、浮遊ゲート電極53を形成する。その後、上記制
御ゲート電極55をマスクとして基板51にｎ型不純物をイ
オン注入する。続いて、熱硬化により制御ゲート電極55
の表面を含むトランジスタ領域表面にシリコン酸化膜56
を形成する。この際、ソース領域57およびドレイン領域
58となるa+拡散層が同時に形成される。
次に、第５図（ｃ）に示すように、層間絶縁膜59とし
て例えば化学的気相成長（CVD）法によりCVD酸化膜を全
体に堆積する。続いて、全面にレジスト60を塗布した
後、前記フィールド絶縁膜を基準にしてレジスト60のパ
ターニングを行い、上記CVD酸化膜59をエッチングし、
ドレイン領域58上にコンタクトホール61を開孔する。さ
らに、第５図（ｄ）に示すように、反応性イオンエッチ
ング（RIE）法によりコンタクトホール底面の絶縁酸化
膜56を除去し、レジスト60を取り除く。続けて、全面に
アルミニウム膜を堆積した後、上記コンタクトホール開
孔パターンを基準としてパターニングおよびエッチング
を行い、アルミ配線62を形成する。
て例えば化学的気相成長（CVD）法によりCVD酸化膜を全
体に堆積する。続いて、全面にレジスト60を塗布した
後、前記フィールド絶縁膜を基準にしてレジスト60のパ
ターニングを行い、上記CVD酸化膜59をエッチングし、
ドレイン領域58上にコンタクトホール61を開孔する。さ
らに、第５図（ｄ）に示すように、反応性イオンエッチ
ング（RIE）法によりコンタクトホール底面の絶縁酸化
膜56を除去し、レジスト60を取り除く。続けて、全面に
アルミニウム膜を堆積した後、上記コンタクトホール開
孔パターンを基準としてパターニングおよびエッチング
を行い、アルミ配線62を形成する。
この後、通常のMOS集積回路の製造方法にしたがっ
て、アルミ配線上の層間絶縁膜およびパッドを形成して
EPROM集積回路を製造する。
て、アルミ配線上の層間絶縁膜およびパッドを形成して
EPROM集積回路を製造する。
しかし、上記したような製造方法およびこれにより形
成されたEPROMセルには次に述べるような問題がある。
成されたEPROMセルには次に述べるような問題がある。
即ち、上記製造方法によれば、コンタクトホール61の
開孔を行う際、マスクの合わせずれに対する余裕を十分
考慮しないとセルトランジスタのゲート電極53,55とア
ルミ配線62との間の絶縁性が問題となる。これに対し、
素子の高集積化、微細化は、集積回路の高集積化と低価
格化にとって必須な条件であり、この際に上記合わせ余
裕の縮小孔は重大な課題となる。然るに、上記製造方法
では、微細化に際して露光システム等により決まるある
一定量の合わせ余裕が必要となるので、セルトランジス
タの間隔を縮めることができず、高集積化の妨げとな
る。
開孔を行う際、マスクの合わせずれに対する余裕を十分
考慮しないとセルトランジスタのゲート電極53,55とア
ルミ配線62との間の絶縁性が問題となる。これに対し、
素子の高集積化、微細化は、集積回路の高集積化と低価
格化にとって必須な条件であり、この際に上記合わせ余
裕の縮小孔は重大な課題となる。然るに、上記製造方法
では、微細化に際して露光システム等により決まるある
一定量の合わせ余裕が必要となるので、セルトランジス
タの間隔を縮めることができず、高集積化の妨げとな
る。
また、上記製造方法によれば、前記コンタクトホール
を開孔してからアルミ配線を形成するまでの間に、コン
タクトホール底面に自然成長による酸化膜が生成されて
しまう。そして、この自然酸化膜により、アルミ配線と
ドレイン領域との電気的接続が悪化し、コンタクト部の
接触抵抗が大きくなるという問題がある。
を開孔してからアルミ配線を形成するまでの間に、コン
タクトホール底面に自然成長による酸化膜が生成されて
しまう。そして、この自然酸化膜により、アルミ配線と
ドレイン領域との電気的接続が悪化し、コンタクト部の
接触抵抗が大きくなるという問題がある。
また、上記したEPROMセルにおいては、浮遊ゲート電
極中に蓄積される電荷がΔＱだけ変化したときに、制御
ゲート電極と浮遊ゲート電極の間の容量をＣとしてΔV
th＝ΔQ/Cの関係で与えられるようなセルの閾値電圧の
変動が生じ、これによって“0"データ、“1"データの識
別が可能になる。しかし、Na+イオン等の可動イオンが
浮遊ゲート電極周辺のシリコン酸化膜中に侵入すると、
見掛け上、浮遊ゲート電極の電荷蓄積量が減少するので
閾値電圧が変動し、信頼性の低下をまねく。特に、セル
の微細化に伴い、前記容量Ｃが小さくなり、従来の数分
の１の電荷変化量ΔＱによって閾値変動ΔVthが0.5V以
上にもなることが判明した。このようなNa+イオン等の
可動イオンは、前記コンタクトホールの開孔工程の際に
コンタクトホール面や底面に付着し、さらに、この上に
堆積される配線材料（アルミニウム）中にも多く含まれ
ている。そして、これらの可動イオンは、コンタクトホ
ール内のアルミニウム配線部とCVD絶縁膜部との界面か
ら、シリコン基板のn+拡散層とCVD絶縁膜との間に形成
されているシリコン酸化膜部を介してセルに侵入し、セ
ルの閾値Vthをシフトさせ、これによってソフトエラー
が発生し易くなり、信頼性の低下をまねくことが判明し
た。
極中に蓄積される電荷がΔＱだけ変化したときに、制御
ゲート電極と浮遊ゲート電極の間の容量をＣとしてΔV
th＝ΔQ/Cの関係で与えられるようなセルの閾値電圧の
変動が生じ、これによって“0"データ、“1"データの識
別が可能になる。しかし、Na+イオン等の可動イオンが
浮遊ゲート電極周辺のシリコン酸化膜中に侵入すると、
見掛け上、浮遊ゲート電極の電荷蓄積量が減少するので
閾値電圧が変動し、信頼性の低下をまねく。特に、セル
の微細化に伴い、前記容量Ｃが小さくなり、従来の数分
の１の電荷変化量ΔＱによって閾値変動ΔVthが0.5V以
上にもなることが判明した。このようなNa+イオン等の
可動イオンは、前記コンタクトホールの開孔工程の際に
コンタクトホール面や底面に付着し、さらに、この上に
堆積される配線材料（アルミニウム）中にも多く含まれ
ている。そして、これらの可動イオンは、コンタクトホ
ール内のアルミニウム配線部とCVD絶縁膜部との界面か
ら、シリコン基板のn+拡散層とCVD絶縁膜との間に形成
されているシリコン酸化膜部を介してセルに侵入し、セ
ルの閾値Vthをシフトさせ、これによってソフトエラー
が発生し易くなり、信頼性の低下をまねくことが判明し
た。
また、微細化が進み、素子サイズが1/K、不純物濃度
がＫ倍にスケーリングされて、電源電圧は1/Kにならな
いので、ドレイン空乏層のピーク電界強度が大きくな
り、ホットキャリアの発生が増大する。ところで、ｎチ
ャネル型のEPROMセルは、制御ゲート電極に高電圧を加
えると同時にドレインに高電圧を印加してホットエレク
トロンを発生させ、それを浮遊ゲート電極中に注入する
ことにより書き込みを行い、一方、制御ゲート電極に通
常の電源電圧を加えると同時にドレインにはホットエレ
クトロンが発生しないように十分小さな電圧を印加し、
閾値電圧の差に基いて“1",“0"のデータの読み出しを
行うものである。しかし、微細化に伴い、上述したよう
にホットエレクトロンが発生し易くなるので、読み出し
時に誤って浮遊ゲート電極に電子が注入されてしまい、
ソフトエラーが発生し易くなり、信頼性上重要な問題と
なる。
がＫ倍にスケーリングされて、電源電圧は1/Kにならな
いので、ドレイン空乏層のピーク電界強度が大きくな
り、ホットキャリアの発生が増大する。ところで、ｎチ
ャネル型のEPROMセルは、制御ゲート電極に高電圧を加
えると同時にドレインに高電圧を印加してホットエレク
トロンを発生させ、それを浮遊ゲート電極中に注入する
ことにより書き込みを行い、一方、制御ゲート電極に通
常の電源電圧を加えると同時にドレインにはホットエレ
クトロンが発生しないように十分小さな電圧を印加し、
閾値電圧の差に基いて“1",“0"のデータの読み出しを
行うものである。しかし、微細化に伴い、上述したよう
にホットエレクトロンが発生し易くなるので、読み出し
時に誤って浮遊ゲート電極に電子が注入されてしまい、
ソフトエラーが発生し易くなり、信頼性上重要な問題と
なる。
（発明が解決しようとする課題） 本発明は、前記したようにドレイン領域表面上のCVD
絶縁膜にコンタクトホールを開孔し、このコンタクトホ
ール内でアルミ配線とドレイン領域とのコンタクトをと
る従来のメモリセルの形成方法は、ゲート電極とコンタ
クトホールとのパターン合わせ余裕を大きく必要とし、
メモリセルの微細化がむずかしく、また、コンタクトホ
ール底面に自然成長する酸化膜のためにコンタクト抵抗
が大きくなり、外部から可動イオンがメモリセルに侵入
して信頼性の低下をまねくという問題点を解決すべくな
されたもので、不揮発性メモリセルのゲート電極とコン
タクトホールとのパターン合わせ余裕の縮小およびこれ
に伴う微細化が可能であり、コンタクトホール底面の自
然成長酸化膜の発生を抑制でき、製造中におけるメモリ
セルへの可動イオンの侵入を抑制でき、その信頼性の低
下を改善し得る半導体集積回路の製造方法を提供するこ
とを目的とする。
絶縁膜にコンタクトホールを開孔し、このコンタクトホ
ール内でアルミ配線とドレイン領域とのコンタクトをと
る従来のメモリセルの形成方法は、ゲート電極とコンタ
クトホールとのパターン合わせ余裕を大きく必要とし、
メモリセルの微細化がむずかしく、また、コンタクトホ
ール底面に自然成長する酸化膜のためにコンタクト抵抗
が大きくなり、外部から可動イオンがメモリセルに侵入
して信頼性の低下をまねくという問題点を解決すべくな
されたもので、不揮発性メモリセルのゲート電極とコン
タクトホールとのパターン合わせ余裕の縮小およびこれ
に伴う微細化が可能であり、コンタクトホール底面の自
然成長酸化膜の発生を抑制でき、製造中におけるメモリ
セルへの可動イオンの侵入を抑制でき、その信頼性の低
下を改善し得る半導体集積回路の製造方法を提供するこ
とを目的とする。
［発明の構成］ （課題を解決するための手段） 本発明の半導体集積回路の製造方法は、半導体基板上
に第１、第２のMOSトランジスタを構成する浮遊ゲート
を含むゲート電極部を隣接して形成する工程と、前記第
１、第２のトランジスタのゲート電極部をマスクとして
前記半導体基板のドレイン領域に低濃度のドレイン領域
を形成するための不純物を導入する第１の不純物導入工
程と、前記第１、第２のトランジスタのソース領域に高
濃度のソース領域を形成するための不純物を導入する工
程と、前記第１、第２のトランジスタのゲート電極部の
上面及び側面にリンを含むシリケートガラスからなる絶
縁膜を形成する工程と、前記第１、第２のトランジスタ
のドレイン領域の表面の前記絶縁膜を除去し、このドレ
イン領域の表面及びこのドレイン領域の両端部に位置す
るゲート電極部の少なくとも側面の絶縁膜を覆うように
多結晶シリコン膜を形成する工程と、この多結晶シリコ
ン膜を介して前記ドレイン領域に高濃度の不純物を導入
する第２の不純物導入工程と、半導体基板上の全面に層
間絶縁膜を形成する工程と、前記多結晶シリコン膜をス
トッパとして前記層間絶縁膜を選択的にエッチング除去
してコンタクトホールを開孔し、このコンタクトホール
を含む基板上に金属配線パターンを形成する工程とを具
備している。
に第１、第２のMOSトランジスタを構成する浮遊ゲート
を含むゲート電極部を隣接して形成する工程と、前記第
１、第２のトランジスタのゲート電極部をマスクとして
前記半導体基板のドレイン領域に低濃度のドレイン領域
を形成するための不純物を導入する第１の不純物導入工
程と、前記第１、第２のトランジスタのソース領域に高
濃度のソース領域を形成するための不純物を導入する工
程と、前記第１、第２のトランジスタのゲート電極部の
上面及び側面にリンを含むシリケートガラスからなる絶
縁膜を形成する工程と、前記第１、第２のトランジスタ
のドレイン領域の表面の前記絶縁膜を除去し、このドレ
イン領域の表面及びこのドレイン領域の両端部に位置す
るゲート電極部の少なくとも側面の絶縁膜を覆うように
多結晶シリコン膜を形成する工程と、この多結晶シリコ
ン膜を介して前記ドレイン領域に高濃度の不純物を導入
する第２の不純物導入工程と、半導体基板上の全面に層
間絶縁膜を形成する工程と、前記多結晶シリコン膜をス
トッパとして前記層間絶縁膜を選択的にエッチング除去
してコンタクトホールを開孔し、このコンタクトホール
を含む基板上に金属配線パターンを形成する工程とを具
備している。
（作用） 上記製造方法によれば、ドレイン領域の表面及びこの
ドレイン領域の両端部に位置するゲート電極部の少なく
とも側面の絶縁膜を覆う多結晶シリコン膜を形成するま
での工程では、ドレイン領域の不純物濃度は低濃度とさ
れている。したがって、ドレイン領域の表面に不要な自
然酸化膜が形成されないため、ドレイン領域と多結晶シ
リコン膜とを電気的に良好に接続することができる。
ドレイン領域の両端部に位置するゲート電極部の少なく
とも側面の絶縁膜を覆う多結晶シリコン膜を形成するま
での工程では、ドレイン領域の不純物濃度は低濃度とさ
れている。したがって、ドレイン領域の表面に不要な自
然酸化膜が形成されないため、ドレイン領域と多結晶シ
リコン膜とを電気的に良好に接続することができる。
また、コンタクトホール開孔前にドレイン領域表面に
多結晶シリコン膜を形成しておくため、コンタクトホー
ルから金属配線形成までの間にドレイン領域の表面に不
要な自然酸化膜が形成されることを防止でき、コンタク
ト部の電気的接続を良好とすることができる。
多結晶シリコン膜を形成しておくため、コンタクトホー
ルから金属配線形成までの間にドレイン領域の表面に不
要な自然酸化膜が形成されることを防止でき、コンタク
ト部の電気的接続を良好とすることができる。
さらに、前記多結晶シリコン膜形成以降は、外部から
の可動イオンがメモリに侵入することを防止することが
可能となり、メモリセルの閾値の変動による信頼性の低
下を改善できる。
の可動イオンがメモリに侵入することを防止することが
可能となり、メモリセルの閾値の変動による信頼性の低
下を改善できる。
また、多結晶シリコン膜上に金属配線を自己整合的に
形成することが可能であり、マスク合わせ余裕の縮小化
およびメモリセルの微細化が可能となる。
形成することが可能であり、マスク合わせ余裕の縮小化
およびメモリセルの微細化が可能となる。
（実施例） 以下、図面を参照して本発明の半導体集積回路および
その製造方法について詳細に説明する。
その製造方法について詳細に説明する。
第１図（ａ）乃至（ｅ）は本発明の一実施例に係るEP
ROMの製造工程における平面パターンを示しており、各
工程における第１図（ｅ）のＸ−Ｘ′線およびＹ−Ｙ′
線に沿う断面構造をそれぞれ第２図（ａ）乃至（ｉ）お
よび第３図（ａ）乃至（ｆ）に示している。
ROMの製造工程における平面パターンを示しており、各
工程における第１図（ｅ）のＸ−Ｘ′線およびＹ−Ｙ′
線に沿う断面構造をそれぞれ第２図（ａ）乃至（ｉ）お
よび第３図（ａ）乃至（ｆ）に示している。
即ち、先ず第１図（ａ）、第２図（ａ）、第３図
（ａ）に示すように、例えばＰ型シリコン基板１の表面
に周知の技術によりフィールド絶縁膜２を形成して素子
分離を行う。次に、基板１の表面に熱酸化法により厚さ
200Å程度のゲート絶縁膜３を形成する。次に、基板１
上の全面に例えば気相成長法により厚さ4000Åの第１の
多結晶シリコン層４を堆積し、その後、この多結晶シリ
コン層４にリン等の不純物をイオン注入あるいはPOCl3
を拡散源とした熱拡散等の方法によりドープする。次い
で、前記多結晶シリコン層４上に、例えば900〜1000℃
の希釈酸化により厚さ350Å前後のシリコン酸化膜５を
形成する。続いて、全面に例えば気相成長法により第２
の多結晶シリコン層６を堆積し、この多結晶シリコン層
６に不純物としてリンを注入する。さらに、全面にリン
を含んだシリケートガラス（例えばPSG層７）を堆積す
る。そして、この上にレジストパターン８を形成する。
（ａ）に示すように、例えばＰ型シリコン基板１の表面
に周知の技術によりフィールド絶縁膜２を形成して素子
分離を行う。次に、基板１の表面に熱酸化法により厚さ
200Å程度のゲート絶縁膜３を形成する。次に、基板１
上の全面に例えば気相成長法により厚さ4000Åの第１の
多結晶シリコン層４を堆積し、その後、この多結晶シリ
コン層４にリン等の不純物をイオン注入あるいはPOCl3
を拡散源とした熱拡散等の方法によりドープする。次い
で、前記多結晶シリコン層４上に、例えば900〜1000℃
の希釈酸化により厚さ350Å前後のシリコン酸化膜５を
形成する。続いて、全面に例えば気相成長法により第２
の多結晶シリコン層６を堆積し、この多結晶シリコン層
６に不純物としてリンを注入する。さらに、全面にリン
を含んだシリケートガラス（例えばPSG層７）を堆積す
る。そして、この上にレジストパターン８を形成する。
次に、第１図（ｂ）、第２図（ｂ）、第３図（ｂ）に
示すように、上記レジストパターン８をマスクとして前
記PSG層７、第２の多結晶シリコン層６、シリコン酸化
膜５、第１の多結晶シリコン層４およびゲート絶縁膜３
を順次に異方性エッチング法により選択的にエッチング
し、セルトランジスタ領域およびゲート電気領域を形成
する。次に、上記レジストパターン８を除去した後、ド
レイン領域に低濃度不純物領域（n-領域）を形成するた
めに、全面に例えば砒素を加速電圧120keV、ドーズ量１
×1013cm-2の条件でイオン注入する。次いで、砒素を40
keV、１〜７×1014cm-2の条件で基板１の表面部にイオ
ン注入する。続けて、ドレイン領域をレジスト９により
覆い、ソース領域に例えば砒素を40keV、２×1015cm-2
の条件でイオン注入する。
示すように、上記レジストパターン８をマスクとして前
記PSG層７、第２の多結晶シリコン層６、シリコン酸化
膜５、第１の多結晶シリコン層４およびゲート絶縁膜３
を順次に異方性エッチング法により選択的にエッチング
し、セルトランジスタ領域およびゲート電気領域を形成
する。次に、上記レジストパターン８を除去した後、ド
レイン領域に低濃度不純物領域（n-領域）を形成するた
めに、全面に例えば砒素を加速電圧120keV、ドーズ量１
×1013cm-2の条件でイオン注入する。次いで、砒素を40
keV、１〜７×1014cm-2の条件で基板１の表面部にイオ
ン注入する。続けて、ドレイン領域をレジスト９により
覆い、ソース領域に例えば砒素を40keV、２×1015cm-2
の条件でイオン注入する。
次に、第２図（ｃ）に示すように、全面に例えばPSG
膜層10を堆積する。続いて、第２図（ｄ）に示すよう
に、反応性イオンエッチング（RIE）法により上記PSG膜
層10をエッチングし、ゲート電極部の側面にPSG側壁部1
0を残す。その後、熱酸化により基板１のソース領域と
ドレイン領域との表面にそれぞれシリコン酸化膜11,12
を形成する。なお、この工程で、前記イオン注入の際に
注入された砒素が拡散し、ソース領域13に高濃度不純物
領域（n+領域）、ドレイン領域14に低濃度不純物拡散領
域（n-領域）が形成される。
膜層10を堆積する。続いて、第２図（ｄ）に示すよう
に、反応性イオンエッチング（RIE）法により上記PSG膜
層10をエッチングし、ゲート電極部の側面にPSG側壁部1
0を残す。その後、熱酸化により基板１のソース領域と
ドレイン領域との表面にそれぞれシリコン酸化膜11,12
を形成する。なお、この工程で、前記イオン注入の際に
注入された砒素が拡散し、ソース領域13に高濃度不純物
領域（n+領域）、ドレイン領域14に低濃度不純物拡散領
域（n-領域）が形成される。
次に、フィールド絶縁膜２を基準にして第１図（ｂ）
に示すようにマスクパターンによりレジスト15のパター
ニングを行い、ドレイン領域14表面のシリコン酸化膜12
を第２図（ｅ）および第３図（ｃ）に示すようにエッチ
ングする。続いて、全面に例えば気相成長法により厚さ
数百Å程度の第３の多結晶シリコン層16を堆積する。こ
の後、上記第３の多結晶シリコン層16に不純物をドープ
し、またドレイン領域14に高濃度不純物領域（n+領域）
を形成するために、全面に例えば砒素を150keV、５×10
15cm-2の条件で注入する。次に、第１図（ｃ）に示すよ
うに、ゲート電極領域７を基準としてレジストのパター
ニングを行ってレジストパターン17を形成し、このレジ
ストパターン17をマスクにして前記第３の多結晶シリコ
ン層16をエッチングする。これにより、第２図（ｆ）、
第３図（ｄ）に示すように、ドレイン領域14の表面およ
びドレイン領域の両端部上のゲート電極部の相対向する
側面のPSG膜10の表面を覆うように、第３の多結晶シリ
コン層16が形成される。
に示すようにマスクパターンによりレジスト15のパター
ニングを行い、ドレイン領域14表面のシリコン酸化膜12
を第２図（ｅ）および第３図（ｃ）に示すようにエッチ
ングする。続いて、全面に例えば気相成長法により厚さ
数百Å程度の第３の多結晶シリコン層16を堆積する。こ
の後、上記第３の多結晶シリコン層16に不純物をドープ
し、またドレイン領域14に高濃度不純物領域（n+領域）
を形成するために、全面に例えば砒素を150keV、５×10
15cm-2の条件で注入する。次に、第１図（ｃ）に示すよ
うに、ゲート電極領域７を基準としてレジストのパター
ニングを行ってレジストパターン17を形成し、このレジ
ストパターン17をマスクにして前記第３の多結晶シリコ
ン層16をエッチングする。これにより、第２図（ｆ）、
第３図（ｄ）に示すように、ドレイン領域14の表面およ
びドレイン領域の両端部上のゲート電極部の相対向する
側面のPSG膜10の表面を覆うように、第３の多結晶シリ
コン層16が形成される。
次に、第２図（ｇ）に示すように、全面にパッシベー
ション膜として例えば減圧CVD（LPCVD）法によりCVD層1
8を堆積する。続けて、前記したように注入された砒素
の熱拡散を行い、ドレイン領域14にn+領域19を形成す
る。これにより、ドレイン領域14は、チャネル側端部が
n-領域、その他の部分がn+領域となり、LDD（Lightly D
oped Drain）構造が形成される。
ション膜として例えば減圧CVD（LPCVD）法によりCVD層1
8を堆積する。続けて、前記したように注入された砒素
の熱拡散を行い、ドレイン領域14にn+領域19を形成す
る。これにより、ドレイン領域14は、チャネル側端部が
n-領域、その他の部分がn+領域となり、LDD（Lightly D
oped Drain）構造が形成される。
続いて、第１図（ｄ）に示すように、ゲート電極領域
７を基準としてレジストのパターニングを行ってレジス
トパターン20を形成し、このレジストパターン20をマス
クにして前記CVD層18を第２図（ｈ）、第３図（ｅ）に
示すようにエッチングする。次に、第２図（ｉ）、第３
図（ｆ）に示すように、全面に例えばアルミニウム配線
層をスパッタ法により堆積した後、コンタクト開孔パタ
ーン（つまり、前記CVD層18のエッチングパターン）を
基準にしてレジストのパターニングを行い、このレジス
トパターンをマスクにして上記アルミニウム配線層を第
１図（ｅ）に示すようにエッチングして配線パターン21
を形成する。
７を基準としてレジストのパターニングを行ってレジス
トパターン20を形成し、このレジストパターン20をマス
クにして前記CVD層18を第２図（ｈ）、第３図（ｅ）に
示すようにエッチングする。次に、第２図（ｉ）、第３
図（ｆ）に示すように、全面に例えばアルミニウム配線
層をスパッタ法により堆積した後、コンタクト開孔パタ
ーン（つまり、前記CVD層18のエッチングパターン）を
基準にしてレジストのパターニングを行い、このレジス
トパターンをマスクにして上記アルミニウム配線層を第
１図（ｅ）に示すようにエッチングして配線パターン21
を形成する。
なお、ソースコンタクト部分も上記ドレインコンタク
ト部分と同様に自己整合コンタクト形成法により形成す
る。この後、通常のMOS集積回路の製造方法にしたがっ
て、前記アルミ配線パターン21上の層間絶縁膜およびパ
ッドを形成してEPROM集積回路を製造する。
ト部分と同様に自己整合コンタクト形成法により形成す
る。この後、通常のMOS集積回路の製造方法にしたがっ
て、前記アルミ配線パターン21上の層間絶縁膜およびパ
ッドを形成してEPROM集積回路を製造する。
上記したようなメモリセルの形成方法においては、コ
ンタクト開孔のために、先ずゲート電極を合わせの基準
とし、シリコン基板表面のコンタクト領域とゲート電極
の一部に多結晶シリコン層16を形成している。そして、
層間絶縁膜18の堆積後にゲート電極を合わせの基準とし
て上記層間絶縁膜18を選択的にエッチング除去し、上記
多結晶シリコン層16部にコンタクトをとるようにアルミ
配線21を形成しているので、マスク合わせずれに対して
その許容制限が緩やかになる。したがって、微細化、集
積化に際して、合わせずれの影響に対して有利である。
この点、前述した従来のメモリセル形成方法では、コン
タクト開孔の際に合わせずれが生じると、一方のゲート
電極との間隔が縮まり、絶縁性が悪くなる。従って、合
わせずれ余裕を見込んだ寸法によって、２つのゲート電
極間の寸法が制約され、集積度を上げることができな
い。
ンタクト開孔のために、先ずゲート電極を合わせの基準
とし、シリコン基板表面のコンタクト領域とゲート電極
の一部に多結晶シリコン層16を形成している。そして、
層間絶縁膜18の堆積後にゲート電極を合わせの基準とし
て上記層間絶縁膜18を選択的にエッチング除去し、上記
多結晶シリコン層16部にコンタクトをとるようにアルミ
配線21を形成しているので、マスク合わせずれに対して
その許容制限が緩やかになる。したがって、微細化、集
積化に際して、合わせずれの影響に対して有利である。
この点、前述した従来のメモリセル形成方法では、コン
タクト開孔の際に合わせずれが生じると、一方のゲート
電極との間隔が縮まり、絶縁性が悪くなる。従って、合
わせずれ余裕を見込んだ寸法によって、２つのゲート電
極間の寸法が制約され、集積度を上げることができな
い。
また、上記したようなメモリセルの形成方法では、第
３の多結晶シリコン膜16を形成する以前には、ドレイン
領域14のn+領域19を形成せずにn-領域のみを形成してい
る。したがって、ドレイン領域と第３の多結晶シリコン
膜16との間に予期しないシリコン酸化膜が自然に成長す
ることを抑制でき、良好な電気的接続が可能となってい
る。
３の多結晶シリコン膜16を形成する以前には、ドレイン
領域14のn+領域19を形成せずにn-領域のみを形成してい
る。したがって、ドレイン領域と第３の多結晶シリコン
膜16との間に予期しないシリコン酸化膜が自然に成長す
ることを抑制でき、良好な電気的接続が可能となってい
る。
また、上記第３の多結晶シリコン膜16の形成以後は、
外部からの可動イオンがメモリセルに侵入することを防
ぐことが可能になり、メモリセルの閾値の変動による信
頼性の低下を抑制できる。
外部からの可動イオンがメモリセルに侵入することを防
ぐことが可能になり、メモリセルの閾値の変動による信
頼性の低下を抑制できる。
また、前記したようなメモリセルは、ゲート電極部の
側壁絶縁膜をオフセット領域とするLDD構造を有するの
で、セルデータ読み出し動作時におけるドレイン接合部
近傍でのピーク電界強度を緩和する効果があり、ホット
エレクトロンの発生によるソフトエラー防止することが
できる。
側壁絶縁膜をオフセット領域とするLDD構造を有するの
で、セルデータ読み出し動作時におけるドレイン接合部
近傍でのピーク電界強度を緩和する効果があり、ホット
エレクトロンの発生によるソフトエラー防止することが
できる。
また、ドレイン領域のn-領域は、加速電圧の異なる２
回のイオン注入によって表面部の方が砒素濃度が濃くな
るように形成されているので、セルデータの書き込み時
のホットエレクトロン注入効率が向上し、寄生抵抗の増
大を防止できる。
回のイオン注入によって表面部の方が砒素濃度が濃くな
るように形成されているので、セルデータの書き込み時
のホットエレクトロン注入効率が向上し、寄生抵抗の増
大を防止できる。
また、コレクタコンタクト部が自己整合により緩やか
なマスク合わせ余裕で加工可能であるので、微細書、高
集積化が容易になる。なお、微細化すると、コンタクト
断面積が縮小し、コンタクト抵抗が上昇するが、前述し
た従来例のメモリセルに比べてコンタクト断面積を広く
とることができるので、コンタクト抵抗の上昇を抑制す
ることができる。
なマスク合わせ余裕で加工可能であるので、微細書、高
集積化が容易になる。なお、微細化すると、コンタクト
断面積が縮小し、コンタクト抵抗が上昇するが、前述し
た従来例のメモリセルに比べてコンタクト断面積を広く
とることができるので、コンタクト抵抗の上昇を抑制す
ることができる。
また、ゲート電極部の側壁部のPSG膜10によりゲート
酸化膜3,5とコンタクト開孔部とか遮断されているの
で、コンタクト開孔時に付着する可動イオンがセルトラ
ンジスタに侵入することを防ぐことができる。さらに、
コンタクト開孔部が第３の多結晶シリコン膜16で覆われ
ているので、アルミ配線中に多く含まれる可動イオンに
対してセルトランジスタへの侵入を二重に防ぐことがで
きる。
酸化膜3,5とコンタクト開孔部とか遮断されているの
で、コンタクト開孔時に付着する可動イオンがセルトラ
ンジスタに侵入することを防ぐことができる。さらに、
コンタクト開孔部が第３の多結晶シリコン膜16で覆われ
ているので、アルミ配線中に多く含まれる可動イオンに
対してセルトランジスタへの侵入を二重に防ぐことがで
きる。
上記したように、ゲート電極部の側壁のPSG膜10は、L
DD構造のn+領域19のオフセット領域を決め、可動イオン
のメモリセルへの侵入を防ぎ、導電膜16とゲート電極4,
6とを絶縁する役目を兼ねている。
DD構造のn+領域19のオフセット領域を決め、可動イオン
のメモリセルへの侵入を防ぎ、導電膜16とゲート電極4,
6とを絶縁する役目を兼ねている。
次に、本発明に係る半導体集積回路およびその製造方
法の別の実施例を第４図（ａ）乃至（ｄ）を参照して説
明する。なお、第４図（ａ）乃至（ｄ）は、前記実施例
の第２図（ａ）乃至（ｉ）に対応する断面構造を示して
いる。即ち、先ず第４図（ａ）に示すように、例えばＰ
型シリコン基板１の表面を素子分離した後、トランジス
タ領域およびゲート電極領域を形成し、ソース領域およ
びドレイン領域に砒素をイオン注入する。この工程まで
は、前記実施例の第２図（ｂ）に示す工程までと同様で
あるので、第２図中と同一符号を付している。
法の別の実施例を第４図（ａ）乃至（ｄ）を参照して説
明する。なお、第４図（ａ）乃至（ｄ）は、前記実施例
の第２図（ａ）乃至（ｉ）に対応する断面構造を示して
いる。即ち、先ず第４図（ａ）に示すように、例えばＰ
型シリコン基板１の表面を素子分離した後、トランジス
タ領域およびゲート電極領域を形成し、ソース領域およ
びドレイン領域に砒素をイオン注入する。この工程まで
は、前記実施例の第２図（ｂ）に示す工程までと同様で
あるので、第２図中と同一符号を付している。
次に、レジスト９を剥離した後、熱酸化を行い、第４
図（ｂ）に示すように、ゲート電極部の側面に厚さ350
Å程度のシリコン酸化膜22を形成する。このとき、基板
表面にも厚さが約200Å程度のシリコン酸化膜22が同時
に形成される。なお、この工程で、前記イオン注入され
た砒素が拡散し、ソース領域13にはn+領域、ドレイン領
域14にはn-領域が形成される。次いで、全面に例えばリ
ンを20keV、５×1014cm-2の条件で注入し、続けて第４
図（ｃ）に示すように、全面に例えばPSG膜層10を堆積
する。続いて、RIE法により上記PSG膜層10および基板１
上の酸化膜22をエッチングし、ゲート電極部の側面にPS
G側壁部10を残す。
図（ｂ）に示すように、ゲート電極部の側面に厚さ350
Å程度のシリコン酸化膜22を形成する。このとき、基板
表面にも厚さが約200Å程度のシリコン酸化膜22が同時
に形成される。なお、この工程で、前記イオン注入され
た砒素が拡散し、ソース領域13にはn+領域、ドレイン領
域14にはn-領域が形成される。次いで、全面に例えばリ
ンを20keV、５×1014cm-2の条件で注入し、続けて第４
図（ｃ）に示すように、全面に例えばPSG膜層10を堆積
する。続いて、RIE法により上記PSG膜層10および基板１
上の酸化膜22をエッチングし、ゲート電極部の側面にPS
G側壁部10を残す。
その後、第４図（ｄ）に示すように、熱酸化によりソ
ース領域13表面に熱酸化膜11を形成し、またドレイン領
域表面およびこれに連なるPSG側壁部10を覆うように導
電膜16を形成し、さらにドレイン領域のn+領域19、層間
絶縁膜18、アルミ配線21等を形成してEPROMを製造する
工程は前記実施例と同様である。
ース領域13表面に熱酸化膜11を形成し、またドレイン領
域表面およびこれに連なるPSG側壁部10を覆うように導
電膜16を形成し、さらにドレイン領域のn+領域19、層間
絶縁膜18、アルミ配線21等を形成してEPROMを製造する
工程は前記実施例と同様である。
上記第４図（ｄ）に示すメモリセルによれば、セルト
ランジスタの側面がシリコン酸化膜22で覆われた構造を
している。
ランジスタの側面がシリコン酸化膜22で覆われた構造を
している。
PSG側壁部10と基板１の間にも、上記シリコン酸化膜2
2が形成されているがシリコン酸化膜22形成後リンをイ
オン注入することにより、このシリコン酸化膜22はリン
を多く含んでいる。従って、この実施例の場合も可動イ
オンの侵入を十分に防ぐことができ、前記実施例と同様
の効果が得られる。さらに本実施例では、セルトランジ
スタを形成後、熱酸化によりシリコン酸化膜22を形成し
ているため、浮遊ゲート４や制御ゲート６からの電荷の
リークが低減でき、耐圧が向上する。
2が形成されているがシリコン酸化膜22形成後リンをイ
オン注入することにより、このシリコン酸化膜22はリン
を多く含んでいる。従って、この実施例の場合も可動イ
オンの侵入を十分に防ぐことができ、前記実施例と同様
の効果が得られる。さらに本実施例では、セルトランジ
スタを形成後、熱酸化によりシリコン酸化膜22を形成し
ているため、浮遊ゲート４や制御ゲート６からの電荷の
リークが低減でき、耐圧が向上する。
なお、上記実施例はEPROMを示したが、本発明はEEPRO
Mにも適用でき、浮遊ゲート型トランジスタを用いた不
揮発性メモリセルを有するメモリ集積回路やメモリ混載
集積回路に適用できることは云うまでもない。
Mにも適用でき、浮遊ゲート型トランジスタを用いた不
揮発性メモリセルを有するメモリ集積回路やメモリ混載
集積回路に適用できることは云うまでもない。
なお、前記各実施例においては、第３の多結晶シリコ
ン膜16を基板上全面に堆積したのち不純物をドープした
が、この多結晶シリコン膜16の堆積と同時に不純物をド
ープするようにしてもよい。
ン膜16を基板上全面に堆積したのち不純物をドープした
が、この多結晶シリコン膜16の堆積と同時に不純物をド
ープするようにしてもよい。
［発明の効果］ 上述したように本発明の製造方法によれば、ドレイン
領域の表面及びこのドレイン領域の両端部に位置するゲ
ート電極部の少なくとも側面の絶縁膜を覆う多結晶シリ
コン膜を形成するまでの工程では、ドレイン領域の不純
物濃度は低濃度とされている。したがって、ドレイン領
域の表面に不要な自然酸化膜が形成されないため、ドレ
イン領域と多結晶シリコン膜とを電気的に良好に接続す
ることができる。
領域の表面及びこのドレイン領域の両端部に位置するゲ
ート電極部の少なくとも側面の絶縁膜を覆う多結晶シリ
コン膜を形成するまでの工程では、ドレイン領域の不純
物濃度は低濃度とされている。したがって、ドレイン領
域の表面に不要な自然酸化膜が形成されないため、ドレ
イン領域と多結晶シリコン膜とを電気的に良好に接続す
ることができる。
また、コンタクトホール開孔前にドレイン領域表面に
多結晶シリコン膜を形成しておくため、コンタクトホー
ルから金属配線形成までの間にドレイン領域の表面に不
要な自然酸化膜が形成されることを防止でき、コンタク
ト部の電気的接続を良好とすることができる。
多結晶シリコン膜を形成しておくため、コンタクトホー
ルから金属配線形成までの間にドレイン領域の表面に不
要な自然酸化膜が形成されることを防止でき、コンタク
ト部の電気的接続を良好とすることができる。
さらに、前記多結晶シリコン膜形成以降は、外部から
の可動イオンがメモリに侵入することを防止することが
可能となり、メモリセルの閾値の変動による信頼性の低
下を改善できる。
の可動イオンがメモリに侵入することを防止することが
可能となり、メモリセルの閾値の変動による信頼性の低
下を改善できる。
また、多結晶シリコン膜上に金属配線を自己整合的に
形成することが可能であり、マスク合わせ余裕の縮小化
およびメモリセルの微細化が可能となる。
形成することが可能であり、マスク合わせ余裕の縮小化
およびメモリセルの微細化が可能となる。
第１図（ａ）乃至（ｅ）は本発明の一実施例に係るEPRO
Mの製造方法を説明するために示すメモリセルの平面パ
ターン図、第２図（ａ）乃至（ｉ）は第１図（ｅ）のＸ
−Ｘ′線に沿う断面での製造工程を示す図、第３図
（ａ）乃至（ｆ）は第１図（ｅ）のＹ−Ｙ′線に沿う断
面での製造工程を示す図、第４図（ａ）乃至（ｄ）は本
発明の他の実施例に係るEPROMの製造方法を説明するた
めに示す断面図、第５図（ａ）乃至（ｄ）は従来のEPRO
Mの製造方法を説明するために示す断面図である。 １……半導体基板、２……フィールド絶縁膜、３……ゲ
ート絶縁膜、４……浮遊ゲート電極、５……シリコン酸
化膜、６……制御ゲート電極、７……PSG膜、10……ゲ
ート電極部側壁のPSG膜、11,12……シリコン酸化膜、13
……ソース領域、14……ドレイン領域、16……導電膜、
18……層間絶縁膜、19……n+領域、21……アルミ配線、
22……ゲート電極部側壁のシリコン酸化膜。
Mの製造方法を説明するために示すメモリセルの平面パ
ターン図、第２図（ａ）乃至（ｉ）は第１図（ｅ）のＸ
−Ｘ′線に沿う断面での製造工程を示す図、第３図
（ａ）乃至（ｆ）は第１図（ｅ）のＹ−Ｙ′線に沿う断
面での製造工程を示す図、第４図（ａ）乃至（ｄ）は本
発明の他の実施例に係るEPROMの製造方法を説明するた
めに示す断面図、第５図（ａ）乃至（ｄ）は従来のEPRO
Mの製造方法を説明するために示す断面図である。 １……半導体基板、２……フィールド絶縁膜、３……ゲ
ート絶縁膜、４……浮遊ゲート電極、５……シリコン酸
化膜、６……制御ゲート電極、７……PSG膜、10……ゲ
ート電極部側壁のPSG膜、11,12……シリコン酸化膜、13
……ソース領域、14……ドレイン領域、16……導電膜、
18……層間絶縁膜、19……n+領域、21……アルミ配線、
22……ゲート電極部側壁のシリコン酸化膜。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−210678（ＪＰ，Ａ) 特開 昭60−53079（ＪＰ，Ａ) 特開 昭62−37981（ＪＰ，Ａ)
Claims (1)
- 【請求項１】半導体基板上に第１、第２のMOSトランジ
スタを構成する浮遊ゲートを含むゲート電極部を隣接し
て形成する工程と、 前記第１、第２のトランジスタのゲート電極部をマスク
として前記半導体基板のドレイン領域に低濃度のドレイ
ン領域を形成するための不純物を導入する第１の不純物
導入工程と、 前記第１、第２のトランジスタのソース領域に高濃度の
ソース領域を形成するための不純物を導入する工程と、 前記第１、第２のトランジスタのゲート電極部の上面及
び側面にリンを含むシリケートガラスからなる絶縁膜を
形成する工程と、 前記第１、第２のトランジスタのドレイン領域の表面の
前記絶縁膜を除去し、このドレイン領域の表面及びこの
ドレイン領域の両端部に位置するゲート電極部の少なく
とも側面の絶縁膜を覆うように多結晶シリコン膜を形成
する工程と、 この多結晶シリコン膜を介して前記ドレイン領域に高濃
度の不純物を導入する第２の不純物導入工程と、 半導体基板上の全面に層間絶縁膜を形成する工程と、 前記多結晶シリコン膜をストッパとして前記層間絶縁膜
を選択的にエッチング除去してコンタクトホールを開孔
し、このコンタクトホールを含む基板上に金属配線パタ
ーンを形成する工程と を具備することを特徴とする半導体集積回路の製造方
法。
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