JPH0669234A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【目的】 イオンインプランテーション法を使用せず
に、また寄生キャパシタンスを発生せずにポリシリコン
ＴＦＴを製造する方法を提供する。 【構成】 第１ポリシリコン層１１をまづ基体に形成し
てから、第１層の一部に誘電層１２を形成する。第２ポ
リシリコン層１３を誘電層にそれと同面積でを形成す
る。チタン等の耐火金属からなる層１４を第２ポリシリ
コン層に、そして第１ポリシリコン層の露出領域に付着
形成する。金属層とポリシリコン層とを、例えばアニー
リングにより反応させて、ケイ化物領域を形成し、ソー
ス、ゲート及びドレイン電極１５、１６及び１７を形成
してから、金属層の未反応部位を選択的エッチングによ
り除去する。
に、また寄生キャパシタンスを発生せずにポリシリコン
ＴＦＴを製造する方法を提供する。 【構成】 第１ポリシリコン層１１をまづ基体に形成し
てから、第１層の一部に誘電層１２を形成する。第２ポ
リシリコン層１３を誘電層にそれと同面積でを形成す
る。チタン等の耐火金属からなる層１４を第２ポリシリ
コン層に、そして第１ポリシリコン層の露出領域に付着
形成する。金属層とポリシリコン層とを、例えばアニー
リングにより反応させて、ケイ化物領域を形成し、ソー
ス、ゲート及びドレイン電極１５、１６及び１７を形成
してから、金属層の未反応部位を選択的エッチングによ
り除去する。
Description
【０００１】
【産業上の利用分野】本発明はポリシリコンの付着形成
により薄膜トランジスタ（ＴＦＴ）を製造することに関
する。
により薄膜トランジスタ（ＴＦＴ）を製造することに関
する。
【０００２】
【従来技術及びその課題】図１にポリシリコンＴＦＴを
形成する公知方法の第１工程を示す。まづ、ガラス基体
２に二酸化シリコンの層１（図１ａ）を付着形成する。
次に、この二酸化シリコン領域にポリシリコンの層３を
形成する。層３にさらに二酸化シリコンの層４（図１
ｂ）を形成し、ポリシリコンのゲート領域５を層４に形
成する。このゲート領域５、及びこれから突出する層３
の領域６、７をイオンインプランテーションによってド
ーピング（図１ｃ）して、ｎ+ポリシリコンのゲート、
ソース及びドレイン領域をそれぞれ形成する。次に、全
領域に接触層（図示せず）を形成する。イオンインプラ
ンテーション時、ゲート領域５は層３中心部のドーピン
グを防止するマスクとして働く。ところが、イオンイン
プランテーションの全過程を通じて制御を極め細かく行
わなければ、ドーピングした領域６及び７がゲート領域
５の下に入込み、ゲート・ソース間に、そしてゲート・
ドレイン間に寄生キャパシタンスを発生する。キャパシ
タンスが発生すると、装置の動作速度が低くなる。上記
公知方法によるとポリシリコン中に接合部が形成する
が、これについてはまだよくわかっていない。というの
は、装置のアニーリング時に粒界下方にドーパントの強
い拡散が生じるからである。
形成する公知方法の第１工程を示す。まづ、ガラス基体
２に二酸化シリコンの層１（図１ａ）を付着形成する。
次に、この二酸化シリコン領域にポリシリコンの層３を
形成する。層３にさらに二酸化シリコンの層４（図１
ｂ）を形成し、ポリシリコンのゲート領域５を層４に形
成する。このゲート領域５、及びこれから突出する層３
の領域６、７をイオンインプランテーションによってド
ーピング（図１ｃ）して、ｎ+ポリシリコンのゲート、
ソース及びドレイン領域をそれぞれ形成する。次に、全
領域に接触層（図示せず）を形成する。イオンインプラ
ンテーション時、ゲート領域５は層３中心部のドーピン
グを防止するマスクとして働く。ところが、イオンイン
プランテーションの全過程を通じて制御を極め細かく行
わなければ、ドーピングした領域６及び７がゲート領域
５の下に入込み、ゲート・ソース間に、そしてゲート・
ドレイン間に寄生キャパシタンスを発生する。キャパシ
タンスが発生すると、装置の動作速度が低くなる。上記
公知方法によるとポリシリコン中に接合部が形成する
が、これについてはまだよくわかっていない。というの
は、装置のアニーリング時に粒界下方にドーパントの強
い拡散が生じるからである。
【０００３】さらに、半導体装置形成コストの大部分は
イオンインプランテーションコストである。加えて、イ
オンインプランテーションは大きな面積上でＴＦＴを製
造にするには不適な方法である。
イオンインプランテーションコストである。加えて、イ
オンインプランテーションは大きな面積上でＴＦＴを製
造にするには不適な方法である。
【０００４】（図示しない）別な方法では、上記領域６
及び７に似たドーピングしたソース及びドレイン領域を
下部二酸化シリコンに付着形成する。次に、これら領域
全体にポリシリコンの層を形成してから、二酸化シリコ
ンの層を形成する。この後、二酸化シリコンの中心部に
上記領域５に似たドーピングしたゲート領域を形成す
る。この方法でも、ゲート領域がソース・ドレイン領域
に重なり、従って上記のような寄生キャパシタンスが発
生する可能性はかなりある。
及び７に似たドーピングしたソース及びドレイン領域を
下部二酸化シリコンに付着形成する。次に、これら領域
全体にポリシリコンの層を形成してから、二酸化シリコ
ンの層を形成する。この後、二酸化シリコンの中心部に
上記領域５に似たドーピングしたゲート領域を形成す
る。この方法でも、ゲート領域がソース・ドレイン領域
に重なり、従って上記のような寄生キャパシタンスが発
生する可能性はかなりある。
【０００５】本発明の目的は導電領域を形成するのにイ
オンインプランテーション法を使用せず、しかも上記寄
生キャパシタンスの発生のないポリシリコンＴＦＴの製
造方法を提供することにある。
オンインプランテーション法を使用せず、しかも上記寄
生キャパシタンスの発生のないポリシリコンＴＦＴの製
造方法を提供することにある。
【０００６】即ち、本発明は基体に第１ポリシリコン層
を形成する工程、第１ポリシリコン層領域に第２ポリシ
リコン層を形成するが、第２ポリシリコン層と同一面積
の誘電層によって絶縁する工程と、第２ポリシリコン層
と第１ポリシリコン層の露出面に耐火金属の層を付着形
成する工程、及び該金属層と第１・第２ポリシリコン層
とを反応させることによってケイ化物領域を形成し、ソ
ース、ゲート及びドレイン電極を形成する工程からなる
ことを特徴とする半導体装置の製造方法を提供するもの
である。
を形成する工程、第１ポリシリコン層領域に第２ポリシ
リコン層を形成するが、第２ポリシリコン層と同一面積
の誘電層によって絶縁する工程と、第２ポリシリコン層
と第１ポリシリコン層の露出面に耐火金属の層を付着形
成する工程、及び該金属層と第１・第２ポリシリコン層
とを反応させることによってケイ化物領域を形成し、ソ
ース、ゲート及びドレイン電極を形成する工程からなる
ことを特徴とする半導体装置の製造方法を提供するもの
である。
【０００７】以下、例示のみを目的として、本発明の実
施例を添付図面について説明する。図１は上記したよう
な公知ＴＦＴ製造方法における工程を示す。図２は本発
明方法による工程を示す。
施例を添付図面について説明する。図１は上記したよう
な公知ＴＦＴ製造方法における工程を示す。図２は本発
明方法による工程を示す。
【０００８】本発明方法について説明すると、図２ａに
示すように、ガラスやその他の適当な材料からなる基体
１０に二酸化シリコンの層９を付着形成してから、この
二酸化シリコン層９の領域にポリシリコンの層１１（図
２ｂ）を形成する。これらの層に（例えば厚みが１００
０Åの）二酸化シリコンの薄層１２（図２ｃ）を形成
し、ポリシリコン層１１の中心部にあるこの誘電層１２
にポリシリコンの（例えば厚みが１０００Åの）層１３
（図２ｄ）を付着形成する。この層がＴＦＴのゲートと
して作用する。
示すように、ガラスやその他の適当な材料からなる基体
１０に二酸化シリコンの層９を付着形成してから、この
二酸化シリコン層９の領域にポリシリコンの層１１（図
２ｂ）を形成する。これらの層に（例えば厚みが１００
０Åの）二酸化シリコンの薄層１２（図２ｃ）を形成
し、ポリシリコン層１１の中心部にあるこの誘電層１２
にポリシリコンの（例えば厚みが１０００Åの）層１３
（図２ｄ）を付着形成する。この層がＴＦＴのゲートと
して作用する。
【０００９】層１３によって被覆されていない誘電層１
２の領域をエッチングによって除去（図２ｅ）し、その
上にチタンの（例えば厚みが５００Åの）薄膜１４を蒸
着する（図２ｆ）。次に、全体をアニーリングすると、
その間にポリシリコン層１１及び１３にケイ化チタンが
形成する。アニーリング時間については、十分なチタン
／シリコン反応が生じる程度には長くなければならない
が、シリコンがチタン層内部に拡散する程長くしてはな
らない。というのは、このような拡散が生じると、誘電
層１２の縁部にケイ化物が形成するため、ゲート電極と
ソース・ドレイン領域との間にショートが発生する恐れ
があるからである。例えば、アニーリングは６００℃で
１０分間行えばよい。チタン／シリコン反応を強化する
ためにイオンのたたきこみを使用しない場合、アニーリ
ング温度は一般に５００℃以上でなければならない。こ
のアニーリングの間に、誘電層上の反応によって各種の
望ましくない生成物が生成する。
２の領域をエッチングによって除去（図２ｅ）し、その
上にチタンの（例えば厚みが５００Åの）薄膜１４を蒸
着する（図２ｆ）。次に、全体をアニーリングすると、
その間にポリシリコン層１１及び１３にケイ化チタンが
形成する。アニーリング時間については、十分なチタン
／シリコン反応が生じる程度には長くなければならない
が、シリコンがチタン層内部に拡散する程長くしてはな
らない。というのは、このような拡散が生じると、誘電
層１２の縁部にケイ化物が形成するため、ゲート電極と
ソース・ドレイン領域との間にショートが発生する恐れ
があるからである。例えば、アニーリングは６００℃で
１０分間行えばよい。チタン／シリコン反応を強化する
ためにイオンのたたきこみを使用しない場合、アニーリ
ング温度は一般に５００℃以上でなければならない。こ
のアニーリングの間に、誘電層上の反応によって各種の
望ましくない生成物が生成する。
【００１０】層１４を次に選択的エッチングによって処
理して、上記の望ましくない生成物と共に層１４の未反
応領域を除去する。エッチングについては、例えば水酸
化アンモニウムや、過酸化水素と硫酸の１：１混合物に
よって行えばよい。このエッチングにより、ソース、ゲ
ート及びドレイン領域にケイ化物領域１５、１６及び１
７（図２ｇ）が残る。
理して、上記の望ましくない生成物と共に層１４の未反
応領域を除去する。エッチングについては、例えば水酸
化アンモニウムや、過酸化水素と硫酸の１：１混合物に
よって行えばよい。このエッチングにより、ソース、ゲ
ート及びドレイン領域にケイ化物領域１５、１６及び１
７（図２ｇ）が残る。
【００１１】全体を次に再び、好ましくは上記より長い
時間アニーリングしてチタン／シリコン反応を完了する
ことによって、ケイ化物領域を安定化する。この場合に
おける、アニーリング時間は６００℃で６０分間であれ
ばよい。
時間アニーリングしてチタン／シリコン反応を完了する
ことによって、ケイ化物領域を安定化する。この場合に
おける、アニーリング時間は６００℃で６０分間であれ
ばよい。
【００１２】これらケイ化物領域がソース、ゲート及び
ドレイン接点になるので、強くドーピングしたソース及
びドレイン領域を別に形成する必要はない。
ドレイン接点になるので、強くドーピングしたソース及
びドレイン領域を別に形成する必要はない。
【００１３】例えば二酸化シリコンからなる絶縁層１８
（図２ｈ）を装置に付着形成し、これにアパーチュア１
９、２０及び２１を貫通形成し（図２ｉ）、そしてアル
ミニウムの層を付着形成・エッチングすると、それぞれ
ソース、ゲート及びドレイン接点２２、２３及び２４が
形成する（図２ｊ）。
（図２ｈ）を装置に付着形成し、これにアパーチュア１
９、２０及び２１を貫通形成し（図２ｉ）、そしてアル
ミニウムの層を付着形成・エッチングすると、それぞれ
ソース、ゲート及びドレイン接点２２、２３及び２４が
形成する（図２ｊ）。
【００１４】以上の例では層１４にチタンを使用した
が、モリブデン、クロムやタングステン等の他の耐火金
属も使用できる。この場合、アニーリング時間や温度に
ついては適宜変更すればよい。
が、モリブデン、クロムやタングステン等の他の耐火金
属も使用できる。この場合、アニーリング時間や温度に
ついては適宜変更すればよい。
【００１５】上記層の（図における）垂直縁部への付着
量を減らすためには、上述したように、金属層１４を装
置に蒸着するのが好ましい。層の厚みについては、ゲー
ト誘電層１２の厚みよりも正確に薄くなるように選択す
るが、十分なケイ化物を形成できる厚みでなければなら
ない。
量を減らすためには、上述したように、金属層１４を装
置に蒸着するのが好ましい。層の厚みについては、ゲー
ト誘電層１２の厚みよりも正確に薄くなるように選択す
るが、十分なケイ化物を形成できる厚みでなければなら
ない。
【００１６】電極キャパシタンスを下げるために、ポリ
シリコンゲート電極層１３をかなり薄くしているが、こ
うしなければ、未ドーピングポリシリコンを使用してい
るため、該キャパシタンスが以上に高くなるからであ
る。
シリコンゲート電極層１３をかなり薄くしているが、こ
うしなければ、未ドーピングポリシリコンを使用してい
るため、該キャパシタンスが以上に高くなるからであ
る。
【００１７】上述のように、チャンネル領域との接点を
作るために、自己整合ケイ化物領域を使用しているだけ
なので、ソース、ゲート及びドレイン電極を構成するた
めにコストの高いイオンインプランテーション法を採用
する必要はない。事実ポリシリコン層１１及び１３は全
くドーピングしなくてもよい。なお、本方法でショット
キー障壁を形成すると、トランジスタ性能がよくなる。
作るために、自己整合ケイ化物領域を使用しているだけ
なので、ソース、ゲート及びドレイン電極を構成するた
めにコストの高いイオンインプランテーション法を採用
する必要はない。事実ポリシリコン層１１及び１３は全
くドーピングしなくてもよい。なお、本方法でショット
キー障壁を形成すると、トランジスタ性能がよくなる。
【００１８】上記ではトランジスタ単品の製作について
説明したが、適当なマスク処理により多数のトランジス
タを大きな面積にわたり同時に製作でき、また連続ケイ
化により多数のソース、ゲート及びドレイン領域を製作
できる。従来法では、このような製作は不可能である。
また、従来法で使用していた装置の場合、小さな、例え
ば１５×２０ｃｍｓ以下の基体の半導体装置を、それも
極めて長い時間をかけて製造できるに過ぎない。
説明したが、適当なマスク処理により多数のトランジス
タを大きな面積にわたり同時に製作でき、また連続ケイ
化により多数のソース、ゲート及びドレイン領域を製作
できる。従来法では、このような製作は不可能である。
また、従来法で使用していた装置の場合、小さな、例え
ば１５×２０ｃｍｓ以下の基体の半導体装置を、それも
極めて長い時間をかけて製造できるに過ぎない。
【図１】図１は公知ＴＦＴ製造方法の一例における工程
を示す。
を示す。
【図２】図２は本発明方法による工程を示す。
１０ 基体 １１ 第１ポリシリコン層 １２ 誘電層 １３ 第２ポリシリコン層 １４ 耐火金属層 １５ ソース電極 １６ ゲート電極 １７ ドレイン電極
【手続補正書】
【提出日】平成５年６月１０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】図１は公知ＴＦＴ製造方法の一例における工程
を示す。
を示す。
【図２】図２は本発明方法による工程を示す。
【図３】図３は本発明方法による工程を示す。
【符号の説明】 １０ 基体 １１ 第１ポリシリコン層 １２ 誘電層 １３ 第２ポリシリコン層 １４ 耐火金属層 １５ ソース電極 １６ ゲート電極 １７ ドレイン電極
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
Claims (9)
- 【請求項１】 基体１０に第１ポリシリコン層１１を形
成する工程、第１ポリシリコン層領域に第２ポリシリコ
ン層１３を形成するが、第２ポリシリコン層と同一面積
の誘電層１２によって絶縁する工程と、第２ポリシリコ
ン層と第１ポリシリコン層の露出面に耐火金属の層１４
を付着形成する工程、及び該金属層と第１・第２ポリシ
リコン層とを反応させることによってケイ化物を形成
し、ソース、ゲート及びドレイン電極１５、１６、１７
を形成する工程からなることを特徴とする半導体装置の
製造方法。 - 【請求項２】 化学的な選択的エッチング処理によって
耐火金属層１４の未反応領域を除去することを特徴とす
る請求項１に記載の方法。 - 【請求項３】 水酸化アンモニウム又は過酸化水素と硫
酸の１：１混合物によって該選択的エッチングを行うこ
とを特徴とする請求項２に記載の方法。 - 【請求項４】 該層をアニーリングすることによって該
反応を行うことを特徴とする請求項１〜３のいずれ１項
に記載の方法。 - 【請求項５】 ５００℃以上の温度で該アニーリングを
行うことを特徴とする請求項４に記載の方法。 - 【請求項６】 該層をアニーリングすると共に該層にイ
オンを衝突させることによって該反応を行うことを特徴
とする請求項１〜３のいずれか１項に記載の方法。 - 【請求項７】 耐火金属層１４の未反応領域を除去後、
該層１１、１３をさらにアニーリングして、ケイ化処理
を完了することを特徴とする請求項４〜６のいずれか１
項に記載の方法。 - 【請求項８】 耐火金属がチタン、モリブデン、クロム
又はタングステンであることを特徴とする請求項１〜７
のいずれか１項に記載の方法。 - 【請求項９】 該耐火金属層１４を蒸着法によって付着
形成することを特徴とする請求項１〜８のいずれか１項
に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9008214.0 | 1990-04-11 | ||
| GB909008214A GB9008214D0 (en) | 1990-04-11 | 1990-04-11 | Semiconductor devices |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0669234A true JPH0669234A (ja) | 1994-03-11 |
Family
ID=10674280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3101788A Pending JPH0669234A (ja) | 1990-04-11 | 1991-04-08 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0451968A1 (ja) |
| JP (1) | JPH0669234A (ja) |
| GB (1) | GB9008214D0 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970003917B1 (en) * | 1992-04-07 | 1997-03-22 | Semiconductor Energy Lab Kk | Method of making insulating gate semiconductor device |
| RU2130668C1 (ru) * | 1994-09-30 | 1999-05-20 | Акционерное общество закрытого типа "VL" | Полевой транзистор типа металл - диэлектрик-полупроводник |
| KR100252926B1 (ko) * | 1996-06-28 | 2000-04-15 | 구본준 | 실리사이드를 이용한 폴리실리콘 박막트랜지스터 및 제조방법 |
| EP1006589B1 (en) | 1998-12-03 | 2012-04-11 | Semiconductor Energy Laboratory Co., Ltd. | MOS thin film transistor and method of fabricating same |
| US6531713B1 (en) | 1999-03-19 | 2003-03-11 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and manufacturing method thereof |
| DE20006642U1 (de) | 2000-04-11 | 2000-08-17 | Agilent Technologies Inc | Optische Vorrichtung |
| US7525165B2 (en) | 2000-04-17 | 2009-04-28 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device and manufacturing method thereof |
| US6562671B2 (en) | 2000-09-22 | 2003-05-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display device and manufacturing method thereof |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0197531B1 (en) * | 1985-04-08 | 1993-07-28 | Hitachi, Ltd. | Thin film transistor formed on insulating substrate |
| GB2215126B (en) * | 1988-02-19 | 1990-11-14 | Gen Electric Co Plc | Process for manufacturing a thin film transistor |
-
1990
- 1990-04-11 GB GB909008214A patent/GB9008214D0/en active Pending
-
1991
- 1991-03-18 EP EP91302289A patent/EP0451968A1/en not_active Withdrawn
- 1991-04-08 JP JP3101788A patent/JPH0669234A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0451968A1 (en) | 1991-10-16 |
| GB9008214D0 (en) | 1990-06-13 |
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