KR0161380B1 - 반도체장치의 트랜지스터 및 그 제조방법 - Google Patents
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Abstract
3층구조의 게이트전극 및 그 형성방법에 관하여 기재되어 있다. 이는 반도체기판 상에 형성된 게이트산화막, 상기 게이트산화막 상에 형성된 다결정실리콘막, 상기 다결정실리콘막 상에 형성된 장벽금속층, 및 상기 장벽금속층 상에 형성된 저저항금속층을 포함하는 것을 특징으로 한다. 따라서 게이트전극의 전기적 특성 및 신뢰도를 향상시킬 수 있다.
Description
제1a도 내지 제1d도는 종래 일 방법에 의한 게이트전극 형성방법을 설명하기 위해 도시한 단면도들이다.
제2도는 본 발명의 일 방법에 의해 형성된 게이트전극을 도시한 단면도이다.
제3a도 내지 제3d도는 본 발명의 제1 실시예에 의한 게이트전극 형성방법을 설명하기 위해 도시한 단변도들이다.
제4a도 내지 제4e도는 본 발명의 제2 실시예에 의한 게이트전극 형성 방법을 설명하기 위해 도시한 단면도들이다.
제5a도 내지 제5c도는 종래 방법과 본 발명의 방법에 의해 형성된 게이트전극의 전압파괴 특성을 나타내는 그래프들이다.
본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 특히 절연파괴 전압이 높고, 저항이 낮은 반도체장치의 게이트전극 및 그 형성방법에 관한 것이다.
반도체장치의 집적도가 증가함에 따라, 낮은 비저항을 갖는 게이트전극의 필요성은 점점 증가하고 있다. 최근 다결정실리콘 상에 TiSi2를 적층한 구조로(이하, 폴리사이드(polycide) 구조라 칭함) 게이트전극을 형성함으로써 게이트전극의 저항을 낮추는데 관한 연구가 진행되고 있다. 제1a도 내지 제1d도는 종래 일 방법에 의한 게이트전극 형성방법을 설명하기 위해 도시한 단면도들이다.
반도체기판(2) 상에 게이트산화막(4), 다결정실리콘층(6) 및 티타늄(Ti)(8)을 순차적으로 적층한 후(제1a도 및 제1b도), 질소(N2)(10) 분위기에서 결과물을 열처리하여 다결정실리콘층과 티타늄을 반응시킴으로써 (제1c도), 티타늄 실리사이드층(12)을 형성한다(제1d도).
이 후, 티타늄과 반응하지 않고 남은 다결정실리콘층(6)과 티타늄 실리사이드층(12)을 패터닝함으로써 게이트전극을 형성한다. (도시되지 않음)
상술한 종래 일 방법에 의한 게이트전극 형성방법에 의하면, 다결정 실리콘층 상에 비저항이 낮은 실리사이드층이 적층된 구조로 게이트전극을 형성하여 게이트전극의 저항을 낮춤으로써 반도체장치의 전기적 특성을 향상시켰다.
그러나, 첫째, 티타늄 실리사이드층(12)을 형성한 후, 결과물을 어닐링하기 위한 후속 열처리 시, 티타늄 실리사이드의 응집(agglomeration) 현상이 발생함으로써 게이트전극의 저항을 오히려 높인다는 문제점과,
둘째, 티타늄 실리사이드층에 존재하는 티타늄이 게이트산화막(4)으로 확산하는 현상이 발생하여 게이트전극의 신뢰성, 예컨대 절연파괴 정압에 악영향을 미친다는 문제점을 갖고 있다.
따라서, 실리사이드의 응집현상의 발생과 게이트산화막의 신뢰도 저하 문제를 일으키지 않는 게이트전극의 구조 및 그 형성방법이 필요하게 되었다.
본 발명의 목적은 실리사이드의 응집 현상 및 게이트산화막의 신뢰도 저하 문제가 발생하지 않는 반도체장치의 게이트전극을 제공하는데 있다.
본 발명의 다른 목적은 상기한 게이트전극을 형성하는데 있어서, 가장 적합한 형성방법을 제공하는데 있다.
상기 목적을 달성하기 위한 반도체장치의 게이트전극은, 반도체기판 상에 형성된 게이트산화막; 상기 게이트산화막 상에 형성된 다결정실리콘막; 상기 다결정 실리콘막 상에 형성된 장벽금속층; 및 상기 장벽금속층 상에 형성된 저저항금속층을 포함하는 것을 특징으로 한다.
본 발명에 의한 반도체장치의 게이트전극에 있어서, 상기 장벽금속층은 WSiX, TaSi2및 MoSi2등의 고융점 금속실리사이드와 WN, TiN, TaN 및 MoN 등의 고융점 금속나이트라이드로 이루어진 군에서 선택된 하나로 형성되어 있는 것이 바람직하다.
본 발명에 의한 반도체장치의 게이트전극에 있어서, 상기 저저항금속층은 TiSi2, TaSi2, CoSi2및 MoSi2등으로 이루어진 군에서 선택된 하나로 형성되어 있는 것이 바람직하다.
상기 다른 목적을 달성하기 위한 본 발명에 의한 반도체장치의 게이트전극 형성방법은, 반도체기판 상에 게이트산화막을 형성하는 제1 공정; 상기 게이트산화막 상에 제1 다결정 실리콘막을 형성하는 제2 공정; 상기 제1 다결정 실리콘막 상에 장벽금속층을 형성하는 제3 공정; 상기 장벽금속층 상에 제2 다결정실리콘막을 형성하는 제4 공정; 상기 제2 다결정실리콘막 상에 실리사이드화 물질을 형성하는 제5 공정; 결과물을 열처리하여 상기 실리사이드 물질과 제2 다결정실리콘막을 반응시킴으로써 저저항금속층을 형성하는 제6 공정; 및 후속 열처리하는 제7 공정을 포함하는 것을 특징으로 한다.
본 발명에 의한 반도체장치의 게이트전극 형성방법에 있어서, 상기 장벽금속층은 상기 저저항금속층을 구성하는 입자가 제1 다결정실리콘막으로 확산되지 않도록 하는 물질을 사용하여 형성되고, 이때 상기 물질은 WSiX, TaSi2및 MoSi2등의 고융점 금속실리사이드와 WN, TiN, TaN 및 MoN 등의 고융점 금속나이트라이드로 이루어진 군에서 선택된 하나인 것이 바람직하다.
더욱 바람직하게는 상기 WSiX는WF6을 SiH4나 SiH2Cl2등과 반응시켜 형성한다.
본 발명에 의한 반도체장치의 게이트전극 형성방법에 있어서, 상기 실리사이드화 물질은 실리콘(Si) 원자와 결합하여 저저항의 금속물질을 형성하는 물질인 것이 바람직하며, 더욱 바람직하게는 상기 물질은 Ti, Co, Ta 및 Mo 등으로 이루어진 군에서 선택된 하나이다.
본 발명에 의한 반도체장치의 게이트전극 형성방법의 일 실시예에 있어서, 상기 제4 공정 이후에, 적층된 물질들을 패터닝하여 게이트전극의 패턴을 형성하는 공정 및 상기 패턴 측벽에 절연물질로 된 측벽 스페이서를 형성하는 공정을 더 포함하는 것이 바람직하다.
따라서, 본 발명에 의한 반도체장치의 게이트전극 및 그 형성방법에 의하면, 다결정실리콘막과 저저항금속층 상에 장벽금속층을 형성하여, 저저항금속층의 응집 현상 및 저저항금속층을 구성하는 입자가 게이트산화막으로 확산되는 현상을 방지함으로써 게이트전극의 신뢰도를 향상시킨다.
이하, 첨부한 도면을 참조하여 본 발명을 더욱 자세하게 설명하고자 한다.
제2도는 본 발명의 일 실시예에 의해 형성된 게이트전극을 도시한 단면도로서, 도면부호 20은 반도체기판을, 22는 게이트산화막을, 24는 다결정실리콘막을, 26은 장벽금속층을 그리고 34는 저저항금속층을 나타낸다.
상기 게이트전극에 있어서, 상기 장벽금속층(26)은 WSiX, TaSi2및 MoSi2등의 고융점 실리사이드와 WN, TiN, TaN 및 MoN 등의 고융점 금속나이트라이드로 이루어진 군에서 선택된 하나로 구성되어 있으며, 상기 저저항금속층(34)은 TiSi2, TaSi2, CoSi2및 MoSi2등으로 이루어진 군에서 선택된 하나로 구성되어 있다.
저저항금속층(34)은 비저항이 낮은 물질로 형성되어 있기 때문에 게이트전극의 저항을 낮추는 역할을 하고, 장벽금속층(26)은 상기 저저항금속층을 구성하는 입자(Ti, Ta, Co 및 Mo 등)가 게이트산화막으로 확산되는 것을 방지하고, 어닐링을 위한 열처리 공정시, 다결정실리콘막을 구성하는 실리콘 원자가 저저항금속층으로 확산되어 저저항금속층에 응집 현상이 발생하는 것을 방지한다.
[제1 실시예]
제3a도 내지 제3D 도는 본 발명의 제1 실시예에 의한 게이트전극 형성방법을 설명하기 위해 도시한 단면도들이다.
제3a도는 게이트산화막(22) 및 제1 다결정실리콘막(24)을 형성하는 공정을 도시한 것으로서, 이는 반도체기판(20) 상에, 예컨대 이산화실리콘과 같은 절연막을 형성하여 상기 게이트산화막(22)을 형성하는 제1 공정 및 상기 게이트산화막 상에, 예컨대 인 (P) 이온과 같은 불순물을 함유한 다결정실리콘을 증착하여 제1 다결정실리콘막(24)을 형성하는 제2 공정으로 진행된다.
제3b도는 장벽금속층(26), 제2 다결정실리콘막(28) 및 실리사이드화층(30)을 형성하는 공정을 도시한 것으로서, 이는 제1 다결정실리콘막(24) 상에, 예컨대 WSiX, TaSi2및 MoSi2등의 고융점 실리사이드와 WN, TiN, TaN 및 MoN 등의 고융점 나이트라이드로 이루어진 군에서 선택된 하나를 중착하여 상기 장벽금속층(26)을 형성하는 제1 공정, 상기 장벽금속층(26) 상에 다결정 실리콘을 증착하여 상기 제2 다결정실리콘막(28)을 형성하는 제2 공정 및 상기 제2 다결정 실리콘막상에 실리콘 원자와 결합하여 실리사이드를 형성하는 물질, 예컨대 Ti, Ta, Co 및 Mo 등으로 이루어진 군에서 선택된 하나를 증착하여 상기 실리사이드화층(30)을 형성하는 제3공정으로 진행된다.
이때, 상기 장벽금속층(26) 고융점물질이면서, 상기 실리사이드화층을 구성하는 입자가 상기 제1 다결정실리콘막으로 확산되지 않도록 하는 물질인 것이 바람직하다. 본 발명에서는 상기한 것과 같은 물질을 사용하였다.
또한, 상기 장벽금속층(26)은 제1 다결정실리콘막(24)을 구성하고 있는 실리콘 원자가, 저저항금속층 형성한 결과물을 어닐링하는 열처리 공정시. 저저항금속층(이후의 공정에서 형성됨)으로 확산되어, 이 저저항금속층을 응집시키는 현상을 방지한다.
제3c도는 저저항금속층 형성을 위한 열처리 공정을 도시한 것으로서, 이는 실리사이드화층이 형성되어 있는 결과물을 질소(N2) (32) 분위기에서 가열하여, 상기 실리사이드화층을 구성하는 입자와 상기 제2 다결정실리콘막을 구성하는 실리콘 입자를 결합시키는 공정으로 진행된다.
제3d도는 저저항금속층(34)가 형성되어 있는 것을 도시한 것으로서, 상기 제3c도에서 설명한 공정에 의해, 상기 장벽금속층(26) 상에는 저저항금속층(34)가 형성된다.
이 후, 적층된 상기 물질층(제1 다결정실리콘막(24), 장벽금속층(26) 및 저저항금속층(34)들을 패터닝하여 게이트전극을 완성한다.
따라서, 본 발명의 제1 실시예에 의한 반도체장치의 게이트전극 형성방법에 의하면,
첫째, 저저항금속층과 제1 다결정실리콘막 사이에 장벽금속층을 형성하여, 상기 제1 다결정실리콘막을 구성하는 실리콘 원자가 저저항금속층으로 확산되는 것을 방지함으로써, 게이트전극 형성 후의 후속 열처리에 의해, 저저항금속층이 응집되는 현상을 방지한다.
둘째, 저저항금속층을 구성하는 입자가, 상기 장벽금속층에 의해, 게이트산화막으로 확산되는 것이 저지되므로, 게이트산화막의 절연파괴 전압을 높일 수 있다.
[제2 실시예]
제4a도 내지 제4e도는 본 발명의 제2 실시예에 의한 게이트전극 형성방법을 설명하기 위해 도시한 단면도들로서, 상기 제1 실시예에서는, 게이트전극을 완성한 후에 게이트전극의 측벽에 스페이서를 형성하는 공정을 설명하고 있으나, 본 실시예에서는 측벽 스페이서를 먼저 형성한 후 저저항금속층을 형성하는 공정에 관한 것이다.
반도체기판(40)을 활성영역 및 비활성영역으로 구분하기 위한 필드산화막(42)을 부분적으로 형성한 후, 전면에 게이트산화막(44), 제1 다결정실리콘막(46), 장벽금속층(48) 및 제2 다결정실리콘막(50)을 형성한다(제4a도). 이어서 반도체기판 상에 적층되어 있는 물질들을 패터닝하여 패턴을 형성하고(제4b도). 결과물 전면에 예컨대 이산화실리콘과 같은 절연막을 증착/이방성식각하여 상기패턴의 측벽에 측벽스페이서(52)를 형성한다(제4c도). 이어서 결과물 전면에 상기 제1 실시예에서 설명한 바와 같은 물질을 증착하여 실리사이드화층(54)을 형성하고(제4d도), 결과물을 질소 분위기에서 열처리함으로써 저저항금속층(56)을 형성한다(제4e도).
이때, 상기 저저항금속층(56)은 게이트전극의 상부 뿐만 아니라 반도체기판의 표면, 즉 소오스/드레인이 형성될 부분에까지 형성된다.
제5a도 내지 제5c도는 종래 방법과 본 발명의 방법에 의해 형성된 게이트전극의 절연파괴 특성을 나타내는 그래프들로서, 제5a도는 게이트전극을 다결정실리콘으로만 형성하였을 경우이고, 제5b도는 다결정실리콘상에 TiSi2를 적층한 경우이며, 제5c도는 본 발명에 의한 경우이다.
실험은 게이트전극을 형성한 후, 850℃에서 120분 동안 결과물을 열처리하여 행해졌다.
전압파괴 전압(BV)은 제5a도와 제5c도의 경우 가장 높으며, 제5B의 경우에는 6V이하로 떨어짐을 알 수 있다. 즉, 제5a도와 제5C 도의 공정 조건으로 형성된 게이트전극의 경우는 제5b도의 공정 조건으로 형성된 게이트전극의 경우보다 신뢰도가 더 높다.
따라서, 본 발명에 의한 반도체장치의 게이트전극 및 그 형성방법에 의하면, 게이트전극의 전기적 특성 및 신뢰도를 향상시킬 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함을 명백하다.
Claims (8)
- 반도체기판 상에 형성된 게이트산화막; 상기 게이트산화막 상에 형성된 다결정실리콘막; 상기 다결정실리콘막 상에 형성된 고융점 실리사이드막; 및 상기 고융점 실리사이드막 상에 형성된 저저항금속층을 포함하는 것을 특징으로 하는 반도체장치의 트랜지스터.
- 제1항에 있어서, 상기 고융점 실리사이드막은 WSiX, TaSi2및 MoSi2등으로 이루어진 군에서 선택된 하나로 형성되어 있는 것을 특징으로 하는 반도체장치의 트랜지스터.
- 제1항에 있어서, 상기 저저항금속층은 TiSi2, TaSi2, CoSi2및 MoSi2등으로 이루어진 군에서 선택된 하나로 형성되어 있는 것을 특징으로 하는 반도체장치의 트랜지스터.
- 반도체기판 상에 게이트산화막을 형성하는 제1 공정; 상기 게이트산화막 상에 제1 다결정실리콘막을 형성하는 제2 공정; 상기 제1 다결정실리콘막 상에 고융점 실리사이드막을 형성하는 제3 공정; 상기 고융점 실리사이드막 상에 제2 다결정실리콘막을 형성하는 제4공정; 상기 제2 다결정실리콘막층 상에 실리사이드화 물질을 형성하는 제5 공정; 결과물을 열처리하여 상기 실리사이드화 물질과 제2 다결정실리콘막을 반응시킴으로써 저저항금속층을 형성하는 제6 공정 ; 및 후속 열처리하는 제7 공정을 포함하는 것을 특징으로 하는 반도체장치의 트랜지스터 제조방법.
- 제4항에 있어서, 상기 고융점 실리사이드막은 WSiX, TaSi2및 MoSi2등으로 이루어진 군에서 선택된 하나로 형성되는 것을 특징으로 하는 반도체장치의 트랜지스터 제조방법.
- 제5항에 있어서, 상기 WSiX는WF6을 SiH4나 SiH2Cl2등과 반응시켜 형성하는 것을 특징으로 하는 반도체장치의 트랜지스터 제조방법.
- 제4항에 있어서, 상기 실리사이드화 물질은 Ti, Co, Ta 및 Mo 등으로 이루어진 군에서 선택된 하나인 것을 특징으로 하는 반도체장치의 트랜지스터 제조방법.
- 제4항에 있어서, 상기 제4공정 이후에, 반도체 기판 상에 적층된 물질들을 패터닝하여 게이트전극을 형성하는 공정; 상기 게이트전극 측벽에 절연물질로 된 측벽 스페이서를 형성하는 공정; 상기 게이트전극과 측벽 스페이서가 형성되어 있는 결과물 기판 전면 상에 실리사이드화 물질층을 형성하는 공정; 및 결과물을 열처리하여 상기 실리사이드화 물질층과 상기 제2 다결정실리콘막 및 상기 실리사이드화 물질층과 게이트전극 양측의 반도체 기판을 반응시킴으로써 게이트전극 상부 및 게이트전극 양측의 반도체 기판에 저저항금속층을 동시에 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체장치의 트랜지스터 제조방법.
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