JP2000196086A - チタンポリサイドゲ―トの形成方法 - Google Patents
チタンポリサイドゲ―トの形成方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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Abstract
(57)【要約】
【課題】 ポリシリコン膜とチタンシリサイド膜の間の
良好な界面粗さを持つチタンポリサイドゲートの形成方
法を提供する。 【解決手段】 半導体基板２１上にゲート酸化膜２２と
ドープしたポリシリコン膜２３を順次形成する段階と、
ポリシリコン膜の表面に非晶質シリコン膜２３ａが形成
されるように、ポリシリコン膜の表面に不純物をイオン
注入する段階と、非晶質シリコン膜上に非晶質チタンシ
リサイド膜２５を形成する段階と、非晶質チタンシリサ
イド膜が結晶質チタンシリサイド膜２５ａに、かつ非晶
質シリコン膜が結晶質シリコン膜２３ｂに相転移するよ
うに、非晶質チタンシリサイド膜及び非晶質シリコン膜
を熱処理する段階と、結晶質チタンシリサイド膜、結晶
質シリコン膜を含んだポリシリコン膜及びゲート酸化膜
をパターニングする段階とを含む。
良好な界面粗さを持つチタンポリサイドゲートの形成方
法を提供する。 【解決手段】 半導体基板２１上にゲート酸化膜２２と
ドープしたポリシリコン膜２３を順次形成する段階と、
ポリシリコン膜の表面に非晶質シリコン膜２３ａが形成
されるように、ポリシリコン膜の表面に不純物をイオン
注入する段階と、非晶質シリコン膜上に非晶質チタンシ
リサイド膜２５を形成する段階と、非晶質チタンシリサ
イド膜が結晶質チタンシリサイド膜２５ａに、かつ非晶
質シリコン膜が結晶質シリコン膜２３ｂに相転移するよ
うに、非晶質チタンシリサイド膜及び非晶質シリコン膜
を熱処理する段階と、結晶質チタンシリサイド膜、結晶
質シリコン膜を含んだポリシリコン膜及びゲート酸化膜
をパターニングする段階とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、チタンポリサイド
ゲートの形成方法に関し、特にチタンシリサイド膜とポ
リシリコン膜が良好な界面粗さを持つチタンポリサイド
ゲートの形成方法に関する。
ゲートの形成方法に関し、特にチタンシリサイド膜とポ
リシリコン膜が良好な界面粗さを持つチタンポリサイド
ゲートの形成方法に関する。
【０００２】
【従来の技術】ＭＯＳＦＥＴのゲートは、ポリシリコン
またはポリシリコン／タングステンシリサイド物質で形
成されてきた。ところが、素子の集積度が増加するにつ
れて前記ゲートの線幅が減少することで、前記ポリシリ
コンまたはポリシリコン／タングステンシリサイドのゲ
ート物質では微細線幅を持つ高集積素子で低抵抗を具現
することが困難であった。
またはポリシリコン／タングステンシリサイド物質で形
成されてきた。ところが、素子の集積度が増加するにつ
れて前記ゲートの線幅が減少することで、前記ポリシリ
コンまたはポリシリコン／タングステンシリサイドのゲ
ート物質では微細線幅を持つ高集積素子で低抵抗を具現
することが困難であった。
【０００３】高集積素子で低抵抗を持つゲートを得る為
に、ゲート物質としてポリシリコンまたはポリシリコン
／タングステンシリサイドの代りに、チタンシリサイ
ド、コバルトシリサイドまたはニッケルシリサイドのう
ちで選択される一つの金属シリサイドとポリシリコンと
の積層物質が用いられる。特に、チタンシリサイドはゲ
ート物質として要求される特性、すなわち低い比抵抗、
高い溶融点、薄膜形成のしやすさ、ラインパターン形成
のしやすさ及び熱的安全性などを持つため、これに対す
る研究が進行しつつある。
に、ゲート物質としてポリシリコンまたはポリシリコン
／タングステンシリサイドの代りに、チタンシリサイ
ド、コバルトシリサイドまたはニッケルシリサイドのう
ちで選択される一つの金属シリサイドとポリシリコンと
の積層物質が用いられる。特に、チタンシリサイドはゲ
ート物質として要求される特性、すなわち低い比抵抗、
高い溶融点、薄膜形成のしやすさ、ラインパターン形成
のしやすさ及び熱的安全性などを持つため、これに対す
る研究が進行しつつある。
【０００４】図１乃至図３は従来技術によるチタンポリ
サイドゲート形成方法を説明するための断面図である。
図１を参照すると、半導体基板１を備え、ゲート酸化膜
２とドープしたポリシリコン膜３が前記半導体基板１上
に順次形成される。前記ポリシリコン膜３は、ＭＯＳＦ
ＥＴのチャンネル導電型によってリン（Ｐ）またはヒ素
（Ａｓ）でドープする。非晶質チタンシリサイド膜（Ｔ
ｉＳｉｘ）４が物理的気相蒸着（Physical Vapor Depos
ition；以下、ＰＶＤと記す）法により前記ポリシリコ
ン膜３上に蒸着される。
サイドゲート形成方法を説明するための断面図である。
図１を参照すると、半導体基板１を備え、ゲート酸化膜
２とドープしたポリシリコン膜３が前記半導体基板１上
に順次形成される。前記ポリシリコン膜３は、ＭＯＳＦ
ＥＴのチャンネル導電型によってリン（Ｐ）またはヒ素
（Ａｓ）でドープする。非晶質チタンシリサイド膜（Ｔ
ｉＳｉｘ）４が物理的気相蒸着（Physical Vapor Depos
ition；以下、ＰＶＤと記す）法により前記ポリシリコ
ン膜３上に蒸着される。
【０００５】図２を参照すると、前記非晶質チタンシリ
サイド膜４が結晶質チタンシリサイド膜（ＴｉＳｉ２）
４ａに相転移するように前記非晶質チタンシリサイド膜
４を熱処理する。
サイド膜４が結晶質チタンシリサイド膜（ＴｉＳｉ２）
４ａに相転移するように前記非晶質チタンシリサイド膜
４を熱処理する。
【０００６】図３を参照すると、酸化膜または窒化膜か
らなるマスクパターン６が前記結晶質チタンシリサイド
膜４ａ上に形成され、結晶質チタンシリサイド膜４ａ、
ポリシリコン膜３及びゲート酸化膜２は、エッチングに
よって、前記ポリシリコン膜３と結晶質チタンシリサイ
ド膜４ａの積層されたポリサイドゲート１０が形成され
る。
らなるマスクパターン６が前記結晶質チタンシリサイド
膜４ａ上に形成され、結晶質チタンシリサイド膜４ａ、
ポリシリコン膜３及びゲート酸化膜２は、エッチングに
よって、前記ポリシリコン膜３と結晶質チタンシリサイ
ド膜４ａの積層されたポリサイドゲート１０が形成され
る。
【０００７】
【発明が解決しようとする課題】しかしながら、次工程
が進行されるに従い、前記チタンポリサイドゲート１０
の特性は低下する。例えば、チタンポリサイドゲート１
０は、図４に示すように、ソース／ドレイン領域１２及
び層間絶縁膜１４の形成時に必ず伴う熱工程により、ポ
リシリコン膜３と結晶質チタンシリサイド膜４ａの間の
不良な界面粗さ（Interface Roughness）を持つことに
なり、チタンポリサイドゲート１０の特性は低下する。
これはチタンシリサイド膜４ａのチタンとポリシリコン
膜３のシリコンが反応するためである。
が進行されるに従い、前記チタンポリサイドゲート１０
の特性は低下する。例えば、チタンポリサイドゲート１
０は、図４に示すように、ソース／ドレイン領域１２及
び層間絶縁膜１４の形成時に必ず伴う熱工程により、ポ
リシリコン膜３と結晶質チタンシリサイド膜４ａの間の
不良な界面粗さ（Interface Roughness）を持つことに
なり、チタンポリサイドゲート１０の特性は低下する。
これはチタンシリサイド膜４ａのチタンとポリシリコン
膜３のシリコンが反応するためである。
【０００８】すなわち、ポリシリコン膜３は結晶粒（Gr
ain）間に粒界（Grain Boundary）を有し、結晶粒より
粒界を通した物質移動が大きく、特にチタンポリサイド
ゲート１０用ポリシリコン膜３は大きな結晶粒を持つ柱
状構造（Columnar Structure）からなる。よって、前記
ポリシリコン膜３での粒界を通した物質移動は、微細結
晶粒を持つ他のポリシリコン膜でのそれより大きい。結
果的に、前記ポリシリコン膜３が柱状構造を持つため、
前記ポリシリコン膜３とチタンシリサイド膜４ａの間の
界面を通した物質移動は大きくなり、それにより、界面
粗さは不良となり、チタンポリサイドゲート１０の特性
は低下する。
ain）間に粒界（Grain Boundary）を有し、結晶粒より
粒界を通した物質移動が大きく、特にチタンポリサイド
ゲート１０用ポリシリコン膜３は大きな結晶粒を持つ柱
状構造（Columnar Structure）からなる。よって、前記
ポリシリコン膜３での粒界を通した物質移動は、微細結
晶粒を持つ他のポリシリコン膜でのそれより大きい。結
果的に、前記ポリシリコン膜３が柱状構造を持つため、
前記ポリシリコン膜３とチタンシリサイド膜４ａの間の
界面を通した物質移動は大きくなり、それにより、界面
粗さは不良となり、チタンポリサイドゲート１０の特性
は低下する。
【０００９】しかも、前記ポリシリコン膜３とチタンシ
リサイド膜４ａの間が過度に反応すれば、前記チタンシ
リサイド膜４ａがゲート酸化膜２と接するため、前記ゲ
ート酸化膜２の重要な特性であるＧＯＩ（Gate Oxide I
ntegrity）が低下する。
リサイド膜４ａの間が過度に反応すれば、前記チタンシ
リサイド膜４ａがゲート酸化膜２と接するため、前記ゲ
ート酸化膜２の重要な特性であるＧＯＩ（Gate Oxide I
ntegrity）が低下する。
【００１０】従って、本発明の目的は、ポリシリコン膜
とチタンシリサイド膜が良好な界面粗さを持つようにす
るチタンポリサイドゲートの形成方法を提供することに
ある。
とチタンシリサイド膜が良好な界面粗さを持つようにす
るチタンポリサイドゲートの形成方法を提供することに
ある。
【００１１】
【課題を解決するための手段】本発明のチタンポリサイ
ドゲートの形成方法は、半導体基板上にゲート酸化膜と
ドープしたポリシリコン膜を順次形成する段階と、前記
ポリシリコン膜の表面に非晶質シリコン膜が形成される
ように、前記ポリシリコン膜の表面に不純物をイオン注
入する段階と、前記非晶質シリコン膜上に非晶質チタン
シリサイド膜を形成する段階と、前記非晶質チタンシリ
サイド膜が結晶質チタンシリサイド膜に、かつ前記非晶
質シリコン膜が結晶質シリコン膜に相転移するように、
前記非晶質チタンシリサイド膜及び前記非晶質シリコン
膜を熱処理する段階と、前記結晶質チタンシリサイド
膜、前記結晶質シリコン膜を含んだ前記ポリシリコン膜
及びゲート酸化膜をパターニングする段階とを含むこと
を特徴とする。
ドゲートの形成方法は、半導体基板上にゲート酸化膜と
ドープしたポリシリコン膜を順次形成する段階と、前記
ポリシリコン膜の表面に非晶質シリコン膜が形成される
ように、前記ポリシリコン膜の表面に不純物をイオン注
入する段階と、前記非晶質シリコン膜上に非晶質チタン
シリサイド膜を形成する段階と、前記非晶質チタンシリ
サイド膜が結晶質チタンシリサイド膜に、かつ前記非晶
質シリコン膜が結晶質シリコン膜に相転移するように、
前記非晶質チタンシリサイド膜及び前記非晶質シリコン
膜を熱処理する段階と、前記結晶質チタンシリサイド
膜、前記結晶質シリコン膜を含んだ前記ポリシリコン膜
及びゲート酸化膜をパターニングする段階とを含むこと
を特徴とする。
【００１２】
【発明の実施の形態】次に、本発明にかかる、チタンポ
リサイドゲートの形成方法の実施の形態の具体例を図面
を参照しながら説明する。図５乃至図８は、本発明の実
施例によるチタンポリサイドゲートの形成方法を説明す
るための断面図である。図５を参照すると、半導体基板
２１を備え、ゲート酸化膜２２は前記半導体基板２１の
表面の熱酸化により形成される。リン（Ｐ）またはヒ素
（Ａｓ）でドープしたポリシリコン膜２３が前記ゲート
酸化膜２２上に所定厚さに形成される。ゲルマニウム
（Ｇｅ）、アンチモン（Ｓｂ）、ヒ素（Ａｓ）のうちで
選択される一つの不純物２４が、１０１４〜１０１５ｉ
ｏｎｓ／ｃｍ２の濃度及び４０〜７０ｋｅＶのエネルギ
ーで前記ポリシリコン膜２３の表面にイオン注入される
ことで、前記ポリシリコン膜２３が表面の非晶質化し、
それで前記ポリシリコン膜２３の表面に非晶質シリコン
膜２３ａが形成される。
リサイドゲートの形成方法の実施の形態の具体例を図面
を参照しながら説明する。図５乃至図８は、本発明の実
施例によるチタンポリサイドゲートの形成方法を説明す
るための断面図である。図５を参照すると、半導体基板
２１を備え、ゲート酸化膜２２は前記半導体基板２１の
表面の熱酸化により形成される。リン（Ｐ）またはヒ素
（Ａｓ）でドープしたポリシリコン膜２３が前記ゲート
酸化膜２２上に所定厚さに形成される。ゲルマニウム
（Ｇｅ）、アンチモン（Ｓｂ）、ヒ素（Ａｓ）のうちで
選択される一つの不純物２４が、１０１４〜１０１５ｉ
ｏｎｓ／ｃｍ２の濃度及び４０〜７０ｋｅＶのエネルギ
ーで前記ポリシリコン膜２３の表面にイオン注入される
ことで、前記ポリシリコン膜２３が表面の非晶質化し、
それで前記ポリシリコン膜２３の表面に非晶質シリコン
膜２３ａが形成される。
【００１３】図６を参照すると、チタンシリサイド膜２
５がＴｉＳｉｘターゲットを用いたＰＶＤ工程により前
記非晶質シリコン膜２３ａ上に所定厚さに形成される。
前記チタンシリサイド膜２５は非晶質状態である。
５がＴｉＳｉｘターゲットを用いたＰＶＤ工程により前
記非晶質シリコン膜２３ａ上に所定厚さに形成される。
前記チタンシリサイド膜２５は非晶質状態である。
【００１４】図７を参照すると、７００〜１０００℃で
１０〜３０秒間の急速熱処理（Rapid Thermal Annealin
g）により、非晶質チタンシリサイド膜２５が結晶質チ
タンシリサイド膜２５ａに相転移する。このとき、前記
非晶質シリコン膜２３ａも結晶質シリコン膜２３ｂに相
転移する。
１０〜３０秒間の急速熱処理（Rapid Thermal Annealin
g）により、非晶質チタンシリサイド膜２５が結晶質チ
タンシリサイド膜２５ａに相転移する。このとき、前記
非晶質シリコン膜２３ａも結晶質シリコン膜２３ｂに相
転移する。
【００１５】図８を参照すると、酸化膜または窒化膜か
らなるマスクパターン２６が前記結晶質チタンシリサイ
ド膜２５ａ上に形成され、前記結晶質チタンシリサイド
膜２５ａ、結晶質シリコン膜２３ｂを含んだポリシリコ
ン膜２３及びゲート酸化膜２２のエッチングにより、チ
タンポリサイドゲート３０が形成される。
らなるマスクパターン２６が前記結晶質チタンシリサイ
ド膜２５ａ上に形成され、前記結晶質チタンシリサイド
膜２５ａ、結晶質シリコン膜２３ｂを含んだポリシリコ
ン膜２３及びゲート酸化膜２２のエッチングにより、チ
タンポリサイドゲート３０が形成される。
【００１６】前記工程にて形成されたチタンポリサイド
ゲート３０において、前記結晶質シリコン膜２３ｂは急
速熱処理により形成されるため、前記結晶質シリコン膜
２３ｂの結晶粒は極小である。これは結晶粒が短時間に
速く成長するためである。よって、結晶質チタンシリサ
イド膜２５ａと接する前記結晶質シリコン膜２３ｂは大
きな結晶粒の柱状構造ではない微細結晶構造を持つ。よ
って、ソース／ドレイン領域形成及び層間絶縁膜の平坦
化のための後続の熱工程を行っても、前記結晶質シリコ
ン膜２３ｂの結晶粒を通した物質移動が少ないため、前
記結晶質チタンシリサイド膜２５ａと前記結晶質シリコ
ン膜２３ｂの間の界面粗さは良好である。一方、結晶質
シリコン膜２３ｂとポリシリコン膜２３は良好な界面粗
さを有し、後続熱工程にあまり影響を受けない。
ゲート３０において、前記結晶質シリコン膜２３ｂは急
速熱処理により形成されるため、前記結晶質シリコン膜
２３ｂの結晶粒は極小である。これは結晶粒が短時間に
速く成長するためである。よって、結晶質チタンシリサ
イド膜２５ａと接する前記結晶質シリコン膜２３ｂは大
きな結晶粒の柱状構造ではない微細結晶構造を持つ。よ
って、ソース／ドレイン領域形成及び層間絶縁膜の平坦
化のための後続の熱工程を行っても、前記結晶質シリコ
ン膜２３ｂの結晶粒を通した物質移動が少ないため、前
記結晶質チタンシリサイド膜２５ａと前記結晶質シリコ
ン膜２３ｂの間の界面粗さは良好である。一方、結晶質
シリコン膜２３ｂとポリシリコン膜２３は良好な界面粗
さを有し、後続熱工程にあまり影響を受けない。
【００１７】尚、本発明は、本実施例に限られるもので
はない。本発明の趣旨から逸脱しない範囲内で多様に変
更実施することが可能である。
はない。本発明の趣旨から逸脱しない範囲内で多様に変
更実施することが可能である。
【００１８】
【発明の効果】本発明によれば、非晶質チタンシリサイ
ド膜が結晶質チタンシリサイド膜に相転移し、かつ下部
に配置された非晶質シリコン膜が微細結晶粒の結晶質チ
タンシリサイド膜に相転移するので、前記結晶質チタン
シリサイド膜と結晶質シリコン膜の間の反応は、界面特
性の向上のために最小化することができる。よって、チ
タンポリサイドゲートの特性及び信頼性が確保され、高
集積素子の製造が可能となる。
ド膜が結晶質チタンシリサイド膜に相転移し、かつ下部
に配置された非晶質シリコン膜が微細結晶粒の結晶質チ
タンシリサイド膜に相転移するので、前記結晶質チタン
シリサイド膜と結晶質シリコン膜の間の反応は、界面特
性の向上のために最小化することができる。よって、チ
タンポリサイドゲートの特性及び信頼性が確保され、高
集積素子の製造が可能となる。
【図１】従来技術によるチタンポリサイドゲート形成方
法を説明するための断面図である。
法を説明するための断面図である。
【図２】従来技術によるチタンポリサイドゲート形成方
法を説明するための断面図である。
法を説明するための断面図である。
【図３】従来技術によるチタンポリサイドゲート形成方
法を説明するための断面図である。
法を説明するための断面図である。
【図４】従来技術によって形成されたチタンポリサイド
ゲートの問題点を説明するための断面図である。
ゲートの問題点を説明するための断面図である。
【図５】本発明の実施例によるチタンポリサイドゲート
形成方法を説明するための断面図である。
形成方法を説明するための断面図である。
【図６】本発明の実施例によるチタンポリサイドゲート
形成方法を説明するための断面図である。
形成方法を説明するための断面図である。
【図７】本発明の実施例によるチタンポリサイドゲート
形成方法を説明するための断面図である。
形成方法を説明するための断面図である。
【図８】本発明の実施例によるチタンポリサイドゲート
形成方法を説明するための断面図である。
形成方法を説明するための断面図である。
２１ 半導体基板 ２２ ゲート酸化膜 ２３ ポリシリコン膜 ２３ａ 非晶質シリコン膜 ２３ｂ 結晶質シリコン膜 ２４ 不純物 ２５ 非晶質チタンシリサイド膜 ２５ａ 結晶質チタンシリサイド膜 ２６ マスクパターン ３０ チタンポリサイドゲート
Claims (5)
- 【請求項１】 半導体基板上にゲート酸化膜とドープし
たポリシリコン膜を順次形成する段階と、 前記ポリシリコン膜の表面に非晶質シリコン膜が形成さ
れるように、前記ポリシリコン膜の表面に不純物をイオ
ン注入する段階と、 前記非晶質シリコン膜上に非晶質チタンシリサイド膜を
形成する段階と、 前記非晶質チタンシリサイド膜が結晶質チタンシリサイ
ド膜に、かつ前記非晶質シリコン膜が結晶質シリコン膜
に相転移するように、前記非晶質チタンシリサイド膜及
び前記非晶質シリコン膜を熱処理する段階と、 前記結晶質チタンシリサイド膜、前記結晶質シリコン膜
を含んだ前記ポリシリコン膜及びゲート酸化膜をパター
ニングする段階とを含むことを特徴とするチタンポリサ
イドゲートの形成方法。 - 【請求項２】 前記不純物は、ゲルマニウム(Ｇｅ)、ア
ンチモン(Ｓｂ)、ヒ素(Ａｓ)のうちで選択される一つで
あることを特徴とする請求項１記載のチタンポリサイド
ゲートの形成方法。 - 【請求項３】 前記不純物は、１０１４〜１０１５ｉｏ
ｎｓ／ｃｍ２の濃度及び４０〜７０ｋｅＶのエネルギー
でイオン注入することを特徴とする請求項２記載のチタ
ンポリサイドゲートの形成方法。 - 【請求項４】 前記熱処理は、急速熱処理工程に行われ
ることを特徴とする請求項１記載のチタンポリサイドゲ
ートの形成方法。 - 【請求項５】 前記急速熱処理は、７００〜１０００℃
で１０〜３０秒間行われることを特徴とする請求項４記
載のチタンポリサイドゲートの形成方法。
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| KR1998/P59168 | 1998-12-28 |
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|---|---|
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|---|---|---|---|
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|---|---|
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| JP (1) | JP2000196086A (ja) |
| KR (1) | KR20000042876A (ja) |
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| US5677217A (en) | 1996-08-01 | 1997-10-14 | Vanguard International Semiconductor Corporation | Method for fabricating a mosfet device, with local channel doping and a titanium silicide gate |
| US5747373A (en) | 1996-09-24 | 1998-05-05 | Taiwan Semiconductor Manufacturing Company Ltd. | Nitride-oxide sidewall spacer for salicide formation |
| US5811354A (en) | 1996-09-30 | 1998-09-22 | Taiwan Semiconductor Manufacturing Co. Ltd. | Method for preventing polycide line drift by incorporating dummy polycide contact |
| US5744395A (en) | 1996-10-16 | 1998-04-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Low resistance, self-aligned, titanium silicide structures, using a single rapid thermal anneal procedure |
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-
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- 1998-12-28 KR KR1019980059168A patent/KR20000042876A/ko not_active Application Discontinuation
-
1999
- 1999-12-22 JP JP11364154A patent/JP2000196086A/ja active Pending
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