KR940016264A - 부성저항회로와 이를 사용한 슈미트 트리거회로, 센스회로와 이를 사용한 메모리회로, 센스회로를 구성한 데이터선 부하회로, 레벨시프터 및 증폭회로 - Google Patents

부성저항회로와 이를 사용한 슈미트 트리거회로, 센스회로와 이를 사용한 메모리회로, 센스회로를 구성한 데이터선 부하회로, 레벨시프터 및 증폭회로 Download PDF

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Abstract

본 발명은 상보형 MOS트랜지스터(이하, CMOS라 한다.)등의 반도체 집적회로에 있어서 슈미트 트리거 회로등에 사용하기에 적합한 부성저항회로 및 이와같은 부성저항회로를 사용한 슈미트 트리거회로, 다이내믹·랜덤·액세스·메모리(이하, DRAM이라 한다). 스태틱 RAM(이하, SRAM이라 한다.)등의 메모리회로에 있어서, 데이터선등에 접속되어 고속인 판독을 가능하게 하는 전류차동형등의 센스회로 및 이와같은 센스회로를 복수 포함하는 메모리회로, ROM, SRAM, DRAM등의 메모리회로에 있어서 데이터선등의 전류를 검지·증폭하여 고속판독을 가능케 하는 싱글엔드형등의 센스회로와 그의 구성요소인 데이터선 부하회로, 레벨시프터 및 증폭회로와에 관한 것이다.

Description

부성저항회로와 이를 사용한 슈미트 트리거회로, 센스회로와 이를 사용한 메모리회로, 센스회로를 구성한 데이터선 부하회로, 레벨시프터 및 증폭회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도는 본 발명의 제 1 의 실시예를 표시하는 부성저항회로의 회로도, 제11도는 본 발명의 제 2 의 실시예를 표시하는 부성저항회로의 회로도.

Claims (23)

  1. 소스가 제 1 의 입출력단자에, 드레인이 제 2 의 입출력단자에, 게이트가 노드에 각각 접속된 제 1 전도형의 제 1 의 MOS트랜지스터와, 드레인이 제 1 의 기준 전위에, 게이트가 제어단자에 각각 접속된 제 2 전도형의 제 2 의 MOS트랜지스터와 드레인이 상기 노드를 통하여 상기 제 2 의 MOS트랜지스터의 소스에, 소스가 제 2 의 기준전위에, 게이트가 상기 제 2 의 입출력단자에 각각 접속된 제 2 의 전도형의 제 3 의 MOS트랜지스터와를 구비한 것을 특징으로 하는 부성저항회로.
  2. 제 1 항에 있어서, 상기 제 3 의 MOS트랜지스터의 소스와 상기 제 2 의 기준 전위과의 사이에 스위치수단을 직열로 접속한 것을 특징으로 하는 부성저항회로.
  3. 제 1 항에 있어서, 상기 노드와 상기 제 3 의 MOS트랜지스터의 드레인과의 사이에 제 1 의 스위치수단을 직열로 접속하고 상기 제 1 의 MOS트랜지스터의 게이트와 상기 제 1 의 기준 전위과의 사이에, 제 2 의 스위치수단을 직열로 접속한 것을 특징으로 하는 부성저항회로.
  4. 제어단자 및 제1, 제 2 의 입출력단자를 가지고, 해당 제어단자가 입력단자에, 해당 제 2 의 입축력 단자가 출력단자에 각각 접속된 부성저항회로와 드레인이 상기 출력단자에 게이트가 상기 입력단자에 각각 접속된 MOS트랜지스터과를 구비한 것을 특징으로 하는 슈미트 트리거회로.
  5. 제 4 항에 있어서, 상기 부성저항회로는 제 1 항의 부성저항회로로 구성한 것을 특징으로 하는 슈미트 트리거 회로.
  6. 제 1 의 입력단자 및 제 1 의 출력단자를 가지는 제 1 의 회로부분과 제 2 의 입력단자 및 제 2 의 출력단자를 가지고 상기 제 1 의 회로부분과 동일구성의 제 2 의 회로부분과를 구비하고, 상기 제1 및 제 2 의 입력단자의 입력 신호차를 검지, 증폭하여 그것을 상기 제1 및 제 2 의 출력단자에서 출력하는 센스회로에 있어서, 상기 제 1 의 회로부분은 소스가 상기 제 1 의 입력단자에 드레인이 직접 또는 제 1 의 스위치수단을 통하여 상기 제 1 의 출력단자에 게이트가 상기 제 2 의 입력단자에 각각 접속된 제 1 의 디프레션형 MOS트랜지스터와 상기 제 1 의 출력단자와 기준 전위과의 사이에 접속된 제 1 의 저항수단과를 구비하고, 상기 제 2 의 회로부분은 소스가 상기 제 2 의 입력단자에, 드레인이 직접 또는 제 2 의 스위치수단을 통하여 상기 제 2 의 출력단자에 게이트가 상기 제 1 의 입력단자에 각각 접속된 제 2 의 디프레션형 MOS트랜지스터와 상기 제 2 의 출력단자와 상기 기준전위과의 사이에 접속된 제 2 의 저항수단과를 구비한 것을 특징으로 하는 센스회로.
  7. 제1 및 제 2 의 입력단자와 제1 및 제 2 의 출력단자와를 가지는 복수의 센스회로를 가지는 판독 회로를 구비하고, 상기 판독회로로 판독된 데이터를 제1 및 제 2 의 데이터 버스에 출력하는 메모리 회로에 있어서, 상기 각 센스회로의 제1 및 제 2 의 출력단자는 상기 제1 및 제 2 의 데이터 버스에 각각 공통으로 접속되어 와이어드 논리가 구성되어, 상기 제 1 의 데이터 버스가 제 1 의 저항수단을 통하여 기준전위에 접속되어 상기 제 2 의 데이터버스와 제 2 의 저항수단을 통하여 상기 기준전위에 접속되어 상기 각 센스회로는, 소스가 상기 제 1 의 입력단자에 게이트가 상기 제 2 의 입력단자에 각각 접속된 제 1 의 디프레션형 MOS트랜지스터와 소스가 상기 제 2 의 입력단자에, 게이트가 상기 제 1 의 입력단자에 각각 접속된 제 2 의 디프레션형 MOS트랜지스터와 상기 제 1 의 디프레션형 MOS트랜지스터의 드레인과 상기 제 1 의 출력단자과의 사이에 직열 접속된 제 1 의 스위치수단과 상기 제 2 의 디프레션형 MOS트랜지스터의 드레인과 상기 제 2 의 출력단자과의 사이에 직열 접속된 제 2 의 스위치 수단과를 비고한 것을 특징으로 하는 메모리회로.
  8. 제 1 의 입력단자 및 제 1 의 출력단자를 가지는 제 1 의 회로부분과 제 2 의 입력단자 및 제 2 의 출력단자를 가지고 상기 제 1 의 회로부분과 동일구성의 제 2 의 회로부분과를 구비하고, 상기 제1 및 제 2 의 입력단자의 입력 신호차를 검지, 증폭하여 그것을 상기 제1 및 제 2 의 출력단자에서 출력하는 센스회로에 있어서, 상기 제 1 의 회로부분은 제 1 의 입출력단자가 상기 제 1 의 입력 단자에 제 2 의 입출력단자가 직접 또는 제 1 의 스위치수단을 통하여 상기 제 1 의 출력단자에, 제어단자가 상기 제 2 의 입력단자에 각각 접속된 제 1 의 부성저항회로와 상기 제 1 의 출력단자와 기준전위과의 사이에 접속된 제 1 의 저항수단과를 구비하고, 상기 제 2 의 회로부분은, 제 1 의 입출력단자가 상기 제 2 의 입력단자에, 제 2 의 입출력 단자가 직접 또는 제 2 의 스위치수단을 통하여 상기 제 2 의 출력단자에, 제어단자가 상기 제 1 의 입력단자에 각각 접속된 제 2 의 부성저항회로와, 상기 제 2 의 부성저항회로와, 상기 제 2 의 출력단자와 상기 기준전위과의 사이에 접속된 제2의 저항수단과를 구비한 것을 특징으로 하는 센스회로.
  9. 제 8 항에 있어서, 상기 제1, 제 2 의 부성저항회로는 상기 제 1 과 제 2 의 입출력단자간에 직열 접속된 제 1 전도형의 제 1 의 MOS트랜지스터와 드레인이 제 1 의 기준전위에 게이트가 상기 제어단자에, 소스가 상기 제 1 의 MOS트랜지스터의 게이트에 각각 접속된 제 2 전도형의 제 2 의 MOS트랜지스터와 드레인이 상기 제 2의 MOS트랜지스터의 소스에, 게이트가 상기 제 2 의 입출력단자에, 소스가 제 2 의 기준전위에 각각 접속된 제 2 전도형의 제 3 의 MOS트랜지스터과로 각각 구성된 세스회로.
  10. 제 6 항 또는 제 8 항에 있어서, 상기 저항수단은 직열로 접속된 저항소자와 스위치수단과를 포함하는 것을 특징으로 하는 센스회로.
  11. 제10항에 있어서, 상기 저항소자는 게이트와 드레인이 접속된 MOS트랜지스터인 것을 특징으로 하는 센스회로.
  12. 제1 및 제 2 의 입력단자와 제1 및 제 2 의 출력단자와를 가지는 복수의 센스회로를 가지는 판독회로를 구비하고, 상기 판독회로로 판독된 데이터를 제1 및 제 2 의 데이터 버스에 출력하는 메모리회로에 있어서, 상기 각 센스회로의 제1 및 제 2 의 출력단자는 상기 제1 및 제 2 의 데이터 버스에 각각 공통으로 접속되어 와이어드 논리가 구성되어, 상기 제 1 의 데이터 버스가 제 1 의 저항수단을 통하여 기준전위에 접속되어, 상기 제 2 의 데이터 버스와 제 2 의 저항수단을 통하여 상기 기준전위에 접속되어, 상기 각 센스회로는 제1 및 제 2 의 입출력단자중의 제 1 의 입출력단자가 상기 제 1 의 입력단자에 제어단자가 상기 제 2 의 입력단자에 각각 접속된 제 1 의 부성저항회로와 제1 및 제 2 의 입출력단자중의 제 1 의 입출력단자가 상기 제 2 의 입력단자에, 제어단자가 상기 제 1 의 입력단자에 각각 접속된 제 2 의 부성저항회로와, 상기 제 1 의 부성저항회로의 제 2 의 입출력단자와 상기 제 1 의 출력단자과의 사이에 직열 접속된 제 1 의 스위치수단과 상기 제 2 의 부성저항회로의 제 2 의 입출력단자와 상기 제 2 의 출력단자과의 사이에 직열 접속된 제 2 의 스위치수단과를 구비한 것을 특징으로 하는 메모리회로.
  13. 제12항에 있어서, 상기 제1, 제 2 의 부성저항회로는 상기 제 1 과 제 2 의 입출력 단자간에 접속된 제 1 전도형의 제 1 의 MOS트랜지스터와, 드레인이 제 1 의 기준전위에, 게이트가 상기 제어단자에, 소스가 상기 제 1 의 MOS트랜지스터의 게이트에 각각 접속된 제 2 전도형의 제 2 의 MOS트랜지스터와 드레인이 상기 제 2의 MOS트랜지스터의 소스에 게이트가 상기 제 2 의 입출력단자에 소스가 제 2 의 기준전위에 각각 접속된 제 2 전도형의 제 3 의 MOS트랜지스터과로 각각 접속된 제 2 전도형의 제 3 의 MOS트랜지스터과로 각각 구성된 메모리회로.
  14. 입력단자와 제 1 의 전위공급단자와의 사이에 접속된 부하수단과 상기 입력단자와 제 2 의 전위공급단자와의 사이에 접속된 전류전압변환회로와 상기 전류전압 변환회로를 제어하는 반전앰프와를 구비하고 상기 전류전압 변환회로는 상기 입력단자와 출력단자와의 사이에 접속되어 게이트가 상기 반전앰프의 출력노드에 접속된 제 1 전도형의 MOS트랜지스터와, 상기 출력단자와 상기 제 2 의 전위공급단자와의 사이에 접속된 제 1 의 저항수단과를 가지는 센스회로에 있어서, 상기 반전앰프와 직열로 접속된 제 1 전도형의 디프레션형 MOS트랜지스터와 제 2 의 저항수단과를 포함하고 또한 상기 반전앰프의 입력노드가 상기 센스회로의 입력단자에 접속되어있는 것을 특징으로 하는 센스회로.
  15. 입력단자와 제 1 의 전위공급단자와의 사이에 접속된 부하수단과 상기 입력단자와 제 2 의 전위공급 단자와의 사이에 접속된 전류전압변환회로와 상기 전류전압 변환회로를 제어하는 반전앰프와를 구비하고 상기 전류전압 변환회로는 상기 입력단자와 출력단자와의 사이에 접속되어 게이트가 상기 반전앰프의 출력노드에 접속된 제 1 전도형의 제 1 의 MOS트랜지스터와 상기 출력단자와 상기 제 2 의 전위공급 단자와의 사이에 접속된 제 1 의 저항수단과를 가지는 센스회로에 있어서, 상기 반전앰프는 그의 입력노드가 상기 센스회로의 입력단자에 접속되어 상기 부하수단은 상기 입력단자와 상기 제 1 의 전위공급 단자와의 사이에 접속된 제 1 전도형의 제 2 의 MOS트랜지스터오 레벨시프터와를 구비하고 해당 레벨시프터의 입력노드가 상기입력단자에 접속되어 상기 레벨시프터의 출력노드가 상기 제 2 의 MOS트랜지스터의 게이트와 접속되어 되는 것을 특징으로 하는 센스회로.
  16. 입력단자와 제 1 의 전위공급단자와의 사이에 접속된 부하수단과 상기 입력단자와 제 2 의 전위공급 단자와의 사이에 접속된 전류전압 변환회로와 입력노드 및 제1, 제 2 의 출력노드를 가지고, 상기 전류전압 변환회로를 제어하는 증폭회로와를 구비하고 상기 전류전압 변환회로는 상기 입력단자와 출력단자와의 사이에 접속되어 게이트가 상기 증폭회로의 제 1 의 출력노드에 접속된 제 1 전도형의 제 1 의 MOS트랜지스터와 상기 출력 단자와 상기 제 2 의 전위공급단자와의 사이에 접속된 제 1 의 저항수단과를 가지는 센스회로에 있어서, 상기 부하수단은 상기 입력단자와 상기 제 1 의 전위 공급단자와의 사이에 접속되어 게이트가 상기 증폭회로의 제 2 의 출력노드와 접속된 제 1 전도형의 제 2 의 MOS트랜지스터를 가지고, 상기 증폭회로는 게이트가 상기 증폭회로의 입력노드에 접속되어 드레인이 상기 증폭회로의 제 1 의 출력노드에 접속된 제 1 전도형의 디플레션형 MOS트랜지스터와 게이트가 상기 증폭회로의 입력노드에 접속되어 소스가 상기 증폭회로의 제 2 의 출력 노드에 접속된 제 2 전도형의 제 3 의 MOS트랜지스터와 전류입력단자가 상기 증폭회로의 제 1 의 출력노드에 접속되어 전류출력단자가 상기 증폭회로의 제 2 의 출력노드에 접속된 제 2 전도형 MOS트랜지스터의 구성의 커런트 미러회로와를 가지고, 상기 증폭회로의 입력노드가 상기 입력단자에 접속되어 있는 것을 특징으로 하는 센스회로.
  17. 입력단자와 제 1 의 전위공급단자와의 사이에 접속된 부하수단과 상기 입력단자와 제 2 의 전위공급단자와의 사이에 접속된 전류전압 변환회로와 상기 전류전압 변환회로를 제어하는 반전앰프와를 구비하고, 상기 전류전압 변환회로는 상기 입력단자와 출력단자와의 사이에 접속되어 게이트가 상기 반전앰프의 출력노드에 접속된 제 1 전도형의 MOS트랜지스터와 상기 출력단자와 상기 제 2 의 전위공급단자와의 사이에 접속된 제 1 의 저항수단과를 가지는 센스회로에 있어서, 상기 반전앰프는 그의 입력노드가 상기 입력단자에 접속되어 또한 직열 형태로 접속된 부성저항회로와 제 2 의 저항수단과를 구비하고 상기 부성저항회로는 상기 반전앰프의 입력노드에 접속된 제어단자와 상기 제 1 의 전위공급단자에 직접 또는 스위치수단을 통하여 접속된 제 1 의 입출력단자와 상기 반전앰프의 출력노드 및 상기 제 2 의 저항수단에 접속된 제 2 의 저항수단에 접속된 제 2 의 입출력단자와를 가지는 것을 특징으로 하는 센스회로.
  18. 입력단자와 제 1 의 전위공급단자와의 사이에 접속된 부하수단과 상기 입력단자와 제 2 의 전위공급단자와의 사이에 접속된 전류전압 변환회로와 입력노드 및 제1, 제 2 의 출력노드를 가지고 상기 전류전압 변환회로를 제어하는 증폭회로와를 구비하고 상기 전류전압 변환회로는 상기 입력단자와 출력단자와의 사이에 접속되어 게이트가 상기 증폭회로의 제 1 의 출력노드에 접속된 제 1 전도형의 MOS트랜지스터와 상기 출력 단자와 상기 제 2 의 전위공급단자와의 사이에 접속된 제 1 의 저항수단과를 가지는 센스회로에 있어서, 상기 증폭회로른 그의 입력노드가 상기 입력단자에 접속되어 또한 직열형태에 접속된 부성저항회로와 제 2 의 저항수단과를 구비하고 상기 부성저항회로는 상기 증폭회로의 입력노드에 접속된 제어단자와 상기 제 1 의 전위공급단자에 직접 또는 스위치수단을 통하여 접속된 제 1 의 입출력단자와 상기 증폭회로의 제 1 의 출력노드 및 상기 제 2 의 저항수단에 접속된 제 2 의 입출력단자와 상기 증폭회로의 제 2 의 출력노드에 접속된 출력단자와를 가지는 것을 특징으로 하느 센스회로.
  19. 제17항 및 제18항에 있어서, 상기 부성저항회로는 소스가 상기 제 1 의 입출력단자에 드레인이 상기 제 2 의 입출력단자에 각각 접속된 제 1 전도형의 제 1 의 MOS트랜지스터와 드레인이 상기 제 1 의 전위공급단자에 게이트가 상기 제어단자에 소스가 상기 제 1 의 MOS트랜지스터의 게이트 및 해당 부성저항회로의 출력단자에 각각 접속된 제 2 전도형의 제 2 의 트랜지스터와 드레인이 상기 제 2 의 MOS트랜지스터의 소스 에게이트가 상기 제 2 의 입출력단자에 소스가 상기 제 2 의 전위공급단자에 각각 접속된 제 2 전도형의 제 3 의 MOS트랜지스터와를 구비한 것을 특징으로 하는 센스회로.
  20. 데이터선에 접속되는 입력단자와 전위공급단자와의 사이에 접속된 MOS트랜지스터와, 상기 입력단자의 전위를 레벨시프터하여 상기 MOS트랜지스터의 게이트를 제어하는 레벨시프터과를 구비한 것을 특징으로 하는 데이터선 부하회로.
  21. 입력단자의 전위를 레벨시프터하여 출력단자에서 출력하는 레벨시프터에 있어서, 소스가 전위공급단자에 게이트가 상기 입력단자에 각각 접속된 제 1 전도형의 디프레션형 MOS트렌지스터와 드레인이 상기 전위공급단자에 게이트가 상기 입력단자에 소스가 상기 출력단자에 각각 접속된 제 2 전도형의 MOS트렌지스터와, 제 2 전도형 MOS트렌지스터로 구성되어 전류입력단자가 상기 디프레션형 MOS트렌지스터의 드레인이 전류출력단자가 사기 제 2 전도형의 MOS트렌지스터의 소스에 각각 접속된 커런트 미러회로와를 구비한 것을 특징으로 하는 시프터.
  22. 입력단자의 전위를 증폭하여 제1 및 제 2 의 출력단자에서 출력하는 증폭회로에 있어서, 직열형태로 접속된 부성저항회로와 저항수단과를 구비하고 상기 부성저항회로는 상기입력단자에 접속된 제어단자와 제 1 의 전위공급단자에 직접 또는 스위치수단을 통하여 접속된 제 1 의 입출력단자와 상기 제 1 의 출력단자 및 저항수단에 접속된 제 2 의 입출력단자와 상기 제 2 의 출력단자에 접속된 출력단자와를 가지는 것을 특징으로 하는 증폭회로.
  23. 제22항에 있어서, 상기 부성저항회로는 소스가 상기 제 1 의 입출력단자에 드레인이 상기 제 2 의 입출력단자에 각각 접속된 제 1 전도형의 제 1 의 MOS트랜지스터와 드레인이 상기 제 1 의 전위공급 단자에 게이트가 상기 제어단자에 소스가 상기 제 1 의 MOS트랜지스터의 게이트 및 상기 출력단자에 각각 접속된 제 2 전도형의 제 2 의 MOS트랜지스터와, 드레인이 상기 제 2 의 MOS트랜지스터의 소스에 게이트가 상기 제 2 의 입출력단자에 소스가 제 2 의 전위공급단자에 각각 접속된 제 2 전도형의 제 3 의 MOS트랜지스터과를 구비한 것을 특징으로 하는 증폭회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014018056A1 (en) * 2012-07-27 2014-01-30 Hewlett-Packard Development Company, L.P. Storing memory with negative differential resistance material

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4440598C1 (de) * 1994-11-14 1996-05-23 Siemens Ag Durch gesprochene Worte steuerbares Hypertext-Navigationssystem, Hypertext-Dokument für dieses Navigationssystem und Verfahren zur Erzeugung eines derartigen Dokuments
JPH0918329A (ja) * 1995-07-03 1997-01-17 Oki Electric Ind Co Ltd 可変レベルシフタ及びマルチプライヤ
US6104229A (en) 1996-05-02 2000-08-15 Integrated Device Technology, Inc. High voltage tolerable input buffer and method for operating same
JPH103796A (ja) * 1996-06-14 1998-01-06 Nec Corp センスアンプ回路
KR100267012B1 (ko) * 1997-12-30 2000-10-02 윤종용 반도체 메모리 장치의 감지 증폭기
CN1158532C (zh) * 1998-06-09 2004-07-21 皇家菲利浦电子有限公司 电流,电压测量装置和利用这种电流测量装置的电话终端
JP3609260B2 (ja) * 1998-07-17 2005-01-12 沖電気工業株式会社 半導体装置の増幅回路
US5999454A (en) * 1998-08-19 1999-12-07 Lucent Technologies, Inc. Sense amplifier for flash memory
US6111425A (en) * 1998-10-15 2000-08-29 International Business Machines Corporation Very low power logic circuit family with enhanced noise immunity
US6433590B1 (en) 1998-12-18 2002-08-13 Samsung Electronics Co., Ltd. Current mirror type sense amplifier circuits for semiconductor memory devices and methods of operating same
WO2000041308A2 (en) * 1999-01-06 2000-07-13 Raytheon Company System for quantizing an analog signal
US7259479B1 (en) * 1999-02-18 2007-08-21 Robertshaw Controls Company Transformerless power supply, dual positive or dual negative supplies
JP3734664B2 (ja) * 2000-02-24 2006-01-11 株式会社日立製作所 表示デバイス
DE10164779B4 (de) * 2000-10-02 2011-04-28 Fujitsu Ltd., Kawasaki Empfänger, Hybridschaltung, Ansteuerschaltung und Signalübertragungssystem zur bidirektionalen Signalübertragung zum gleichzeitigen Ausführen einer derartigen Signalübertragung in beiden Richtungen
FR2820747B1 (fr) * 2001-02-15 2005-10-07 Rhodia Chimie Sa Composition a base de polysaccharide non-ionique pour le soin des articles en fibres textiles
US6430078B1 (en) * 2001-07-03 2002-08-06 Agilent Technologies, Inc. Low-voltage digital ROM circuit and method
US6605973B1 (en) * 2002-03-15 2003-08-12 Taiwan Semiconductor Manufacturing Company High voltage discharge circuit
GB2405701A (en) * 2003-09-03 2005-03-09 Seiko Epson Corp Differential current sensing circuit
US7696804B2 (en) * 2007-03-31 2010-04-13 Sandisk 3D Llc Method for incorporating transistor snap-back protection in a level shifter circuit
US7696805B2 (en) * 2007-03-31 2010-04-13 Sandisk 3D Llc Level shifter circuit incorporating transistor snap-back protection
US7522024B2 (en) * 2007-04-06 2009-04-21 Mediatek Inc. Negative gm circuit, a filter and low noise amplifier including such a filter
US8022745B1 (en) * 2007-09-17 2011-09-20 Rf Micro Devices, Inc. High voltage switch using multiple cascode circuits
US8698540B2 (en) * 2008-04-03 2014-04-15 Cognipower, Llc DC common mode level shifter
US8134300B2 (en) 2008-08-08 2012-03-13 Mag Instrument, Inc. Portable lighting devices
US8289796B2 (en) * 2010-01-26 2012-10-16 Micron Technology, Inc. Sense amplifier having loop gain control
US8705304B2 (en) 2010-03-26 2014-04-22 Micron Technology, Inc. Current mode sense amplifier with passive load
CN102213971B (zh) * 2010-04-09 2015-09-09 赛恩倍吉科技顾问（深圳）有限公司 时序控制电路及具有该时序控制电路的前端总线电源
US8283950B2 (en) 2010-08-11 2012-10-09 Micron Technology, Inc. Delay lines, amplifier systems, transconductance compensating systems and methods of compensating
US8810281B2 (en) 2011-07-26 2014-08-19 Micron Technology, Inc. Sense amplifiers including bias circuits
DE112013003548T5 (de) * 2012-07-16 2015-04-02 Denso Corporation Elektronische Vorrichtung und Verfahren zum Herstellen derselben
KR102294149B1 (ko) 2015-02-13 2021-08-26 삼성전자주식회사 슈미트 트리거 회로 및 이를 포함하는 비휘발성 메모리 장치
EP3408942B1 (en) 2016-01-25 2020-05-20 Telefonaktiebolaget LM Ericsson (PUBL) Circuitry and method for controlling a power amplifier in a transmit/receive switching system
CN108806742B (zh) * 2017-05-04 2022-01-04 汤朝景 随机存取存储器并且具有与其相关的电路、方法以及设备
TWI682634B (zh) * 2018-11-06 2020-01-11 崛智科技有限公司 積體電路系統
JP7297549B2 (ja) 2019-06-21 2023-06-26 エイブリック株式会社 電圧電流変換回路、及び充放電制御装置

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3660682A (en) * 1971-02-01 1972-05-02 Gte Automatic Electric Lab Inc Current limiting circuit
IT938775B (it) * 1971-08-25 1973-02-10 Ates Componenti Elettron Stabilizzatore di tensione inte grato a resistenza interna nega tiva
JPS5718651B2 (ko) * 1974-02-04 1982-04-17
JPS5650448B2 (ko) * 1974-03-08 1981-11-28
US4053798A (en) * 1975-02-20 1977-10-11 Matsushita Electronics Corporation Negative resistance device
IL59817A (en) * 1980-04-13 1982-11-30 Koor Metals Ltd Diagonal joint of skins for protective walls against blast and fragments
US4433527A (en) * 1981-08-19 1984-02-28 E. I. Du Pont De Nemours And Company Heat sealing film cut-off device
JPS5920986B2 (ja) * 1981-12-02 1984-05-16 セイコーエプソン株式会社 集積化基準電圧発生回路
US4516225A (en) * 1983-02-18 1985-05-07 Advanced Micro Devices, Inc. MOS Depletion load circuit
US4494020A (en) * 1983-04-13 1985-01-15 Tokyo Shibaura Denki Kabushiki Kaisha High sensitivity sense amplifier using different threshold valued MOS devices
US4716356A (en) * 1986-12-19 1987-12-29 Motorola, Inc. JFET pinch off voltage proportional reference current generating circuit
US4758749A (en) * 1987-05-19 1988-07-19 National Semiconductor Corporation CMOS current sense amplifier
JPH0173953U (ko) * 1987-11-05 1989-05-18
US4868415A (en) * 1988-05-16 1989-09-19 Motorola, Inc. Voltage level conversion circuit
JP2588590B2 (ja) * 1988-07-20 1997-03-05 富士通株式会社 半導体記憶装置
US5253137A (en) * 1989-05-31 1993-10-12 U.S. Philips Corp. Integrated circuit having a sense amplifier
US5008565A (en) * 1990-01-23 1991-04-16 Triquint Semiconductor, Inc. High-impedance FET circuit
US5170077A (en) * 1990-09-14 1992-12-08 Texas Instruments Incorporated Voltage level detecting circuit
US5132576A (en) * 1990-11-05 1992-07-21 Ict International Cmos Technology, Inc. Sense amplifier having load device providing improved access time
US5317218A (en) * 1991-01-04 1994-05-31 United Microelectronics Corp. Current sense circuit with fast response
JPH04259991A (ja) * 1991-02-15 1992-09-16 Nec Ic Microcomput Syst Ltd 電流センスアンプ回路
KR940003836B1 (ko) * 1991-03-06 1994-05-03 현대전자산업 주식회사 데이타 감지회로
US5313117A (en) * 1991-07-22 1994-05-17 Nippon Telegraph And Telephone Corporation Semiconductor logic circuit using two n-type negative resistance devices
JPH0567933A (ja) * 1991-09-06 1993-03-19 Toshiba Corp レベルシフト回路
JP3290452B2 (ja) * 1991-11-06 2002-06-10 川崎マイクロエレクトロニクス株式会社 負性抵抗型双安定回路とその負性抵抗の制御方法
JP2817490B2 (ja) * 1992-01-16 1998-10-30 日本電気株式会社 スタティック型半導体メモリ読みだし回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014018056A1 (en) * 2012-07-27 2014-01-30 Hewlett-Packard Development Company, L.P. Storing memory with negative differential resistance material

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