KR940010834B1 - 반도체 집적회로장치 - Google Patents

Abstract

내용 없음.

Description

반도체 집적회로장치

제 1 도는 센스증폭기의 출력을 증폭하는 종래 차동증폭회로를 보여주는 회로도.

제 2 도는 본 발명에 따른 레벨 변화 반도체 집적회로의 본래 장치를 보여주는 회로도.

제 3 도는 본 발명에 따른 센스증폭기에 이용된 레벨 변화 반도체 집적회로를 보여주는 블록도.

제 4 도는 본 발명의 실시예에 따른 레벨 변화 반도체 집적회로를 보여주는 회로도.

제 5 도는 본 발명의 또 다른 실시예에 따른 레벨 변화 반도체 집적회로를 보여주는 회로도.

제 6 도는 본 발명의 레벨 변화 반도체 집적회로의 효과를 보여주는 도.

제 7 도는 본 발명에 이용된 입력수단의 또 다른 실시예를 보여주는 회로도.

제 8 도는 본 발명에 이용된 레벨 변화 반도체 집적회로의 주요부의 또 다른 실시예를 보여는 회로도.

제 9 도는 본 발명과 종래 기술에 의하여 얻어진 스위칭 속도를 보여주는 도.

제 10 도는 종래 메모리 회로를 보여주는 블록도.

제 11 도는 본 발명의 장치가 이용된 부분을 보어주는 블록도.

[기술분야]

본 발명은 반도체 집적회로장치에 관한 것인데, 특히 센스증폭기의 출력을 증폭하는 차동증폭회로로써 이용되는 반도체 집적회로장치에 관한 것이다.

[배경기술]

제한된 공간으로 인하여 집적회로(IC)에서 콘덴서를 형성하기는 어렵다. 이에 대처하기 위하여 집적 결합 회로가 번번히 이용되나, 이 회로는 드리프트(drift)의 문제가 발생한다. 이러한 문제를 해결하기 위하여 한 쌍의 트랜지스터를 구비한 차동증폭회로가 이용된다. 이 차동증폭회로는 고속으로 동작하고 전력이 적게 소모되며, 큰 전력원과 큰 온도 마진을 갖는 것이 필요하다.

제 1 도는 차동증폭회로로써 작동하는 종래 반도체 집적회로장치를 보여준다. 이 회로는, 예컨대 반도체메모리의 센스 증폭기와 출력버퍼회로 사이에 놓여져서 센스 증폭기와 출력 레벨을 증폭하여 출력버퍼회로에 공급한다.

제 1 도에서, 부재번호 1과 2는 입력신호를 수신하는 NMOS트랜지스터를 나타내며, 부재번호 3과 4는 NMOS트랜지스터(1과 2)와 크로스 접속되어 있는 PMOS트랜지스터를 나타내며, 노우드(N21,N22)는 출력신호를 제공한다. NMOS트랜지스터(1과 2)의 게이트는 2진 디지탈 입력신호(IN1과 IN2)를 각각 수신한다. 이러한 입력신호는 각각 관련되어 반전된다. NMOS트랜지스터(1과 2)의 소오스는 접지, 즉 저전위전위(Vss)에 접속된다.

입력신호(IN1과 IN2)는 예컨대, 4V와 3.1V 사이에서 2진 레벨을 형성한다. 신호(IN1)가 하이(H)일대, NMOS트랜지스터(1)는 ON이 되어 노우드(21)를 로우(L), 즉 OV로 설정되게 한다. 이 레벨(L)은 PMOS트랜지스터(4)의 게이트에 인가되어 PMOS트랜지스터(4)를 ON시킴으로써, 노우드(22)를 H, 즉, Vcc=5V로 설정되게 한다. 이러한 방법으로, 입력신호(IN1, IN2)의 레벨은 0V와 Vcc사이에서 증폭되고, 노우드(21과 22)에서 외부로 공급된다. 입력신호(IN1)가 L일때, 상기와 반대되는 동작이 발생될 것이다.

상기 언급된 종래 반도체 집적회로장치는 어느정도의 고속동작과 저소비전력을 실현하나 더 빠른 동작을 이루기 위하여 더욱 개선이 필요하다.

MOS트랜지스터를 사용하면 전력 소모를 감소시키는데도 장점이 있으나 제한된 동작 속도를 가진다. 그러므로, 바이폴라 트랜지스터와 같은 다른 활성소자의 고속특성을 이용할 여지가 있다.

[발명의 개요]

본 발명의 목적은 고속화와 저소비 전력으로 작동되는 차동증폭회로로써 역할을 하는 레벨변화(level changing) 반도체 집적회로장치를 제공하는 것이다.

상기 목적을 성취하기 위하여, 본 발명은 제 1전류 경로와 제 2전류 경로로 구성되는 레벨 변화 반도체집적회로를 제공한다. 제 1전류 경로는 직렬 접속된 제 1바이폴라 트랜지스터와 제 1MOSFET(금속산화반도체 전계 트랜지스터)를 포함한다. 제 1바이폴라 트랜지스터의 에미터는 제 1MOSFET의 1단자에 접속되며, 제 1바이폴라 트랜지스터의 콜렉터는 고전위 전원에 접속된다. 제 1MOSFET의 또다른 단자는 저-전위 전원에 접속된다.

제 2전류 경로는 직렬로 접속되어 있는 제 2바이폴라 트랜지스터와 제 2MOSFET를 포함한다. 제 2바이폴라 트랜지스터의 에미터는 제 2MOSFET의 1단자에 접속되고, 제 2바이폴라 트랜지스터의 콜렉터는 고-전위 전원에 접속된다. 제 2MOSFET의 또 다른 단자는 저-전위 전원에 접속된다.

제 1MOSFET의 게이트는 제 2전류 경로의 제 2MOSFET 트랜지스터의 에미터에 크로스 접속되며, 제 2MOSFET의 게이트는 제 1전류 경로의 제 1바이폴라 트랜지스터의 에미터와 크로스 접속된다. 제 1 및 제 2바이폴라 트랜지스터의 에미터는 출력 신호를 제공한다.

다른 신호를 가지는 최소한 2종류의 입력신호는 동시에 제 1 및 제 2전류경로의 각각의 제 1 및 제 2입력수단에 인가되어, 제 1및 제 2전류 경로를 통하여 흐르는 전류를 제어한다.

이러한 방법으로, 본 발명의 레벨 변화 반도체 직접회로장치는 바이폴라 트랜지스터와 MOSFET의 특정결합을 이용하여, 다른 레벨을 가지는 최소한 2종류의 입력신호를 가지는 각 출력을 제어하여, 그의 입력신호를 증폭한다. 본 발명은 바이폴라 트랜지스터의 특성을 적절하게 사용하여 고-부하 동작의 스위칭 속도를 개선할 뿐만아니라 전력 소모를 감소시킨다.

본 발명의 실시예에 따라 레벨 변화 반도체 집적회로를 도면을 참조하여 상세하게 설명하겠다.

제 3 도에서, 본 발명에 따른 레벨 변화 반도체 집적회로(40)는 센스증폭기회로(41)의 출력과 본래의 출력회로(42)사이에 장치되어 센스증폭기회로(41)의 출력을 증폭하며 증폭된 신호를 출력회로(42)에 공급한다. 기본적으로, 레벨 변화 회로(40)는 차동증폭기능을 가진다. 센스증폭기회로(41)는 메모리 셀로부터 데이타를 판독하여 판독 데이타를 증폭한다. 레벨변화회로(40)는 데이타 신호를 더 증폭하여 출력회로(42)에 공급한다.

제 4 도는 차동증폭기능을 제공하는 레벨변화 반도체 직접회로(40)의 기본 장치를 보여준다.

제 4 도에서, 회로(40)는 제 1전류 경로(I1)와 제 2전류 경로(I2)로 구성된다. 제 1전류 경로(I1)는 직렬접속되어 있는 제 1바이폴라 트랜지스터(13)과 제 1MOSFET(15)를 포함한다. 제 1바이폴라 트랜지스터(13)의 에미터는 제 1MOSFET(15)의 한 단자에 접속되고, 제 1바이폴라 트랜지스터(13)의 콜렉터는 고전위 전위(Vcc)에 접속된다. 제 1MOSFET(15)의 또다른 단자는 저-전위전원(Vss)접속된다.

제 2전류 경로(I2)는 직렬 접속된 제 2바이폴라 트랜지스터(14)와 제 2MOSFET(16)를 포함한다. 제 2바이폴라 트랜지스터(14)의 에미터는 제 2MOSFET(16)의 1단자에 접속되고, 제 2 바이폴라 트랜지스터(14)의 콜렉터는 고-전위 전원(Vcc)에 접속된다. 제 2MOSFET트랜지스터(16)의 또 다른 단자는 저-전위 전원(Vss)에 접속된다.

제 1MOSFET(15)의 게이트는 제 2전류 경로(I2)의 제 2바이폴라 트랜지스터의 에미터와 크로스 접속되고, 제 2MOSFET(16)의 게이트는 제 1전류 경로(I1)의 제 1바이폴라 트랜지스터(13)의 에미터에 크로스접속된다. 제 1 및 제 2바이폴라 트랜지스터(13과 14) 에미터는 출력신호를 제공한다.

다른 신호 레벨을 가지는 2종류의 입력신호(IN1 및 IN2)는 제 1 및 제 2전류경로 각각의 제 1 및 제 2입력수단(17 및 18)에 동시에 인가되어, 제 1 및 제 2전류 경로(I1 및 I2)를 통하여 흐르는 전류를 제어한다.

이러한 방법으로, 본 발명의 반도체 집적회로는 차동증폭기능을 각각 가지는 2전류경로(I1과 I2)로 구성된다. 전류 경로의 각각은 서로 직렬로 접속된 바이폴라 트랜지스터 및 MOSFET를 포항한다. 전류 경로I1(I2)의 MOSFET 15(16)의 게이트는 다른 전류경로 I2(I1)의 바이폴라 트랜지스터 14(13)의 에미터와 크로스 접속된다.

전류 경로(I1와 I2)를 구동하는 입력수단(17과 18)은 다른 신호레벨을 가지는 최소한 2종류의 입력신호(IN1 및 IN2)를 동시에 수신한다.

입력수단 17(18)은 2종류의 입력신호를 수신하는 최소한 2입력 단자를 가지며, 전류 경로 I1(I2)의 바이폴라 트랜지스터 13(14)의 베이스에 접속된 최소한 1출력 단자를 가진다.

입력신호(IN1 및 IN2)의 2종류는 다른 신호 레벨을 가지는 신호이다. 예를들면, 값 0과 1의 디지탈 신호, 또는 신호(Vout)와 신호(Vout)의 변화신호와 같은 상호 신호이다.

본 발명의 실시예에서, 2종류의 입력신호는 센스 증폭기에 의하여 제공되는 다른 신호 레벨을 가지는 아날로그 신호이다. 예를들면, 한 입력신호(IN1)는 2.5V의 고-레벨 신호이며, 다른 입력신호(IN2)는 1.5V의 저-레벨 신호이다.

본 발명의 입력수단 17(18)는 전류 경로 I1(I2)를 제어하는데 있어서 2종류의 입력신호 IN1(IN2)를 이용하여, 입력신호(IN1과 IN2)를 증폭한다. 입력수단은 전류 경로를 차단하도록 구성되어 가능한 스위칭 작용으로 차단되어진다.

본 발명에 따라, 각 전류 경로(I1과 I2)를 제어하는 입력수단(17과 18)은 서로 동일하다. 각각의 입력수단(17과 18)은 2입력단자(A와 B)를 가지며, 입력수단(17과 18)은 반대의 입력신호를 수신한다.

즉, 제 1전류 경로(I1)을 제어하는 입력수단(17)에 있어서, 입력단자(A)는 (예컨대, 고신호 레벨을 가지는)제 1입력신호(IN1)를 수신하고, 입력단자(B)는 (예컨대, 저 신호 레벨을 가지는)제 2 입력신호(IN2)로 수신한다. 반대로, 제 2 전류 경로(12)를 제어하는 입력수단(18)에 있어서, 입력단자(A)는 제 2 입력신호(IN2)를 수신하고, 입력단자(B)는 제 1입력신호(IN1)를 수신한다.

이러한 장치로, 바이폴라 트랜지스터(13과 14)의 베이스에 인가된 신호레벨은 서로 다르다.

본 발명의 레벨 변화 반도체 집적 회로는 바이폴라 트랜지스터를 이용하기 때문에, 1pf와 같은 고속부하를 구성하는데 있어서 특히 매우 높은 속도 스위칭이 나타난다.

제 4 도는 제 2 도 및 제 3 도의 기본 장치를 실현하는 본 발명의 실시예에 따른 반도체 집적회로를 보여준다.

제 4 도에서, 3MOSFET(11)는 제 1MOSFET(15)와 저-전위 전원(Vss) 사이에 장치되고, 제 4MOSFET(12)는 제 2MOSFET(16)과 저-전위 전원(Vss)사이에 장치된다. 제 1바이폴라 트랜지스터(13)의 베이스는 제 1입력신호(IN1)를 수신하고, 제 3MOSFET(11)의 게이트는 제 2 입력신호(IN2)를 수신한다. 동시에, 제 2 바이폴라 트랜지스터(14)의 베이스는 제 2 입력신호(IN2)를 수신하며, 제 4MOSFET(12)이 게이트는 제 1입력신호(IN1)를 수신한다.

즉, 본 실시예의 제 1경류 전로(I1)에 대한 입력수단(17)은 제 1바이폴라 트랜지스터(13)의 베이스인 입력단자(A), 제 3MOSFET(11)의 게이트인 또 다른 입력단자(B)로 구성된다. 마찬가지로, 제 2전류 경로(I2)에 대한 입력수단(18)은 제 2 바이들라 트랜지스터(14)의 베이스인 입력단자(A), 제 4MOSFET(12)의 게이트인 입력단자(B)로 구성된다.

본 실시예에서, 입력신호는 다른 신호 레벨을 가지며, 제 3 및 제 4NMOS트랜지스터(11 및 12)의 게이트에 제공되고 제 1 및 제 2바이폴라 트랜지스터(13과 14)의 베이스에 제공된다. 여기에서, 제 3 및 제 4NMOS트랜지스터(11 및 12)에 인가된 입력신호의 레벨은 제 1 및 제 2바이폴라 트랜지스터(13 및 14)에 인가된 것과 반대이다.

제 1 및 제 2바이올라 트랜지스터(13 및 14)는 입력신호에 응답하여 즉시 동작하며, 따라서 제 1 및 제 2NMOS트랜지스터(15 및 16)의 게이트 전위를 변화시키고 이 트랜지스터(15와 16)을 ON/OFF시킨다. 제 3 및 제 4NMOS트랜지스터(11 및 12)는 입력신호에 응답하여 바이폴라 트랜지스터(13 및 14)를 뒤따라 작동한다. 제 1 및 제 2NMOS트랜지스터(15 및 16)는 ON/OFF될때, 출력신호의 레벨은 하이(H) 또는 로우(L)로 변화된다. OFF될 제 3 및 제 4NMOS트랜지스터(11 및 12)중 하나의 타이밍은 OFF될 때 제 1 및 제 2NMOS트랜지스터(15 및 16)의 타이밍보다 더 빠르다. 이것으로 전력소모가 감소된다.

그러므로, 본 실시예는 바이폴라 트랜지스터의 고속특성을 적절하게 이용하고, 고속 및 저전력 소모의 차동증폭기회로를 실현한다.

다음, 제 4 도의 실시예의 동작을 설명하겠다.

제 3 및 제 4NMOS트랜지스터(11 및 12)는 각각 입력신호(IN2 및 IN1)를 수신하며, 스위칭소자와 같은 활성소자로써 작용을 한다. 제 1 및 제 2바이폴라 트랜지스터(13 및 14)는 각각 입력신호(IN1 및 IN2)를 수신하며, 활성소자로써 작용을 한다. 제 3 및 제 4NMOS트랜지스터(11 및 12)의 소오스는 접지, 즉 저전위전원(Vss)에 접속되며, 그 게이트는 각각 입력신호(IN2 및 IN1)를 수신한다.

고-전위 전위(Vcc)와 제 3NMOS트랜지스터(1)의 드레인 사이에, 제 1바이폴라 트랜지스터(13) 및 제 1NMOS트랜지스터(15)는 이러한 순서로 배치된다. 고-전위 전원(Vcc)와 제 4 NMOS트랜지스터(12)의 드레인 사이에, 제 2바이폴라 트랜지스터(14)와 제 2NMOS트랜지스터(16)는 이러한 순서로 배치된다. 제 1NMOS트랜지스터(15)의 게이트는 제 2바이폴라 트랜지스터(14)의 에미터에 크로스 접속되며, 제 2 NMOS트랜지스터(16)의 게이트는 제 1바이폴라 트랜지스터(13)에 크로스 접속된다.

제 1 및 제 2바이폴라 트랜지스터(13 및 14)의 베이스는 각각 입력신호(IN1 및 IN2)를 수신한다. 동시에, 제 3 및 제 4NMOS트랜지스터(11 및 12)의 게이트는 각각 입력신호(IN2 및 IN1)을 수신한다. 즉, 제 1 및 제 2전류경로(I1 및 I2)는 반대로- 입력신호를 수신한다. 제 1 및 제 2바이폴라 트랜지스터(13 및 14)의 콜렉터는 고 전위 전원(Vcc)에 접속되고, 그 에미터는 디지탈 출력 신호를 공급한다.

이러한 방식으로, 입력신호(IN1 및 IN2)의 결합은 제 3 및 제 4NMOS트랜지스터(11 및 12)의 게이트에 공급되고 입력신호(IN1 및 IN2)의 반전 결합은 제 1 및 제 2바이폴라 트랜지스터(13 및 14)의 베이스에 공급된다.

입력신호(IN1)는 하이(H)가 되고 입력신호(IN2)는 로우(L)가 될때, 제 1 및 제 2바이폴라 트랜지스터(13 및 14)가 입력신호에 일단 응답하여 작동하도록 개시되는데, 여기에서 제 1바이폴라 트랜지스터(13)은 일단 ON되어 노우드(31)를 H로 설정하게 한다. 입력신호(IN1)이 H이기 때문에, 제 4NMOS트랜지스터(12)는 ON되어 노우드(32)를 L이 되게 한다.

여기서, 입력신호(IN1 및 IN2)에 대한 표현("H" 및 "L")은 아날로그 입력신호(IN1 및 IN2)의 상태를 나타낸다. 즉, 상태(H)는 입력신호의 또는 노우드의 전압레벨을 대응 트랜지스터의 드레시홀드 보다 높으며, 상태(L)는 전압 레벨이 드레시홀드보다 낮은 의미한다.

제 2바이폴라 트랜지스터(14)는 로우(L) 입력신호(IN2)를 수신하여 바이폴라 트랜지스터(14)는 OFF되어 제 1NMOS트랜지스탸(15)를 OFF시킨다. 이것은 노우드(31)를 H로 되게 한다. 이때에, 제 3NMOS트랜지스터(11)는 OFF된다.

본 실시예에 따라서, 제 1바이폴라 트랜지스터(13)는 일단 입력신호에 응하여 ON되어 노우드(31)는 H가 되고 제 2NMOS트랜지스터(16)는 ON이 된다. 제 3 및 제 4NMOS트랜지스터(11 및 12)가 작동되고, 그 동작은 바이폴라 트랜지스터(13 및 14)의 동작후까지 지연될지라도, 제 1 및 제 2NMOS트랜지스터(15및 16)의 ON/OFF 동작보다 빠르다.

OFF될 제 3 및 제 4NMOS트랜지스터(11및 12)의 타이밍은 OFF될 제 1NMOS트랜지스터(15)보다 빠르다. 이것으로 스위칭 출력 레벨의 전력소모가 최소화된다. 이 실시예는 입력신호에 응하여 고속으로 동작하는 바이올라 트랜지스터를 이용하기 때문에, 이 실시예의 동작 속도는 종래 회로보다 빠르다. 이 실시예에서 동작속도는 종래의 회로보다 20%로 개선되었고 전력소모는 77%감소되었다는 것이 실험적으로 입증되었다.

입력신호(IN1)는 L로 되고 입력신호(IN2)는 H로 될때, 반대동작이 일어나서 동일한 효과를 나타낼 것이다.

상기 실시예에서, 본 발명은 반도체 메모리에 인가된다. 본 발명은 차동증폭기 회로로써, 다른 반도체 집적회로장치에 응용가능하다.

상기 실시예는 NPN바이폴라 트랜지스터와 N-채널 MOSFET를 이용한다. 또한 다른 전도형의 트랜지스터를 이용하는 것이 가능하다.

제 5 도는 본 발명의 또 다른 실시예에 따른 반도체 집적회로를 보여준다. 본 실시예의 입력수단(17 및 18)은 이전의 실시예보다 입력신호(IN1 및 IN2)를 증폭하는데 있어서 더 강력하다.

제 5 도의 레벨 변화 반도체 집적회로(40)은 제 2 도를 참조하여 설명된 차동증폭 기능을 가지며, 동일하게 형성된 제 1 및 제 2입력수단(17 및 18)을 포함한다.

입력수단 17(18)은 서로 병렬 접속된 제 1회로(T1)과 제 2회로(T2)로 구성된다. 제 1회로(T1)는 직렬접속된 제 1전도형의 제 5MOSFET(21)과 제 2 전도형의 제 7MOSFET(23)를 포함한다. 제 5MOSFET(21)의 한 단은 고 전위 전원(Vcc)에 접속되고, 제 7MOSFET(23)의 한단은 저-전위전원(Vss)에 접속된다. 제 2회로(T2)는 직렬 접속된 제 1전도형의 제 6MOSFET(20)과 제 2전도형의 제 8MOSFET(20)를 포함한다. 제 6MOSFET(20)의 한단은 고-전위 전원(Vcc)에 접속되고, 제 8MOSFET(22)의 한 단은 저-전위 전원(Vss)에 접속된다.

제 7 및 제 8MOSFET(23)의 게이트가 서로 접속된다. 제 7MOSFET(23)의 게이트는 제 5와 제 7MOSFET(21와 23)사이의 노우드에 접속된다. 제 6과 제 8MOSFET(20과 22)사이의 노우드는 입력수단 17(18)의 출력부 N52(N52')을 형성한다. 제 5와 제 6MOSFET(21과 20)의 게이트는 다른 신호 레벨을 가지는 2종류 입력신호가 인가되는 입력단자(B과 A)이다.

제 1입력수단(17)의 출력부(N52)는 제 1바이폴라 트랜지스터(13)의 베이스에 접속되고, 제 2 입력수단(18)의 출력부(N52')는 제 2바이폴라 트랜지스터(14)의 베이스에 접속된다. 제 1입력 수단(17)에서, 제 6MOSFET(20)의 게이트(입력단자 A)는 제 1입력신호(IN1)을 수신하며, 제 5MOSFET(21)의 게이트(입력단자 B)는 제 2 입력신호(IN2)를 수신한다. 제 2 입력수단(18)에서 제 6MOSFET(20)의 게이트(입력단자 A)는 제 2 입력신호(IN2)를 수신하고, 제 5MOSFET(21)의 게이트(입력단자 B)는 제 1입력신호(IN1)를 수신한다.

다음에 본 실시예의 입력수단 17(18)에 대하여 설명하겠다.

제 5 도에서, 제 1전도형의 MOSFET는 P-채널 MOSFET이며, 제 2 전도형의 MOSFET는 N-채널 MOSFET이다. 제 1전도형의 MOSFET는 N-채널 MOSFET이고, 제 2 전도형의 MOSFET는 P-채널 MOSFET일 수 있다. 입력수단 17(18)의 입력단자(A 및 B)에 공급된 입력신호(IN1과 IN2)는 이전 실시예와 같이 2종류 신호 레벨을 가진다.

제 5 도의 입력수단 17(18)에서, PMOS트랜지스터(20과 21)의 게이트, 즉 입력단자(A와 B)는 2진 디지탈 신호(IN1과 IN2)을 수신한다. PMOS트랜지스터(20과 21)의 드레인은 고-전위 전원(Vcc)에 접속된다. NMOS트랜지스터(22와 23)의 소오스는 접지, 즉 저-전위 전원(VsS)에 접속된다.

예를들면, 입력신호(IN1)는 4V이며, 입력신호(IN2)는 3.1V이다. 이 입력신호는 교대로 2레벨을 취한다. 입력수단(17)에서, 입력단자(A)는 입력신호(IN1)를수신하며, 입력단자(B)는 입력신호(IN2)를 수신한다. 입력수단(18)에서, 입력단자(A)는 입력신호(IN2)를 수신하고, 입력단자(B)는 입력신호(IN1)를 수신한다.

입력신호(IN2)는 하이(H)가 될때, PMOS트랜지스터(21)는 OFF가 되어서, NMOS트랜지스터(23과 22)을 OFF시킨다. 입력신호(IN1)이 L이 될때, PMOS트랜지스터(20)은 ON이 되어서 노우드(N52)를 H(예컨대, Vcc=5V)로 되게 한다.

입력신호(ON2)가 L이 되고 입력신호(IN1)가 H가 일때, PMOS트랜지스터(21)는 ON이 되고 NMOS트랜지스터(23과 22)는 ON이 되며, PMOS트랜지스터(20)는 OFF되어 노우드(N52)를 L(예컨대, 0V)되게한다.

이러한 방법으로, 입력신호(IN1와 IN2)의 레벨은 0V와 Vcc사이에서 증폭되고, 노우드(N52)로부터 출력된다.

디지탈 입력신호(IN1과 IN2)은 반대로 입력수단(17과 18)에 공급되고 상기 언급한 동작을 발생시킨다. 입력수단(17)에서, 노우드(N52)는, 신호(IN1)의 레벨에 응하여, 동일 로직의 신호를 차동증폭기 회로(40)에 공급한다. 입력수단(18)에서, 노우드(N52')는 입력신호(IN1)의 레벨의 반대인 로직을 제공한다.

입력신호(IN2)가 L에서 H로 변할때, 노우드(N52)는 H로 변하는 신호를 차동증폭회로(40)의 제 1바이폴라 트랜지스터(13)의 베이스에 제공한다. 그 결과, 제 1바이폴라 트랜지스터(13)는 일단 ON되어 노우드(N31)를 H로 되게 한다. 노우드(N31)의 레벨(H)은 제 2NMOS트랜지스터(16)의 게이트에 인가되어 마찬가지로 ON되게 한다. 이것으로 다른 노우드(N32)를 L로 되게 한다.

더욱이, 입력신호(IN2)가 L에서 H로 변할때, 입력신호(IN1)는 L이 되고 PMOS트랜지스터(20)의 게이트에 인가된다. 입력신호(IN1)의 레벨이 드레시홀드를 초과할 때, PMOS트랜지스터(20)는 ON되어 노우드(N52)의 전위를 증가시킨다. 노우드(N52)의 전위가 제 1바이폴라 트랜지스터(13)의 Vbe를 초과할때, 바이폴라 트랜지스터(13)은 ON되어 노우드(N31)의 전위를 서로 증가시킨다. 즉, 바이폴라 트랜지스터(13)는 PMOS 트랜지스터(20)이 노우드(N52)의 전위를 증가시키는 것보다 더 빠르게 노우드(N31)를 상승시킬수 있다.

일반적으로, 바이폴라 트랜지스터는 Vbe의 변화에 응하여 지수적으로 변하는 콜렉터 전류를 가지며, 높은 상호 콘턱턴스(gm)를 나타낸다. 반대로, MOS트랜지스터 게이트 전압의 면적만큼 변화시키는 채널 전류를 가지며, 낮은 상호 콘덕턴스(gm)를 나타낸다. 이러한 방법으로, 바이폴라 트랜지스터는 MOS트랜지스터와 비교하면, 부하 용량의 우수한 충전 및 방전특성을 가진다.

노우드(N52)의 전위가 Vbe를 초과할때, 노우드(N31)는 즉시 H로 상승한다. 환원하면, 노우드(N52)가 H로 변하여 종래 회로보다 더 빠른 동작이 확증되어 급격한 시셉트가 실현된다.

입력수단(18)에서 유사하게, 노우드(N52')는 H로 변할 신호를 차동증폭회로(40)가 제 2바이폴라 트랜지스터(14)의 베이스에 공급한다.

입력신호(IN1)이 H에서 L로 변할때, 노우드(N52)는 L로 변할 신호를 차동증폭회로(40)의 제 1바이폴라트랜지스터(13)의 베이스에 공급한다. 이것으로 인하여, 제 1바이폴라 트랜지스터(13)는 즉시 OFF된다. 이때에, 입력수단(18)에서 H로 변하는 신호는 노우드(N52')에 인가되고, 그리하여, 제 2바이폴라 트랜지스터(14)는 즉시 ON된다. 그 결과, 제 1NMOS트랜지스터(15)의 게이트 전위는 ON되어 동일하게 증가된다.

그러므로, 노우드(N31)는 즉시 L로 떨어진다. 또한 이러한 경우에, 제 2바이폴라 트랜지스터(14)는 노우드(N52')가 H로 변할 때 즉시 ON되어 제 1NMOS트랜지스터(15)를 ON하고, 상기 언급한 같은 이유에 대하여 노우드(N31)의 레벨을 즉시 떨어뜨린다. 즉, 노우드(N31과 N32)의 레벨을 떨어뜨리기 위하여, 크로스 결합된 제 1 및 제 2 NMOS 트랜지스터(15와 16)가 ON되어 고속 동작을 실현한다.

이 실시예의 각각의 입력수단(17과 18)는 MOS트랜지스터(20,21,22 및 23)를 포함하기 때문에, 전원과 온도 한계치는 크게 된다. 차동증폭회로(40)는 바이폴라 트랜지스터(13과 14)를 포함하여 바이폴라 트랜지스터의 고속 특성을 적절하게 이용하여, 고속 동작을 실현한다.

상기 실시예에서, 본 발명은 반도체 메모리에 적용된다. 본 발명은 또한 차동증폭회로로써, 다른 반도체집적회로장치에 응용가능하다.

제 6 도는 종래 회로가 비교하면, 반도체 집적회로의 스위칭 속도를 개선하는데 있어서 본 발명의 효과를보여준다. 2.5V의 입력신호(IN1)(고레벨신호)와 1.5V의 입력신호(IN2)(저레벨 신호)가 입력단자에 인가되고 1.6nsec의 간격으로 스위치될 때, 종래 회로는 각각 곡선(C와 D)로 표시된 출력(Vout)와 변환출력(Vout)을 제공한다. 그래프에서 명백하듯이, 곡선(C와 D)은 완만하다. 1.0V에서 3.0V까지 출력 전압을 증가시키거나 감소하는데 필요한 시간은 종래 회로의 곡선(C와 D)의 곡선에서 4.5nsec이다.

한편 곡선(E와 F)로 지시된 본 발명의 회로장치는, 출력 전압차에서 어느정도 감소될지라도, 1.0V에서 3.0V까지 동일 간격에 대하여 2.5nsec의 스위칭 속도를 보여준다. 이러한 방법으로, 본 발명은 동작 속도를 개선시킬 수 있다.

본 발명에서, 제 7 도에 도시된 바와 같이 회로는 제 1및 제 2입력 수단 모두로써 이용될 수 있다.

이러한 점에서, P 채널형 MOSFET(71)과 N 채널형 MOSFET(72)가 직렬로 접속되어 제 1전류 경로를 형성하고 P 채널형 MOSFET(71)의 한 단자는 고-전위 전원에 접속되고 반면에 P 채널형 MOSFET(73)과 N 채널형 MOSFET(74)는 직렬 접속되어 제 1전류 경로를 형성하고 P 채널형 MOSFET(71)의 한 단자는 고-전위 전원에 접속된다.

또 다른 MOSFET(75)가 구비되어, MOSFET(75)의 한 단자는 저-전위 전원에 접속되고 그 또 다른단자는 MOSFET(72와 74)의 양 단자에 접속되고 MOSFET(71과 73)의 양 게이트는 MOSFET(75)의 게이트에 접속된다.

제 7 도로부터 명백하듯이, 서로 다른 신호레벨을 가지는 2신호가 MOSFET(72 및 74)의 게이트에 각각 입력된다.

그리고 입력신호는 MOSFET(73과 74) 사이에 형성된 노우드로 부터 반도체 집적회로(40)의 입력까지 출력된다.

상기 실시예에서, 제 2 도에 도시된 바와 같이 반도체 회로가 차동증폭 기능을 제공하는 레벨 변화 반도체집적회로(40)로써 이용될지라도, 제 8 도에서 도시된 바와 같이 또 다른 반도체 회로는 동일 회로로써 명확하게 이용될 수 있다.

제 8 도에서 보는 바와 같이, 회로의 구성은 바이폴라 트랜지스터와 MOSFET의 부분을 고-전위 전원과저-전위 전원 각각에 접속하는 것은 제 2 도에 도시된 바와 같이 회로의 구성과 반대로 되어 있다.

제 8 도에서, 레벨 변화 반도체 집적회로(40)는 제 1바이폴라 트랜지스터(13)의 콜렉터는 제 1MOSFET(15) 한 단자에 접속되고, 제 1MOSFET(15)의 또 다른 단자는 고-전위 전원에 접속되고, 상기 바이폴라트랜지스터(13)의 에미터는 저-전위 전원에 접속되어, 직렬 접속된 제 1바이폴라 트랜지스터와 제 1MOSFET(15)를 포함하는 제 1전류 경로(11), 제 1바이폴라 트랜지스터(14)의 콜렉터는 제 1MOSFET(16)의 한 단자에 접속되고, 제 1MOSFET(16)의 또 다른 단자는 고-전위 전원에 접속되고, 상기 바이폴라 트랜지스터(14)의 에미터는 저-전위 전원에 접속되어, 직렬 접속된 제 1바이폴라 트랜지스터(14)와 제 1MOSFET(16)를 포함하는 제 2전류 경로(12)로 구성되고, 더욱이 양 MOSFET(F15, 16)의 게이트가 반대전류 경로로 배열된 바이폴라 트랜지스터(14와 13)의 콜렉터와 각각 크로스 접속된다.

본 실시예에서, P 채널형 MOSFET가 이용되나 MOSFET의 반대형도 필요하다면 이용될 수 있다.

본 발명에 의하여 얻어진 효과는 이하에 기술하겠다.

첫째, 제 2 도에 도시된 본 발명의 회로구성의 효과는 제 1 도에 도시된 종래 기술의 것과 비교된다.

이 비교 테스트에서, 바이폴라 트랜지스터의 에미터 길이는 20μm로 단단하게 고정되었고 N 채널 MOSFET의 게이트 폭(W)은 0.8μm로 고정되었고 반면에 P 채널 MOSFET의 게이트 폭은 1.1μm로 고정되었다.

이러한 조건하에서, 양 N 채널과 P 채널 MOSFET의 게이트 길이는 10에서 50μm까지 변한다.

더욱이, 레벨 변화 반도체 집적회로(40)의 양 출력에 접속된 로드는 0.5pf에서 20pf까지 각각 변화되였다.

이 비교 테스트에 따라, 레벨 반도체 집적회로(40)의 스위칭 속도가 측정되었다.

본 테스트에서 스위칭 속도는 그 출력신호 레벨은 최하위 레벨 예컨대 0V에서 3V로 상승 또는 최상위 레벨 예컨대 4.2V에서 1V로 하강될 때를 측정하여 결정한다.

그 결과는 제 9 도에 도시되며, 제 9 도로 부터 명백하듯이, 부하가 작을때, 본 발명의 스위칭 속도는 종래것과 그리 다르지 않을지라도, 부하가 증가, 즉 1.0pf 이상을 초과하는 것처럼, 본 발명의 스위칭 속도는 종래 것보다 우수한다.

둘째, 제 4 도 및 제 8 도에 도시된 바와 같이 다른 회로의 효과는 제 1 도에 도시된 바와 같이 종래 회로와 비교된다.

상기 비교 테스트는 설명된 바와 같이 동일 조건하에서 실행되었다.

40ns 사이클로 동작될때 이 회로에서 상기 제한되었듯이 회로의 스위칭 속도와 이 회로에 흐르는 평균 전류치로 제한된 전류치는 각각 특정치로 측정된다. 그 결과는 이하 표 1에 도시되고 제 4 도에 도시된 본 발명의 회로와 제 1 도에 도시된 종래의 회로 사이에 스위칭 속도에 있어서 현격한 차이는 없을지라도, 본 발명은 종래 발명과 비교하면 전류치의 양을 현저하게 절약할 수 있으며 이러한 사실로 전류 소모를 감소할수 있다.

반면, 제 8 도에 도시된 본 발명의 회로와 제 1 도에 도시된 종래 회로사이의 전류량에서 현격한 차이가 없을지라도, 본 발명은 스위칭 속도면에서 종래 기술보다 우수하다.

[표 1]

(출력부하=0.5PF)

상기 설명된 바와 같이, 본 발명의 반도체 집적회로장치는 어떠한 회로로 부터 출력된 출력신호의 전압레벨에서 변화가 가능한 빨리 회로의 흐름에 따라 위치된 연속회로에 전송되어야 하는 다양하고 광범위한 응용에 이용될 수 있다.

제 10 도와 11도는 본 발명의 반도체 집적회로장치는 고속을 가진 센스증폭기로 부터 출력된 레벨 변화 회로 증폭 출력으로써 이용되는 본 발명의 응용의 한 예를 보여준다.

제 10 도는 종래 메모리 회로부의 블록도를 도시하며 메모리 회로의 2 메모리 셀(104)만이 표시된 것을 주의하자.

본 회로에서, 한쌍의 출력신호

는 각각 상보 신호를 가지는 두 신호이며, 메모리 회로중 하나로부터 출력이 제어되는데, 예컨대, 어드레스 신호(A0,A1,…,A19)에 의하여 제어회로(101), 로우와 컬럼 판독기(102 및 103) 및 기압증폭기(105)를 통하여 제어된다.

한편, 제 11 도는 본 발명의 반도체 집적회로장치의 입력이 메모리 회로의 출력에 접속되는 방법 및 본 발명의 집적회로장치의 출력이 연속 회로에 접속되는 방법을 설명하는 회로도의 한 예를 보여준다.

본 실시예에서, 메모리 회로의 출력신호

은 동시에 로컬 센스 증폭기(106)에 먼저 입력되고 연속적으로 그 출력은 주 센스 증폭기(107)에 입력된다.

주 센스 증폭기(107)로 부터 출렬된 출력신호는 본 발명의 집적회로장치(110)의 입력단자(IN1와 IN2)에 바이폴라 트랜지스터(TR1), 각각 직렬접속된 2 다이오드(D1과 D2)로 구성된 레벨 시프팅 회로(108)를 통하여 입력된다.

레벨 시셉팅 회로(108)에서, 또 다른 MOSFET트랜지스터(TR2)는 일정 전류원으로써 작동하여 구비된다.

제 11 도에 도시된 바와 같이, 주 센스 증폭기로 부터 출력된 출력신호(A) 중 하나는 제 1입력수단(17)의 입력단자(IN1)과 제 2입력수단(18)의 입력단자(IN1)의 모두에 각각 입력된다.

반면, 주 센스 증폭기로 부터 출력된 또 다른 출력신호

는 제 1입력수단(17)위 입력단자(IN2)와 제 2입력수단(18)의 입력단자(IN2)의 모두에 각각 입력된다.

한편, 노우드 부(N31 및 N32)에서 발생된 본 발명의 집적회로장치(110)의 출력은 플립-플롭 회로로 구성되는 출력 버퍼(111)를 통하여 출력단자(OUT)로 부터 출력된다.

상기 기술된 바와 같이, 본 발명은 큰 전원과 큰 온도 영역을 가질 수 있다. 본 발명은 적절하게 바이폴라 트랜지스터와 그 고속동작 특성을 이용하고, 그리하여 고속 차동증폭회로를 실현한다.

Claims (3)

1. 레벨 변화 반도체 집적회로에 있어서, 직렬 접속된 제 1바이폴라 트랜지스터(13)와 제 1MOSFET(15)를 포함하고, 이 제 1바이폴라 트랜지스터(13)의 에미터는 상기 제 1MOSFET(15)의 한 단자에 접속되고, 상기 제 1바이폴라 트랜지스터(13)의 콜렉터는 고-전위 전원(Vcc)에 접속되고, 상기 제 1MOSFET(15)의 다른 단자는 저-전위 전원(Vss)에 접속된 제 1전류 경로 ; 및 직렬접속된 제 2바이폴라 트랜지스터(14)와제 2MOSFET(16)를 포함하고, 이 제 2바이폴라 트랜지스터(14)의 에미터는 제 2MOSFET(16)의 한 단자에 접속되고, 상기 제 2바이폴라 트랜지스터(14)의 콜렉터는 고-전위 전원(Vcc)에 접속되며, 상기 제 2MOSFET(16)의 다른 단자는 저-전위 전원(Vss)에 접속되어 있는 제 2전류 경로로 구성되고 ; 여기서 상기 제 1MOSFET(15)의 게이트는 상기 제 2전류 경로의 상기 제 2바이폴라 트랜지스터(14)의 에미터에 크로스-접속되고, 상기 제 2MOSFET(16)의 게이트는 상기 제 1전류 경로의 상기 제 1바이폴라 트랜지스터(13)의 에미터에 크로스 접속되고, 상기 제 1및 제 2바이폴라 트랜지스터(13,14)의 에미터는 출력신호를 제공하고, 서로 다른 신호를 가지는 적어도 2 종류의 다른 입력신호는 상기 제 1전류 경로의 각각의 제 1 및 제 2입력수단에 동시에 그리고 반대로 인가되고, 상기 적어도 2종류의 다른 입력신호는 상기 제 2전류경로의 각각의 제 1 및 제 2입력수단에 동시에 그리고 반대로 인가되어 상기 제 1및 제 2전류경로를 통하여 흐르는 전류를 제어하고, 상기 제 1전류 경로의 상기 제 1 및 제 2입력수단중 적어도 한 입력수단은 상기 제 1전류 경로에 제공된 상기 바이폴라 트랜지스터(13)의 베이스에 접속되고, 상기 제 2전류경로의 상기 제 1 및 제 2입력수단중 적어도 한 입력수단은 상기 제 2전류경로에 제공된 바이폴라 트랜지스터(14)의 베이스에 접속되는 것을 특징으로 하는 레벨 변화 반도체 집적회로.
2. 제 1 항에 있어서, 상기 제 1MOSFET와 저-전위 전원 사이에 형성된 제 3MOSFET ; 및 상기 제 2MOSFET와 저-전위 전원 사이에 형성된 제 4MOSFET로 구성되고, 상기 제 1바이폴라 트랜지스터의 베이스는 제 1입력신호(IN1)를 수신하고, 상기 제 3MOSFET의 게이트는 제 2입력신호(IN2)를 수신하고, 상기 제 2바이폴라 트랜지스터의 베이스는 제 2입력신호(IN2)를 수신하고, 상기 제 4MOSFET의 게이트는 제 1입력신호(IN1)를 수신하는 것을 특징으로 하는 레벨 변화 반도체 집적회로.
3. 제 1 항에 있어서, 상기 제 1및 제 2전류 경로의 상기 제 1및 제 2입력수단 각각은, 직렬 접속된 제 1전도형의 제 5MOSFET와 제 2 전도형의 제 7MOSFET를 포함하고 제 5MOSFET의 한 단자는 고전위 전원에 접속되고 제 7MOSFET의 한 단자는 저전위 전원에 접속된 제 1회로 ; 및 직렬 접속된 제 1전도형의 제 6MOSFET와 제 2전도형의 제 8MOSFET를 포함하고 제 6MOSFET의 한 단자는 고전위 전원에 접속되고,상기 제 8MOSFET의 한 단자는 저전위 전원에 접속된 제 2회로로 구성되고, 상기 제 1및 제 2회로는 서로 병렬 접속되고, 상기 제 7 및 제 8MOSFET의 게이트는 서로 접속되고, 상기 제 7MOSFET의 게이트는 상기 제 5 및 제 7MOSFET 사이의 노우드에 접속되고, 제 6 및 제 8MOSFET 사이의 노우드는 상기 입력수단의 출력부이며, 상기 제 5및 제 6MOSFET의 게이트는 각각 다른 신호를 가지는 2종류의 입력신호를 수신하는입력단자이며, 상기 제 1입력수단의 출력부는 상기 제 1바이폴라트랜지스터의 베이스에 접속되고, 상기 제 2입력수단의 출력부는 상기 제 2바이폴라 트랜지스터의 베이스에 접속되고, 상기 입력수단에서, 상기 제 5MOSFET의 게이트는 제 1입력신호(IN1)를 수신하고, 상기 제 6MOSFET의 게이트는 제 2 입력신호(IN2)를 수신하고, 상기 입력수단에서, 상기 제 5MOSFET의 게이트는 제 2입력신호(IN2)를 수신하고 상기 제 6MOSFET의 게이트는 제 1입력신호(IN1)를 수신하는 것을 특징으로 하는 레벨 변화 반도체 집적회로.

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