JPH103796A - センスアンプ回路 - Google Patents
センスアンプ回路Info
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- JPH103796A JPH103796A JP17562196A JP17562196A JPH103796A JP H103796 A JPH103796 A JP H103796A JP 17562196 A JP17562196 A JP 17562196A JP 17562196 A JP17562196 A JP 17562196A JP H103796 A JPH103796 A JP H103796A
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- G11C—STATIC STORES
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- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C7/067—Single-ended amplifiers
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Abstract
(57)【要約】
【課題】電源電圧が変動しても影響を受けず、誤動作を
防止するようにしたセンスアンプ回路の提供。 【解決手段】ディジット線の電位変化を反転増幅する手
段とその増幅信号をゲート入力とし、ディジット線への
電流を制御するトランジスタ（Tr２）を備えたリードオ
ンメモリにおいて反転増幅手段として、ドレインがTr２
のゲートに接続されている２つのトランジスタ（Tr３、
Tr４）を備え、Tr３のソースは電源に、Tr４のソースは
接地され、Tr４のゲートはTr２のソースに接続され、Tr
３のゲートと、電源端子Ｖcc間にはコンデンサとトラン
ジスタ（Tr５）が接続され、Tr３のゲートには抵抗を介
して接地されている。
防止するようにしたセンスアンプ回路の提供。 【解決手段】ディジット線の電位変化を反転増幅する手
段とその増幅信号をゲート入力とし、ディジット線への
電流を制御するトランジスタ（Tr２）を備えたリードオ
ンメモリにおいて反転増幅手段として、ドレインがTr２
のゲートに接続されている２つのトランジスタ（Tr３、
Tr４）を備え、Tr３のソースは電源に、Tr４のソースは
接地され、Tr４のゲートはTr２のソースに接続され、Tr
３のゲートと、電源端子Ｖcc間にはコンデンサとトラン
ジスタ（Tr５）が接続され、Tr３のゲートには抵抗を介
して接地されている。
Description
【０００１】本発明は、センスアンプ回路に関し、特に
半導体記憶装置の読み出し時の誤動作を抑えるための回
路を付加したセンスアンプ回路に関する。
半導体記憶装置の読み出し時の誤動作を抑えるための回
路を付加したセンスアンプ回路に関する。
【０００２】
【従来の技術】従来の半導体記憶装置におけるセンスア
ンプ回路の構成の一例を図３に示す。
ンプ回路の構成の一例を図３に示す。
【０００３】図３を参照すると、従来のセンスアンプ回
路は、ソースが電源Ｖｃｃに接続されゲートとドレイン
が互いに接続されて出力端子ＳＡに接続されたＰｃｈト
ランジスタＴｒ１と、ドレインが出力端子ＳＡに接続さ
れソースがセル部１００に接続されたＮｃｈトランジス
タＴｒ２と、ソースが電源Ｖｃｃに接続されドレインが
ＮｃｈトランジスタＴｒ２のゲートに接続されたＰｃｈ
トランジスタＴｒ３と、ドレインがＰｃｈトランジスタ
Ｔｒ３のドレインに接続されソースが接地されたＮｃｈ
トランジスタＴｒ４と、を備え、ＰｃｈトランジスタＴ
ｒ３とＮｃｈトランジスタＴｒ４のゲートは共に節点Ｓ
Ａ１（ＮｃｈトランジスタＴｒ２のソース）に接続さ
れ、ＰｃｈトランジスタＴｒ３とＮｃｈトランジスタＴ
ｒ４は、ＮｃｈトランジスタＴｒ２のソース電位を入力
としその反転出力をＮｃｈトランジスタＴｒ２のゲート
（接点ＳＡ３）に供給するＣＭＯＳインバータを構成し
ている。
路は、ソースが電源Ｖｃｃに接続されゲートとドレイン
が互いに接続されて出力端子ＳＡに接続されたＰｃｈト
ランジスタＴｒ１と、ドレインが出力端子ＳＡに接続さ
れソースがセル部１００に接続されたＮｃｈトランジス
タＴｒ２と、ソースが電源Ｖｃｃに接続されドレインが
ＮｃｈトランジスタＴｒ２のゲートに接続されたＰｃｈ
トランジスタＴｒ３と、ドレインがＰｃｈトランジスタ
Ｔｒ３のドレインに接続されソースが接地されたＮｃｈ
トランジスタＴｒ４と、を備え、ＰｃｈトランジスタＴ
ｒ３とＮｃｈトランジスタＴｒ４のゲートは共に節点Ｓ
Ａ１（ＮｃｈトランジスタＴｒ２のソース）に接続さ
れ、ＰｃｈトランジスタＴｒ３とＮｃｈトランジスタＴ
ｒ４は、ＮｃｈトランジスタＴｒ２のソース電位を入力
としその反転出力をＮｃｈトランジスタＴｒ２のゲート
（接点ＳＡ３）に供給するＣＭＯＳインバータを構成し
ている。
【０００４】この従来のセンスアンプ回路の動作を説明
する。
する。
【０００５】このセンスアンプ回路は、セル部１００に
電流が流れている状態（セル部オン状態）と電流が流れ
ていない状態（セル部オフ状態）を検知して出力する回
路である。
電流が流れている状態（セル部オン状態）と電流が流れ
ていない状態（セル部オフ状態）を検知して出力する回
路である。
【０００６】セル部オンの状態（セル部１００の選択さ
れたメモリセルが導通）の時には、セル部１００に電流
が流れるため、節点（ノード）ＳＡ１の電圧レベルが下
がり、インバータを構成するトランジスタＴｒ３、Ｔｒ
４の出力ノードＳＡ３の電圧レベルが上がる。
れたメモリセルが導通）の時には、セル部１００に電流
が流れるため、節点（ノード）ＳＡ１の電圧レベルが下
がり、インバータを構成するトランジスタＴｒ３、Ｔｒ
４の出力ノードＳＡ３の電圧レベルが上がる。
【０００７】すると、ＮｃｈトランジスタＴｒ２はオン
状態となり、電源Ｖｃｃから電流Ｉｄが供給され、Ｎｃ
ｈトランジスタＴｒ２に電流が流れると、トランジスタ
Ｔｒ２のドレインに接続された出力端子ＳＡの論理レベ
ルはロウ（Ｌｏｗ）レベルとなる。これが、セル部オン
状態の時の正常の動作である。
状態となり、電源Ｖｃｃから電流Ｉｄが供給され、Ｎｃ
ｈトランジスタＴｒ２に電流が流れると、トランジスタ
Ｔｒ２のドレインに接続された出力端子ＳＡの論理レベ
ルはロウ（Ｌｏｗ）レベルとなる。これが、セル部オン
状態の時の正常の動作である。
【０００８】一方、セル部オフ状態の時には、セル部１
００に電流が流れないため、ＮｃｈトランジスタＴｒ４
がオン状態となりＮｃｈトランジスタＴｒ２のゲート電
位がＧＮＤ（接地）レベルとなり、Ｎｃｈトランジスタ
Ｔｒ２は導通せず、出力端子ＳＡの論理レベルはハイ
（Ｈｉｇｈ）レベルとなる。
００に電流が流れないため、ＮｃｈトランジスタＴｒ４
がオン状態となりＮｃｈトランジスタＴｒ２のゲート電
位がＧＮＤ（接地）レベルとなり、Ｎｃｈトランジスタ
Ｔｒ２は導通せず、出力端子ＳＡの論理レベルはハイ
（Ｈｉｇｈ）レベルとなる。
【０００９】
【発明が解決しようとする課題】ところで、電源電圧Ｖ
ｃｃがノイズなどにより変動し、電源電圧レベルが下が
ると、トランジスタＴｒ３、Ｔｒ４からなるインバータ
の出力ＳＡ３の電位も下がり、セル部オン状態の時にお
いて、オン状態にあるＮｃｈトランジスタＴｒ２はオフ
状態となる。
ｃｃがノイズなどにより変動し、電源電圧レベルが下が
ると、トランジスタＴｒ３、Ｔｒ４からなるインバータ
の出力ＳＡ３の電位も下がり、セル部オン状態の時にお
いて、オン状態にあるＮｃｈトランジスタＴｒ２はオフ
状態となる。
【００１０】すると、ＮｃｈトランジスタＴｒ２に流れ
ていた電流Ｉｄは流れなくなり、センスアンプの出力端
子ＳＡの電圧レベルは上昇し、セル部オフ状態の電圧信
号を出力してしまう。
ていた電流Ｉｄは流れなくなり、センスアンプの出力端
子ＳＡの電圧レベルは上昇し、セル部オフ状態の電圧信
号を出力してしまう。
【００１１】これがセンスアンプの誤動作であり、従来
のセンスアンプ回路の問題点となっている。
のセンスアンプ回路の問題点となっている。
【００１２】従って、本発明は、上記事情に鑑みてなさ
れたものであって、その目的は、電源電圧が変動しても
影響を受けず、電源電圧変動による誤動作の発生を回避
するようにしたセンスアンプ回路を提供することにあ
る。
れたものであって、その目的は、電源電圧が変動しても
影響を受けず、電源電圧変動による誤動作の発生を回避
するようにしたセンスアンプ回路を提供することにあ
る。
【００１３】
【課題を解決するための手段】前記目的を達成するた
め、本発明のセンスアンプ回路は、ディジット線の電位
変化を反転増幅するインバータと、該反転増幅信号をゲ
ート入力とし前記ディジット線への電流を制御する第１
のトランジスタと、を含むセンスアンプ回路において、
前記インバータは、第１の電源と第２の電源間に直列形
態に接続され、その接続点を前記第１のトランジスタの
ゲートに接続してなる第２及び第３のトランジスタを備
え、前記第２のトランジスタに流れる電流が電源電圧変
動に依存しないように前記第２のトランジスタのゲート
をバイアス制御する手段を備えたことを特徴とする。
め、本発明のセンスアンプ回路は、ディジット線の電位
変化を反転増幅するインバータと、該反転増幅信号をゲ
ート入力とし前記ディジット線への電流を制御する第１
のトランジスタと、を含むセンスアンプ回路において、
前記インバータは、第１の電源と第２の電源間に直列形
態に接続され、その接続点を前記第１のトランジスタの
ゲートに接続してなる第２及び第３のトランジスタを備
え、前記第２のトランジスタに流れる電流が電源電圧変
動に依存しないように前記第２のトランジスタのゲート
をバイアス制御する手段を備えたことを特徴とする。
【００１４】また本発明は、前記バイアス制御手段が、
前記第１の電源と前記第２のトランジスタのゲートとの
間に、コンデンサと、該コンデンサに並列に接続され
た、少なくとも一つのダイオード接続されたトランジス
タを含むことを特徴とする。
前記第１の電源と前記第２のトランジスタのゲートとの
間に、コンデンサと、該コンデンサに並列に接続され
た、少なくとも一つのダイオード接続されたトランジス
タを含むことを特徴とする。
【００１５】さらに、本発明はディジット線の電位変化
を反転増幅する手段と、該反転増幅信号をゲート入力と
し前記ディジット線への電流を制御する第１のトランジ
スタ（Ｔｒ２）と、を含むセンスアンプ回路において、
前記反転増幅手段が、第１の電源（Ｖｃｃ）と第２の電
源（ＧＮＤ）間に直列形態に接続され、その接続点を前
記第１のトランジスタ（Ｔｒ２）のゲートに接続してな
る第２及び第３のトランジスタ（Ｔｒ３、Ｔｒ４）を備
え、前記２のトランジスタ（Ｔｒ３）のゲートと前記第
１の電源（Ｖｃｃ）間にはコンデンサ（Ｃ）と第４のト
ランジスタ（Ｔｒ５）が互いに並列形態に接続され、前
記第２のトランジスタ（Ｔｒ３）のゲートと前記コンデ
ンサ（Ｃ）と前記第４のトランジスタ（Ｔｒ５）の接続
点（ＳＡ２）と前記第２の電源（ＧＮＤ）間に抵抗
（Ｒ）を接続して構成される。
を反転増幅する手段と、該反転増幅信号をゲート入力と
し前記ディジット線への電流を制御する第１のトランジ
スタ（Ｔｒ２）と、を含むセンスアンプ回路において、
前記反転増幅手段が、第１の電源（Ｖｃｃ）と第２の電
源（ＧＮＤ）間に直列形態に接続され、その接続点を前
記第１のトランジスタ（Ｔｒ２）のゲートに接続してな
る第２及び第３のトランジスタ（Ｔｒ３、Ｔｒ４）を備
え、前記２のトランジスタ（Ｔｒ３）のゲートと前記第
１の電源（Ｖｃｃ）間にはコンデンサ（Ｃ）と第４のト
ランジスタ（Ｔｒ５）が互いに並列形態に接続され、前
記第２のトランジスタ（Ｔｒ３）のゲートと前記コンデ
ンサ（Ｃ）と前記第４のトランジスタ（Ｔｒ５）の接続
点（ＳＡ２）と前記第２の電源（ＧＮＤ）間に抵抗
（Ｒ）を接続して構成される。
【００１６】
【発明の実施の形態】本発明の実施の形態について図面
を参照して以下に説明する。
を参照して以下に説明する。
【００１７】図１は、本発明の第１の実施の形態の構成
を示す図である。図１を参照すると、本発明の第１の実
施の形態に係るセンスアンプ回路は、ソースが電源Ｖｃ
ｃに接続されゲートとドレインが互いに接続されて出力
端子ＳＡに接続されたＰｃｈトランジスタＴｒ１と、ド
レインが出力端子ＳＡに接続されソースがセル部１００
に接続された節点ＳＡ１に接続されたＮｃｈトランジス
タＴｒ２と、ソースが電源Ｖｃｃに接続されドレインが
節点ＳＡ３においてＮｃｈトランジスタＴｒ２のゲート
に接続されたＰｃｈトランジスタＴｒ３と、ドレインが
ＰｃｈトランジスタＴｒ３のドレインに接続され、ゲー
トが節点ＳＡ１（ＮｃｈトランジスタＴｒ２のソース）
に接続され、ソースが接地されたＮｃｈトランジスタＴ
ｒ４と、ソースが電源Ｖｃｃに接続され、ゲートとドレ
インが互いに接続されてＰｃｈトランジスタＴｒ３のゲ
ート（節点ＳＡ２）に接続されたＰｃｈトランジスタＴ
ｒ５と、電源端子ＶｃｃとＰｃｈトランジスタＴｒ３の
ゲート（節点ＳＡ２）との間に接続されたコンデンサＣ
と、ＰｃｈトランジスタＴｒ５のドレイン（節点ＳＡ
２）と接地間に接続された抵抗Ｒと、を備えて構成され
ている。
を示す図である。図１を参照すると、本発明の第１の実
施の形態に係るセンスアンプ回路は、ソースが電源Ｖｃ
ｃに接続されゲートとドレインが互いに接続されて出力
端子ＳＡに接続されたＰｃｈトランジスタＴｒ１と、ド
レインが出力端子ＳＡに接続されソースがセル部１００
に接続された節点ＳＡ１に接続されたＮｃｈトランジス
タＴｒ２と、ソースが電源Ｖｃｃに接続されドレインが
節点ＳＡ３においてＮｃｈトランジスタＴｒ２のゲート
に接続されたＰｃｈトランジスタＴｒ３と、ドレインが
ＰｃｈトランジスタＴｒ３のドレインに接続され、ゲー
トが節点ＳＡ１（ＮｃｈトランジスタＴｒ２のソース）
に接続され、ソースが接地されたＮｃｈトランジスタＴ
ｒ４と、ソースが電源Ｖｃｃに接続され、ゲートとドレ
インが互いに接続されてＰｃｈトランジスタＴｒ３のゲ
ート（節点ＳＡ２）に接続されたＰｃｈトランジスタＴ
ｒ５と、電源端子ＶｃｃとＰｃｈトランジスタＴｒ３の
ゲート（節点ＳＡ２）との間に接続されたコンデンサＣ
と、ＰｃｈトランジスタＴｒ５のドレイン（節点ＳＡ
２）と接地間に接続された抵抗Ｒと、を備えて構成され
ている。
【００１８】このセンスアンプ回路は、トランジスタＴ
ｒ５と抵抗Ｒにより、節点ＳＡ２は、｛（電源電圧Ｖｃ
ｃ）−（トランジスタＴｒ５の閾値電圧Ｖｔｈ）｝、な
る電位に保たれる。
ｒ５と抵抗Ｒにより、節点ＳＡ２は、｛（電源電圧Ｖｃ
ｃ）−（トランジスタＴｒ５の閾値電圧Ｖｔｈ）｝、な
る電位に保たれる。
【００１９】セル部オン状態の場合について動作を説明
する。
する。
【００２０】セル部１００に電流が流れると、節点ＳＡ
１の電圧レベルが下がり、ＮｃｈトランジスタＴｒ４が
より高い抵抗状態となり、節点ＳＡ３の電圧レベルが上
がる。
１の電圧レベルが下がり、ＮｃｈトランジスタＴｒ４が
より高い抵抗状態となり、節点ＳＡ３の電圧レベルが上
がる。
【００２１】これにより、ＮｃｈトランジスタＴｒ２は
オン状態となり、電源端子Ｖｃｃから電流Ｉｄが供給さ
れる。トランジスタＴｒ２に電流が流れると、Ｎｃｈト
ランジスタＴｒ２のドレインに接続された出力端子ＳＡ
の電圧レベルはロウレベルとなる。
オン状態となり、電源端子Ｖｃｃから電流Ｉｄが供給さ
れる。トランジスタＴｒ２に電流が流れると、Ｎｃｈト
ランジスタＴｒ２のドレインに接続された出力端子ＳＡ
の電圧レベルはロウレベルとなる。
【００２２】一方、セル部オフ状態の場合は、セル部１
００に電流が流れないため、セル部オン状態と逆の動作
が起こる。これにより、端子ＳＡの電圧レベルはハイレ
ベルとなる。
００に電流が流れないため、セル部オン状態と逆の動作
が起こる。これにより、端子ＳＡの電圧レベルはハイレ
ベルとなる。
【００２３】ここで、電源電圧Ｖｃｃがノイズなどによ
り変動し、電源電圧が下がった場合について説明する。
り変動し、電源電圧が下がった場合について説明する。
【００２４】電源電圧が変動すると、コンデンサＣ及び
トランジスタＴｒ５により、節点ＳＡ２に、その変動が
同期して伝達され、節点ＳＡ２の電圧レベルは、常に、
｛（電源電圧Ｖｃｃ）−（トランジスタＴｒ５の閾値Ｖ
ｔｈ）｝、に保たれる。
トランジスタＴｒ５により、節点ＳＡ２に、その変動が
同期して伝達され、節点ＳＡ２の電圧レベルは、常に、
｛（電源電圧Ｖｃｃ）−（トランジスタＴｒ５の閾値Ｖ
ｔｈ）｝、に保たれる。
【００２５】このため、ＰｃｈトランジスタＴｒ３のゲ
ート・ソース間電圧Ｖｇｓとしては、常に一定の電圧が
加わり、ＰｃｈトランジスタＴｒ３は飽和領域で動作す
る。したがって、ＰｃｈトランジスタＴｒ３に流れる電
流も一定となり、ＰｃｈトランジスタＴｒ３のドレイン
である節点ＳＡ３の電圧レベルもほぼ一定に保たれる。
ート・ソース間電圧Ｖｇｓとしては、常に一定の電圧が
加わり、ＰｃｈトランジスタＴｒ３は飽和領域で動作す
る。したがって、ＰｃｈトランジスタＴｒ３に流れる電
流も一定となり、ＰｃｈトランジスタＴｒ３のドレイン
である節点ＳＡ３の電圧レベルもほぼ一定に保たれる。
【００２６】この節点ＳＡ３は、ＮｃｈトランジスタＴ
ｒ２のゲートに接続されているため、Ｎｃｈトランジス
タＴｒ２のゲートとソース間にかかる電圧Ｖｇｓは、ほ
ぼ一定に保たれ、ＮｃｈトランジスタＴｒ２に流れる電
流Ｉｄの変動を抑えることができる。
ｒ２のゲートに接続されているため、Ｎｃｈトランジス
タＴｒ２のゲートとソース間にかかる電圧Ｖｇｓは、ほ
ぼ一定に保たれ、ＮｃｈトランジスタＴｒ２に流れる電
流Ｉｄの変動を抑えることができる。
【００２７】その結果、本発明の第１の実施の形態にお
いては、電源電圧低下時に、電流Ｉｄが流れなくなって
セル部オフ状態の電圧信号を出力するという事態を防止
することができる。
いては、電源電圧低下時に、電流Ｉｄが流れなくなって
セル部オフ状態の電圧信号を出力するという事態を防止
することができる。
【００２８】図２は、本発明の第２の実施の形態の構成
を示す図である。図２を参照すると、図１を参照して説
明した前記第１の実施の形態に、ＰｃｈトランジスタＴ
ｒ６を追加し、これをＰｃｈトランジスタＴｒ５と直列
に接続した点が相違している。
を示す図である。図２を参照すると、図１を参照して説
明した前記第１の実施の形態に、ＰｃｈトランジスタＴ
ｒ６を追加し、これをＰｃｈトランジスタＴｒ５と直列
に接続した点が相違している。
【００２９】本発明の第２の実施の形態に係るセンスア
ンプ回路の動作は、前記第１の実施の形態で説明したも
のと同様であるが、ＰｃｈトランジスタＴｒ５、Ｔｒ６
が設けられているため、節点ＳＡ２の電圧レベルは、
｛Ｖｃｃ−（トランジスタＴｒ５の閾値）−（トランジ
スタＴｒ６の閾値）｝、となり、ＰｃｈトランジスタＴ
ｒ３のゲート・ソース間に掛かる電圧が大きくなり、Ｐ
ｃｈトランジスタＴｒ３は常にオン状態で動作する。
ンプ回路の動作は、前記第１の実施の形態で説明したも
のと同様であるが、ＰｃｈトランジスタＴｒ５、Ｔｒ６
が設けられているため、節点ＳＡ２の電圧レベルは、
｛Ｖｃｃ−（トランジスタＴｒ５の閾値）−（トランジ
スタＴｒ６の閾値）｝、となり、ＰｃｈトランジスタＴ
ｒ３のゲート・ソース間に掛かる電圧が大きくなり、Ｐ
ｃｈトランジスタＴｒ３は常にオン状態で動作する。
【００３０】したがって、前記第１の実施の形態と比べ
て、ＰｃｈトランジスタＴｒ３の相互コンダクタンスｇ
ｍが良くなり、ＰｃｈトランジスタＴｒ３に流れる電流
が安定し、節点ＳＡ３のレベルは、電源電圧の変動に対
して、より安定する。
て、ＰｃｈトランジスタＴｒ３の相互コンダクタンスｇ
ｍが良くなり、ＰｃｈトランジスタＴｒ３に流れる電流
が安定し、節点ＳＡ３のレベルは、電源電圧の変動に対
して、より安定する。
【００３１】これにより、ＮｃｈトランジスタＴｒ２に
流れる電流Ｉｄがより安定する。
流れる電流Ｉｄがより安定する。
【００３２】なお、上記実施例にはリードオンリーメモ
リの読み出し系におけるセンスアンプ回路を例に説明し
たが、本発明はこの種のメモリに限定されるものではな
い。
リの読み出し系におけるセンスアンプ回路を例に説明し
たが、本発明はこの種のメモリに限定されるものではな
い。
【００３３】
【発明の効果】以上説明したように、本発明によれば、
電源電圧が変動しても、出力端とセル部１００との間に
挿入されたトランジスタＴｒ２のゲート電圧（ＳＡ３）
を一定にするように制御する手段を備えたことにより、
トランジスタＴｒ２に流れる電流を一定にし、その結
果、出力端子のレベルを安定させて、センスアンプの誤
動作を防止することができる効果を奏するものである。
電源電圧が変動しても、出力端とセル部１００との間に
挿入されたトランジスタＴｒ２のゲート電圧（ＳＡ３）
を一定にするように制御する手段を備えたことにより、
トランジスタＴｒ２に流れる電流を一定にし、その結
果、出力端子のレベルを安定させて、センスアンプの誤
動作を防止することができる効果を奏するものである。
【図１】本発明の第１の実施の形態に係るセンスアンプ
の回路構成を示す図である。
の回路構成を示す図である。
【図２】本発明の第２の実施の形態に係るセンスアンプ
の回路構成を示す図である。
の回路構成を示す図である。
【図３】従来のセンスアンプ回路の構成の一例を示す図
である。
である。
Ｔｒ１（Ｐ）、Ｔｒ３（Ｐ）、Ｔｒ５（Ｐ）、Ｔｒ６
（Ｐ） Ｐチャネルトランジスタ Ｔｒ２（Ｎ）、Ｔｒ４（Ｎ） Ｎチャネルトランジスタ １００ セル部
（Ｐ） Ｐチャネルトランジスタ Ｔｒ２（Ｎ）、Ｔｒ４（Ｎ） Ｎチャネルトランジスタ １００ セル部
Claims (4)
- 【請求項１】ディジット線の電位変化を反転増幅するイ
ンバータと、 該反転増幅信号をゲート入力とし前記ディジット線への
電流を制御する第１のトランジスタと、を含むセンスア
ンプ回路において、 前記インバータは、第１の電源と第２の電源間に直列形
態に接続され、その接続点を前記第１のトランジスタの
ゲートに接続してなる第２及び第３のトランジスタを備
え、前記第２のトランジスタに流れる電流が電源電圧変
動に依存しないように前記第２のトランジスタのゲート
をバイアス制御する手段を備えたことを特徴とするセン
スアンプ回路。 - 【請求項２】前記バイアス制御手段が、前記第１の電源
と前記第２のトランジスタのゲートとの間に、コンデン
サと、該コンデンサに並列に接続された、少なくとも一
つのダイオード接続されたトランジスタを含むことを特
徴とする請求項１に記載のセンスアンプ回路。 - 【請求項３】ディジット線の電位変化を反転増幅する手
段と、 該反転増幅信号をゲート入力とし前記ディジット線への
電流を制御する第１のトランジスタと、を含むセンスア
ンプ回路において、 前記反転増幅手段が、第１の電源と第２の電源間に直列
形態に接続され、その接続点を前記第１のトランジスタ
のゲートに接続してなる第２及び第３のトランジスタを
備え、 前記２のトランジスタのゲートと前記第１の電源間には
コンデンサと第４のトランジスタが互いに並列形態に接
続され、 前記第２のトランジスタのゲートと前記コンデンサと前
記第４のトランジスタの接続点と前記第２の電源間に抵
抗を接続して構成されてなることを特徴とするセンスア
ンプ回路。 - 【請求項４】前記第１の電源と前記第２のトランジスタ
のゲートとの間に前記第４のトランジスタに直列形態に
更に別のトランジスタを接続したことを特徴とする請求
項３記載のセンスアンプ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17562196A JPH103796A (ja) | 1996-06-14 | 1996-06-14 | センスアンプ回路 |
| US08/851,513 US5847583A (en) | 1996-06-14 | 1997-05-05 | Sense amplifier circuit in which erroneous read operation can be prevented |
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