KR960030248A - 센스 증폭기 - Google Patents

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KR960030248A
KR960030248A KR1019960001376A KR19960001376A KR960030248A KR 960030248 A KR960030248 A KR 960030248A KR 1019960001376 A KR1019960001376 A KR 1019960001376A KR 19960001376 A KR19960001376 A KR 19960001376A KR 960030248 A KR960030248 A KR 960030248A
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output terminal
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도시까쯔 진보
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가네꼬 히사시
닛본덴기 가부시키가이샤
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    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
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    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells

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Abstract

[목적]
회로를 구성하는 MOS 트랜지스터의 임계치 전압 등에 제조 편차가 있어도 오류 데이타 출력의 방지 및 동작 속도의 저하를 방지할 수 있으며, 또한 소비 전력을 저감시킬 수 있다.
[구성]
입력단에 차동 증폭기(1b)의 출력 신호를 수신하여 랫치 회로(3)의 인버터 회로(31)와 동일한 구성, 임계치 전압을 갖는 인버터 회로(21)와, 인버터 회로(21)의 구성 트랜지스터와 동일한 정도의 특성, 사이즈를 갖는 2개의 트랜지스터중 한쪽(T21)의 게이트에서 인버터 회로(31)의 출력 신호를, 다른쪽(T22)의 게이트에서 차동 증폭기(1a)의 출력 신호를 수신하여 이들 트랜지스터의 드레인을 랫치 회로(3)로의 신호 출력단으로 하는 증폭기(22)를 포함한 증폭 회로(2)를 설치한다. 소정의 타이밍에서 차동 증폭기(1a, 1b), 인버터 회로(21)의 입력단, 출력단 및 증폭기의 신호 출력단을 이퀄라이즈하는 균일화 회로(4)를 설치한다.

Description

센스 증폭기
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1 실시예를 도시하는 회로도, 제2도는 제1도에서 도시된 실시예의 동작을 설명하기 위한 각 부 신호의 타이밍 차트, 제4도는 본 발명의 제2 실시예의 증폭 회로 부분의 회로도.

Claims (5)

  1. 선택된 메모리 셀에서 판독된 신호의 전위와 기준 전위를 차동 증폭하는 제1 차동 증폭기와, 상기 선택된 메모리 셀에서 판독된 신호의 전위와 상기 기준 전위를 상기 제1 차동 증폭기와는 역상으로 차동 증폭하는 제2 차동 증폭기와, 어느 한 전도형의 제1 MOS 트랜지스터 및 그 반대 전도형의 제2 MOS 트랜지스터를 구비하며 2치 정보의 2개 논리 레벨의 중간 레벨과 대응하는 임계치 전압을 갖고 입력단에서 상기 제2 차동 증폭기의 출력 신호를 수신하여 반전 증폭하는 제1 인버터 회로와, 상기 제1 MOS 트랜지스터와 동일한 전도형이며 동일한 정도의 특성, 사이즈를 가지며 게이트에서 상기 제1 인버터 회로의 출력 신호를 수신하여 온, 오프하는 제3 MOS 트랜지스터 및 상기 제2 MOS 트랜지스터와 동일한 전도형이며 동일한 정도의 특성, 사이즈를 가지며 드레인을 상기 제3 MOS 트랜지스터의 드레인과 접속하여 게이트에서 상기 제1 차동 증폭기의 출력 신호를 수신하여 온, 오프하는 제4 MOS 트랜지스터를 구비한 증폭기를 포함하며 상기 제3 및 제4 MOS 트랜지스터의 드레인을 신호 출력단으로 하는 증폭 회로와, 상기 제1 인버터 회로와 동일한 회로 구성 및 임계치전압을 갖는 제2인버터 회로, 및 제어 신호의 레벨에 응답하여 온, 오프하는 트랜스퍼 게이트를 포함하며 상기 제어 신호가 제1레벨일 때 상기 제2 인버터 회로의 입력단에 상기 증폭 회로의 출력 신호를 전달하고 제2 레벨일 때 전달된 신호를 보유하여 상기 제2 인버터 회로의 출력단에서 센스 증폭 신호를 출력하는 랫치 회로와, 상기 제어 신호가 제2레벨일 때 상기 제1 및 제2 차동 증폭기의 출력단, 상기 제1 인버터 회로의 입력단 및 출력단과, 상기 증폭 회로의 출력단의 전위를 균일화하는 균일화 회로를 포함하는 것을 특징으로 하는 센스 증폭기.
  2. 제1항에 있어서, 상기 균일화 회로는 소스 및 드레인을 상기 제1 차동 증폭기와 제2 차동 증폭기의 출력단사이에 접속하여 게이트에서 제어 신호를 수신하는 제5 MOS 트랜지스터와, 소스 및 드레인을 상기 제1 인버터 회로의 입력단과 출력단 사이에 접속하여 게이트에서 상기 제어 신호를 수신하는 제6 MOS 트랜지스터와, 소스 및 드레인을 상기 제1 인버터 회로의 출력단과 증폭 회로의 출력단 사이에 접속하여 게이트에서 상기 제어신호를 수신하는 제7 MOS 트랜지스터를 포함하여 구성되는 것을 특징으로 하는 센스 증폭기.
  3. 제1항에 있어서, 상기 균일화 회로는 상기 제1 차동 증폭기와 제2 차동 증폭기의 출력단 사이, 상기 제1인버터 회로의 입력단과 출력단 사이, 및 상기 제1 인버터 회로의 출력단과 증폭 회로의 출력단 사이 각각에 어느 한 전도형 및 그 반대 전도형의 MOS 트랜지스터를 병렬 접속하여 제어 신호의 제2 레벨에 응답하여 온 상태로 되는 트랜스퍼게이트를 포함하여 구성되는 것을 특징으로 하는 센스 증폭기.
  4. 제1항에 있어서, 상기 증폭 회로에 포함되는 상기 증폭기에, 상기 제3 및 제4 MOS 트랜지스터의 소스와 대응하는 전원 전위 공급단 사이 각각을 상기 제어 신호가 제1 레벨일 때는 온 상태, 제2 레벨일 때는 오프 상태로 하는 제8 및 제9 MOS 트랜지스터를 설치한 것을 특징으로 하는 센스 증폭기.
  5. 선택된 메모리 셀에서 판독된 신호의 전위와 기준 전위를 차동 증폭하는 제1 차동 증폭기와, 상기 선택된 메모리 셀에서 판독된 신호의 전위와 상기 기준 전위를 상기 제1 차동 증폭기와는 역상으로 차동 증폭하는 제2 차동 증폭기와, 어느 한 전도형의 제1 MOS 트랜지스터 및 그 반대 전도형의 제2 MOS 트랜지스터를 구비하며 2치 정보의 2개 논리 레벨의 중간 레벨과 대응하는 임계치 전압을 갖고 입력단에서 상기 제2차동 증폭기의 출력 신호를 수신하여 반전 증폭하는 제1 인버터 회로와, 상기 제1 MOS 트랜지스터와 동일한 전도형이며 동일한 정도의 특성, 사이즈를 가지며 게이트에서상기 제1 인버터 회로의 출력 신호를 수신하여 온, 오프하는 제3 MOS 트랜지스터 및 상기 제2 MOS 트랜지스터와 동일한전도형이며 동일한 정도의 특성, 사이즈를 가지며 드레인을 상기 제3 MOS 트랜지스터의 드레인과 접속하여 게이트에서 상기 제1 차동 증폭기의 출력 신호를 수신하여 온, 오프하는 제4 MOS 트랜지스터를 구비한 증폭기를 포함하며 상기 제3 및 제4 MOS 트랜지스터의 드레인을 신호 출력단으로 하는 증폭 회로를 포함하는 것을 특징으로 하는 센스 증폭기.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960001376A 1995-01-23 1996-01-23 센스 증폭기 KR0183488B1 (ko)

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JP95-007881 1995-01-23

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KR0183488B1 KR0183488B1 (ko) 1999-04-15

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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100207497B1 (ko) * 1996-08-30 1999-07-15 윤종용 반도체장치의 신호 발생회로
FR2762434B1 (fr) * 1997-04-16 1999-05-28 Sgs Thomson Microelectronics Circuit de lecture de memoire avec dispositif de limitation de precharge
US5828603A (en) * 1997-04-23 1998-10-27 Atmel Corporation Memory device having a power supply-independent low power consumption bit line voltage clamp
US5898617A (en) * 1997-05-21 1999-04-27 Motorola, Inc. Sensing circuit and method
US5835410A (en) * 1997-06-09 1998-11-10 Microchip Technology Incorporated Self timed precharge sense amplifier for a memory array
JP3730373B2 (ja) * 1997-09-02 2006-01-05 株式会社東芝 半導体記憶装置
US6042351A (en) * 1997-12-08 2000-03-28 Carrier Corporation Enhanced flow compressor discharge port entrance
JP3420133B2 (ja) * 1999-10-13 2003-06-23 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置
JP3609003B2 (ja) * 2000-05-02 2005-01-12 シャープ株式会社 Ｃｍｏｓ半導体集積回路
US6498757B2 (en) * 2000-11-23 2002-12-24 Macronix International Co., Ltd. Structure to inspect high/low of memory cell threshold voltage using current mode sense amplifier
KR100372684B1 (ko) * 2000-12-18 2003-02-15 삼성전기주식회사 메모리셀 값 판독용 센스앰프
US6353568B1 (en) * 2000-12-29 2002-03-05 Lsi Logic Corporation Dual threshold voltage sense amplifier
ITMI20031619A1 (it) * 2003-08-06 2005-02-07 St Microelectronics Srl Amplificatore di rilevamento perfezionato.
EP1505605A1 (en) * 2003-08-06 2005-02-09 STMicroelectronics S.r.l. Improved sensing circuit for a semiconductor memory including bit line precharging and discharging functions
JP4965883B2 (ja) * 2006-04-07 2012-07-04 株式会社東芝 半導体集積回路装置および半導体集積回路装置のトリミング方法
US7848160B2 (en) * 2007-12-13 2010-12-07 Samsung Electronics Co., Ltd. Semiconductor storage device and method for operating the same

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0752592B2 (ja) * 1989-08-18 1995-06-05 株式会社東芝 半導体記憶装置

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