KR970023395A - 반도체메모리장치 - Google Patents

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Abstract

선택된 컬럼에 속하는 메모리셀에는 전위전위(VDD)와 접지전위GND를 공급한다.
선택되지 않은 컬럼에 속하는 메모리셀에는 전원전위(VDD)와 중간전위(Vp)를 공급한다.
선택된 워드선에 속하여, 선택되지 않은 컬럼에 속하는 메모리셀의 액세스 트랜지스터가 도통하더라도, 드라이브트랜지스터에 흐르는 전류는 억제된다.

Description

반도체메모리장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 실시예1의 구성을 나타내는 회로도,
제3도는 본 발명의 실시예1의 다른 구성을 나타내는 회로도.

Claims (17)

  1. (a) 행렬상에 배치되어, 복수의 워드선으로부터 한개를 선택함으로써 상기 복수의 메모리셀이 속하는 상기 행이, 서로 베타적으로 활성화하는 복수의 원컬럼선택신호에 따라 복수의 비트선쌍로부터 한개를 선택함으로써 상기 메모리셀이 속하는 복수의 상기 열이, 각각 결정되어, 그 각각이 (a-1) 서로 배타적인 논리가 주어지는 제1 및 제2의 정보유지노드와, (a-2) 전원입력단과, (a-3) 상기 비트선중의 제1의 비트선과 상기 제1의 정보유지노드간의 상태를 상기 메모리셀이 속하는 상기 행에 대응하는 상기 복수의 워드선의 선택/비선택에 따라 도통/비도통시키는 제1의 스위치와, (a-4) 상기 비트선쌍중 제2의 비트선과 상기 제2의 정보유지노드간의 상태를 상기 메모리셀이 속하는 상기 행에 대응하는 상기 워드선의 선택/비선택에 따라 도통/비도통시키는 제2의 스위치와, (a-5) 상기 제2의 정보유지노드에 접속된 일단과, 제1의 전위가 주어지는 타단을 갖는 제1의 부하와, (a-6) 상기 제1의 정보유지노드에 접속된 일단과, 상기 제1의 전위가 주어지는 타단을 갖는 제2의 부하와, (a-7) 상기 제1의 정보유지노드에 접속된 게이트와, 상기 제2의 정보유지노드에 접속된 드레인과, 상기 전원입력단에 접속된 소스를 갖는 제1의 드라이브트랜지스터와, (a-8) 상기 제2의 정보유지노드에 접속된 게이트와, 상기 제1의 정보유지노드에 접속된 드레인과, 상기 전원입력단에 접속된 소스를 갖는 제2의 드라이브트랜지스터를 갖는 복수의 메모리셀과, (b) 각 열에 대응하여 설치되고, 그 각각이, (b-1) 각 열에 대응한 상기 원컬럼선택신호를 입력하는 입력단과, (b-2) 상기 원컬럼선택신호가 활성화하고 있는 경우에는 상기 제1의 전위와는 다른 제2의 전위를, 상기 원컬럼선택신호가 비활성화하고 있는 경우에는 상기 제1의 전위와 상기 제2의 전위 사이의 제3의 전위를, 대응하는 열에 속하는 모든 상기 메모리셀의 상기 전원입력단에 출력하는 출력단을 갖는 절전회로와, (c) 센스앰프와, (d) 각 열에 대응하여 설치되고, 그 각각이, 각 열에 대응한 상기 원컬럼선택신호와 클럭신호를 입력하여, 2개의 신호가 동시에 활성화하는 경우만 하나의 상기 비트선상을 상기 센스앰프에 접속되는 비트선접속수단을 구비하고, 상기 제1 및 제2의 스위치가 비도통상태인 경우에, 상기 비트선쌍는 상기 제1의 전위에 프리챠지되는 반도체메모리장치.
  2. 제1항에 있어서, 상기 제1의 스위치는 상기 제2의 비트선에 접속된 하나의 전류전극과 상기 제2의 정보유지노드에 접속된 다른 하나의 전류전극으로 이루어져 있는 전류전극쌍과 복수의 상기 워드선중 상기 한개에 접속된 게이트를 갖는 제1의 액세스트랜지스터이고, 상기 제2의 스위치는 상기 제2의 비트선에 접속된 전류전극과 상기 제2의 정보유지노드에 접속된 다른 하나의 전류전극으로 이루어져 있는 전류전극쌍과 상기 복수의 워드선중 상기 한개에 접속된 게이트를 갖는 제2의 액세스트랜지스터인 반도체메모리장치.
  3. 제1항에 있어서, 상기 제1의 부하는 상기 제1의 드라이브 트랜지스터와 반대의 도전형의 제1의 부하트랜지스터이고, 상기 액세스트랜지스터는 상기 제2의 정보유지노드에 접속된 드레인과, 상기 제1의 전위가 주어지는 소스와, 상기 제1의 정보유지노드에 접속된 게이트를 갖고, 상기 제2의 부하는 상기 제2의 드라이브트랜지스터와 반대의 도전형의 제2의 부하트랜지스터이고, 상기 제2의 액세스트랜지스터는 상기 제1의 정보유지노드에 접속된 드레인과, 상기 제1의 전위가 주어지는 소스와, 상기 제2의 정보유지노드에 접속된 게이트를 갖는 반도체메모리장치.
  4. 제1항에 있어서, 상기 제2의 전위는 상기 제1의 드라이브트랜지스터의 백게이트 및 상기 제2의 드라이브트랜지스터의 백게이트에 주어지는 반도체메모리장치.
  5. 제1항에 있어서, 상기 절전회로의 각각은 (b-3) 상기 제2의 전위가 주어지는 일단과, 상기 절전회로의 상기 출력단에 접속된 타단을 포함하고, 상기 원컬럼선택신호가 활성화될 때 자신의 상기 일단과 상기 타단을 도통시키는 제1의 스위치와, (b-4) 상기 제3의 전위가 주어지는 일단과, 상기 절전회로의 상기 출력단에 접속된 타단을 포함하고, 상기 원컬럼선택신호가 비활성화될 때 자산의 상기 일단과 상기 타단을 도통시키는 제2의 스위치를 더 갖는 반도체메모리장치.
  6. 제5항에 있어서, 상기 절전회로의 각각은 (b-5) 상기 절전회로의 각각의 상기 입력단에 접속된 입력을 갖는 인버터와, 상기 인버터의 상기 입력단에 주어지는 논리를 반전하여 출력하는 출력단자를 더 구비하고, 상기 절전회로 각각의 상기 제1의 스위치는 상기 절전회로의 상기 입력단에 접속된 제어전극과, 상기 절전회로의 상기 출력단에 접속된 제1의 전류전극과, 상기 제2의 전위가 주어지는 제2의 전류전극을 갖는 제1의 트랜지스터이고, 상기 절전회로의 상기 제2의 스위치는 상기 인버터의 상기 출력단에 접속된 제어전극과, 상기 절전회로의 상기 출력단에 접속된 제1의 전류전극과, 상기 제3의 전위가 주어지는 제2의 전류전극을 갖는 제2의 트랜지스터인 반도체메모리장치.
  7. 제5항에 있어서, (e) 상기 절전회로의 상기 제2의 스위치의 상기 타단과, 상기 제2의 전위가 주어지는 전위점과의 사이에 직렬로 접속된 복수개의 MOS 트랜지스터를 더 구비하고, 여기서 게이트과 드레인은 상기 복수의 MOS 트랜지스터의 각각에 공통으로 접속된 반도체메모리장치.
  8. 제7항에 있어서, (f) 각 열에 대응하여 설치되고, 그 각각이, 상기 절전회로의 상기 출력단과, 대응하는 열에 속하는 모든 상기 메모리셀의 상기 전원입력단을 접속하여, 기생용량을 갖는 접속선을 더 구비하는 반도체메모리장치.
  9. (a) 행렬상에 배치되어, 복수의 워드선으로부터 한개를 선택함으로써 상기 메모리셀 각각이 속하는 상기 행이, 서로 배타적으로 활성화하는 복수의 원컬럼선택신호에 따라 복수의 비트선쌍로부터 한개를 선택함으로써 상기 복수의 메모리셀이 각각이 속하는 상기 각 열이, 각각 결정되어, 그 각각이 (a-1) 서로 배타적인 논리가 주어지는 제1 및 제2의 정보유지노드와, (a-2) 전원입력단과, (a-3) 상기 비트선쌍중의 제1의 비트선과 상기 제1의 정보유지노드간의 상태를, 상기 메모리셀이 속하는 상기 행에 대응하는 상기 워드선의 선택/비선택에 호응하여 도통/비도통시키는 제1의 스위치와, (a-4) 상기 비트선쌍중 제2의 비트선과 상기 제2의 정보유지노드간의 상태를, 상기 메모리셀이 속하는 상기 행에 대응하는 상기 워드선의 선택/비선택에 호응하여 도통/비도통시키는 제2의 스위치와, (a-5) 상기 제2의 정보유지노드에 접속된 일단과, 제1의 전위가 주어지는 타단을 갖는 제1의 부하와, (a-6) 상기 제1의 정보유지노드에 접속된 일단과, 제1의 전위가 주어지는 타단을 갖는 제2의 부하와, (a-7) 상기 제1의 정보유지노드에 접속된 게이트와, 상기 제2의 정보유지노드에 접속된 드레인과, 상기 전원입력단에 접속된 소스를 갖는 제1의 드라이브트랜지스터와, (a-8) 상기 제2의 정보유지노드에 접속된 게이트와, 상기 제1의 정보유지노드에 접속된 드레인과, 상기 전원입력단에 접속된 소스를 갖는 제2의 드라이브트랜지스터를 갖는 복수의 메모리셀과, (b) 각 열에 대응하여 설치되고, 그 각각이, (b-1) 각 열에 대응한 상기 원컬럼선택신호를 입력하는 제1의 입력단과, (b-2) 제어신호를 입력하는 제2의 입력단과, (b-3) 상기 제어신호가 비활성화하고 있지만, 상기 원컬럼선택신호가 활성화하고 있는 경우에는 상기 제1의 전위와는 다른 제2의 전위를, 상기 제어신호가 비활성화하고 있고, 또한 상기 원컬럼선택신호가 비활성화하고 있는 경우에는 상기 제1의 전위와 상기 제2의 전위 사이의 제3의 전위를, 상기 제어신호가 활성화하고 있는 경우에는 상기 원컬럼선택신호의 활성/비활성에 관계없이 상기 제2의 전위를, 대응하는 열에 속하는 모든 상기 메모리셀의 상기 전원입력단에 출력하는 출력단을 갖는 절전회로를 구비하고, 상기 제1 및 제2의 스위치가 비도통상태인 경우에 상기 비트선쌍은 상기 제1의 전위에 프리챠지되는 반도체메모리장치.
  10. 제9항에 있어서, 상기 제1의 스위치는 상기 제1의 비트선에 접속된 전류전극과 상기 제1의 정보유지노드에 접속된 다른 전류전극으로 이루어져 있는 전류 전극쌍과 상기 복수의 워드선중의 상기 한개에 접속된 게이트를 갖는 제1의 액세스트랜지스터이고, 상기 제2의 스위치는 상기 제2의 비트선에 접속된 전류전극과 상기 정보유지노드에 접속된 다른 전류전극으로 이루어져 있는 전류전극쌍과 상기 복수의 워드선중 상기 한개에 접속된 게이트를 갖는 제2의 액세스트랜지스터인 반도체메모리장치.
  11. 제9항에 있어서, 상기 제1의 부하는 상기 제1의 드라이브 트랜지스터와 반대의 도전형의 제1의 부하트랜지스터이고, 상기 제1의 부하트랜지스터는 상기 제2의 정보유지노드에 접속된 드레인과, 상기 제1의 전위가 주어지는 소스와, 상기 제1의 정보유지노드에 접속된 게이트를 갖고, 상기 제2의 부하는 상기 제2의 드라이브트랜지스터와 반대의 도전형의 제2의 부하트랜지스터이고, 상기 제2의 부하트랜지스터는 상기 제1의 정보유지노드에 접속된 드레인과, 상기 제1의 전위가 주어지는 소스와, 상기 제2의 정보유지노드에 접속된 게이트를 갖는 반도체메모리장치.
  12. 제9항에 있어서, 상기 제2의 전위는 상기 제1의 드라이브트랜지스터의 백게이트 및 상기 제2의 드라이브트랜지스터의 백게이트에 주어지는 반도체메모리장치.
  13. 제9항에 있어서, 상기 절전회로의 각각은 (b-4) 상기 제2의 전위가 주어지는 일단과, 상기 절전회로의 상기 출력단에 접속된 타단을 포함하고, 상기 원컬럼선택신호 및 상기 제어신호중 하나가 활성화될 때 자신의 상기 일단과 상기 타단을 도통시키는 제1의 스위치와, (b-5) 상기 제3의 전위가 주어지는 일단과, 상기 절전회로의 상기 출력단에 접속된 타단을 포함하고, 상기 원컬럼선택신호 및 상기 제어신호중 하나가 비활성화될 때 자신의 상기 일단과 상기 타단을 도통시키는 제2의 스위치를 더 갖는 반도체메모리장치.
  14. 제9항에 있어서, 상기 절전회로의 각각은 (b-6) 상기 제1의 입력단에 주어지는 논리와 상기 제2의 입력단에 주어지는 논리의 논리합을 출력하는 논리게이트와, (b-7) 상기 논리게이트로부터의 출력이 주어지 입력과, 상기 인버터의 상기 입력단에 주어지는 논리를 반전하여 출력하는 출력단을 갖는 인버터를 구비하고, 상기 절전회로 각각의 상기 제1의 스위치는 상기 논리게이트로부터 상기 출력이 주어지는 제어전극과, 상기 절전회로 각각의 상기 출력단에 접속된 제1의 전류전극과, 상기 제2의 전위를 주는 제2의 전류전극을 갖는 제1의 트랜지스터이고, 상기 절전회로 각각의 상기 제2의 스위치는 상기 인버터의 상기 출력단에 접속된 제어전극과, 상기 절전회로 각각의 상기 출력단에 접속된 제1의 전류전극과, 상기 제3의 전위가 주어지는 제2의 전류전극을 갖는 제2의 트랜지스터인 반도체메모리장치.
  15. 제13항에 있어서, (c) 상기 절전회로의 상기 제2의 스위치의 상기 타단과, 상기 제2의 전위가 주어지는 전위점과의 사이에 직렬로 접속된 복수개의 MOS 트랜지스터를 더 구비하고 여기서 게이트과 드레인은 상기 복수의 MOS 트랜지스터의 각각에 공통으로 접속된 반도체메모리장치.
  16. 제15항에 있어서, (d) 각 열에 대응하여 설치되고, 그 각각이, 상기 절전회로의 상기 출력단과, 대응하는 열에 속하는 모든 상기 메모리셀의 상기 전원입력단을 접속하여, 기생용량을 갖는 접속선을 더 구비하는 반도체메모리장치.
  17. 제9항에 있어서, (c) 센서앰프와, (d) 각 열에 대응하여 설치되고, 그 각각이, 각 열에 대응한 상기 원컬럼선택신호와 클럭신호를 입력하여, 상기 2개의 신호가 모드활성화하는 경우만 하나가 상기 비트선쌍을 상기 센스앰프에 접속하는 비트선접속수단을 더 구비한의 반도체메모리장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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