KR960013844B1 - 전류전압 변환회로를 갖는 센스회로 및 그 반도체메모리 - Google Patents

전류전압 변환회로를 갖는 센스회로 및 그 반도체메모리 Download PDF

Info

Publication number
KR960013844B1
KR960013844B1 KR1019880006790A KR880006790A KR960013844B1 KR 960013844 B1 KR960013844 B1 KR 960013844B1 KR 1019880006790 A KR1019880006790 A KR 1019880006790A KR 880006790 A KR880006790 A KR 880006790A KR 960013844 B1 KR960013844 B1 KR 960013844B1
Authority
KR
South Korea
Prior art keywords
voltage
line
signal
amplifier
circuit
Prior art date
Application number
KR1019880006790A
Other languages
English (en)
Other versions
KR890001095A (ko
Inventor
요시노브 나가고메
마사가즈 아오기
마사시 호리구찌
기요오 이도우
신이찌 이게나가
Original Assignee
가부시기가이샤 히다찌세이사꾸쇼
미다 가쓰시게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시기가이샤 히다찌세이사꾸쇼, 미다 가쓰시게 filed Critical 가부시기가이샤 히다찌세이사꾸쇼
Publication of KR890001095A publication Critical patent/KR890001095A/ko
Application granted granted Critical
Publication of KR960013844B1 publication Critical patent/KR960013844B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

내용 없음.

Description

전류전압 변환회로를 갖는 센스회로 및 그 반도체메모리
제1도는 종래의 회로를 도시한 회로도.
제2도는 종래예의 문제점을 설명하는 신호타이밍도.
제3도는 본 발명의 실시예를 도시한 회로도.
제4도는 본 발명의 실시예를 설명하는 신호타이밍도.
제5도~제9도는 본 발명에 사용되는 전류전압 변환회로의 구체적인 구성을 도시한 회로도.
제10도는 본 발명의 라이트에 관한 실시예를 도시한 회로도.
제11도는 본 발명의 라이트에 관한 실시예를 설명하는 신호타이밍도.
본 발명은 반도체메모리의 신호리드를 실행하는 센스회로에 관한 것으로서, 특히 고속, 고집적의 DRAM(Dynamic Random Access Memory), SARM(Static Random Access Memory)에 적합한 고속, 고안 정성의 센스회로에 관한 것이다.
종래의 메모리의 센스회로로서는 제1도에 도시한 바와 같은 구성이 일반적이다. 또, 그것을 개량하는 방식이 IEEE, International Solis-State Circuits Conference 1986년, pp. 262~263에 있어서 거론되어 있다.
종래의 센스회로는 제1도에 도시한 바와 같은 구성을 취하고 있다. 또한, 여기에서는 다이나믹 메모리의 센스회로에 대해서 기술하고 있지만, 스테이틱 메모리에 있어서도 메모리어레이와 센스앰프 대신에 스테이틱 메모리의 메모리셀을 배치하는 것에 의해서 마찬가지로 센스회로를 구성할 수가 있다.
동일도면에 있어서(1)은 다이나믹 메모리셀 어레이, (2)는 CMOS의 센스앰프, (3)은 컬럼 스위치, (4)는 컬럼 스위치(3)의 게이트 온, 오프를 실행하는 어드레스지정신호, (5)는 어드레스의 선택을 실행하는 디코더, (6A), (6B)는 신호의 전달을 실행하는 I/O선(입출력선, 공통선), (8)과(20)은 I/O선(6A), (6B)의 전위를 인가하는 부하소자, (9)와(10)은 I/O선(6A), (6B)에 기생적으로 발생하는 부하용량, (12)는 I/O선(6A), (6B)의 신호전압차를 증폭하는 전압증폭기이다.
종래의 센스회로에서는 신호원으로 되는 센스앰프에 의해 부하(20), (8)을 구동하고, I/O선쌍(6A), (6B)사이에 나타나는 신호전압차를 전압증폭기(12)에 의해 큰 전압차로 증폭하는 것에 의해서 1개의 센스앰프에 리드된 정보를 증폭하여 출력하고 있었다.
본 발명자들은 종래예에 대해서 다음과 같은 문제점을 발견하였다.
제2도는 이 종래예에 있어서 어드레스를 전환하여 다른 정보를 연속해서 리드할 때의 동작파형을 도시한도면이다. 동일도면중 τ1은 어드레스를 전환하고나서 I/O선의 신호전압이 교차할 때까지의 시간, τ2는 I/O선의 신호전압이 교차하고 나서 증폭기(12)의 출력에 신호가 나타낼 때까지의 시간을 나타내고 있다.
종래의 메모리에 있어서는 I/O선의 전압진폭을 증폭하는 방식을 취하고 있었기 때문에, I/O선의 전압증폭을 크게(〈200mV)취할 필요가 있었다. 이 때문에, 다른 신호를 리드할 때, I/O선의 전압이 교차할 때까지의 시간(신호지연)τ1이 켜져 정보의 리드에 소요되는 시간의 증대로 이어졌다. τ1은 I/O선의 임피던스(R1과 R2의 병렬지항)
Figure kpo00001
및 부하용량 CL에 의해서 대략 결정된다. 메모리소자의 고집적화에 따라서 배선저항, 배선용량의 증대하기 때문에 I/O선에서의 신호지연 τ1은 고속의 메모리 LSI실현의 큰 장해로 되고 있었다. 예를 들면, 동작전류의 크기에도 의존하지만, τ1의 값은 전체의 지연 τ1+τ2의 값이 70%나 된다.
또, 다른 신호를 리드할 때 I/O선에 이전의 리드정보에 대응한 신호전압이 남기 때문에, 센스앰프의 정보가 반전해 버린다는 동작불량을 발생하기 쉽다. 그 때문에, 컬럼스위치의 트랜지스터의
Figure kpo00002
비에 비해서 크게 할 수 없어 고속화 및 회로의 동작여유에 대한 큰 장해로 되고 있었다.
I/O선의 센스회로의 동작속도를 상승시키는 수단으로서는 상기의 문헌 IEEE, International Solid-State Circuits Conference 1986년, pp.262~263에 있어서 거론되어 있다. 이 예는 I/O선의 미소한 전압변화를 증폭하도록 한 것이지만, 그 전압이득은 35로서 낮기 때문에 5V의 전압진폭을 얻기 위해서는 I/O선의 신호전압으로서 140mV정도 값이 필요하게 된다. 이 값은 앞서 기술한 종래의 센스회로를 약간 하회하기는 하지만 큰 차가 없는 값이며, 신호의 지연을 대폭으로 개선하는 것은 기대할 수 없다.
상기 문제점을 해결하기 위해서 본 발명에서는 신호를 전달하는 I/O선의 전위를 안정화하는 기구와 I/O선에 흐르는 신호전류를 신호전압으로 변환하는 기구를 구비한 전류전압 변환기구를 신호의 증폭수단으로서 사용하였다.
본 발명의 전류전압 변환기구는 I/O선의 전위를 안정화하도록 동작한다. 이것에 의해서, I/O선의 전위는 정보의 여하에 관계없이 대략 일정한 값으로 된다. 따라서, 다른 정보를 리드했을 때에 I/O선의 전압이 교차할 때까지의 지연을 대폭으로 단축할 수가 있다. 또, I/O선쌍 사이의 전위차는 대략 0V로 되기 때문에, 다른 정보의 리드시의 동작여유를 개선할 수가 있다.
본 발명의 상기 및 그밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면으로부터 명확하게 될 것이다.
이하, 도면을 참조해서 본 발명의 실시예를 설명한다. 또한, 이하의 실시예에서는 다이나믹 메모리의 센스회로에 대해서 설명하겠지만, 스테이틱 메모리에 있어서도 메모리어레이와 센스앰프 대신에 스테이틱 메모리의 메모리셀을 배치하는 것에 의해서 마찬가지로 센스회로를 구성할 수가 있다.
제3도는 본 발명의 1실시예를 도시한 도면이다. 제3도에 있어서 (1)은 다이나믹 메모리의 메모리셀 어레이, (55)는 메모리셀 어레이의 1열의 메모리셀을 선택하기 위한 워드선 디코더, (2)는 메모리셀에서 리드한 정보를 증폭하는 센스앰프, (3)은 센스앰프에서 증폭한 정보를 I/O선(입출력선 또는 공통데이타선 또는 공통선)에 리드하고 또 I/O선에서 메모리셀에 정보를 라이트하기 위한 컬럼스위치, (5)는 여러개의 센스엠프중의 1개를 선택하는 어드레스 디코더, (4)는 그 출력선, (6A), (6B)는 신호의 전달을 실행하는 I/O선, (9), (10)은 I/O선의 기생용량, (8)은 라이트회로, (11)은 I/V컨버터(전류전압 변환기), (13), (14)는 증폭기, (15), (16)은 귀환회로, (7A), (7B)는 I/V컨버터의 출력, (12)는 전압증폭기, (17), (18)은 차동증폭기를 각각 나타내고 있다.
다음에, 상기 도면을 사용해서 본 실시예의 동작에 대해서 설명한다. 메모리셀에서 리드된 정보는 센스앰프(2)에 의해 증폭된다. 그 후, 컬럼스위치(3)에 의해 센스앰프(2)와 I/O선쌍(6A), (6B)가 접속된다. 이때, 센스앰프(2)는 메모리셀에서 리드된 정보에 따라서 I/O선쌍의 어느것인가를 저전압축으로 강하시키려고 한다. 즉, I/O선쌍의 한쪽에 신호전류원이 접속된 상태로 등가로 된다. 다음에, I/V컨버터(11)이 I/O선쌍의 신호전류를 검출하고, 그것에 비례한 전압을 (7A), (7B)로 출력한다. 동시에, I/V컨버터(11)은 출력측(7A), (7B)에서 입력측(6A), (6B)로 귀환회로(15), (16)을 통해서 부귀환을 거는 것에 의해서 I/O선쌍(6A), (6B)의 전위를 안정화한다.
제4도에 신호리드 동작시의 각부의 파형도를 도시한다. I/O선에는 거의 전위차가 나타나지 않기 때문에, 다른 정보를 리드할 때 I/O선의 전위가 교차하는데 소요되는 시간 τ1을 매우 작게 할 수 있다. I/V컨버터의 출력전압에 교차할 때까지의 시간 τC는 제3도에 있어서 I/V컨버터의 출력(7A), (7B)를 증폭기(13), (14)에서 충방전하는 시간에 의해 결정된다. 출력(7A), (7B)의 부하용량은 I/O선의 용량에 비해서 충분히 작기 때문에, 지연τC는 매우 작은 값으로 된다. 이들에 의해, 종합지연 τ1+τC+τ2를 종래에 비해서 현저하게 단축할 수가 있다.
여기에서, 본 발명의 최대의 특징인 I/V컨버터에 대해서 상세하게 설명한다. I/V컨버터의 역할은 상술한 바와 같이[1]I/O선상의 신호전류를 전압으로 변환하는 것 및 [2]I/O선의 전위를 안정화하는 것이다. 이하, I/V컨버터의 실시예를 설명한다.
(I/V컨버터의 실시예 1)
제5도에 I/V컨버터의 제1실시예를 도시한다. 동일도면에 있어서(41A), (41B)는 각각 I/O선(6A), (6B)에 접속되는 I/V컨버터이다. 각, I/V컨버터는 N채널 MIS트랜지스터(42)~(44), P채널 MIS트랜지스터(45), (46) 및 저항 (47)로 이루어진다. 트랜지스터(42)~(46)에 의해 I/O선(6A) 및 기준전압 VR을 입력으로 하고(7A)를 출력으로 하는 차동증폭기를 구성하고 있다. 차동증폭기가 제3도의 증폭기(13), (14)에, 저항(47)이 제3도의 귀환회로(15), (16)에 각각 상당한다.
다음에, 본 실시예의 동작을 설명한다. I/O컨버터의 출력신호 전압 VO는 I/O선의 신호전류 i1에 의해
VO=RC·i1
로 표시된다. 여기에서, RC는 (47)의 저항값이다. 따라서, RC의 값을 적당하게 설정하는 것에 의해서, I/O선의 전위를 일정하게 한 상태로 신호전류 i1에 비례한 신호전압을 출력에서 얻을 수 있다.
(I/V컨버터의 실시예2)
제6도에 I/V컨버터의 제2실시예를 도시한다. 도면에 있어서(51A), (51B)는 각각 I/O선(6A), (6B)에 접속되는 컨버터이다. (56)은 P채널 MIS트랜지스터, (57)은 전류원이며, (56)과 (57)에 의해서 I/V컨버터에 포함되는 인버터의 바이어스 회로를 구성하고 있다. 각 I/V컨버터는 N채널 MIS트랜지스터(52), (53), P채널 MIS트랜지스터(54) 및 부하(55)에 의해서 구성되어 있다. (52)와 (54)에 의해서 I/O선(6A)를 입력으로 하고(7A)를 출력으로 하는 인버터를 구성하고, (53), (55)에 의해서 인버터의 출력으로 구동되는 전압제어 전류원을 구성하고 있다. 인버터가 제3도의 증폭기(13), (14)에, 전압제어 전류원이 제3도의 귀환회로 (15), (16)에 각각 상당한다.
다음에, 본 실시예의 동작에 대해서 설명한다. 인버터는 일정한 전류가 흐르도록 바이어스 된다. 따라서, (50)은 전위 Vcs를 인가하면, I/O선(6A)의 전위가 Vcs+Vth(52)로 되도록 출력(7A)의 전압이 결정된다. 출력의 전압 V(7A)는
V(7A)=Vcs+Vth(52)+Vth(53)
로 된다. 여기에서, Vth(52), Vth(53)은 각각 N채널 MIS트랜지스터(52), (53)의 임계값 전압을 나타내고 있다. I/O선의 신호전압을 V1, I/O선의 신호전류를 i1, I/V컨버터의 출력신호 전압을 Vo로 하면,
Figure kpo00003
로 표시된다. 여기에서, gm은 트랜지스터(53)의 전달 컨덕턴스, G는 인버터의 전압증폭율을 나타낸다. 이것에 의해, I/O의 전압진폭은 출력전압진폭의 I/G로 된다. 따라서, 출력전압진폭〉200mV를 얻고자 하면, 예를 들면 G=50정도의 값으로 하는 것은 용이하게 가능하고 I/O선의 전압진폭은 4mV정도가 좋다.
이들에 의해 I/O선의 전위를 안정화한 상태에서 I/O선의 신호전류에 비례한 신호전압을 출력에서 얻을 수가 있다.
(I/V컨버터의 실시예3)
제7도에 I/V컨버터의 제3실시예를 도시한다. 동일도면에 있어서 (61A), (61B)는 각각 I/O선(6A), (6B)에 접속되는 I/V컨버터이다. 각 I/V컨버터는 N채널 MIS트랜지스터(62)~(65), P채널 MIS트랜지스터(66), (67) 및 부하(68)에 의해 구성되어 있다. 트랜지스터(62), (63), (64), (66), (67)에 의해 I/O선(6A) 및 기준전압 RR을 입력으로 하고(7A)를 출력으로 하는 차동증폭기를 구성하며, (65), (68)에 의해 차동증폭기의 출력으로 구동되는 전압제어 전류원을 구성하고 있다. 차동증폭기가 제3도의 증폭기 (13), (14)에, 전압제어 전류원이 제3도 귀환회로(15), (16)에 각각 상당한다.
본 실시예에서는 차동증폭기를 사용하기 있기 때문에, I/O선의 전압을 기준전압 VR과 같은 전압으로 할 수가 있다. 즉, I/O선의 전위를 VR의 제어에 의해 자유롭게 설정할 수 있다는 특징을 갖는다. 또, 차동증폭기의 동작전류값에 의존하지 않고 I/O선의 전위는 일정하게 되기 때문에, 동작여유가 큰 회로를 제공할 수가 있다.
(I/V컨버터의 실시예4)
제8도에 I/V컨버터의 제4실시예를 도시한다. 동일도면에 있어서 (70A), (70B)는 각각 I/O선(6A), (6B)에 접속되는 I/V컨버터이다. 각 I/V컨버터는 N채널 MIS트랜지스터(71)~(73), P채널 MIS트랜지스터(74)~(76) 및 (77)에 의해서 구성되어 있다. 트랜지스터 (71), (72), (73), (75), (76)에 의해 I/O선(6A) 및 기준전압 VR을 입력으로 하고(7B)를 출력으로 하는 차동증폭기를 구성하며, (74), (77)에 의해 차동증폭기의 출력으로 구동되는 전압제어 전류원을 구성하고 있다. 차동증폭기가 제3도의 증폭기(13), (14)에 전압제어 전류원이 제3도의 귀환회로(15), (16)에 각각 상당한다.
앞의 실시예와는 달리, P채널 MIS트랜지스터를 전압제어 전류구동소자로서 사용하고 있기 때문에, 전원의 이용효율이 좋다고 하는 특징을 갖는다. 즉, I/V컨버터의 출력전압은 I/O선의 전압 VR에 대해서 낮은 전압으로 되기 때문에, VR을 전원전압 Vcc에 가까운 값까지 높게 설정하는 것이 가능하게 된다.
또한, 지금까지의 실시예는 모두 반전형(위상이 입력(6A)와 출력(7A)에서 역으로 된다)의 증폭기와 비반전형(위상이 입력(6A)와 출력(7A)에서 역으로 되지 않는다)의 귀환회로를 사용해서 부귀환을 걸고 있었다. 본 실시예의 귀환회로는 P채널 MIS트랜지스터를 사용하는 관계상 반전형이다. 이 때문에, 증폭기쪽을 비반전형으로 하고 있다.
(I/V컨버터의 실시예5)
제9도의 I/V컨버터의 제5실시예를 도시한다. 동일도면에 있어서(70A), (70B)는 각각 I/O선(6A), (6B)에 접속되는 I/V컨버터이다. 앞의 실시예와 다른 점은 N채널 MIS트랜지스터(78)이 추가된 것이다. 앞의 실시예는 I/O선이 P채널 MIS트랜지스터(74)의 트레인에 접속되기 때문에, 임피던스가 높아 신호전류가 과도하게 흘렀을 때의 응답성에 약간 난점이 있다. 그것에 대해서, 본 실시예에서는 P채널 MIS트랜지스터(74)와 병렬로 다이오드 접속된 N채널 MIS트랜지스터(78)을 추가하는 것에 의해서, I/O선의 임피던스를 저하시켜 과도응답성을 좋게 하고 있다. 또한, 이것에 따라서 I/O선의 전압이 Voc-Vth(Vth는 N채널 MIS트랜지스터의 임계값 전압)로 되므로, N채널 MIS트랜지스터(79)에 의해서 Voc-Vth로 되는 전압을 발생하고, 그것을 기준전압VR로 하고 있다.
(데이타 라이트의 실시예)
다음에, 데이타 라이트동작에 대해서 설명한다. 제10도에 라이트 회로(제3도의(8))의 실시예를, 또한 제11도에 라이트동작시의 각부의 파형을 도시한다. 도면에 있어서 D1n은 데이타입력단자, (80)은 데이타 입력버퍼, (81), (82)는 인버터, (83), (84)는 N채널 MIS트랜지스터이고 I/O선(6A), (6B)에 접속되어 있다. D1n에서 입력된 데이타는 데이타 입력버퍼에 의해서 래치된다. 라이트 타이밍신호 ψw가 저전위인 동안에는 리드상태이기 때문에, 상술한 I/V컨버터의 전압안정화 기구가 작동해서 I/O선(6A), (6B)는 거의 동일한 전위로 되어 있다. ψw가 고전위로 되어 트랜지스터(83), (84)가 도통하면, (6A), (6B)에는 각각 입력데이타의 진(眞)신호, 보(補)신호가 라이트된다. 즉, 입력데이타에 따라서 (6A), (6B)의 한쪽이 고전위, 다른쪽이 저전위로 된다. 이 데이타는 컬럼스위치(3) 및 데이타선을 통해서 선택된 메모리셀에 라이트된다. ψw가 저전위로 되면, (6A), (6B)는 거의 동일한 전위로 되돌아간다.
또한, 라이트 동작시에는 I/V컨버터의 동작을 정지시켜 두는 것이 소비전력의 점에서 바람직하다. 그것을 위해서는 예를 들면 라이트 신호 ψw의 역상의 신호를 제5도(또는 제7도, 제8도, 제9도)의 ψE로 하면 좋다.
이상의 실시예에서는 상보형의 MIS트랜지스터를 사용한 메모리의 센스회로에 대해서 기술하였지만, I/O선의 전압을 안정화하는 수단과 I/O선의 신호전류에 관한 전압을 출력하는 수단을 구비하고 있으며 본 발명을 마찬가지로 적용할 수가 있다. 예를 들면, 단일극성의 MIS트랜지스터 또는 바이폴라 트랜지스터 또는 이들의 조합 또는 다른 회로방식을 사용해도 센스회로를 마찬가지로 구성할 수가 있다.
특히, 메모리어레이에 MIS트랜지스터를, I/O선의 센스회로에 바이폴라 트랜지스터를 사용하는 것에 의해서, 소자의 성능을 살린 매우 고속, 고집적인 메모리 LSI를 제공할 수도 있다.
본 발명에 의하면, 다이나믹 메모리 또는 스테이틱 메모리의 센스회로부에서의 지연을 저감할 수 있기 때문에, 더욱 고속인 반도체메모리를 제공할 수가 있다. 또, 다른 정보를 리드할 때의 동작불량을 방지할 수 있기 때문에, 고신뢰성의 반도체메모리를 제공할 수가 있다.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라서 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위내에서 여러 가지로 변경가능한 것은 물론이다.

Claims (10)

  1. 워드선과 데이타선의 교점에 마련되고 적어도 1개의 절연게이트형 전계효과트랜지스터를 포함하는 메모리셀을 갖는 메모리 어레이, 상기 워드선을 선택하기 위한 제1디코더, 상기 데이타선에 접속된 센스앰프, 상기 데이타선에 그의 한쪽끝이 접속된 컬럼스위치, 상기 컬럼스위치의 다른쪽끝에 접속되고, 상기 메모리셀의 기억정보를 출력하기 위한 공통선, 상기 데이타선을 선택하기 위해 상기 컬럼스위치를 토통시키는 신호를 출력하는 제2디코더 및 상기 공통선에 접속되고 상기 공통선의 전류변화를 검출해서 전압으로 출력하는 전류전압 변환회로를 구비하고, 상기 전류전압 변환회로는 증폭기 및 상기 증폭기의 입력과 출력사이에 마련된 귀환회로를 갖는 것을 특징으로 하는 반도체메모리.
  2. 제1항에 있어서, 상기 증폭기는 그의 반전입력단자에서 상기 공통선의 신호를 받음과 동시에 그의 비반전 입력단자에서 기준전압을 받고 그의 비반전 출력단자에서 전압신호를 출력하는 차동증폭기이고, 상기 귀환회로는 상기 차동증폭기의 출력에 의해 제어되는 전압제어 전류원인 것을 특징으로 하는 반도체 메모리.
  3. 제2항에 있어서, 상기 전압제어 전류원은 절연게이트(MIS)트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리.
  4. 제1항에 있어서, 상기 증폭기는 그의 입력단자에서 상기 공통선의 신호를 받고 그의 출력단자에서 반전된 신호를 출력되는 반전증폭기이고, 상기 귀환회로는 상기 반전증폭기의 출력에 의해 제어되는 전압제어 전류원인 것을 특징으로 하는 반도체 메모리.
  5. 제4항에 있어서, 상기 전압제어 전류원은 절연게이트(MIS)트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리.
  6. 여러개의 워드선, 상기 여러개의 워드선과 직교하도록 마련된 여러개의 데이타선, 상기 여러개의 워드선과 상기 여러개의 데이타선의 소정의 교점에 마련된 여러개의 메모리셀, 상기 여러개의 워드선 중의 1개를 선택하는 제1디코더, 상기 여러개의 데이타선 중 1개를 선택하고 그 선택된 데이타선에 접속되는 메모리셀의 신호를 공통선으로 출력시키는 제2디코더, 그의 반전입력단자에서 상기 공통선의 전류신호를 받음과 동시에 그의 반전입력단자에서 기준전압을 받고 그의 비반전 출력단자에서 전압신호를 출력하는 차동증폭기 및 상기 차동증폭기이 출력에 의해 제어된 전류를 상기 반전입력단자로 귀환시키는 전압제어 전류원을 구비하는 것을 특징으로 하는 반도체 메모리.
  7. 제6항에 있어서, 상기 전압제어 전류원은 절연게이트(MIS)트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리.
  8. 여러개의 메모리셀, 각 메모리셀에 각각 결합되는 여러개의 데이타선쌍, 공통선쌍 및 상기 공통선쌍에 1개의 데이타선쌍을 선택적으로 접속하는 컬럼스위치를 구비하는 반도체메모리의 센스회로로서, 각각의 공통선에 접속되는 1쌍의 증폭기를 포함하고, 그것이 접속되어 있는 상기 공통선으로부터 전기적 신호를 입력으로서 받고 출력신호를 생성하는 전류전압 변환회로와, 각각의 증폭기에 접속되고, 그의 대응하는 증폭기가 접속되어 있는 공통선의 전압을 각각 안정화하는 귀환회로를 포함하는 것을 특징으로 하는 센스회로.
  9. 제8항에 있어서, 상기 각각의 귀환회로는 대응하는 전류전압 변환회로의 출력에 따른 전압제어전류 구동소자를 포함하는 것을 특징으로 하는 센스회로.
  10. 제9항에 있어서, 상기 각각의 전류전압 변환회로는 상기 공통선의 전압을 하나의 입력으로서 받고 기준전압으로부터의 전압을 다른 입력으로서 받는 차동증폭기를 포함하는 것을 특징으로 하는 센스회로.
KR1019880006790A 1987-06-19 1988-06-07 전류전압 변환회로를 갖는 센스회로 및 그 반도체메모리 KR960013844B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP15111387 1987-06-19
JP62-151113 1987-06-19

Publications (2)

Publication Number Publication Date
KR890001095A KR890001095A (ko) 1989-03-18
KR960013844B1 true KR960013844B1 (ko) 1996-10-10

Family

ID=15511639

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019880006790A KR960013844B1 (ko) 1987-06-19 1988-06-07 전류전압 변환회로를 갖는 센스회로 및 그 반도체메모리

Country Status (2)

Country Link
US (1) US4949306A (ko)
KR (1) KR960013844B1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5325001A (en) * 1992-07-02 1994-06-28 Brooktree Corporation Negative feedback sense pre-amplifier
JP3004177B2 (ja) * 1993-09-16 2000-01-31 株式会社東芝 半導体集積回路装置
US6292117B1 (en) * 1999-09-01 2001-09-18 Hewlett-Packard Company Integrated adjustable current to voltage converter and digital quadrature generator in a printer paper positioning system
KR20010079084A (ko) * 2001-06-12 2001-08-22 이은진 칼슘의 왕인 멸치가루를 첨가한 김
KR20030059733A (ko) * 2002-01-04 2003-07-10 정경희 영양 혼합포
KR20040027203A (ko) * 2002-09-27 2004-04-01 박종호 녹차김 및 그 제조방법
US7813199B2 (en) * 2008-04-22 2010-10-12 Micron Technology, Inc. Current mode data sensing and propagation using voltage amplifier
CN103222002B (zh) * 2010-11-19 2018-04-24 慧与发展有限责任合伙企业 用于读取阵列中的电阻开关器件的电路和方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4150441A (en) * 1978-03-20 1979-04-17 Microtechnology Corporation Clocked static memory
JPS6032912B2 (ja) * 1979-09-13 1985-07-31 株式会社東芝 Ｃｍｏｓセンスアンプ回路
JPS61224192A (ja) * 1985-03-29 1986-10-04 Sony Corp 読出し増幅器

Also Published As

Publication number Publication date
US4949306A (en) 1990-08-14
KR890001095A (ko) 1989-03-18

Similar Documents

Publication Publication Date Title
EP0291706A2 (en) Metal-Oxide-Semiconductor Memory
KR960013844B1 (ko) 전류전압 변환회로를 갖는 센스회로 및 그 반도체메모리
JP2756797B2 (ja) Ｆｅｔセンス・アンプ
US5111435A (en) Bipolar-CMOS semiconductor memory device
US5519662A (en) Semiconductor memory device
US4860257A (en) Level shifter for an input/output bus in a CMOS dynamic ram
US5528545A (en) Semiconductor memory device
KR950008445B1 (ko) 신호증폭회로 및 그것을 이용한 반도체 메모리 장치
JP3794326B2 (ja) 負電圧生成回路及びこれを備えた強誘電体メモリ回路並びに集積回路装置
JPS6331879B2 (ko)
JP2766056B2 (ja) 電流センス増幅器
US4899309A (en) Current sense circuit for a ROM system
US5483183A (en) Bipolar current sense amplifier
US5412607A (en) Semiconductor memory device
US5168467A (en) Semiconductor memory device having sense amplifier protection
US6205070B1 (en) Current sense amplifier
KR100326236B1 (ko) 모스/바이폴라복합트랜지스터를이용한반도체메모리장치의감지증폭기
JP2723909B2 (ja) 半導体メモリ
KR950002293B1 (ko) 다이나믹형 반도체기억장치
JP3064561B2 (ja) 半導体記憶装置
JPS5925311B2 (ja) 感知増幅器
JPS6129496A (ja) 半導体記憶装置
KR940005686B1 (ko) Dram용 감지 증폭기
JPH01155589A (ja) 半導体記憶装置
JPH05198191A (ja) 半導体読み出し専用メモリのセンス増幅回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20050930

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee